JP3443343B2 - 半導体装置 - Google Patents
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
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- H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果型トラン
ジスタを備えた半導体装置に係り、特に、キャリアが走
行するチャネル層に引っ張り歪を与えてキャリアの移動
度を向上させたものの改良に関するものである。
ジスタを備えた半導体装置に係り、特に、キャリアが走
行するチャネル層に引っ張り歪を与えてキャリアの移動
度を向上させたものの改良に関するものである。
【０００２】
【従来の技術】現在、シリコン基板上に形成されるトラ
ンジスタは、金属−絶縁膜−半導体（ＭＩＳ）型の電界
効果型トランジスタが主流である。このトランジスタの
特性を向上させる方法として、Ｓｉチャネル層に引っ張
り歪を与える方法が報告されている（J. Welser et a
l.,"Strain dependence of the performance enhanceme
ntin strained-Si n-MOSFETs," IEDM Tech. Dig. 1994,
p.373. およびK. Rim etal., "Enhanced hole mobilit
ies in surface-channel strained-Si p-MOSFETs," IED
M Tech. Dig. 1995, p.517.）。
ンジスタは、金属−絶縁膜−半導体（ＭＩＳ）型の電界
効果型トランジスタが主流である。このトランジスタの
特性を向上させる方法として、Ｓｉチャネル層に引っ張
り歪を与える方法が報告されている（J. Welser et a
l.,"Strain dependence of the performance enhanceme
ntin strained-Si n-MOSFETs," IEDM Tech. Dig. 1994,
p.373. およびK. Rim etal., "Enhanced hole mobilit
ies in surface-channel strained-Si p-MOSFETs," IED
M Tech. Dig. 1995, p.517.）。
【０００３】図１６は、上記方法により形成される電界
効果トランジスタの半導体領域の基本的な構造を示す断
面図である。同図に示すように、半導体領域の基本的な
構造は、シリコン基板１００の上に、Ｇｅ含有量が０か
らｘまで傾斜的に増加しているＳｉＧｅバッファ層１０
１と、格子緩和されたＳｉ1-x Ｇｅx 層１０２と、引っ
張り歪を受けたＳｉ層１０３とを順次設けたものであ
る。これは、ＳｉＧｅバッファ層１０１上に形成された
Ｓｉ1-x Ｇｅx 層１０２を格子緩和させることにより、
Ｓｉ1-x Ｇｅx 層１０２の格子定数を無歪のＳｉＧｅと
等しくなるよう大きくし、その上に成長するＳｉ層１０
３に引っ張り歪を与えようとするものである。
効果トランジスタの半導体領域の基本的な構造を示す断
面図である。同図に示すように、半導体領域の基本的な
構造は、シリコン基板１００の上に、Ｇｅ含有量が０か
らｘまで傾斜的に増加しているＳｉＧｅバッファ層１０
１と、格子緩和されたＳｉ1-x Ｇｅx 層１０２と、引っ
張り歪を受けたＳｉ層１０３とを順次設けたものであ
る。これは、ＳｉＧｅバッファ層１０１上に形成された
Ｓｉ1-x Ｇｅx 層１０２を格子緩和させることにより、
Ｓｉ1-x Ｇｅx 層１０２の格子定数を無歪のＳｉＧｅと
等しくなるよう大きくし、その上に成長するＳｉ層１０
３に引っ張り歪を与えようとするものである。
【０００４】図１７（ａ）〜（ｃ）は、それぞれ順に、
Ｓｉ1-x Ｇｅx 層とＳｉ層との積層前の格子状態を示す
結晶構造図、積層後にＳｉ層が引っ張り歪を受けた状態
を示す結晶構造図、及びＳｉ1-x Ｇｅx 層とＳｉ層とに
よるヘテロ接合構造のバンド図である。図１７（ａ）に
示すように、Ｓｉ結晶の格子定数はＳｉ1-x Ｇｅx結晶
の格子定数よりも小さいので、Ｓｉ1-x Ｇｅx 層の上に
Ｓｉ層をエピタキシャル成長させると、図１７（ｂ）に
示すごとくＳｉ層はＳｉ1-x Ｇｅx 層によって引っ張り
歪を受ける。その結果、Ｓｉ1-x Ｇｅx 層と引っ張り歪
をうけたＳｉ層とからなるヘテロ接合構造のエネルギー
バンドは、図１７（ｃ）に示すようになる。すなわち、
Ｓｉ層は引っ張り歪を受けることにより、伝導帯では６
重の縮退が解け、２重および４重に縮退したバンド（Δ
（２）及びΔ（４））にスプリットする。一方、価電子
帯でも同様に２重の縮退が解け、ライトホール（ＬＨ）
とヘビーホール（ＨＨ）のバンドにスプリットする。
Ｓｉ1-x Ｇｅx 層とＳｉ層との積層前の格子状態を示す
結晶構造図、積層後にＳｉ層が引っ張り歪を受けた状態
を示す結晶構造図、及びＳｉ1-x Ｇｅx 層とＳｉ層とに
よるヘテロ接合構造のバンド図である。図１７（ａ）に
示すように、Ｓｉ結晶の格子定数はＳｉ1-x Ｇｅx結晶
の格子定数よりも小さいので、Ｓｉ1-x Ｇｅx 層の上に
Ｓｉ層をエピタキシャル成長させると、図１７（ｂ）に
示すごとくＳｉ層はＳｉ1-x Ｇｅx 層によって引っ張り
歪を受ける。その結果、Ｓｉ1-x Ｇｅx 層と引っ張り歪
をうけたＳｉ層とからなるヘテロ接合構造のエネルギー
バンドは、図１７（ｃ）に示すようになる。すなわち、
Ｓｉ層は引っ張り歪を受けることにより、伝導帯では６
重の縮退が解け、２重および４重に縮退したバンド（Δ
（２）及びΔ（４））にスプリットする。一方、価電子
帯でも同様に２重の縮退が解け、ライトホール（ＬＨ）
とヘビーホール（ＨＨ）のバンドにスプリットする。
【０００５】すなわち、このようなヘテロ接合構造によ
って、図１６に示すＳｉ層１０３の伝導帯端は２重に縮
退したバンドΔ（２）により構成され、エネルギー的に
はＳｉ1-x Ｇｅx 層１０２の電子よりも小さくなる。し
たがって、Ｓｉ層１０３をチャネルとする電界効果トラ
ンジスタを構成すれば、有効質量の小さいバンドΔ
（２）の電子がチャネルを走行するので、Ｓｉ層１０３
の横方向における電子移動度が向上し、トランジスタの
動作速度が向上する。また、バンドΔ（２）のエネルギ
ーレベルは、Ｓｉ1-x Ｇｅx 層１０２の伝導帯端におけ
るエネルギーレベルよりも低くなるので、Ｓｉ層１０３
をチャネルとして用いることにより、Ｓｉ層とＳｉ1-x
Ｇｅx 層との間に形成されるヘテロ障壁を利用して電子
をＳｉ層に閉じ込めることができる。
って、図１６に示すＳｉ層１０３の伝導帯端は２重に縮
退したバンドΔ（２）により構成され、エネルギー的に
はＳｉ1-x Ｇｅx 層１０２の電子よりも小さくなる。し
たがって、Ｓｉ層１０３をチャネルとする電界効果トラ
ンジスタを構成すれば、有効質量の小さいバンドΔ
（２）の電子がチャネルを走行するので、Ｓｉ層１０３
の横方向における電子移動度が向上し、トランジスタの
動作速度が向上する。また、バンドΔ（２）のエネルギ
ーレベルは、Ｓｉ1-x Ｇｅx 層１０２の伝導帯端におけ
るエネルギーレベルよりも低くなるので、Ｓｉ層１０３
をチャネルとして用いることにより、Ｓｉ層とＳｉ1-x
Ｇｅx 層との間に形成されるヘテロ障壁を利用して電子
をＳｉ層に閉じ込めることができる。
【０００６】一方、Ｓｉ層１０３の価電子帯端は、有効
質量の小さいライトホールによるバンドにより構成さ
れ、エネルギー的にはＳｉ1-x Ｇｅx 層１０２のホール
よりも小さくなる。したがって、このようなＳｉ層１０
３をｐチャネル型トランジスタのチャネル領域として用
いることにより、有効質量の小さいライトホールがＳｉ
層１０３の横方向に移動してホール移動度が向上し、ト
ランジスタの動作速度が向上する。
質量の小さいライトホールによるバンドにより構成さ
れ、エネルギー的にはＳｉ1-x Ｇｅx 層１０２のホール
よりも小さくなる。したがって、このようなＳｉ層１０
３をｐチャネル型トランジスタのチャネル領域として用
いることにより、有効質量の小さいライトホールがＳｉ
層１０３の横方向に移動してホール移動度が向上し、ト
ランジスタの動作速度が向上する。
【０００７】このようにｎチャネル電界効果トランジス
タ、ｐチャネル電界効果トランジスタともに、引っ張り
歪を受けたＳｉ層１０３をチャネル領域として用いるこ
とにより、トランジスタ特性の向上が報告されている。
タ、ｐチャネル電界効果トランジスタともに、引っ張り
歪を受けたＳｉ層１０３をチャネル領域として用いるこ
とにより、トランジスタ特性の向上が報告されている。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来の方法により構成される電界効果トランジスタに
おいては、以下のような問題があった。
た従来の方法により構成される電界効果トランジスタに
おいては、以下のような問題があった。
【０００９】第１に、チャネル領域となるＳｉ層１０３
に引っ張り歪を加えるためには、ＳｉＧｅバッファ１０
１層をシリコン基板１００上に十分に厚く、格子緩和す
るまで成長する必要があるが、格子緩和させる際に、Ｓ
ｉＧｅバッファ層１０１内に多数の転位が発生する。ま
た、Ｓｉ1-x Ｇｅx 層１０２の上に形成されるＳｉ層１
０３内にも多数の転位が内在している。このような転位
は、トランジスタの特性を劣化させるばかりではなく、
長期的な信頼性においても問題である。例えば、これま
で、ＳｉＧｅバッファ層の構成を工夫することによる転
位の低減が報告されているが、現在のところ転位密度を
１０5 ｃｍ-2程度に減らすのが限界であり、非常に欠陥
の多いデバイスとなっている。
に引っ張り歪を加えるためには、ＳｉＧｅバッファ１０
１層をシリコン基板１００上に十分に厚く、格子緩和す
るまで成長する必要があるが、格子緩和させる際に、Ｓ
ｉＧｅバッファ層１０１内に多数の転位が発生する。ま
た、Ｓｉ1-x Ｇｅx 層１０２の上に形成されるＳｉ層１
０３内にも多数の転位が内在している。このような転位
は、トランジスタの特性を劣化させるばかりではなく、
長期的な信頼性においても問題である。例えば、これま
で、ＳｉＧｅバッファ層の構成を工夫することによる転
位の低減が報告されているが、現在のところ転位密度を
１０5 ｃｍ-2程度に減らすのが限界であり、非常に欠陥
の多いデバイスとなっている。
【００１０】第２に、このような格子緩和のためのバッ
ファ層は、十分に厚い（膜厚が１μｍ以上）ことを必要
とするため、結晶成長のための時間が非常に長くかかり
スループットという観点からみて実用性に乏しい。
ファ層は、十分に厚い（膜厚が１μｍ以上）ことを必要
とするため、結晶成長のための時間が非常に長くかかり
スループットという観点からみて実用性に乏しい。
【００１１】第３に、上記従来の構造では、Ｓｉ層１０
３の価電子帯端のエネルギーレベルがＳｉ1-x Ｇｅx 層
１０２の価電子帯端のエネルギーレベルよりも低くなる
ために、Ｓｉ1-x Ｇｅx 層１０２側が高いヘテロ障壁が
形成され、Ｓｉ層１０３側に有効質量の小さいホールを
閉じ込めることは期待できない。
３の価電子帯端のエネルギーレベルがＳｉ1-x Ｇｅx 層
１０２の価電子帯端のエネルギーレベルよりも低くなる
ために、Ｓｉ1-x Ｇｅx 層１０２側が高いヘテロ障壁が
形成され、Ｓｉ層１０３側に有効質量の小さいホールを
閉じ込めることは期待できない。
【００１２】本発明は斯かる点に鑑みてなされたもので
あり、転位が多く内在した格子緩和のための厚いバッフ
ァ層を不要としながら、シリコンを主成分とするチャネ
ル層に引っ張り歪を与える手段を講ずることにより、特
性の優れたかつ信頼性を十分に確保したトランジスタを
提供することを目的とする。
あり、転位が多く内在した格子緩和のための厚いバッフ
ァ層を不要としながら、シリコンを主成分とするチャネ
ル層に引っ張り歪を与える手段を講ずることにより、特
性の優れたかつ信頼性を十分に確保したトランジスタを
提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
基板上に電界効果トランジスタを備えた半導体装置であ
って、上記電界効果トランジスタは、上記基板に設けら
れた第１のシリコン層と、上記第１のシリコン層の上に
形成され、上記第１のシリコン層による引っ張り歪を受
けたＳｉ 1-x-y Ｇｅ x Ｃ y （ただし、０＜ｘ＜８．２ｙ
である）からなる第２のシリコン層と、上記第２のシリ
コン層の上に形成されたゲート電極とを備えており、上
記第２のシリコン層が上記電界効果トランジスタのチャ
ネル領域として機能する。
基板上に電界効果トランジスタを備えた半導体装置であ
って、上記電界効果トランジスタは、上記基板に設けら
れた第１のシリコン層と、上記第１のシリコン層の上に
形成され、上記第１のシリコン層による引っ張り歪を受
けたＳｉ 1-x-y Ｇｅ x Ｃ y （ただし、０＜ｘ＜８．２ｙ
である）からなる第２のシリコン層と、上記第２のシリ
コン層の上に形成されたゲート電極とを備えており、上
記第２のシリコン層が上記電界効果トランジスタのチャ
ネル領域として機能する。
【００１４】これにより、第２のシリコン層に、原子半
径がシリコンに比べて小さい炭素が含まれているので、
第２のシリコン層の格子定数は第１のシリコン層よりも
小さくなる。したがって、第１のシリコン層と第２のシ
リコン層との間に厚いバッファ層がなくても、炭素を含
む第２のシリコン層は第１のシリコン層から引っ張り歪
を受ける。その結果、第２のシリコン層の伝導帯では６
重の縮退が解け、２重および４重に縮退したバンドにス
プリットする。そして、第２のシリコン層で構成される
チャネル領域の伝導帯端は２重に縮退したバンドにより
構成され、この２重に縮退した電子の有効質量は第１の
シリコン層の電子よりも小さくなる。したがって、電流
を横方向に流した場合、面内での電子の有効質量が小さ
くなることにより電子移動度が向上し、かつ谷間の散乱
を抑制することができるので、さらに電子移動度が向上
する。したがって、電子が走行するｎチャネルを有する
電界効果トランジスタの動作速度が向上する。また、第
２のシリコン層における２重に縮退したバンドのエネル
ギーレベルは、第１のシリコン層の伝導帯端のエネルギ
ーレベルよりも低くなるので、第１のシリコン層と第２
のシリコン層との間のヘテロ障壁により第２のシリコン
層に電子を閉じこめることが可能な構造となる。
径がシリコンに比べて小さい炭素が含まれているので、
第２のシリコン層の格子定数は第１のシリコン層よりも
小さくなる。したがって、第１のシリコン層と第２のシ
リコン層との間に厚いバッファ層がなくても、炭素を含
む第２のシリコン層は第１のシリコン層から引っ張り歪
を受ける。その結果、第２のシリコン層の伝導帯では６
重の縮退が解け、２重および４重に縮退したバンドにス
プリットする。そして、第２のシリコン層で構成される
チャネル領域の伝導帯端は２重に縮退したバンドにより
構成され、この２重に縮退した電子の有効質量は第１の
シリコン層の電子よりも小さくなる。したがって、電流
を横方向に流した場合、面内での電子の有効質量が小さ
くなることにより電子移動度が向上し、かつ谷間の散乱
を抑制することができるので、さらに電子移動度が向上
する。したがって、電子が走行するｎチャネルを有する
電界効果トランジスタの動作速度が向上する。また、第
２のシリコン層における２重に縮退したバンドのエネル
ギーレベルは、第１のシリコン層の伝導帯端のエネルギ
ーレベルよりも低くなるので、第１のシリコン層と第２
のシリコン層との間のヘテロ障壁により第２のシリコン
層に電子を閉じこめることが可能な構造となる。
【００１５】一方、第２のシリコン層の価電子帯でも同
様に縮退が解け、ライトホールバンドとヘビーホールバ
ンドとにスプリットする。この時、第２のシリコン層に
より構成されるチャネル領域の価電子帯端は有効質量の
小さいライトホールによるバンドにより構成され、この
ライトホールの有効質量は第１のシリコン層のホールの
有効質量よりも小さくなる。したがって、ホールが走行
するｐチャネルを有する電界効果トランジスタにおいて
も、ホールの有効質量が小さくなることによりホール移
動度が向上し、トランジスタの動作速度が向上する。
様に縮退が解け、ライトホールバンドとヘビーホールバ
ンドとにスプリットする。この時、第２のシリコン層に
より構成されるチャネル領域の価電子帯端は有効質量の
小さいライトホールによるバンドにより構成され、この
ライトホールの有効質量は第１のシリコン層のホールの
有効質量よりも小さくなる。したがって、ホールが走行
するｐチャネルを有する電界効果トランジスタにおいて
も、ホールの有効質量が小さくなることによりホール移
動度が向上し、トランジスタの動作速度が向上する。
【００１６】さらに、ライトホールバンドのエネルギー
レベルは第１のシリコン層の価電子帯端のエネルギーレ
ベルよりも高くなるので、第１のシリコン層と第２のシ
リコン層との間のヘテロ障壁により第２のシリコン層に
ライトホールを閉じこめることが可能な構造となる。
レベルは第１のシリコン層の価電子帯端のエネルギーレ
ベルよりも高くなるので、第１のシリコン層と第２のシ
リコン層との間のヘテロ障壁により第２のシリコン層に
ライトホールを閉じこめることが可能な構造となる。
【００１７】しかも、第２のシリコン層は厚くする必要
がないので、臨界膜厚以下の厚みとするなどの調整によ
って転位のほとんどない結晶層を形成することも容易で
ある。また、上述のように、緩和のための厚いバッファ
層が不要となるので、スループットの向上も図ることが
できる。よって、特性の優れたかつ信頼性の高い電界効
果トランジスタとして機能する半導体装置が安価に得ら
れることになる。そして、第２のシリコン層に、原子半
径がシリコンに比べて小さい炭素がゲルマニウムと共に
含まれているので、炭素とゲルマニウムの組成の調整に
よって第２のシリコン層の格子定数を第１のシリコン層
よりも小さくすることは容易である。したがって、第１
のシリコン層と第２のシリコン層との間に厚いバッファ
層がなくても、第２のシリコン層が第１のシリコン層か
ら引っ張り歪を受ける構造にすることができる。その結
果、上述の作用効果を得ることができるとともに、さら
に、以下の作用効果が得られる。特に、炭素とゲルマニ
ウムを含み引っ張り歪を受けた第２のシリコン層のＬＨ
バンドのエネルギーレベルと第１のシリコン層の価電子
帯端とのエネルギーレベル差は、上記第１の半導体装置
における炭素を含み引っ張り歪を受けた第２のシリコン
層のＬＨバンドと第１のシリコン層の価電子帯端とのエ
ネルギーレベル差に比べて大きいので、ホールの閉じ込
め効果の向上が期待できる。そして、ゲルマニウム，炭
素の組成比を変えることによって、価電子帯端のへテロ
障壁の大きさと伝導帯端のヘテロ障壁の大きさとを、半
導体装置の種類などに応じて適宜調節することが可能に
なる。
がないので、臨界膜厚以下の厚みとするなどの調整によ
って転位のほとんどない結晶層を形成することも容易で
ある。また、上述のように、緩和のための厚いバッファ
層が不要となるので、スループットの向上も図ることが
できる。よって、特性の優れたかつ信頼性の高い電界効
果トランジスタとして機能する半導体装置が安価に得ら
れることになる。そして、第２のシリコン層に、原子半
径がシリコンに比べて小さい炭素がゲルマニウムと共に
含まれているので、炭素とゲルマニウムの組成の調整に
よって第２のシリコン層の格子定数を第１のシリコン層
よりも小さくすることは容易である。したがって、第１
のシリコン層と第２のシリコン層との間に厚いバッファ
層がなくても、第２のシリコン層が第１のシリコン層か
ら引っ張り歪を受ける構造にすることができる。その結
果、上述の作用効果を得ることができるとともに、さら
に、以下の作用効果が得られる。特に、炭素とゲルマニ
ウムを含み引っ張り歪を受けた第２のシリコン層のＬＨ
バンドのエネルギーレベルと第１のシリコン層の価電子
帯端とのエネルギーレベル差は、上記第１の半導体装置
における炭素を含み引っ張り歪を受けた第２のシリコン
層のＬＨバンドと第１のシリコン層の価電子帯端とのエ
ネルギーレベル差に比べて大きいので、ホールの閉じ込
め効果の向上が期待できる。そして、ゲルマニウム，炭
素の組成比を変えることによって、価電子帯端のへテロ
障壁の大きさと伝導帯端のヘテロ障壁の大きさとを、半
導体装置の種類などに応じて適宜調節することが可能に
なる。
【００１８】上記半導体装置における第２のシリコン層
は、上記電界効果トランジスタがｎチャネル型電界効果
トランジスタである場合には、電子が走行するｎチャネ
ルとなる。
は、上記電界効果トランジスタがｎチャネル型電界効果
トランジスタである場合には、電子が走行するｎチャネ
ルとなる。
【００１９】上記半導体装置において、上記ｎチャネル
型電界効果トランジスタの第２のシリコン層と第１のシ
リコン層との間のヘテロ障壁により、電子が閉じこめら
れていることが好ましい。
型電界効果トランジスタの第２のシリコン層と第１のシ
リコン層との間のヘテロ障壁により、電子が閉じこめら
れていることが好ましい。
【００２０】これにより、ヘテロ障壁による電子の閉じ
こめ効率の高い電界効果トランジスタを得ることができ
る。
こめ効率の高い電界効果トランジスタを得ることができ
る。
【００２１】上記半導体装置において、上記第１のシリ
コン層における上記第２のシリコン層の近傍に形成され
高濃度のｎ型不純物を含む高濃度ドープ層をさらに備え
ることができる。
コン層における上記第２のシリコン層の近傍に形成され
高濃度のｎ型不純物を含む高濃度ドープ層をさらに備え
ることができる。
【００２２】これにより、キャリアを供給する高濃度ド
ープ層とキャリア蓄積層であるチャネルとが空間的に分
離されているのために、チャネルを走行するキャリア
は、イオン化不純物による散乱を受けることなく高速で
走行することができる。
ープ層とキャリア蓄積層であるチャネルとが空間的に分
離されているのために、チャネルを走行するキャリア
は、イオン化不純物による散乱を受けることなく高速で
走行することができる。
【００２３】上記第２のシリコン層は、量子井戸となっ
ていることがより好ましい。
ていることがより好ましい。
【００２４】これにより、チャネル領域となる第２のシ
リコン層において誘起されたキャリアはこの量子井戸内
に閉じ込められ、キャリア濃度が高くなってもヘテロ障
壁を乗り越えることがなく、安定して走行する。
リコン層において誘起されたキャリアはこの量子井戸内
に閉じ込められ、キャリア濃度が高くなってもヘテロ障
壁を乗り越えることがなく、安定して走行する。
【００２５】上記半導体装置において、上記第２のシリ
コン層の直上かつ上記ゲート電極の下方に形成され上記
第２のシリコン層に引っ張り歪を与える第３のシリコン
層をさらに備え、上記第２のシリコン層において、第２
のシリコン層と第３のシリコン層との境界に形成される
ポテンシャルのくぼみにより、電子が閉じこめられてい
るものとすることができる。
コン層の直上かつ上記ゲート電極の下方に形成され上記
第２のシリコン層に引っ張り歪を与える第３のシリコン
層をさらに備え、上記第２のシリコン層において、第２
のシリコン層と第３のシリコン層との境界に形成される
ポテンシャルのくぼみにより、電子が閉じこめられてい
るものとすることができる。
【００２６】これにより、ゲート絶縁膜の直下ではな
く、第３のシリコン層の直下に電子が走行するチャネル
が存在することになる。したがって、ゲート絶縁膜と第
３のシリコン層との間の界面に存在する界面準位や、界
面の凹凸によってチャネルを走行する電子が散乱を受け
ることはほとんどなく、一般的なＭＯＳトランジスタに
比べ高い動作速度を実現することができる。
く、第３のシリコン層の直下に電子が走行するチャネル
が存在することになる。したがって、ゲート絶縁膜と第
３のシリコン層との間の界面に存在する界面準位や、界
面の凹凸によってチャネルを走行する電子が散乱を受け
ることはほとんどなく、一般的なＭＯＳトランジスタに
比べ高い動作速度を実現することができる。
【００２７】その場合にも、上記第３のシリコン層にお
ける上記第２のシリコン層の近傍に形成され高濃度のｎ
型不純物を含む高濃度ドープ層をさらに備えることが好
ましい。
ける上記第２のシリコン層の近傍に形成され高濃度のｎ
型不純物を含む高濃度ドープ層をさらに備えることが好
ましい。
【００２８】上記半導体装置において、上記第２のシリ
コン層の直上かつ上記ゲート電極の下方に形成され上記
第２のシリコン層に引っ張り歪を与える第３のシリコン
層をさらに備え、上記第２のシリコン層において、第１
のシリコン層と第２のシリコン層との間、及び第２のシ
リコン層と第３のシリコン層との間にそれぞれ形成され
る２つのヘテロ障壁により、電子が閉じこめられている
ものとすることができる。
コン層の直上かつ上記ゲート電極の下方に形成され上記
第２のシリコン層に引っ張り歪を与える第３のシリコン
層をさらに備え、上記第２のシリコン層において、第１
のシリコン層と第２のシリコン層との間、及び第２のシ
リコン層と第３のシリコン層との間にそれぞれ形成され
る２つのヘテロ障壁により、電子が閉じこめられている
ものとすることができる。
【００２９】これにより、第２のシリコン層と第３のシ
リコン層との間にもヘテロ障壁が形成される。しかも、
第１のシリコン層と第２のシリコン層との間に形成され
るヘテロ障壁と、第２のシリコン層と第３のシリコン層
との間に形成されるヘテロ障壁とによって挟まれる第２
のシリコン層に、電子を極めて効率よく閉じこめること
ができる。
リコン層との間にもヘテロ障壁が形成される。しかも、
第１のシリコン層と第２のシリコン層との間に形成され
るヘテロ障壁と、第２のシリコン層と第３のシリコン層
との間に形成されるヘテロ障壁とによって挟まれる第２
のシリコン層に、電子を極めて効率よく閉じこめること
ができる。
【００３０】上記半導体装置における第２のシリコン層
は、上記電界効果トランジスタがｐチャネル型電界効果
トランジスタである場合には、ホールが走行するｐチャ
ネルである。
は、上記電界効果トランジスタがｐチャネル型電界効果
トランジスタである場合には、ホールが走行するｐチャ
ネルである。
【００３１】その場合には、上記ｐチャネル型電界効果
トランジスタの第２のシリコン層と第１のシリコン層と
の間のヘテロ障壁により、ホールが閉じこめられている
ことが好ましい。
トランジスタの第２のシリコン層と第１のシリコン層と
の間のヘテロ障壁により、ホールが閉じこめられている
ことが好ましい。
【００３２】これにより、ヘテロ障壁を利用してホール
の閉じこめ効率の高い電界効果トランジスタを得ること
ができる。
の閉じこめ効率の高い電界効果トランジスタを得ること
ができる。
【００３３】上記半導体装置において、上記第１のシリ
コン層における上記第２のシリコン層の近傍に形成され
高濃度のｐ型不純物を含む高濃度ドープ層をさらに備え
ることができる。
コン層における上記第２のシリコン層の近傍に形成され
高濃度のｐ型不純物を含む高濃度ドープ層をさらに備え
ることができる。
【００３４】これにより、キャリアを供給する高濃度ド
ープ層とキャリア蓄積層であるチャネルとが空間的に分
離されているのために、チャネルを走行するキャリア
は、イオン化不純物による散乱を受けることなく高速で
走行することができる。
ープ層とキャリア蓄積層であるチャネルとが空間的に分
離されているのために、チャネルを走行するキャリア
は、イオン化不純物による散乱を受けることなく高速で
走行することができる。
【００３５】また、ｎチャネル型電界効果トランジスタ
の場合と同様に、上記第２のシリコン層は、量子井戸と
なっていることがより好ましい。
の場合と同様に、上記第２のシリコン層は、量子井戸と
なっていることがより好ましい。
【００３６】さらに、ｐチャネル型電界効果トランジス
タの場合にも、上記第２のシリコン層の直上かつ上記ゲ
ート電極の下方に形成され上記第２のシリコン層に引っ
張り歪を与える第３のシリコン層をさらに備え、上記第
２のシリコン層において、第２のシリコン層と第３のシ
リコン層との境界に形成されるポテンシャルのくぼみに
より、ホールが閉じこめられているものとすることがで
きる。
タの場合にも、上記第２のシリコン層の直上かつ上記ゲ
ート電極の下方に形成され上記第２のシリコン層に引っ
張り歪を与える第３のシリコン層をさらに備え、上記第
２のシリコン層において、第２のシリコン層と第３のシ
リコン層との境界に形成されるポテンシャルのくぼみに
より、ホールが閉じこめられているものとすることがで
きる。
【００３７】その場合にも、上記第３のシリコン層にお
ける上記第２のシリコン層の近傍に形成され高濃度のｐ
型不純物を含む高濃度ドープ層をさらに備えることが好
ましい。
ける上記第２のシリコン層の近傍に形成され高濃度のｐ
型不純物を含む高濃度ドープ層をさらに備えることが好
ましい。
【００３８】また、ｐチャネル型電界効果トランジスタ
の場合にも、上記第２のシリコン層の直上かつ上記ゲー
ト電極の下方に形成され上記第２のシリコン層に引っ張
り歪を与える第３のシリコン層をさらに備え、上記第２
のシリコン層において、第１のシリコン層と第２のシリ
コン層との間、及び第２のシリコン層と第３のシリコン
層との間にそれぞれ形成される２つヘテロ障壁により、
ホールが閉じこめられているものとすることができる。
の場合にも、上記第２のシリコン層の直上かつ上記ゲー
ト電極の下方に形成され上記第２のシリコン層に引っ張
り歪を与える第３のシリコン層をさらに備え、上記第２
のシリコン層において、第１のシリコン層と第２のシリ
コン層との間、及び第２のシリコン層と第３のシリコン
層との間にそれぞれ形成される２つヘテロ障壁により、
ホールが閉じこめられているものとすることができる。
【００３９】これにより、上述の作用により、ホールの
閉じこめ効率の極めて高い電界効果トランジスタを得る
ことができる。
閉じこめ効率の極めて高い電界効果トランジスタを得る
ことができる。
【００４０】上記半導体装置において、上記ゲート電極
の直下に形成されたゲート絶縁膜をさらに備えることが
好ましい。
の直下に形成されたゲート絶縁膜をさらに備えることが
好ましい。
【００４１】
【００４２】
【００４３】
【００４４】
【００４５】
【００４６】上記半導体装置において、上記電界効果ト
ランジスタは上記第２のシリコン層がｎチャネルである
ｎチャネル型電界効果トランジスタであり、上記基板に
設けられた第４のシリコン層と、上記第４のシリコン層
の上に形成され、上記第４のシリコン層による引っ張り
歪を受けたＳｉ 1-x-y Ｇｅ x Ｃ y （ただし、０＜ｘ＜
８．２ｙである）からなる第５のシリコン層と、上記第
５のシリコン層の上に形成されたゲート電極とを有し、
上記第５のシリコン層がｐチャネル領域として機能する
ｐチャネル型電界効果トランジスタをさらに備え、半導
体装置を相補型デバイスとして機能させることができ
る。
ランジスタは上記第２のシリコン層がｎチャネルである
ｎチャネル型電界効果トランジスタであり、上記基板に
設けられた第４のシリコン層と、上記第４のシリコン層
の上に形成され、上記第４のシリコン層による引っ張り
歪を受けたＳｉ 1-x-y Ｇｅ x Ｃ y （ただし、０＜ｘ＜
８．２ｙである）からなる第５のシリコン層と、上記第
５のシリコン層の上に形成されたゲート電極とを有し、
上記第５のシリコン層がｐチャネル領域として機能する
ｐチャネル型電界効果トランジスタをさらに備え、半導
体装置を相補型デバイスとして機能させることができ
る。
【００４７】これにより、ホール移動度の高いｐチャネ
ルを有するｐチャネル型電界効果トランジスタと、電子
移動度の高いｎチャネルを有するｎチャネル型電界効果
トランジスタとを、共通の積層膜を用いて構成できる。
したがって、従来の半導体装置のごとく、ホール移動度
の高いｐチャネルとしてのみ機能できるチャネル領域
と、電子移動度の高いｎチャネルとしてのみ機能できる
チャネル領域とを積層する必要があることによっていず
れか一方のチャネル領域がゲート電極から遠くなって十
分な電界効果が得られないという不具合を確実に回避す
ることができる。そして、ゲルマニウム，炭素の組成比
を変えることによって、価電子帯端のへテロ障壁の大き
さと伝導帯端のヘテロ障壁の大きさとを、半導体装置の
種類などに応じて適宜調節することが可能になるので、
共通の構造でｎチャネル型としてもｐチャネル型として
も、キャリアの閉じこめ効率の高いチャネルを形成する
ことが可能になる。
ルを有するｐチャネル型電界効果トランジスタと、電子
移動度の高いｎチャネルを有するｎチャネル型電界効果
トランジスタとを、共通の積層膜を用いて構成できる。
したがって、従来の半導体装置のごとく、ホール移動度
の高いｐチャネルとしてのみ機能できるチャネル領域
と、電子移動度の高いｎチャネルとしてのみ機能できる
チャネル領域とを積層する必要があることによっていず
れか一方のチャネル領域がゲート電極から遠くなって十
分な電界効果が得られないという不具合を確実に回避す
ることができる。そして、ゲルマニウム，炭素の組成比
を変えることによって、価電子帯端のへテロ障壁の大き
さと伝導帯端のヘテロ障壁の大きさとを、半導体装置の
種類などに応じて適宜調節することが可能になるので、
共通の構造でｎチャネル型としてもｐチャネル型として
も、キャリアの閉じこめ効率の高いチャネルを形成する
ことが可能になる。
【００４８】この相補型デバイスとして機能する半導体
装置において、上記ｎチャネル型電界効果トランジスタ
の第２のシリコン層と、上記ｐチャネル型電界効果トラ
ンジスタの第５のシリコン層とにおける炭素の組成は互
いに等しいことが好ましい。
装置において、上記ｎチャネル型電界効果トランジスタ
の第２のシリコン層と、上記ｐチャネル型電界効果トラ
ンジスタの第５のシリコン層とにおける炭素の組成は互
いに等しいことが好ましい。
【００４９】これにより、ｎチャネル型電界効果トラン
ジスタの第２のシリコン層とｐチャネル型電界効果トラ
ンジスタの第５のシリコン層とを、同じ成長工程で形成
することが可能となり、製造工程の簡素化によって製造
コストがさらに低減する。
ジスタの第２のシリコン層とｐチャネル型電界効果トラ
ンジスタの第５のシリコン層とを、同じ成長工程で形成
することが可能となり、製造工程の簡素化によって製造
コストがさらに低減する。
【００５０】この相補型デバイスとして機能する半導体
装置においても、上記ゲート電極の直下に形成されたゲ
ート絶縁膜をさらに備えていることが好ましい。
装置においても、上記ゲート電極の直下に形成されたゲ
ート絶縁膜をさらに備えていることが好ましい。
【００５１】
【００５２】
【００５３】その場合、上記第２及び第５のシリコン層
におけるゲルマニウムの組成比は互いに等しいことが好
ましい。
におけるゲルマニウムの組成比は互いに等しいことが好
ましい。
【００５４】これにより、ｎチャネル型電界効果トラン
ジスタの第２のシリコン層とｐチャネル型電界効果トラ
ンジスタの第５のシリコン層とを、同じ成長工程で形成
することが可能となり、製造工程の簡素化によって製造
コストがさらに低減する。
ジスタの第２のシリコン層とｐチャネル型電界効果トラ
ンジスタの第５のシリコン層とを、同じ成長工程で形成
することが可能となり、製造工程の簡素化によって製造
コストがさらに低減する。
【００５５】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の基本的な特徴を説明するために、第１のシリコン層
（Ｓｉ層）と炭素（あるいは炭素及びゲルマニウム）を
含む第２のシリコン層（Ｓｉ1-yＣy 層又はＳｉ1-x-y
Ｇｅx Ｃy 層）との積層構造を抜き出して示す断面図で
ある。
明の基本的な特徴を説明するために、第１のシリコン層
（Ｓｉ層）と炭素（あるいは炭素及びゲルマニウム）を
含む第２のシリコン層（Ｓｉ1-yＣy 層又はＳｉ1-x-y
Ｇｅx Ｃy 層）との積層構造を抜き出して示す断面図で
ある。
【００５６】また、図２（ａ）〜（ｃ）は、第１〜第３
の実施形態に共通する炭素を含まない第１のシリコン層
（Ｓｉ層）と炭素を含む第２のシリコン層（Ｓｉ1-y Ｃ
y 層）とを積層する前の結晶構造図，積層後にＳｉ1-y
Ｃy 層が引っ張り歪を受けた状態を示す結晶構造図、及
び積層後のＳｉ層とＳｉ1-y Ｃy 層とによるヘテロ接合
構造のバンド図である。
の実施形態に共通する炭素を含まない第１のシリコン層
（Ｓｉ層）と炭素を含む第２のシリコン層（Ｓｉ1-y Ｃ
y 層）とを積層する前の結晶構造図，積層後にＳｉ1-y
Ｃy 層が引っ張り歪を受けた状態を示す結晶構造図、及
び積層後のＳｉ層とＳｉ1-y Ｃy 層とによるヘテロ接合
構造のバンド図である。
【００５７】まず、図２（ａ）に示すように、炭素の原
子半径がシリコンに比べて小さいため、炭素を含むシリ
コン層つまりＳｉ1-y Ｃy 層の格子定数はＳｉ層の格子
定数よりも小さい。したがって、図２（ｂ）に示すよう
に、Ｓｉ層の上にＳｉ1-y Ｃy 層を積層するとＳｉ1-y
Ｃy 層はＳｉ層から引っ張り歪を受ける。特に、転位の
発生する臨界膜厚以下の場合には、Ｓｉ1-y Ｃy 層はＳ
ｉ層から大きな引っ張り歪を受ける。そして、Ｓｉ層と
Ｓｉ1-y Ｃy 層とからなるヘテロ接合構造のエネルギー
バンドは、図２（ｃ）に示す状態となる。
子半径がシリコンに比べて小さいため、炭素を含むシリ
コン層つまりＳｉ1-y Ｃy 層の格子定数はＳｉ層の格子
定数よりも小さい。したがって、図２（ｂ）に示すよう
に、Ｓｉ層の上にＳｉ1-y Ｃy 層を積層するとＳｉ1-y
Ｃy 層はＳｉ層から引っ張り歪を受ける。特に、転位の
発生する臨界膜厚以下の場合には、Ｓｉ1-y Ｃy 層はＳ
ｉ層から大きな引っ張り歪を受ける。そして、Ｓｉ層と
Ｓｉ1-y Ｃy 層とからなるヘテロ接合構造のエネルギー
バンドは、図２（ｃ）に示す状態となる。
【００５８】つまり、Ｓｉ1-y Ｃy 層の伝導帯では６重
の縮退が解け、２重および４重に縮退したバンド（Δ
（２）およびΔ（４））にスプリットする。このとき、
Ｓｉ1-y Ｃy 層の伝導帯端は２重に縮退したバンドΔ
（２）により構成され、バンドΔ（２）の電子の有効質
量は、Ｓｉ層の電子の有効質量よりも小さくなる。ま
た、２重に縮退したバンドΔ（２）のエネルギーレベル
は、Ｓｉの伝導帯端のエネルギーレベルよりも低くなる
ので、第２のシリコン層（Ｓｉ1-y Ｃy 層）と第１のシ
リコン層（Ｓｉ層）との間にできるヘテロ障壁により電
子を閉じこめることが可能になる。
の縮退が解け、２重および４重に縮退したバンド（Δ
（２）およびΔ（４））にスプリットする。このとき、
Ｓｉ1-y Ｃy 層の伝導帯端は２重に縮退したバンドΔ
（２）により構成され、バンドΔ（２）の電子の有効質
量は、Ｓｉ層の電子の有効質量よりも小さくなる。ま
た、２重に縮退したバンドΔ（２）のエネルギーレベル
は、Ｓｉの伝導帯端のエネルギーレベルよりも低くなる
ので、第２のシリコン層（Ｓｉ1-y Ｃy 層）と第１のシ
リコン層（Ｓｉ層）との間にできるヘテロ障壁により電
子を閉じこめることが可能になる。
【００５９】一方、Ｓｉ1-y Ｃy 層の価電子帯でも同様
に縮退が解け、ライトホール（ＬＨ）とヘビーホール
（ＨＨ）バンドにスプリットする。このとき、Ｓｉ1-y
Ｃy 層の価電子帯端は有効質量の小さいライトホールに
よるバンドにより構成され、このライトホールの有効質
量はＳｉ層のホールよりも小さくなる。また、ライトホ
ールバンドのエネルギーレベルはＳｉの価電子帯のエネ
ルギーレベルよりも高くなるので、第２のシリコン層
（Ｓｉ1-y Ｃy 層）と第１のシリコン層（Ｓｉ層）との
間にできるヘテロ障壁によりホールを閉じこめることが
可能になる。
に縮退が解け、ライトホール（ＬＨ）とヘビーホール
（ＨＨ）バンドにスプリットする。このとき、Ｓｉ1-y
Ｃy 層の価電子帯端は有効質量の小さいライトホールに
よるバンドにより構成され、このライトホールの有効質
量はＳｉ層のホールよりも小さくなる。また、ライトホ
ールバンドのエネルギーレベルはＳｉの価電子帯のエネ
ルギーレベルよりも高くなるので、第２のシリコン層
（Ｓｉ1-y Ｃy 層）と第１のシリコン層（Ｓｉ層）との
間にできるヘテロ障壁によりホールを閉じこめることが
可能になる。
【００６０】図３は、本発明の第１の実施形態に係る炭
素を含むシリコン層がチャネル領域として機能するｎ−
ＭＯＳＦＥＴの構造を示す断面図である。
素を含むシリコン層がチャネル領域として機能するｎ−
ＭＯＳＦＥＴの構造を示す断面図である。
【００６１】同図に示すように、ｐ型のシリコン基板１
０上に、第１のシリコン層１２（Ｓｉ層）と、炭素を含
む第２のシリコン層１３（Ｓｉ1-y Ｃy 層）と、炭素を
含まない第３のシリコン層１４とがＵＨＶ−ＣＶＤ法に
より順次積層されている。上記炭素を含む第２のシリコ
ン層１３は、電子が走行するチャネル領域として機能す
る。
０上に、第１のシリコン層１２（Ｓｉ層）と、炭素を含
む第２のシリコン層１３（Ｓｉ1-y Ｃy 層）と、炭素を
含まない第３のシリコン層１４とがＵＨＶ−ＣＶＤ法に
より順次積層されている。上記炭素を含む第２のシリコ
ン層１３は、電子が走行するチャネル領域として機能す
る。
【００６２】図５は、炭素を含まない単結晶シリコン層
の上に積層された炭素を含むシリコン層に転位が発生し
ないような臨界膜厚Ｔｃの炭素組成の変化に対する変化
を示す特性図である。この第２のシリコン層１３の厚さ
を歪による転位が発生しないよう臨界膜厚Ｔｃ以下にす
ることが好ましいので、本実施形態では、第２のシリコ
ン層１３の炭素含有量を２％とし、その膜厚を１０ｎｍ
としている。
の上に積層された炭素を含むシリコン層に転位が発生し
ないような臨界膜厚Ｔｃの炭素組成の変化に対する変化
を示す特性図である。この第２のシリコン層１３の厚さ
を歪による転位が発生しないよう臨界膜厚Ｔｃ以下にす
ることが好ましいので、本実施形態では、第２のシリコ
ン層１３の炭素含有量を２％とし、その膜厚を１０ｎｍ
としている。
【００６３】また、第３のシリコン層１４上には、第３
のシリコン層１４の熱酸化によって形成されたシリコン
酸化膜からなるゲート絶縁膜１５が設けられており、さ
らにその上にはゲート電極１６が形成されている。ゲー
ト電極１６の両側には、ｎ+層からなるソ−ス・ドレイ
ン領域１７，１８が形成され、その上にはソ−ス・ドレ
イン電極１９，２０がそれぞれ形成されている。
のシリコン層１４の熱酸化によって形成されたシリコン
酸化膜からなるゲート絶縁膜１５が設けられており、さ
らにその上にはゲート電極１６が形成されている。ゲー
ト電極１６の両側には、ｎ+層からなるソ−ス・ドレイ
ン領域１７，１８が形成され、その上にはソ−ス・ドレ
イン電極１９，２０がそれぞれ形成されている。
【００６４】図４（ａ）〜（ｃ）は、図３に示すｎ−Ｍ
ＯＳＦＥＴを動作させる場合、つまりゲート電極１６に
正の電圧を印加したときの第１のシリコン層１２，第２
のシリコン層１３，第３のシリコン層１４，ゲート絶縁
膜１５及びゲート電極１６のバンド構造を示す図であ
る。ただし、図４（ａ）の実線部分においては、バンド
構造を単純化して示しているが、実際には伝導帯端は同
図の破線で示すような形状となる。また、図４（ｂ）は
第１のシリコン層１２に高濃度ドープ層を設けた場合の
バンド構造を、図４（ｃ）は第３のシリコン層１４に高
濃度ドープ層を設けた場合のバンド構造をそれぞれ示
す。ゲート電極１６に印加された電界により誘起された
電子は、主に炭素を含み引っ張り歪を受けたチャネル領
域である第２のシリコン層１３に閉じこめられ、図４
（ａ）〜（ｃ）の紙面に垂直な方向（チャネル方向）に
走行する。すなわち、この実施形態では、第１のシリコ
ン層１２−第２のシリコン層１３間に形成されるヘテロ
障壁と、第２のシリコン層１３−第３のシリコン層１４
間に形成されるヘテロ障壁とにより、電子が第２のシリ
コン層１３内に閉じこめられる。そして、上述のよう
に、この方向に走行する電子の有効質量は小さく、結果
として電子の移動度が向上し、トランジスタの動作速度
が向上する。また、チャネル領域である第２のシリコン
層１３の伝導帯の縮退が解けΔ（２）およびΔ（４）の
バンドに分離することにより、各バンドの谷同士の間の
散乱を抑制することができるので、さらなる移動度の向
上が期待できる。
ＯＳＦＥＴを動作させる場合、つまりゲート電極１６に
正の電圧を印加したときの第１のシリコン層１２，第２
のシリコン層１３，第３のシリコン層１４，ゲート絶縁
膜１５及びゲート電極１６のバンド構造を示す図であ
る。ただし、図４（ａ）の実線部分においては、バンド
構造を単純化して示しているが、実際には伝導帯端は同
図の破線で示すような形状となる。また、図４（ｂ）は
第１のシリコン層１２に高濃度ドープ層を設けた場合の
バンド構造を、図４（ｃ）は第３のシリコン層１４に高
濃度ドープ層を設けた場合のバンド構造をそれぞれ示
す。ゲート電極１６に印加された電界により誘起された
電子は、主に炭素を含み引っ張り歪を受けたチャネル領
域である第２のシリコン層１３に閉じこめられ、図４
（ａ）〜（ｃ）の紙面に垂直な方向（チャネル方向）に
走行する。すなわち、この実施形態では、第１のシリコ
ン層１２−第２のシリコン層１３間に形成されるヘテロ
障壁と、第２のシリコン層１３−第３のシリコン層１４
間に形成されるヘテロ障壁とにより、電子が第２のシリ
コン層１３内に閉じこめられる。そして、上述のよう
に、この方向に走行する電子の有効質量は小さく、結果
として電子の移動度が向上し、トランジスタの動作速度
が向上する。また、チャネル領域である第２のシリコン
層１３の伝導帯の縮退が解けΔ（２）およびΔ（４）の
バンドに分離することにより、各バンドの谷同士の間の
散乱を抑制することができるので、さらなる移動度の向
上が期待できる。
【００６５】さらに、本実施形態では、バンドギャップ
の大きな第１，第３のシリコン層１２，１４によってチ
ャネル領域である第２のシリコン層１３が挟まれた量子
井戸構造となっているため、誘起された電子はこの量子
井戸内に閉じ込められ、電子濃度が高くなってもヘテロ
障壁を乗り越えることがなく、安定して走行することが
できる。つまり、ＧａＡｓ等の化合物半導体を用いなく
ても安価な材料で量子井戸構造を有する高機能のｎ−Ｍ
ＯＳＦＥＴを得ることができる。
の大きな第１，第３のシリコン層１２，１４によってチ
ャネル領域である第２のシリコン層１３が挟まれた量子
井戸構造となっているため、誘起された電子はこの量子
井戸内に閉じ込められ、電子濃度が高くなってもヘテロ
障壁を乗り越えることがなく、安定して走行することが
できる。つまり、ＧａＡｓ等の化合物半導体を用いなく
ても安価な材料で量子井戸構造を有する高機能のｎ−Ｍ
ＯＳＦＥＴを得ることができる。
【００６６】なお、本実施形態では、電子が走行するチ
ャネル領域である第２のシリコン層１３が第３のシリコ
ン層１４の下方に設けられた埋め込みチャネル型ＭＯＳ
ＦＥＴについて説明したが、第３のシリコン層１４を有
していない、チャネル領域である第２のシリコン層１３
の上に直接ゲート絶縁膜１５を成膜もしくは熱酸化して
形成した表面チャネル型ＭＯＳＦＥＴであってもかまわ
ない。その場合には、第１のシリコン層１２−第２のシ
リコン層１３間に形成されるヘテロ障壁と、ゲート絶縁
膜１５とにより、電子が第２のシリコン層１３内に閉じ
こめられるからである。そして、その場合にも、通常の
ＭＯＳＦＥＴよりはキャリアの閉じこめ効率が高いこと
と、縮退が解けたバンドΔ（２）の電子の有効質量が小
さいことにより、動作速度の向上効果を発揮することが
できるまた、図４（ａ）の破線に示すように、第１のシ
リコン層１２と第２のシリコン層１３との間には、電子
を蓄積できるエネルギー準位のくぼみが形成される。ま
た、第３のシリコン層１４と第２のシリコン層１３との
間にも、電子を蓄積できるエネルギー準位のくぼみが形
成される。
ャネル領域である第２のシリコン層１３が第３のシリコ
ン層１４の下方に設けられた埋め込みチャネル型ＭＯＳ
ＦＥＴについて説明したが、第３のシリコン層１４を有
していない、チャネル領域である第２のシリコン層１３
の上に直接ゲート絶縁膜１５を成膜もしくは熱酸化して
形成した表面チャネル型ＭＯＳＦＥＴであってもかまわ
ない。その場合には、第１のシリコン層１２−第２のシ
リコン層１３間に形成されるヘテロ障壁と、ゲート絶縁
膜１５とにより、電子が第２のシリコン層１３内に閉じ
こめられるからである。そして、その場合にも、通常の
ＭＯＳＦＥＴよりはキャリアの閉じこめ効率が高いこと
と、縮退が解けたバンドΔ（２）の電子の有効質量が小
さいことにより、動作速度の向上効果を発揮することが
できるまた、図４（ａ）の破線に示すように、第１のシ
リコン層１２と第２のシリコン層１３との間には、電子
を蓄積できるエネルギー準位のくぼみが形成される。ま
た、第３のシリコン層１４と第２のシリコン層１３との
間にも、電子を蓄積できるエネルギー準位のくぼみが形
成される。
【００６７】そして、第１のシリコン層１２側のヘテロ
障壁に近接した領域に高濃度のキャリア用不純物を含む
高濃度ドープ層を形成することにより、上記２つのエネ
ルギー準位のくぼみのうちいずれか一方をキャリア蓄積
層として利用することができ、いわゆるＨＥＭＴを構成
することも可能である（図４（ｂ）参照）。その場合、
キャリアを供給する高濃度ドープ層とキャリア蓄積層で
あるチャネルとが空間的に分離されているのために、チ
ャネルを走行するキャリアは、イオン化不純物による散
乱を受けることなく高速で走行することができる。
障壁に近接した領域に高濃度のキャリア用不純物を含む
高濃度ドープ層を形成することにより、上記２つのエネ
ルギー準位のくぼみのうちいずれか一方をキャリア蓄積
層として利用することができ、いわゆるＨＥＭＴを構成
することも可能である（図４（ｂ）参照）。その場合、
キャリアを供給する高濃度ドープ層とキャリア蓄積層で
あるチャネルとが空間的に分離されているのために、チ
ャネルを走行するキャリアは、イオン化不純物による散
乱を受けることなく高速で走行することができる。
【００６８】ただし、図４（ｂ）に示すエネルギーバン
ド状態で、２つのくぼみのうちいずれがキャリア蓄積層
にになるかは、ゲート電極１６への電圧の程度によって
異なる。ゲート電極１６への印加電圧が大きい場合に
は、第２のシリコン層１３と第３のシリコン層１４との
間のエネルギー準位のくぼみがキャリア蓄積層になり、
ゲート電極１６への印加電圧が小さい場合には、第１の
シリコン層１２と第２のシリコン層１３との間のエネル
ギー準位のくぼみがキャリア蓄積層になる。また、ゲー
ト電極１６への印加電圧が中間的な値のときには、２つ
のエネルギー準位のくぼみがいずれもキャリア蓄積層に
なりうる。
ド状態で、２つのくぼみのうちいずれがキャリア蓄積層
にになるかは、ゲート電極１６への電圧の程度によって
異なる。ゲート電極１６への印加電圧が大きい場合に
は、第２のシリコン層１３と第３のシリコン層１４との
間のエネルギー準位のくぼみがキャリア蓄積層になり、
ゲート電極１６への印加電圧が小さい場合には、第１の
シリコン層１２と第２のシリコン層１３との間のエネル
ギー準位のくぼみがキャリア蓄積層になる。また、ゲー
ト電極１６への印加電圧が中間的な値のときには、２つ
のエネルギー準位のくぼみがいずれもキャリア蓄積層に
なりうる。
【００６９】また、第３のシリコン層１４側のヘテロ障
壁に近接した領域に高濃度のキャリア用不純物を含む高
濃度ドープ層を形成した場合には、第２のシリコン層１
３と第３のシリコン層１４との間のエネルギー準位のく
ぼみがキャリア蓄積層となるＨＥＭＴが構成される（図
４（ｃ）参照）。その場合にも上述と同じ理由により、
キャリアの走行速度を向上させることができる。
壁に近接した領域に高濃度のキャリア用不純物を含む高
濃度ドープ層を形成した場合には、第２のシリコン層１
３と第３のシリコン層１４との間のエネルギー準位のく
ぼみがキャリア蓄積層となるＨＥＭＴが構成される（図
４（ｃ）参照）。その場合にも上述と同じ理由により、
キャリアの走行速度を向上させることができる。
【００７０】ここで、高濃度ドープ層を第３のシリコン
層１４に形成した場合（図４（ｃ）の場合）には、各シ
リコン層１２〜１４及び高濃度ドープ層の不純物濃度及
び厚み、ゲート電極１６への電圧の印加状態などの使用
条件によっては、高濃度ドープ層自体がチャネルとなっ
てしまうおそれもある。従って、電界効果トランジスタ
の各部の構造や使用条件に応じて、第１のシリコン層１
２又は第３のシリコン層１４のいずれに高濃度ドープ層
を形成するかを選択することができる。
層１４に形成した場合（図４（ｃ）の場合）には、各シ
リコン層１２〜１４及び高濃度ドープ層の不純物濃度及
び厚み、ゲート電極１６への電圧の印加状態などの使用
条件によっては、高濃度ドープ層自体がチャネルとなっ
てしまうおそれもある。従って、電界効果トランジスタ
の各部の構造や使用条件に応じて、第１のシリコン層１
２又は第３のシリコン層１４のいずれに高濃度ドープ層
を形成するかを選択することができる。
【００７１】また、第３のシリコン層１４と第２のシリ
コン層１３との間のエネルギー準位のくぼみ（図４
（ａ）の破線で示される部分）をキャリア蓄積層としな
くてもチャネルとして利用することができる。その場
合、ゲート絶縁膜１５の直下ではなく、第３のシリコン
層１４の直下に電子が走行するチャネルが存在すること
になる。
コン層１３との間のエネルギー準位のくぼみ（図４
（ａ）の破線で示される部分）をキャリア蓄積層としな
くてもチャネルとして利用することができる。その場
合、ゲート絶縁膜１５の直下ではなく、第３のシリコン
層１４の直下に電子が走行するチャネルが存在すること
になる。
【００７２】通常のＭＯＳトランジスタでは、ゲート絶
縁膜直下にチャネル領域が存在するために、ゲート絶縁
膜との境界面であるシリコン層表面の凹凸や、ゲート絶
縁膜に接するシリコン層表面の界面準位によって、チャ
ネルを走行する電子が散乱を受けるために、走行速度が
遅くなっている。それに対し、この構造の場合には、第
２のシリコン層１３と第３のシリコン層１４との間には
界面準位はほとんどなく、かつ、一般的に第２，第３の
シリコン層１３，１４はエピタキシャル成長により連続
して形成されるので、第２のシリコン層１３の表面の凹
凸も少ない。したがって、チャネルを走行する電子の走
行速度が向上する。
縁膜直下にチャネル領域が存在するために、ゲート絶縁
膜との境界面であるシリコン層表面の凹凸や、ゲート絶
縁膜に接するシリコン層表面の界面準位によって、チャ
ネルを走行する電子が散乱を受けるために、走行速度が
遅くなっている。それに対し、この構造の場合には、第
２のシリコン層１３と第３のシリコン層１４との間には
界面準位はほとんどなく、かつ、一般的に第２，第３の
シリコン層１３，１４はエピタキシャル成長により連続
して形成されるので、第２のシリコン層１３の表面の凹
凸も少ない。したがって、チャネルを走行する電子の走
行速度が向上する。
【００７３】すなわち、一般的なＭＯＳトランジスタに
比べ高い動作速度を実現することができる。
比べ高い動作速度を実現することができる。
【００７４】（第２の実施の形態）図６は、本実施形態
に係る炭素を含んだシリコン層をチャネル領域として用
いたｐ−ＭＯＳＦＥＴの構造を示す断面図である。
に係る炭素を含んだシリコン層をチャネル領域として用
いたｐ−ＭＯＳＦＥＴの構造を示す断面図である。
【００７５】同図に示すように、ｎ型のシリコン基板１
０上に第１のシリコン層２２と、炭素を含む第２のシリ
コン層２３と、炭素を含まない第３のシリコン層２４と
がＵＨＶ−ＣＶＤ法により順次積層されている。上記炭
素を含んだ第２のシリコン層２３は、ホールが走行する
チャネル領域として機能する。なお、本実施形態におい
ても、第２のシリコン層２３の厚さは、歪による転位が
発生しないよう臨界膜厚Ｔｃ以下にすることが好まし
く、本実施形態では、第２のシリコン層２３の炭素含有
量は２％で、膜厚は１０ｎｍとしている。
０上に第１のシリコン層２２と、炭素を含む第２のシリ
コン層２３と、炭素を含まない第３のシリコン層２４と
がＵＨＶ−ＣＶＤ法により順次積層されている。上記炭
素を含んだ第２のシリコン層２３は、ホールが走行する
チャネル領域として機能する。なお、本実施形態におい
ても、第２のシリコン層２３の厚さは、歪による転位が
発生しないよう臨界膜厚Ｔｃ以下にすることが好まし
く、本実施形態では、第２のシリコン層２３の炭素含有
量は２％で、膜厚は１０ｎｍとしている。
【００７６】また、第３のシリコン層２４の上には、第
３のシリコン層２４の熱酸化によって形成されたシリコ
ン酸化膜により構成されるゲート絶縁膜２５が設けられ
ており、さらにその上にはゲート電極２６が形成されて
いる。ゲート電極２６の両側には、ｐ+ 層からなるソ−
ス・ドレイン領域２７，２８が形成され、その上にはソ
−ス・ドレイン電極２９，３０がそれぞれ形成されてい
る。
３のシリコン層２４の熱酸化によって形成されたシリコ
ン酸化膜により構成されるゲート絶縁膜２５が設けられ
ており、さらにその上にはゲート電極２６が形成されて
いる。ゲート電極２６の両側には、ｐ+ 層からなるソ−
ス・ドレイン領域２７，２８が形成され、その上にはソ
−ス・ドレイン電極２９，３０がそれぞれ形成されてい
る。
【００７７】ここで、上記第１の実施形態における図１
及び図２（ａ）〜（ｃ）に示すように、炭素を含む第２
のシリコン層２３は、その格子定数が炭素を含まない第
１のシリコン層２２の格子定数よりも小さいため、引っ
張り歪を受けた状態となる。この引っ張り歪により、図
２（ｃ）に示すように、第２のシリコン層２３の価電子
帯はライトホール（ＬＨ）とヘビーホール（ＨＨ）バン
ドにスプリットする。このとき、炭素を含む第２のシリ
コン層２３の価電子帯端は有効質量の小さいライトホー
ルによるバンドにより構成され、また、このライトホー
ルの有効質量は第１のシリコン層２２のホールの有効質
量に比べて小さくなる。また、このようなバンド構造を
有する第２のシリコン層２３をチャネル領域としてｐ−
ＭＯＳＦＥＴを構成すると、ホールの有効質量が小さく
なることによりホール移動度が向上し、トランジスタの
動作速度が向上する。また、上述のように、ＬＨバンド
のエネルギーレベルは第１のシリコン層２２の価電子帯
端のエネルギーレベルよりも高いので、第２のシリコン
層２３の側に有効質量の小さいホールを閉じこめるため
のヘテロ障壁が形成される。
及び図２（ａ）〜（ｃ）に示すように、炭素を含む第２
のシリコン層２３は、その格子定数が炭素を含まない第
１のシリコン層２２の格子定数よりも小さいため、引っ
張り歪を受けた状態となる。この引っ張り歪により、図
２（ｃ）に示すように、第２のシリコン層２３の価電子
帯はライトホール（ＬＨ）とヘビーホール（ＨＨ）バン
ドにスプリットする。このとき、炭素を含む第２のシリ
コン層２３の価電子帯端は有効質量の小さいライトホー
ルによるバンドにより構成され、また、このライトホー
ルの有効質量は第１のシリコン層２２のホールの有効質
量に比べて小さくなる。また、このようなバンド構造を
有する第２のシリコン層２３をチャネル領域としてｐ−
ＭＯＳＦＥＴを構成すると、ホールの有効質量が小さく
なることによりホール移動度が向上し、トランジスタの
動作速度が向上する。また、上述のように、ＬＨバンド
のエネルギーレベルは第１のシリコン層２２の価電子帯
端のエネルギーレベルよりも高いので、第２のシリコン
層２３の側に有効質量の小さいホールを閉じこめるため
のヘテロ障壁が形成される。
【００７８】図７（ａ）〜（ｃ）は、図６に示すｐ−Ｍ
ＯＳＦＥＴを動作させるとき、つまりゲート電極２６に
負の電圧を印加したときの第１のシリコン層２２，第２
のシリコン層２３，第３のシリコン層２４，ゲート絶縁
膜２５及びゲート電極２６のバンド構造を示す図であ
る。ただし、図７（ａ）の実線部分においてはバンド構
造を単純化して示しているが、実際には価電子帯端は同
図の破線で示すような形状となる。また、図７（ｂ）は
第１のシリコン層２２に高濃度ドープ層を設けた場合の
バンド構造を、図７（ｃ）は第３のシリコン層２４に高
濃度ドープ層を設けた場合のバンド構造をそれぞれ示
す。ゲート電極２６に印加された電界により誘起された
ホールは、主に炭素を含み引っ張り歪を受けたチャネル
領域である第２のシリコン層２３に閉じこめられ、図７
（ａ）〜（ｃ）の紙面に垂直な方向（チャネル方向）に
走行する。すなわち、この実施形態では、第１のシリコ
ン層２２−第２のシリコン層２３間に形成されるヘテロ
障壁と、第２のシリコン層２３−第３のシリコン層２４
間に形成されるヘテロ障壁とにより、ホールが第２のシ
リコン層２３内に閉じこめられる。そして、上述のよう
に、炭素を含み引っ張り歪を受けた第２のシリコン層２
３の価電子帯端は、有効質量の軽いＬＨバンドにより構
成されているため、ホール移動度が向上し、トランジス
タの動作速度が向上する。
ＯＳＦＥＴを動作させるとき、つまりゲート電極２６に
負の電圧を印加したときの第１のシリコン層２２，第２
のシリコン層２３，第３のシリコン層２４，ゲート絶縁
膜２５及びゲート電極２６のバンド構造を示す図であ
る。ただし、図７（ａ）の実線部分においてはバンド構
造を単純化して示しているが、実際には価電子帯端は同
図の破線で示すような形状となる。また、図７（ｂ）は
第１のシリコン層２２に高濃度ドープ層を設けた場合の
バンド構造を、図７（ｃ）は第３のシリコン層２４に高
濃度ドープ層を設けた場合のバンド構造をそれぞれ示
す。ゲート電極２６に印加された電界により誘起された
ホールは、主に炭素を含み引っ張り歪を受けたチャネル
領域である第２のシリコン層２３に閉じこめられ、図７
（ａ）〜（ｃ）の紙面に垂直な方向（チャネル方向）に
走行する。すなわち、この実施形態では、第１のシリコ
ン層２２−第２のシリコン層２３間に形成されるヘテロ
障壁と、第２のシリコン層２３−第３のシリコン層２４
間に形成されるヘテロ障壁とにより、ホールが第２のシ
リコン層２３内に閉じこめられる。そして、上述のよう
に、炭素を含み引っ張り歪を受けた第２のシリコン層２
３の価電子帯端は、有効質量の軽いＬＨバンドにより構
成されているため、ホール移動度が向上し、トランジス
タの動作速度が向上する。
【００７９】さらに、本実施形態では、バンドギャップ
の大きな第１，第３のシリコン層２２，２４によってチ
ャネル領域である第２のシリコン層２３が挟まれた量子
井戸構造となっているため、誘起されたホールはこの量
子井戸内に閉じ込められ、ホール濃度が高くなってもヘ
テロ障壁を乗り越えることがなく、安定して走行するこ
とができる。つまり、ＧａＡｓ等の化合物半導体を用い
なくても安価な材料で量子井戸構造を有する高機能のｐ
−ＭＯＳＦＥＴを得ることができる。
の大きな第１，第３のシリコン層２２，２４によってチ
ャネル領域である第２のシリコン層２３が挟まれた量子
井戸構造となっているため、誘起されたホールはこの量
子井戸内に閉じ込められ、ホール濃度が高くなってもヘ
テロ障壁を乗り越えることがなく、安定して走行するこ
とができる。つまり、ＧａＡｓ等の化合物半導体を用い
なくても安価な材料で量子井戸構造を有する高機能のｐ
−ＭＯＳＦＥＴを得ることができる。
【００８０】なお、本実施形態では、ホールが走行する
チャネル領域である第２のシリコン層２３が第３のシリ
コン層２４の下方に設けられた埋め込みチャネル型ＭＯ
ＳＦＥＴについて説明したが、第３のシリコン層２４を
有していない、チャネル領域である第２のシリコン層２
３の上に直接ゲート絶縁膜２５を成膜もしくは熱酸化し
て形成した表面チャネル型ＭＯＳＦＥＴであってもかま
わない。その場合には、第１のシリコン層２２−第２の
シリコン層２３間に形成されるヘテロ障壁と、ゲート絶
縁膜２５とにより、ホールが第２のシリコン層２３内に
閉じこめられるからである。そして、その場合にも、通
常のＭＯＳＦＥＴよりはキャリアの閉じこめ効率が高い
ことと、縮退が解けたバンドのライトホールの有効質量
が小さいことにより、動作速度の向上効果を発揮するこ
とができるまた、図７（ａ）の破線に示すように、第１
のシリコン層２２と第２のシリコン層２３との間には、
ホールを蓄積できるエネルギー準位のくぼみが形成され
る。また、第３のシリコン層２４と第２のシリコン層２
３との間にも、ホールを蓄積できるエネルギー準位のく
ぼみが形成される。
チャネル領域である第２のシリコン層２３が第３のシリ
コン層２４の下方に設けられた埋め込みチャネル型ＭＯ
ＳＦＥＴについて説明したが、第３のシリコン層２４を
有していない、チャネル領域である第２のシリコン層２
３の上に直接ゲート絶縁膜２５を成膜もしくは熱酸化し
て形成した表面チャネル型ＭＯＳＦＥＴであってもかま
わない。その場合には、第１のシリコン層２２−第２の
シリコン層２３間に形成されるヘテロ障壁と、ゲート絶
縁膜２５とにより、ホールが第２のシリコン層２３内に
閉じこめられるからである。そして、その場合にも、通
常のＭＯＳＦＥＴよりはキャリアの閉じこめ効率が高い
ことと、縮退が解けたバンドのライトホールの有効質量
が小さいことにより、動作速度の向上効果を発揮するこ
とができるまた、図７（ａ）の破線に示すように、第１
のシリコン層２２と第２のシリコン層２３との間には、
ホールを蓄積できるエネルギー準位のくぼみが形成され
る。また、第３のシリコン層２４と第２のシリコン層２
３との間にも、ホールを蓄積できるエネルギー準位のく
ぼみが形成される。
【００８１】そして、第１のシリコン層２２側のヘテロ
障壁に近接した領域に高濃度のキャリア用不純物を含む
高濃度ドープ層を形成することにより、上記２つのエネ
ルギー準位のくぼみのうちいずれか一方をキャリア蓄積
層として利用することができ、いわゆるＨＥＭＴを構成
することも可能である（図７（ｂ）参照）。その場合、
キャリアを供給する高濃度ドープ層とキャリア蓄積層で
あるチャネルとが空間的に分離されているのために、チ
ャネルを走行するキャリアは、イオン化不純物による散
乱を受けることなく高速で走行することができる。
障壁に近接した領域に高濃度のキャリア用不純物を含む
高濃度ドープ層を形成することにより、上記２つのエネ
ルギー準位のくぼみのうちいずれか一方をキャリア蓄積
層として利用することができ、いわゆるＨＥＭＴを構成
することも可能である（図７（ｂ）参照）。その場合、
キャリアを供給する高濃度ドープ層とキャリア蓄積層で
あるチャネルとが空間的に分離されているのために、チ
ャネルを走行するキャリアは、イオン化不純物による散
乱を受けることなく高速で走行することができる。
【００８２】ただし、図７（ｂ）に示すエネルギーバン
ド状態で、２つのくぼみのうちいずれがキャリア蓄積層
にになるかは、ゲート電極２６への電圧の程度によって
異なる。ゲート電極２６への印加電圧が大きい場合に
は、第２のシリコン層２３と第３のシリコン層２４との
間のエネルギー準位のくぼみがキャリア蓄積層になり、
ゲート電極２６への印加電圧が小さい場合には、第１の
シリコン層２２と第２のシリコン層２３との間のエネル
ギー準位のくぼみがキャリア蓄積層になる。また、ゲー
ト電極２６への印加電圧が中間的な値のときには、２つ
のエネルギー準位のくぼみがいずれもキャリア蓄積層に
なりうる。
ド状態で、２つのくぼみのうちいずれがキャリア蓄積層
にになるかは、ゲート電極２６への電圧の程度によって
異なる。ゲート電極２６への印加電圧が大きい場合に
は、第２のシリコン層２３と第３のシリコン層２４との
間のエネルギー準位のくぼみがキャリア蓄積層になり、
ゲート電極２６への印加電圧が小さい場合には、第１の
シリコン層２２と第２のシリコン層２３との間のエネル
ギー準位のくぼみがキャリア蓄積層になる。また、ゲー
ト電極２６への印加電圧が中間的な値のときには、２つ
のエネルギー準位のくぼみがいずれもキャリア蓄積層に
なりうる。
【００８３】また、第３のシリコン層２４側のヘテロ障
壁に近接した領域に高濃度のキャリア用不純物を含む高
濃度ドープ層を形成した場合には、第２のシリコン層２
３と第３のシリコン層２４との間のエネルギー準位のく
ぼみがキャリア蓄積層となるＨＥＭＴが構成される（図
７（ｃ）参照）。その場合にも上述と同じ理由により、
キャリアの走行速度を向上させることができる。
壁に近接した領域に高濃度のキャリア用不純物を含む高
濃度ドープ層を形成した場合には、第２のシリコン層２
３と第３のシリコン層２４との間のエネルギー準位のく
ぼみがキャリア蓄積層となるＨＥＭＴが構成される（図
７（ｃ）参照）。その場合にも上述と同じ理由により、
キャリアの走行速度を向上させることができる。
【００８４】ここで、高濃度ドープ層を第３のシリコン
層２４に形成した場合（図７（ｃ）の場合）には、各シ
リコン層２２〜２４及び高濃度ドープ層の不純物濃度及
び厚み、ゲート電極２６への電圧の印加状態などの使用
条件によっては、高濃度ドープ層自体がチャネルとなっ
てしまうおそれもある。従って、電界効果トランジスタ
の各部の構造や使用条件に応じて、第１のシリコン層２
２又は第３のシリコン層２４のいずれに高濃度ドープ層
を形成するかを選択することができる。
層２４に形成した場合（図７（ｃ）の場合）には、各シ
リコン層２２〜２４及び高濃度ドープ層の不純物濃度及
び厚み、ゲート電極２６への電圧の印加状態などの使用
条件によっては、高濃度ドープ層自体がチャネルとなっ
てしまうおそれもある。従って、電界効果トランジスタ
の各部の構造や使用条件に応じて、第１のシリコン層２
２又は第３のシリコン層２４のいずれに高濃度ドープ層
を形成するかを選択することができる。
【００８５】また、第３のシリコン層２４と第２のシリ
コン層２３との間のエネルギー準位のくぼみ（図７
（ａ）の破線で示される部分）をキャリア蓄積層としな
くてもチャネルとして利用することができる。その場
合、ゲート絶縁膜２５の直下ではなく、第３のシリコン
層２４の直下にホールが走行するチャネルが存在するこ
とになる。
コン層２３との間のエネルギー準位のくぼみ（図７
（ａ）の破線で示される部分）をキャリア蓄積層としな
くてもチャネルとして利用することができる。その場
合、ゲート絶縁膜２５の直下ではなく、第３のシリコン
層２４の直下にホールが走行するチャネルが存在するこ
とになる。
【００８６】通常のＭＯＳトランジスタでは、ゲート絶
縁膜直下にチャネル領域が存在するために、ゲート絶縁
膜との境界面であるシリコン層表面の凹凸や、ゲート絶
縁膜に接するシリコン層表面の界面準位によって、チャ
ネルを走行するホールが散乱を受けるために、走行速度
が遅くなっている。それに対し、この構造の場合には、
第２のシリコン層２３と第３のシリコン層２４との間に
は界面準位はほとんどなく、かつ、一般的に第２，第３
のシリコン層２３，２４はエピタキシャル成長により連
続して形成されるので、第２のシリコン層２３の表面の
凹凸も少ない。したがって、チャネルを走行するホール
の走行速度が向上する。
縁膜直下にチャネル領域が存在するために、ゲート絶縁
膜との境界面であるシリコン層表面の凹凸や、ゲート絶
縁膜に接するシリコン層表面の界面準位によって、チャ
ネルを走行するホールが散乱を受けるために、走行速度
が遅くなっている。それに対し、この構造の場合には、
第２のシリコン層２３と第３のシリコン層２４との間に
は界面準位はほとんどなく、かつ、一般的に第２，第３
のシリコン層２３，２４はエピタキシャル成長により連
続して形成されるので、第２のシリコン層２３の表面の
凹凸も少ない。したがって、チャネルを走行するホール
の走行速度が向上する。
【００８７】すなわち、一般的なＭＯＳトランジスタに
比べ高い動作速度を実現することができる。
比べ高い動作速度を実現することができる。
【００８８】（第３の実施の形態）図８は、本実施形態
に係る炭素を含んだシリコン層を各々のチャネル領域と
して利用したｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴとを
有するＣＭＯＳＦＥＴの構造を示す断面図である。
に係る炭素を含んだシリコン層を各々のチャネル領域と
して利用したｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴとを
有するＣＭＯＳＦＥＴの構造を示す断面図である。
【００８９】本実施形態のＣＭＯＳＦＥＴは、基本的に
は、シリコン基板１０の上に、第１の実施形態で説明し
たｎ−ＭＯＳＦＥＴと第２の実施形態で説明したｐ−Ｍ
ＯＳＦＥＴとがＳｉＯ2 分離溝を介して隣接して形成さ
れた構造となっている。同図に示すように、ｎ−ＭＯＳ
ＦＥＴの下方にはｐウェル１１が、ｐ−ＭＯＳＦＥＴの
下方にはｎウェル２１が形成されている。
は、シリコン基板１０の上に、第１の実施形態で説明し
たｎ−ＭＯＳＦＥＴと第２の実施形態で説明したｐ−Ｍ
ＯＳＦＥＴとがＳｉＯ2 分離溝を介して隣接して形成さ
れた構造となっている。同図に示すように、ｎ−ＭＯＳ
ＦＥＴの下方にはｐウェル１１が、ｐ−ＭＯＳＦＥＴの
下方にはｎウェル２１が形成されている。
【００９０】そして、ｎ−ＭＯＳＦＥＴにおいては、ｐ
ウェル１１の上に、第１のシリコン層１２と、炭素を含
む第２のシリコン層１３と、炭素を含まない第３のシリ
コン層１４とがＵＨＶ−ＣＶＤ法により順次積層されて
いる。上記炭素を含んだ第２のシリコン層１３は、電子
が走行するｎチャネルとして機能する。第２のシリコン
層１３の膜厚は歪による転位が発生しないよう臨界膜厚
Ｔｃ以下にすることが好ましく、本実施形態では、第２
のシリコン層１３の炭素含有量は２％で、膜厚は１０ｎ
ｍとしている。また、第３のシリコン層１４の上には、
第３のシリコン層１４の熱酸化によって形成されたシリ
コン酸化膜により構成されるゲート絶縁膜が設けられて
おり、さらにその上にはゲート電極１６が形成されてい
る。ゲート電極１６の両側には、ｎ+ 層からなるソ−ス
・ドレイン領域１７，１８が形成され、その上にはソ−
ス・ドレイン電極１９，２０がそれぞれ形成されてい
る。
ウェル１１の上に、第１のシリコン層１２と、炭素を含
む第２のシリコン層１３と、炭素を含まない第３のシリ
コン層１４とがＵＨＶ−ＣＶＤ法により順次積層されて
いる。上記炭素を含んだ第２のシリコン層１３は、電子
が走行するｎチャネルとして機能する。第２のシリコン
層１３の膜厚は歪による転位が発生しないよう臨界膜厚
Ｔｃ以下にすることが好ましく、本実施形態では、第２
のシリコン層１３の炭素含有量は２％で、膜厚は１０ｎ
ｍとしている。また、第３のシリコン層１４の上には、
第３のシリコン層１４の熱酸化によって形成されたシリ
コン酸化膜により構成されるゲート絶縁膜が設けられて
おり、さらにその上にはゲート電極１６が形成されてい
る。ゲート電極１６の両側には、ｎ+ 層からなるソ−ス
・ドレイン領域１７，１８が形成され、その上にはソ−
ス・ドレイン電極１９，２０がそれぞれ形成されてい
る。
【００９１】一方、ｐ−ＭＯＳＦＥＴにおいては、ｎウ
ェル２１の上に、第１のシリコン層２２と、炭素を含む
第２のシリコン層２３と、炭素を含まない第３のシリコ
ン層２４とがＵＨＶ−ＣＶＤ法により順次積層されてい
る。上記炭素を含んだ第２のシリコン層２３は、ホール
が走行するｐチャネルとして機能する。ｐ−ＭＯＳＦＥ
Ｔにおいても、第２のシリコン層２３の炭素含有量は２
％で、膜厚は１０ｎｍとしている。また、第３のシリコ
ン層２４の上には、第３のシリコン層２４の熱酸化によ
って形成されたシリコン酸化膜により構成されるゲート
絶縁膜が設けられており、さらにその上にはゲート電極
２６が形成されている。ゲート電極２６の両側には、ｐ
+ 層からなるソ−ス・ドレイン領域２７，２８が形成さ
れ、その上にはソ−ス・ドレイン電極２９，３０がそれ
ぞれ形成されている。
ェル２１の上に、第１のシリコン層２２と、炭素を含む
第２のシリコン層２３と、炭素を含まない第３のシリコ
ン層２４とがＵＨＶ−ＣＶＤ法により順次積層されてい
る。上記炭素を含んだ第２のシリコン層２３は、ホール
が走行するｐチャネルとして機能する。ｐ−ＭＯＳＦＥ
Ｔにおいても、第２のシリコン層２３の炭素含有量は２
％で、膜厚は１０ｎｍとしている。また、第３のシリコ
ン層２４の上には、第３のシリコン層２４の熱酸化によ
って形成されたシリコン酸化膜により構成されるゲート
絶縁膜が設けられており、さらにその上にはゲート電極
２６が形成されている。ゲート電極２６の両側には、ｐ
+ 層からなるソ−ス・ドレイン領域２７，２８が形成さ
れ、その上にはソ−ス・ドレイン電極２９，３０がそれ
ぞれ形成されている。
【００９２】本実施形態では、ｎ−ＭＯＳＦＥＴ及びｐ
−ＭＯＳＦＥＴの双方において、キャリアが走行するチ
ャネル領域は、どちらも炭素を含み引っ張り歪を受けた
第２のシリコン層１３，２３により構成されている。
−ＭＯＳＦＥＴの双方において、キャリアが走行するチ
ャネル領域は、どちらも炭素を含み引っ張り歪を受けた
第２のシリコン層１３，２３により構成されている。
【００９３】上記第１，第２の実施形態で説明したよう
に、炭素を含み引っ張り歪を受けた第２のシリコン層１
３，２３は、伝導帯端のエネルギ−レベルが炭素を含ま
ない第１のシリコン層１２，２２に比べて低く、価電子
帯端のエネルギ−レベルが第１のシリコン層１２，２２
に比べて高くなり、伝導帯、価電子帯の両方に、第２の
シリコン層１３，２３にキャリアを閉じこめるためのエ
ネルギー障壁が形成される。したがって、第２のシリコ
ン層１３，２３に、電子およびホールの両方を閉じ込め
ることができるチャネル領域を形成することができる。
に、炭素を含み引っ張り歪を受けた第２のシリコン層１
３，２３は、伝導帯端のエネルギ−レベルが炭素を含ま
ない第１のシリコン層１２，２２に比べて低く、価電子
帯端のエネルギ−レベルが第１のシリコン層１２，２２
に比べて高くなり、伝導帯、価電子帯の両方に、第２の
シリコン層１３，２３にキャリアを閉じこめるためのエ
ネルギー障壁が形成される。したがって、第２のシリコ
ン層１３，２３に、電子およびホールの両方を閉じ込め
ることができるチャネル領域を形成することができる。
【００９４】従来、ＳｉＧｅ／Ｓｉを主体としたヘテロ
接合構造を用いたＣＭＯＳＦＥＴ（特開昭６１−２８２
２７８号公報）では、単一の組成で電子およびホールを
チャネル領域に閉じこめるためのヘテロ障壁を形成する
ことができなかったため、ｎチャネルとなる結晶層とｐ
チャネルとなる結晶層とを別々の組成で構成し、それら
を積層した構造を採らざるを得なかった。しかし、その
ような構造では、結晶成長が複雑となり、かつスル−プ
ットの低下を招くおそれがある。また、ｎチャネルとｐ
チャネルのうち下方となるチャネル領域はゲート絶縁膜
から遠く離れるため、ゲート電圧を印加しても、十分な
電界がチャネル領域にかからないおそれもある。しか
も、格子緩和のための厚いバッファ層が不可欠であり、
先に述べたように信頼性、スル−プットが悪いという問
題を含んでいる。
接合構造を用いたＣＭＯＳＦＥＴ（特開昭６１−２８２
２７８号公報）では、単一の組成で電子およびホールを
チャネル領域に閉じこめるためのヘテロ障壁を形成する
ことができなかったため、ｎチャネルとなる結晶層とｐ
チャネルとなる結晶層とを別々の組成で構成し、それら
を積層した構造を採らざるを得なかった。しかし、その
ような構造では、結晶成長が複雑となり、かつスル−プ
ットの低下を招くおそれがある。また、ｎチャネルとｐ
チャネルのうち下方となるチャネル領域はゲート絶縁膜
から遠く離れるため、ゲート電圧を印加しても、十分な
電界がチャネル領域にかからないおそれもある。しか
も、格子緩和のための厚いバッファ層が不可欠であり、
先に述べたように信頼性、スル−プットが悪いという問
題を含んでいる。
【００９５】それに対し、本実施形態では、Ｓｉ層の上
に形成された引っ張り歪を受けているＳｉ1-y Ｃy 層に
おいては伝導帯、価電子帯の両方に、Ｓｉ1-y Ｃy 層に
キャリアを閉じこめるためのヘテロ障壁が形成されるこ
とを利用して、Ｓｉ1-y Ｃy層をｎチャネルとしてもｐ
チャネルとしても利用することができる。すなわち、第
２のシリコン層１３，２３に、それぞれ電子，ホールが
高速で走行するｎチャネル，ｐチャネルを構成すること
ができる。その結果、ｎ−ＭＯＳＦＥＴ及びｐ−ＭＯＳ
ＦＥＴのいずれにおいても、チャネル領域となる第２の
シリコン層１３，２３をゲート絶縁膜に近接した位置に
形成することができるため、ゲート電極１６，２６に印
加した電圧による電界を確実にチャネル領域に及ぼすこ
とができる。しかも、上記従来の技術のような格子緩和
のための厚いバッファ層を必要としないため、製造工程
中の結晶成長工程が簡略化され、信頼性の向上、スル−
プットの向上を図ることができる。
に形成された引っ張り歪を受けているＳｉ1-y Ｃy 層に
おいては伝導帯、価電子帯の両方に、Ｓｉ1-y Ｃy 層に
キャリアを閉じこめるためのヘテロ障壁が形成されるこ
とを利用して、Ｓｉ1-y Ｃy層をｎチャネルとしてもｐ
チャネルとしても利用することができる。すなわち、第
２のシリコン層１３，２３に、それぞれ電子，ホールが
高速で走行するｎチャネル，ｐチャネルを構成すること
ができる。その結果、ｎ−ＭＯＳＦＥＴ及びｐ−ＭＯＳ
ＦＥＴのいずれにおいても、チャネル領域となる第２の
シリコン層１３，２３をゲート絶縁膜に近接した位置に
形成することができるため、ゲート電極１６，２６に印
加した電圧による電界を確実にチャネル領域に及ぼすこ
とができる。しかも、上記従来の技術のような格子緩和
のための厚いバッファ層を必要としないため、製造工程
中の結晶成長工程が簡略化され、信頼性の向上、スル−
プットの向上を図ることができる。
【００９６】（第４の実施の形態）第４〜第６の実施形
態においても、本発明の基本的なヘテロ接合構造は図１
に示す構造と同じであり、Ｓｉ層からなる第１のシリコ
ン層の上にＳｉ1-x-y Ｇｅx Ｃy 層からなる第２のシリ
コン層を積層する構造を前提としている。
態においても、本発明の基本的なヘテロ接合構造は図１
に示す構造と同じであり、Ｓｉ層からなる第１のシリコ
ン層の上にＳｉ1-x-y Ｇｅx Ｃy 層からなる第２のシリ
コン層を積層する構造を前提としている。
【００９７】図９（ａ）〜（ｃ）は、第４〜第６の実施
形態に共通する炭素を含まない第１のシリコン層（Ｓｉ
層）と炭素及びゲルマニウムを含む第２のシリコン層
（Ｓｉ1-x-y Ｇｅx Ｃy 層）とを積層する前の結晶構造
図，積層後にＳｉ1-x-y ＧｅxＣy 層が引っ張り歪を受
けた状態を示す結晶構造図、及び積層後のＳｉ層とＳｉ
1-x-y Ｇｅx Ｃy 層とによるヘテロ接合構造のバンド図
である。
形態に共通する炭素を含まない第１のシリコン層（Ｓｉ
層）と炭素及びゲルマニウムを含む第２のシリコン層
（Ｓｉ1-x-y Ｇｅx Ｃy 層）とを積層する前の結晶構造
図，積層後にＳｉ1-x-y ＧｅxＣy 層が引っ張り歪を受
けた状態を示す結晶構造図、及び積層後のＳｉ層とＳｉ
1-x-y Ｇｅx Ｃy 層とによるヘテロ接合構造のバンド図
である。
【００９８】まず、図９（ａ）に示すように、炭素およ
びゲルマニウムを含む第２のシリコン層（Ｓｉ1-x-y Ｇ
ｅx Ｃy 層）は、ゲルマニウム組成ｘ、炭素組成ｙの関
係が、ｘ＜８．２ｙであるとき、格子定数が第１のシリ
コン層（Ｓｉ層）に比べて小さい。したがって、図９
（ｂ）に示すように、Ｓｉ層の上にＳｉ1-x-y Ｇｅx Ｃ
y 層を成長させた場合には、Ｓｉ1-x-y Ｇｅx Ｃy 層が
引っ張り歪を受けた状態となる。特に、臨界膜厚Ｔｃ以
下の厚みで成長させた場合には、Ｓｉ1-x-y Ｇｅx Ｃy
層が大きな引っ張り歪を受けた状態となる。この引っ張
り歪により、Ｓｉ1-x-y Ｇｅx Ｃy 層の伝導帯は縮退が
解けて、図９（ｃ）に示したようにΔ（２）が伝導帯端
となる。その結果、第１のシリコン層５２との界面付近
に伝導帯のバンド不連続が生じる。
びゲルマニウムを含む第２のシリコン層（Ｓｉ1-x-y Ｇ
ｅx Ｃy 層）は、ゲルマニウム組成ｘ、炭素組成ｙの関
係が、ｘ＜８．２ｙであるとき、格子定数が第１のシリ
コン層（Ｓｉ層）に比べて小さい。したがって、図９
（ｂ）に示すように、Ｓｉ層の上にＳｉ1-x-y Ｇｅx Ｃ
y 層を成長させた場合には、Ｓｉ1-x-y Ｇｅx Ｃy 層が
引っ張り歪を受けた状態となる。特に、臨界膜厚Ｔｃ以
下の厚みで成長させた場合には、Ｓｉ1-x-y Ｇｅx Ｃy
層が大きな引っ張り歪を受けた状態となる。この引っ張
り歪により、Ｓｉ1-x-y Ｇｅx Ｃy 層の伝導帯は縮退が
解けて、図９（ｃ）に示したようにΔ（２）が伝導帯端
となる。その結果、第１のシリコン層５２との界面付近
に伝導帯のバンド不連続が生じる。
【００９９】つまり、Ｓｉ1-x-y Ｇｅx Ｃy 層の伝導帯
では６重の縮退が解け、２重および４重に縮退したバン
ド（Δ（２）およびΔ（４））にスプリットする。この
とき、Ｓｉ1-x-y Ｇｅx Ｃy 層の伝導帯端は２重に縮退
したバンドΔ（２）により構成され、、バンドΔ（２）
の電子の有効質量は、Ｓｉ層の電子の有効質量よりも小
さくなる。また、２重に縮退したバンドΔ（２）のエネ
ルギーレベルは、Ｓｉの伝導帯端のエネルギーレベルよ
りも低くなるので、第２のシリコン層（Ｓｉ1-x-y Ｇｅ
x Ｃy 層）と第１のシリコン層（Ｓｉ層）との間にでき
るヘテロ障壁により電子を閉じこめることが可能にな
る。
では６重の縮退が解け、２重および４重に縮退したバン
ド（Δ（２）およびΔ（４））にスプリットする。この
とき、Ｓｉ1-x-y Ｇｅx Ｃy 層の伝導帯端は２重に縮退
したバンドΔ（２）により構成され、、バンドΔ（２）
の電子の有効質量は、Ｓｉ層の電子の有効質量よりも小
さくなる。また、２重に縮退したバンドΔ（２）のエネ
ルギーレベルは、Ｓｉの伝導帯端のエネルギーレベルよ
りも低くなるので、第２のシリコン層（Ｓｉ1-x-y Ｇｅ
x Ｃy 層）と第１のシリコン層（Ｓｉ層）との間にでき
るヘテロ障壁により電子を閉じこめることが可能にな
る。
【０１００】一方、Ｓｉ1-x-y Ｇｅx Ｃy の価電子帯で
も同様に縮退が解け、ライトホール（ＬＨ）とヘビーホ
ール（ＨＨ）バンドにスプリットする。このとき、Ｓｉ
1-x-y Ｇｅx Ｃy の価電子帯端は有効質量の小さいライ
トホールによるバンドにより構成され、このライトホー
ルの有効質量はＳｉ層のホールよりも小さくなる。ま
た、ライトホールバンドのエネルギーレベルはＳｉの価
電子帯のエネルギーレベルよりも高くなるので、第２の
シリコン層（Ｓｉ1-x-y Ｇｅx Ｃy ）と第１のシリコン
層（Ｓｉ層）との間にできるヘテロ障壁によりホールを
閉じこめることが可能になる。
も同様に縮退が解け、ライトホール（ＬＨ）とヘビーホ
ール（ＨＨ）バンドにスプリットする。このとき、Ｓｉ
1-x-y Ｇｅx Ｃy の価電子帯端は有効質量の小さいライ
トホールによるバンドにより構成され、このライトホー
ルの有効質量はＳｉ層のホールよりも小さくなる。ま
た、ライトホールバンドのエネルギーレベルはＳｉの価
電子帯のエネルギーレベルよりも高くなるので、第２の
シリコン層（Ｓｉ1-x-y Ｇｅx Ｃy ）と第１のシリコン
層（Ｓｉ層）との間にできるヘテロ障壁によりホールを
閉じこめることが可能になる。
【０１０１】このヘテロ障壁の大きさは、文献（K.Brun
ner,W.Winter,K.Eberl,N.Y.Jin-Phillipp,F.Phillipp,"
Fabrication and band alignment of pseudomorphic Si
1-yCy,Si1-x-yGexCy and coupled Si1-yCy/Si1-x-yGexC
y quantum well structureson Si substrates,"Journal
of Crystal Growth 175/176(1997)451-458）に記載さ
れているように、先に述べたＧｅを含まない第２のシリ
コン層（Ｓｉ1-y Ｃy）を用いた場合に比べて大きくす
ることができる。例えば、Ｃ濃度を６％とした場合に、
Ｇｅ２８％を含むときとＧｅを全く含まないときとで
は、伝導帯端及び価電子帯端に生じるヘテロ障壁の大き
さは、下記表１のようになる。
ner,W.Winter,K.Eberl,N.Y.Jin-Phillipp,F.Phillipp,"
Fabrication and band alignment of pseudomorphic Si
1-yCy,Si1-x-yGexCy and coupled Si1-yCy/Si1-x-yGexC
y quantum well structureson Si substrates,"Journal
of Crystal Growth 175/176(1997)451-458）に記載さ
れているように、先に述べたＧｅを含まない第２のシリ
コン層（Ｓｉ1-y Ｃy）を用いた場合に比べて大きくす
ることができる。例えば、Ｃ濃度を６％とした場合に、
Ｇｅ２８％を含むときとＧｅを全く含まないときとで
は、伝導帯端及び価電子帯端に生じるヘテロ障壁の大き
さは、下記表１のようになる。
【０１０２】
【表１】
【０１０３】すなわち、伝導帯端ではヘテロ障壁が小さ
くなり、価電子帯端ではヘテロ障壁が大きくなる。つま
り、引っ張り歪を受けたＳｉ1-y Ｃy より引っ張り歪を
受けたＳｉ1-x-y Ｇｅx Ｃy の方が価電子帯端でのヘテ
ロ障壁を大きくすることができるので、第２のシリコン
層をＳｉ1-y Ｃy ではなく引っ張り歪を受けたＳｉ
1-x-y Ｇｅx Ｃy により構成することにより、ホールの
閉じこめ効率が向上し、高速動作に適したデバイスとな
る。
くなり、価電子帯端ではヘテロ障壁が大きくなる。つま
り、引っ張り歪を受けたＳｉ1-y Ｃy より引っ張り歪を
受けたＳｉ1-x-y Ｇｅx Ｃy の方が価電子帯端でのヘテ
ロ障壁を大きくすることができるので、第２のシリコン
層をＳｉ1-y Ｃy ではなく引っ張り歪を受けたＳｉ
1-x-y Ｇｅx Ｃy により構成することにより、ホールの
閉じこめ効率が向上し、高速動作に適したデバイスとな
る。
【０１０４】また、Ｓｉ1-x-y Ｇｅx Ｃy におけるｘ，
ｙの値を変えることにより、伝導帯端のヘテロ障壁の大
きさと、価電子帯端のヘテロ障壁の大きさとの比を所望
の値に調整することができる。
ｙの値を変えることにより、伝導帯端のヘテロ障壁の大
きさと、価電子帯端のヘテロ障壁の大きさとの比を所望
の値に調整することができる。
【０１０５】図１０は、本実施形態に係る炭素とゲルマ
ニウムを含みかつ引っ張り歪を受けたシリコン層をチャ
ネル領域として利用したｎ−ＭＯＳＦＥＴの構造を示す
断面図である。
ニウムを含みかつ引っ張り歪を受けたシリコン層をチャ
ネル領域として利用したｎ−ＭＯＳＦＥＴの構造を示す
断面図である。
【０１０６】同図に示すように、ｐ型のシリコン基板５
０の上には、炭素等を含まない第１のシリコン層５２
と、炭素およびゲルマニウムを含み引っ張り歪を受けた
第２のシリコン層５３と、炭素等を含まない第３のシリ
コン層５４とがＵＨＶ−ＣＶＤ法により順次積層されて
いる。上記炭素およびゲルマニウムを含んだ第２のシリ
コン層５３は、電子が走行するチャネル領域として機能
する。
０の上には、炭素等を含まない第１のシリコン層５２
と、炭素およびゲルマニウムを含み引っ張り歪を受けた
第２のシリコン層５３と、炭素等を含まない第３のシリ
コン層５４とがＵＨＶ−ＣＶＤ法により順次積層されて
いる。上記炭素およびゲルマニウムを含んだ第２のシリ
コン層５３は、電子が走行するチャネル領域として機能
する。
【０１０７】ここで、炭素及びゲルマニウムを含む第２
のシリコン層５３の臨界膜厚について説明する。図１２
は、第２のシリコン層５３中の炭素・ゲルマニウムの組
成比に対するＳｉ1-x-y Ｇｅx Ｃy 層に転位が発生しな
いような臨界膜厚Ｔｃの変化を示す特性図である。図１
２に示すように、炭素を含まない単結晶シリコン層の上
に形成された炭素及びゲルマニウムを含むＳｉ1-x-y Ｇ
ｅx Ｃy という組成式で表される第２のシリコン層５３
は、ゲルマニウム組成ｘ、炭素組成ｙの関係が、ｘ＜
８．２ｙの関係にあってその厚みが臨界膜厚Ｔｃ以下の
ときに、引っ張り歪を受けかつ転位がほとんどない状態
になる。本実施形態では、転位の発生をなくすために第
２のシリコン層５３の厚さを臨界膜厚Ｔｃ以下にすべ
く、第２のシリコン層５３のゲルマニウム組成を２０
％、炭素組成を４％とし、その膜厚を１０ｎｍとしてい
る。
のシリコン層５３の臨界膜厚について説明する。図１２
は、第２のシリコン層５３中の炭素・ゲルマニウムの組
成比に対するＳｉ1-x-y Ｇｅx Ｃy 層に転位が発生しな
いような臨界膜厚Ｔｃの変化を示す特性図である。図１
２に示すように、炭素を含まない単結晶シリコン層の上
に形成された炭素及びゲルマニウムを含むＳｉ1-x-y Ｇ
ｅx Ｃy という組成式で表される第２のシリコン層５３
は、ゲルマニウム組成ｘ、炭素組成ｙの関係が、ｘ＜
８．２ｙの関係にあってその厚みが臨界膜厚Ｔｃ以下の
ときに、引っ張り歪を受けかつ転位がほとんどない状態
になる。本実施形態では、転位の発生をなくすために第
２のシリコン層５３の厚さを臨界膜厚Ｔｃ以下にすべ
く、第２のシリコン層５３のゲルマニウム組成を２０
％、炭素組成を４％とし、その膜厚を１０ｎｍとしてい
る。
【０１０８】また、第３のシリコン層５４の上には、第
３のシリコン層５４の熱酸化によって形成されたシリコ
ン酸化膜からなるゲート絶縁膜５５が設けられており、
さらにその上にはゲート電極５６が形成されている。ゲ
ート電極５６の両側には、ｎ+ 層からなるソ−ス・ドレ
イン領域５７，５８が形成され、その上にはソ−ス・ド
レイン電極５９，６０がそれぞれ形成されている。炭素
およびゲルマニウムを含み引っ張り歪をうけたチャネル
領域である第２のシリコン層５３を走行する電子は、ゲ
ート電極５６に印加される電圧により制御されている。
３のシリコン層５４の熱酸化によって形成されたシリコ
ン酸化膜からなるゲート絶縁膜５５が設けられており、
さらにその上にはゲート電極５６が形成されている。ゲ
ート電極５６の両側には、ｎ+ 層からなるソ−ス・ドレ
イン領域５７，５８が形成され、その上にはソ−ス・ド
レイン電極５９，６０がそれぞれ形成されている。炭素
およびゲルマニウムを含み引っ張り歪をうけたチャネル
領域である第２のシリコン層５３を走行する電子は、ゲ
ート電極５６に印加される電圧により制御されている。
【０１０９】図１１（ａ）〜（ｃ）は、図１０に示すｎ
−ＭＯＳＦＥＴを動作させる場合、つまりゲート電極５
６に正の電圧を印加したときの第１のシリコン層５２，
第２のシリコン層５３，第３のシリコン層５４，ゲート
絶縁膜５５及びゲート電極５６のバンド構造を示す図で
ある。ただし、図１１（ａ）の実線部分においてはバン
ド構造を単純化して示しているが、実際には伝導帯端は
同図の破線で示すような形状となる。また、図１１
（ｂ）は第１のシリコン層５２に高濃度ドープ層を設け
た場合のバンド構造を、図１１（ｃ）は第３のシリコン
層５４に高濃度ドープ層を設けた場合のバンド構造をそ
れぞれ示す。ゲート電極５６に印加された電界により誘
起された電子は、主に炭素及びゲルマニウムを含み引っ
張り歪を受けたチャネル領域である第２のシリコン層５
３に閉じこめられ、図１１（ａ）〜（ｃ）の紙面に垂直
な方向（チャネル方向）に走行する。すなわち、この実
施形態では、第１のシリコン層５２−第２のシリコン層
５３間に形成されるヘテロ障壁と、第２のシリコン層５
３−第３のシリコン層５４間に形成されるヘテロ障壁と
により、電子が第２のシリコン層５３内に閉じこめられ
る。そして、上述のように、この方向に走行する電子の
有効質量は小さく、結果として電子の移動度が向上し、
トランジスタの動作速度が向上する。また、チャネル領
域である第２のシリコン層５３の伝導帯の縮退が解けΔ
（２）およびΔ（４）のバンドに分離することにより、
各バンドの谷同士の間の散乱を抑制することができ、さ
らなる移動度の向上が期待できる。
−ＭＯＳＦＥＴを動作させる場合、つまりゲート電極５
６に正の電圧を印加したときの第１のシリコン層５２，
第２のシリコン層５３，第３のシリコン層５４，ゲート
絶縁膜５５及びゲート電極５６のバンド構造を示す図で
ある。ただし、図１１（ａ）の実線部分においてはバン
ド構造を単純化して示しているが、実際には伝導帯端は
同図の破線で示すような形状となる。また、図１１
（ｂ）は第１のシリコン層５２に高濃度ドープ層を設け
た場合のバンド構造を、図１１（ｃ）は第３のシリコン
層５４に高濃度ドープ層を設けた場合のバンド構造をそ
れぞれ示す。ゲート電極５６に印加された電界により誘
起された電子は、主に炭素及びゲルマニウムを含み引っ
張り歪を受けたチャネル領域である第２のシリコン層５
３に閉じこめられ、図１１（ａ）〜（ｃ）の紙面に垂直
な方向（チャネル方向）に走行する。すなわち、この実
施形態では、第１のシリコン層５２−第２のシリコン層
５３間に形成されるヘテロ障壁と、第２のシリコン層５
３−第３のシリコン層５４間に形成されるヘテロ障壁と
により、電子が第２のシリコン層５３内に閉じこめられ
る。そして、上述のように、この方向に走行する電子の
有効質量は小さく、結果として電子の移動度が向上し、
トランジスタの動作速度が向上する。また、チャネル領
域である第２のシリコン層５３の伝導帯の縮退が解けΔ
（２）およびΔ（４）のバンドに分離することにより、
各バンドの谷同士の間の散乱を抑制することができ、さ
らなる移動度の向上が期待できる。
【０１１０】さらに、本実施形態では、バンドギャップ
の大きな第１，第３のシリコン層５２，５４によってチ
ャネル領域である第２のシリコン層５３が挟まれた量子
井戸構造となっているため、誘起された電子はこの量子
井戸内に閉じ込められ、電子濃度が高くなってもヘテロ
障壁を乗り越えることがなく、安定して走行することが
できる。つまり、ＧａＡｓ等の化合物半導体を用いなく
ても安価な材料で量子井戸構造を有する高機能のｎ−Ｍ
ＯＳＦＥＴを得ることができる。
の大きな第１，第３のシリコン層５２，５４によってチ
ャネル領域である第２のシリコン層５３が挟まれた量子
井戸構造となっているため、誘起された電子はこの量子
井戸内に閉じ込められ、電子濃度が高くなってもヘテロ
障壁を乗り越えることがなく、安定して走行することが
できる。つまり、ＧａＡｓ等の化合物半導体を用いなく
ても安価な材料で量子井戸構造を有する高機能のｎ−Ｍ
ＯＳＦＥＴを得ることができる。
【０１１１】以上のように、ｎ−ＭＯＳＦＥＴのチャネ
ル領域を炭素およびゲルマニウムを含み引っ張り歪を受
けた第２のシリコン層５３で構成することにより、ｎ−
ＭＯＳＦＥＴ の速度を向上させることができる。
ル領域を炭素およびゲルマニウムを含み引っ張り歪を受
けた第２のシリコン層５３で構成することにより、ｎ−
ＭＯＳＦＥＴ の速度を向上させることができる。
【０１１２】なお、本実施形態では、電子が走行するチ
ャネル領域である第２のシリコン層５３が第３のシリコ
ン層５４の下方に設けられた埋め込みチャネル型ＭＯＳ
ＦＥＴについて説明したが、第３のシリコン層５４を有
していない、チャネル領域である第２のシリコン層５３
の上に直接ゲート絶縁膜５５を成膜もしくは熱酸化して
形成した表面チャネル型ＭＯＳＦＥＴであってもかまわ
ない。その場合には、第１のシリコン層５２−第２のシ
リコン層５３間に形成されるヘテロ障壁と、ゲート絶縁
膜５５とにより、電子が第２のシリコン層５３内に閉じ
こめられるからである。そして、その場合にも、通常の
ＭＯＳＦＥＴよりはキャリアの閉じこめ効率が高いこと
と、縮退が解けたバンドΔ（２）の電子の有効質量が小
さいことにより、動作速度の向上効果を発揮することが
できるまた、図１１（ａ）の破線に示すように、第１の
シリコン層５２と第２のシリコン層５３との間には、電
子を蓄積できるエネルギー準位のくぼみが形成される。
また、第３のシリコン層５４と第２のシリコン層５３と
の間にも、電子を蓄積できるエネルギー準位のくぼみが
形成される。
ャネル領域である第２のシリコン層５３が第３のシリコ
ン層５４の下方に設けられた埋め込みチャネル型ＭＯＳ
ＦＥＴについて説明したが、第３のシリコン層５４を有
していない、チャネル領域である第２のシリコン層５３
の上に直接ゲート絶縁膜５５を成膜もしくは熱酸化して
形成した表面チャネル型ＭＯＳＦＥＴであってもかまわ
ない。その場合には、第１のシリコン層５２−第２のシ
リコン層５３間に形成されるヘテロ障壁と、ゲート絶縁
膜５５とにより、電子が第２のシリコン層５３内に閉じ
こめられるからである。そして、その場合にも、通常の
ＭＯＳＦＥＴよりはキャリアの閉じこめ効率が高いこと
と、縮退が解けたバンドΔ（２）の電子の有効質量が小
さいことにより、動作速度の向上効果を発揮することが
できるまた、図１１（ａ）の破線に示すように、第１の
シリコン層５２と第２のシリコン層５３との間には、電
子を蓄積できるエネルギー準位のくぼみが形成される。
また、第３のシリコン層５４と第２のシリコン層５３と
の間にも、電子を蓄積できるエネルギー準位のくぼみが
形成される。
【０１１３】そして、第１のシリコン層５２側のヘテロ
障壁に近接した領域に高濃度のキャリア用不純物を含む
高濃度ドープ層を形成することにより、上記２つのエネ
ルギー準位のくぼみのうちいずれか一方をキャリア蓄積
層として利用することができ、いわゆるＨＥＭＴを構成
することも可能である（図１１（ｂ）参照）。その場
合、キャリアを供給する高濃度ドープ層とキャリア蓄積
層であるチャネルとが空間的に分離されているのため
に、チャネルを走行するキャリアは、イオン化不純物に
よる散乱を受けることなく高速で走行することができ
る。
障壁に近接した領域に高濃度のキャリア用不純物を含む
高濃度ドープ層を形成することにより、上記２つのエネ
ルギー準位のくぼみのうちいずれか一方をキャリア蓄積
層として利用することができ、いわゆるＨＥＭＴを構成
することも可能である（図１１（ｂ）参照）。その場
合、キャリアを供給する高濃度ドープ層とキャリア蓄積
層であるチャネルとが空間的に分離されているのため
に、チャネルを走行するキャリアは、イオン化不純物に
よる散乱を受けることなく高速で走行することができ
る。
【０１１４】ただし、図１１（ｂ）に示すエネルギーバ
ンド状態で、２つのくぼみのうちいずれがキャリア蓄積
層にになるかは、ゲート電極５６への電圧の程度によっ
て異なる。ゲート電極５６への印加電圧が大きい場合に
は、第２のシリコン層５３と第３のシリコン層５４との
間のエネルギー準位のくぼみがキャリア蓄積層になり、
ゲート電極５６への印加電圧が小さい場合には、第１の
シリコン層５２と第２のシリコン層５３との間のエネル
ギー準位のくぼみがキャリア蓄積層になる。また、ゲー
ト電極５６への印加電圧が中間的な値のときには、２つ
のエネルギー準位のくぼみがいずれもキャリア蓄積層に
なりうる。
ンド状態で、２つのくぼみのうちいずれがキャリア蓄積
層にになるかは、ゲート電極５６への電圧の程度によっ
て異なる。ゲート電極５６への印加電圧が大きい場合に
は、第２のシリコン層５３と第３のシリコン層５４との
間のエネルギー準位のくぼみがキャリア蓄積層になり、
ゲート電極５６への印加電圧が小さい場合には、第１の
シリコン層５２と第２のシリコン層５３との間のエネル
ギー準位のくぼみがキャリア蓄積層になる。また、ゲー
ト電極５６への印加電圧が中間的な値のときには、２つ
のエネルギー準位のくぼみがいずれもキャリア蓄積層に
なりうる。
【０１１５】また、第３のシリコン層５４側のヘテロ障
壁に近接した領域に高濃度のキャリア用不純物を含む高
濃度ドープ層を形成した場合には、第２のシリコン層５
３と第３のシリコン層５４との間のエネルギー準位のく
ぼみがキャリア蓄積層となるＨＥＭＴが構成される（図
１１（ｃ）参照）。その場合にも上述と同じ理由によ
り、キャリアの走行速度を向上させることができる。
壁に近接した領域に高濃度のキャリア用不純物を含む高
濃度ドープ層を形成した場合には、第２のシリコン層５
３と第３のシリコン層５４との間のエネルギー準位のく
ぼみがキャリア蓄積層となるＨＥＭＴが構成される（図
１１（ｃ）参照）。その場合にも上述と同じ理由によ
り、キャリアの走行速度を向上させることができる。
【０１１６】ここで、高濃度ドープ層を第３のシリコン
層５４に形成した場合（図１１（ｃ）の場合）には、各
シリコン層５２〜５４及び高濃度ドープ層の不純物濃度
及び厚み、ゲート電極５６への電圧の印加状態などの使
用条件によっては、高濃度ドープ層自体がチャネルとな
ってしまうおそれもある。従って、電界効果トランジス
タの各部の構造や使用条件に応じて、第１のシリコン層
５２又は第３のシリコン層５４のいずれに高濃度ドープ
層を形成するかを選択することができる。
層５４に形成した場合（図１１（ｃ）の場合）には、各
シリコン層５２〜５４及び高濃度ドープ層の不純物濃度
及び厚み、ゲート電極５６への電圧の印加状態などの使
用条件によっては、高濃度ドープ層自体がチャネルとな
ってしまうおそれもある。従って、電界効果トランジス
タの各部の構造や使用条件に応じて、第１のシリコン層
５２又は第３のシリコン層５４のいずれに高濃度ドープ
層を形成するかを選択することができる。
【０１１７】また、第３のシリコン層５４と第２のシリ
コン層５３との間のエネルギー準位のくぼみ（図１１
（ａ）の破線で示される部分）をキャリア蓄積層としな
くてもチャネルとして利用することができる。その場
合、ゲート絶縁膜５５の直下ではなく、第３のシリコン
層５４の直下に電子が走行するチャネルが存在すること
になり、上記第１の実施形態で説明したように、一般的
なＭＯＳトランジスタに比べ高い動作速度を実現するこ
とができる。
コン層５３との間のエネルギー準位のくぼみ（図１１
（ａ）の破線で示される部分）をキャリア蓄積層としな
くてもチャネルとして利用することができる。その場
合、ゲート絶縁膜５５の直下ではなく、第３のシリコン
層５４の直下に電子が走行するチャネルが存在すること
になり、上記第１の実施形態で説明したように、一般的
なＭＯＳトランジスタに比べ高い動作速度を実現するこ
とができる。
【０１１８】（第５の実施の形態）図１３は、本実施形
態に係る炭素とゲルマニウムを含みかつ引っ張り歪を受
けたシリコン層をチャネル領域として利用したｐ−ＭＯ
ＳＦＥＴの構造を示す断面図である。
態に係る炭素とゲルマニウムを含みかつ引っ張り歪を受
けたシリコン層をチャネル領域として利用したｐ−ＭＯ
ＳＦＥＴの構造を示す断面図である。
【０１１９】同図に示すように、ｎ型のシリコン基板５
０の上には、炭素等を含まない第１のシリコン層６２
と、炭素およびゲルマニウムを含み引っ張り歪を受けた
第２のシリコン層６３と、炭素等を含まない第３のシリ
コン層６４とがＵＨＶ−ＣＶＤ法により順次積層されて
いる。上記炭素およびゲルマニウムを含んだ第２のシリ
コン層６３は、ホールが走行するチャネル領域として機
能する。
０の上には、炭素等を含まない第１のシリコン層６２
と、炭素およびゲルマニウムを含み引っ張り歪を受けた
第２のシリコン層６３と、炭素等を含まない第３のシリ
コン層６４とがＵＨＶ−ＣＶＤ法により順次積層されて
いる。上記炭素およびゲルマニウムを含んだ第２のシリ
コン層６３は、ホールが走行するチャネル領域として機
能する。
【０１２０】上述のように、炭素を含まないＳｉ層の上
に形成された炭素及びゲルマニウムを含むＳｉ1-x-y Ｇ
ｅx Ｃy という組成式で表される第２のシリコン層６３
は、ゲルマニウム組成ｘ、炭素組成ｙの関係が、ｘ＜
８．２ｙの関係にあるとき、引っ張り歪を受けることに
なる。また、この第２のシリコン層６３の厚さは、歪に
よる転位が発生しないよう臨界膜厚Ｔｃ以下にすること
が好ましい。そこで、本実施形態では、第２のシリコン
層６３のゲルマニウム組成は２０％、炭素組成は４％
で、膜厚は１０ｎｍとしている。
に形成された炭素及びゲルマニウムを含むＳｉ1-x-y Ｇ
ｅx Ｃy という組成式で表される第２のシリコン層６３
は、ゲルマニウム組成ｘ、炭素組成ｙの関係が、ｘ＜
８．２ｙの関係にあるとき、引っ張り歪を受けることに
なる。また、この第２のシリコン層６３の厚さは、歪に
よる転位が発生しないよう臨界膜厚Ｔｃ以下にすること
が好ましい。そこで、本実施形態では、第２のシリコン
層６３のゲルマニウム組成は２０％、炭素組成は４％
で、膜厚は１０ｎｍとしている。
【０１２１】また、第３のシリコン層６４の上には、第
３のシリコン層６４の熱酸化によって形成されたシリコ
ン酸化膜により構成されるゲート絶縁膜６５が設けられ
ており、さらにその上にはゲート電極６６が形成されて
いる。ゲート電極６６の両側には、ｐ+ 層からなるソ−
ス・ドレイン領域６７，６８が形成され、その上にはソ
−ス・ドレイン電極６９，７０がそれぞれ形成されてい
る。炭素およびゲルマニウムを含み引っ張り歪をうけた
チャネル領域である第２のシリコン層６３を走行するホ
ールは、ゲート電極６６に印加される電圧により制御さ
れている。
３のシリコン層６４の熱酸化によって形成されたシリコ
ン酸化膜により構成されるゲート絶縁膜６５が設けられ
ており、さらにその上にはゲート電極６６が形成されて
いる。ゲート電極６６の両側には、ｐ+ 層からなるソ−
ス・ドレイン領域６７，６８が形成され、その上にはソ
−ス・ドレイン電極６９，７０がそれぞれ形成されてい
る。炭素およびゲルマニウムを含み引っ張り歪をうけた
チャネル領域である第２のシリコン層６３を走行するホ
ールは、ゲート電極６６に印加される電圧により制御さ
れている。
【０１２２】上述のように、炭素およびゲルマニウムを
含んだ第２のシリコン層６３は、ゲルマニウム組成ｘ、
炭素組成ｙの関係がｘ＜８．２ｙで臨界膜厚Ｔｃ以下の
厚みの領域では、引っ張り歪を受けかつ転位がほとんど
生じない。
含んだ第２のシリコン層６３は、ゲルマニウム組成ｘ、
炭素組成ｙの関係がｘ＜８．２ｙで臨界膜厚Ｔｃ以下の
厚みの領域では、引っ張り歪を受けかつ転位がほとんど
生じない。
【０１２３】一方、Ｓｉ1-x-y Ｇｅx Ｃy の価電子帯で
も同様に縮退が解け、ライトホール（ＬＨ）とヘビーホ
ール（ＨＨ）バンドにスプリットする。このとき、Ｓｉ
1-x- y Ｇｅx Ｃy の価電子帯端は有効質量の小さいライ
トホールによるバンドにより構成され、このライトホー
ルの有効質量は第１のシリコン層６２のホールの有効質
量に比べて小さくなる。特に、図９（ｃ）と図２（ｃ）
とを比較するとわかるように、炭素とゲルマニウムを含
み引っ張り歪を受けたシリコン層（Ｓｉ1-x-yＧｅx Ｃy
層）のＬＨバンドのエネルギーレベルとこれらを含ま
ないシリコン層の価電子帯端とのエネルギーレベル差
は、炭素を含み引っ張り歪を受けたシリコン層（Ｓｉ
1-y Ｃy 層）のＬＨバンドと炭素を含まないシリコン層
の価電子帯端とのエネルギーレベル差に比べて大きい。
したがって、炭素とゲルマニウムを含み引っ張り歪を受
けたシリコン層（Ｓｉ1-x-y Ｇｅx Ｃy 層）をｐチャネ
ルとして用いた場合には、炭素を含み引っ張り歪を受け
たシリコン層（Ｓｉ1-y Ｃy 層）をｐチャネルとして用
いる場合に比べ、より大きなヘテロ障壁が形成されるた
め、ホールの閉じ込め効果の向上が期待できる。
も同様に縮退が解け、ライトホール（ＬＨ）とヘビーホ
ール（ＨＨ）バンドにスプリットする。このとき、Ｓｉ
1-x- y Ｇｅx Ｃy の価電子帯端は有効質量の小さいライ
トホールによるバンドにより構成され、このライトホー
ルの有効質量は第１のシリコン層６２のホールの有効質
量に比べて小さくなる。特に、図９（ｃ）と図２（ｃ）
とを比較するとわかるように、炭素とゲルマニウムを含
み引っ張り歪を受けたシリコン層（Ｓｉ1-x-yＧｅx Ｃy
層）のＬＨバンドのエネルギーレベルとこれらを含ま
ないシリコン層の価電子帯端とのエネルギーレベル差
は、炭素を含み引っ張り歪を受けたシリコン層（Ｓｉ
1-y Ｃy 層）のＬＨバンドと炭素を含まないシリコン層
の価電子帯端とのエネルギーレベル差に比べて大きい。
したがって、炭素とゲルマニウムを含み引っ張り歪を受
けたシリコン層（Ｓｉ1-x-y Ｇｅx Ｃy 層）をｐチャネ
ルとして用いた場合には、炭素を含み引っ張り歪を受け
たシリコン層（Ｓｉ1-y Ｃy 層）をｐチャネルとして用
いる場合に比べ、より大きなヘテロ障壁が形成されるた
め、ホールの閉じ込め効果の向上が期待できる。
【０１２４】図１４（ａ）〜（ｃ）は、図１３に示すｐ
−ＭＯＳＦＥＴを動作させる場合、つまりゲート電極６
６に負の電圧を印加したときの第１のシリコン層６２，
第２のシリコン層６３，第３のシリコン層６４，ゲート
絶縁膜６５及びゲート電極６６のバンド構造を示す図で
ある。ただし、図１４（ａ）の実線部分においてはバン
ド構造を単純化して示しているが、実際には価電子帯端
は同図の破線で示すような形状となる。また、図１４
（ｂ）は第１のシリコン層６２に高濃度ドープ層を設け
た場合のバンド構造を、図１４（ｃ）は第３のシリコン
層６４に高濃度ドープ層を設けた場合のバンド構造をそ
れぞれ示す。ゲート電極６６に印加された電界により誘
起されたホールは、主に炭素及びゲルマニウムを含み引
っ張り歪を受けたチャネル領域である第２のシリコン層
６３に閉じこめられ、図１４の紙面に垂直な方向（チャ
ネル方向）に走行する。すなわち、この実施形態では、
第１のシリコン層６２−第２のシリコン層６３間に形成
されるヘテロ障壁と、第２のシリコン層６３−第３のシ
リコン層６４間に形成されるヘテロ障壁とにより、ホー
ルが第２のシリコン層６３内に閉じこめられる。そし
て、第２のシリコン層６３の価電子帯端は、有効質量の
軽いＬＨバンドにより構成されているため、この方向に
走行するホールの有効質量は小さく、結果としてホール
移動度が向上し、トランジスタの動作速度が向上する。
−ＭＯＳＦＥＴを動作させる場合、つまりゲート電極６
６に負の電圧を印加したときの第１のシリコン層６２，
第２のシリコン層６３，第３のシリコン層６４，ゲート
絶縁膜６５及びゲート電極６６のバンド構造を示す図で
ある。ただし、図１４（ａ）の実線部分においてはバン
ド構造を単純化して示しているが、実際には価電子帯端
は同図の破線で示すような形状となる。また、図１４
（ｂ）は第１のシリコン層６２に高濃度ドープ層を設け
た場合のバンド構造を、図１４（ｃ）は第３のシリコン
層６４に高濃度ドープ層を設けた場合のバンド構造をそ
れぞれ示す。ゲート電極６６に印加された電界により誘
起されたホールは、主に炭素及びゲルマニウムを含み引
っ張り歪を受けたチャネル領域である第２のシリコン層
６３に閉じこめられ、図１４の紙面に垂直な方向（チャ
ネル方向）に走行する。すなわち、この実施形態では、
第１のシリコン層６２−第２のシリコン層６３間に形成
されるヘテロ障壁と、第２のシリコン層６３−第３のシ
リコン層６４間に形成されるヘテロ障壁とにより、ホー
ルが第２のシリコン層６３内に閉じこめられる。そし
て、第２のシリコン層６３の価電子帯端は、有効質量の
軽いＬＨバンドにより構成されているため、この方向に
走行するホールの有効質量は小さく、結果としてホール
移動度が向上し、トランジスタの動作速度が向上する。
【０１２５】さらに、本実施形態では、バンドギャップ
の大きな第１，第３のシリコン層６２，６４によってチ
ャネル領域である第２のシリコン層６３が挟まれた量子
井戸構造となっているため、誘起されたホールはこの量
子井戸内に閉じ込められ、ホール濃度が高くなってもヘ
テロ障壁を乗り越えることがなく、安定して走行するこ
とができる。つまり、ＧａＡｓ等の化合物半導体を用い
なくても安価な材料で量子井戸構造を有する高機能のｐ
−ＭＯＳＦＥＴを得ることができる。
の大きな第１，第３のシリコン層６２，６４によってチ
ャネル領域である第２のシリコン層６３が挟まれた量子
井戸構造となっているため、誘起されたホールはこの量
子井戸内に閉じ込められ、ホール濃度が高くなってもヘ
テロ障壁を乗り越えることがなく、安定して走行するこ
とができる。つまり、ＧａＡｓ等の化合物半導体を用い
なくても安価な材料で量子井戸構造を有する高機能のｐ
−ＭＯＳＦＥＴを得ることができる。
【０１２６】以上のように、ｐ−ＭＯＳＦＥＴのチャネ
ル領域を炭素およびゲルマニウムを含み引っ張り歪を受
けた第２のシリコン層６３で構成することにより、ｐ−
ＭＯＳＦＥＴ の速度を向上させることができる。
ル領域を炭素およびゲルマニウムを含み引っ張り歪を受
けた第２のシリコン層６３で構成することにより、ｐ−
ＭＯＳＦＥＴ の速度を向上させることができる。
【０１２７】なお、本実施形態では、電子が走行するチ
ャネル領域である第２のシリコン層６３が第３のシリコ
ン層６４の下方に設けられた埋め込みチャネル型ＭＯＳ
ＦＥＴについて説明したが、第３のシリコン層６４を有
していない、チャネル領域である第２のシリコン層６３
の上に直接ゲート絶縁膜６５を成膜もしくは熱酸化して
形成した表面チャネル型ＭＯＳＦＥＴであってもかまわ
ない。その場合には、第１のシリコン層６２−第２のシ
リコン層６３間に形成されるヘテロ障壁と、ゲート絶縁
膜６５とにより、ホールが第２のシリコン層６３内に閉
じこめられるからである。そして、その場合にも、通常
のＭＯＳＦＥＴよりはキャリアの閉じこめ効率が高いこ
とと、縮退が解けたバンドのライトホールの有効質量が
小さいことにより、動作速度の向上効果を発揮すること
ができるまた、図１４（ａ）の破線に示すように、第１
のシリコン層６２と第２のシリコン層６３との間には、
ホールを蓄積できるエネルギー準位のくぼみが形成され
る。また、第３のシリコン層６４と第２のシリコン層６
３との間にも、ホールを蓄積できるエネルギー準位のく
ぼみが形成される。
ャネル領域である第２のシリコン層６３が第３のシリコ
ン層６４の下方に設けられた埋め込みチャネル型ＭＯＳ
ＦＥＴについて説明したが、第３のシリコン層６４を有
していない、チャネル領域である第２のシリコン層６３
の上に直接ゲート絶縁膜６５を成膜もしくは熱酸化して
形成した表面チャネル型ＭＯＳＦＥＴであってもかまわ
ない。その場合には、第１のシリコン層６２−第２のシ
リコン層６３間に形成されるヘテロ障壁と、ゲート絶縁
膜６５とにより、ホールが第２のシリコン層６３内に閉
じこめられるからである。そして、その場合にも、通常
のＭＯＳＦＥＴよりはキャリアの閉じこめ効率が高いこ
とと、縮退が解けたバンドのライトホールの有効質量が
小さいことにより、動作速度の向上効果を発揮すること
ができるまた、図１４（ａ）の破線に示すように、第１
のシリコン層６２と第２のシリコン層６３との間には、
ホールを蓄積できるエネルギー準位のくぼみが形成され
る。また、第３のシリコン層６４と第２のシリコン層６
３との間にも、ホールを蓄積できるエネルギー準位のく
ぼみが形成される。
【０１２８】そして、第１のシリコン層６２側のヘテロ
障壁に近接した領域に高濃度のキャリア用不純物を含む
高濃度ドープ層を形成することにより、上記２つのエネ
ルギー準位のくぼみのうちいずれか一方をキャリア蓄積
層として利用することができ、いわゆるＨＥＭＴを構成
することも可能である（図１４（ｂ）参照）。その場
合、キャリアを供給する高濃度ドープ層とキャリア蓄積
層であるチャネルとが空間的に分離されているのため
に、チャネルを走行するキャリアは、イオン化不純物に
よる散乱を受けることなく高速で走行することができ
る。
障壁に近接した領域に高濃度のキャリア用不純物を含む
高濃度ドープ層を形成することにより、上記２つのエネ
ルギー準位のくぼみのうちいずれか一方をキャリア蓄積
層として利用することができ、いわゆるＨＥＭＴを構成
することも可能である（図１４（ｂ）参照）。その場
合、キャリアを供給する高濃度ドープ層とキャリア蓄積
層であるチャネルとが空間的に分離されているのため
に、チャネルを走行するキャリアは、イオン化不純物に
よる散乱を受けることなく高速で走行することができ
る。
【０１２９】ただし、図１４（ｂ）に示すエネルギーバ
ンド状態で、２つのくぼみのうちいずれがキャリア蓄積
層にになるかは、ゲート電極６６への電圧の程度によっ
て異なる。ゲート電極６６への印加電圧が大きい場合に
は、第２のシリコン層６３と第３のシリコン層６４との
間のエネルギー準位のくぼみがキャリア蓄積層になり、
ゲート電極６６への印加電圧が小さい場合には、第１の
シリコン層６２と第２のシリコン層６３との間のエネル
ギー準位のくぼみがキャリア蓄積層になる。また、ゲー
ト電極６６への印加電圧が中間的な値のときには、２つ
のエネルギー準位のくぼみがいずれもキャリア蓄積層に
なりうる。
ンド状態で、２つのくぼみのうちいずれがキャリア蓄積
層にになるかは、ゲート電極６６への電圧の程度によっ
て異なる。ゲート電極６６への印加電圧が大きい場合に
は、第２のシリコン層６３と第３のシリコン層６４との
間のエネルギー準位のくぼみがキャリア蓄積層になり、
ゲート電極６６への印加電圧が小さい場合には、第１の
シリコン層６２と第２のシリコン層６３との間のエネル
ギー準位のくぼみがキャリア蓄積層になる。また、ゲー
ト電極６６への印加電圧が中間的な値のときには、２つ
のエネルギー準位のくぼみがいずれもキャリア蓄積層に
なりうる。
【０１３０】また、第３のシリコン層６４側のヘテロ障
壁に近接した領域に高濃度のキャリア用不純物を含む高
濃度ドープ層を形成した場合には、第２のシリコン層６
３と第３のシリコン層６４との間のエネルギー準位のく
ぼみがキャリア蓄積層となるＨＥＭＴが構成される（図
１４（ｃ）参照）。その場合にも上述と同じ理由によ
り、キャリアの走行速度を向上させることができる。
壁に近接した領域に高濃度のキャリア用不純物を含む高
濃度ドープ層を形成した場合には、第２のシリコン層６
３と第３のシリコン層６４との間のエネルギー準位のく
ぼみがキャリア蓄積層となるＨＥＭＴが構成される（図
１４（ｃ）参照）。その場合にも上述と同じ理由によ
り、キャリアの走行速度を向上させることができる。
【０１３１】ここで、高濃度ドープ層を第３のシリコン
層６４に形成した場合（図１４（ｃ）の場合）には、各
シリコン層６２〜６４及び高濃度ドープ層の不純物濃度
及び厚み、ゲート電極６６への電圧の印加状態などの使
用条件によっては、高濃度ドープ層自体がチャネルとな
ってしまうおそれもある。従って、電界効果トランジス
タの各部の構造や使用条件に応じて、第１のシリコン層
６２又は第３のシリコン層６４のいずれに高濃度ドープ
層を形成するかを選択することができる。
層６４に形成した場合（図１４（ｃ）の場合）には、各
シリコン層６２〜６４及び高濃度ドープ層の不純物濃度
及び厚み、ゲート電極６６への電圧の印加状態などの使
用条件によっては、高濃度ドープ層自体がチャネルとな
ってしまうおそれもある。従って、電界効果トランジス
タの各部の構造や使用条件に応じて、第１のシリコン層
６２又は第３のシリコン層６４のいずれに高濃度ドープ
層を形成するかを選択することができる。
【０１３２】また、第３のシリコン層６４と第２のシリ
コン層６３との間のエネルギー準位のくぼみ（図１４
（ａ）の破線で示される部分）をキャリア蓄積層としな
くてもチャネルとして利用することができる。その場
合、ゲート絶縁膜６５の直下ではなく、第３のシリコン
層６４の直下にホールが走行するチャネルが存在するこ
とになり、上記第２の実施形態で説明したように、一般
的なＭＯＳトランジスタに比べ高い動作速度を実現する
ことができる。
コン層６３との間のエネルギー準位のくぼみ（図１４
（ａ）の破線で示される部分）をキャリア蓄積層としな
くてもチャネルとして利用することができる。その場
合、ゲート絶縁膜６５の直下ではなく、第３のシリコン
層６４の直下にホールが走行するチャネルが存在するこ
とになり、上記第２の実施形態で説明したように、一般
的なＭＯＳトランジスタに比べ高い動作速度を実現する
ことができる。
【０１３３】（第６の実施の形態）図１５は、本実施形
態に係る炭素及びゲルマニウムを含んだシリコン層を各
々のチャネル領域として利用した例であるＣＭＯＳＦＥ
Ｔの構造を示す断面図である。
態に係る炭素及びゲルマニウムを含んだシリコン層を各
々のチャネル領域として利用した例であるＣＭＯＳＦＥ
Ｔの構造を示す断面図である。
【０１３４】本実施形態のＣＭＯＳＦＥＴは、基本的に
は、シリコン基板５０の上に、第４の実施形態で説明し
たｎ−ＭＯＳＦＥＴと第５の実施形態で説明したｐ−Ｍ
ＯＳＦＥＴとがＳｉＯ2 分離溝を介して隣接して形成さ
れた構造となっている。そして、ｎ−ＭＯＳＦＥＴの下
方にはｐウェル５１が、ｐ−ＭＯＳＦＥＴの下方にはｎ
ウェル６１が形成されている。
は、シリコン基板５０の上に、第４の実施形態で説明し
たｎ−ＭＯＳＦＥＴと第５の実施形態で説明したｐ−Ｍ
ＯＳＦＥＴとがＳｉＯ2 分離溝を介して隣接して形成さ
れた構造となっている。そして、ｎ−ＭＯＳＦＥＴの下
方にはｐウェル５１が、ｐ−ＭＯＳＦＥＴの下方にはｎ
ウェル６１が形成されている。
【０１３５】そして、ｎ−ＭＯＳＦＥＴにおいては、ｐ
ウェル５１の上に、第１のシリコン層５２と、炭素及び
ゲルマニウムを含むＳｉ1-x-y Ｇｅx Ｃy からなる第２
のシリコン層５３と、炭素及びゲルマニウムを含まない
第３のシリコン層５４とがＵＨＶ−ＣＶＤ法により順次
積層されている。上記炭素及びゲルマニウムを含んだ第
２のシリコン層５３は、電子が走行するチャネル領域と
して機能する。この第２のシリコン層５３には引っ張り
歪を受け、かつその厚さは、歪による転位が発生しない
よう臨界膜厚Ｔｃ以下にすることが好ましい。そこで、
本実施形態では、第２のシリコン層５３のゲルマニウム
組成は２０％、炭素組成は４％で、膜厚は１０ｎｍとし
ている。また、第３のシリコン層５４の上には、第３の
シリコン層５４の熱酸化によって形成されたシリコン酸
化膜により構成されるゲート絶縁膜が設けられており、
さらにその上にはゲート電極５６が形成されている。ゲ
ート電極５６の両側には、ｎ+ 層からなるソ−ス・ドレ
イン領域５７，５８が形成され、その上にはソ−ス・ド
レイン電極５９，６０がそれぞれ形成されている。
ウェル５１の上に、第１のシリコン層５２と、炭素及び
ゲルマニウムを含むＳｉ1-x-y Ｇｅx Ｃy からなる第２
のシリコン層５３と、炭素及びゲルマニウムを含まない
第３のシリコン層５４とがＵＨＶ−ＣＶＤ法により順次
積層されている。上記炭素及びゲルマニウムを含んだ第
２のシリコン層５３は、電子が走行するチャネル領域と
して機能する。この第２のシリコン層５３には引っ張り
歪を受け、かつその厚さは、歪による転位が発生しない
よう臨界膜厚Ｔｃ以下にすることが好ましい。そこで、
本実施形態では、第２のシリコン層５３のゲルマニウム
組成は２０％、炭素組成は４％で、膜厚は１０ｎｍとし
ている。また、第３のシリコン層５４の上には、第３の
シリコン層５４の熱酸化によって形成されたシリコン酸
化膜により構成されるゲート絶縁膜が設けられており、
さらにその上にはゲート電極５６が形成されている。ゲ
ート電極５６の両側には、ｎ+ 層からなるソ−ス・ドレ
イン領域５７，５８が形成され、その上にはソ−ス・ド
レイン電極５９，６０がそれぞれ形成されている。
【０１３６】一方、ｐ−ＭＯＳＦＥＴにおいては、ｎウ
ェル６１の上に、第４のシリコン層６２と、炭素及びゲ
ルマニウムを含むＳｉ1-x-y Ｇｅx Ｃy からなる第５の
シリコン層６３と、炭素及びゲルマニウムを含まない第
６のシリコン層６４とがＵＨＶ−ＣＶＤ法により順次積
層されている。上記炭素及びゲルマニウムを含んだ第５
のシリコン層６３は、ホールが走行するチャネル領域と
して機能する。ｐ−ＭＯＳＦＥＴにおいても、第５のシ
リコン層６３のゲルマニウム組成は２０％、炭素組成は
４％で、膜厚は１０ｎｍとしている。つまり、ｎ−ＭＯ
ＳＦＥＴの第２のシリコン層５３とｐ−ＭＯＳＦＥＴの
第５のシリコン層６３とは、導電型が逆であるが、互い
に同じ組成を有している。また、第６のシリコン層６４
の上には、第６のシリコン層６４の熱酸化によって形成
されたシリコン酸化膜により構成されるゲート絶縁膜が
設けられており、さらにその上にはゲート電極６６が形
成されている。ゲート電極６６の両側には、ｐ+ 層から
なるソ−ス・ドレイン領域６７，６８が形成され、その
上にはソ−ス・ドレイン電極６９，７０がそれぞれ形成
されている。なお、ｎ−ＭＯＳＦＥＴの第２のシリコン
層５２とｐ−ＭＯＳＦＥＴの第４のシリコン層６２とは
互いに同じ組成を有し、ｎ−ＭＯＳＦＥＴの第３のシリ
コン層５４とｐ−ＭＯＳＦＥＴの第６のシリコン層６４
とは互いに同じ組成を有している。
ェル６１の上に、第４のシリコン層６２と、炭素及びゲ
ルマニウムを含むＳｉ1-x-y Ｇｅx Ｃy からなる第５の
シリコン層６３と、炭素及びゲルマニウムを含まない第
６のシリコン層６４とがＵＨＶ−ＣＶＤ法により順次積
層されている。上記炭素及びゲルマニウムを含んだ第５
のシリコン層６３は、ホールが走行するチャネル領域と
して機能する。ｐ−ＭＯＳＦＥＴにおいても、第５のシ
リコン層６３のゲルマニウム組成は２０％、炭素組成は
４％で、膜厚は１０ｎｍとしている。つまり、ｎ−ＭＯ
ＳＦＥＴの第２のシリコン層５３とｐ−ＭＯＳＦＥＴの
第５のシリコン層６３とは、導電型が逆であるが、互い
に同じ組成を有している。また、第６のシリコン層６４
の上には、第６のシリコン層６４の熱酸化によって形成
されたシリコン酸化膜により構成されるゲート絶縁膜が
設けられており、さらにその上にはゲート電極６６が形
成されている。ゲート電極６６の両側には、ｐ+ 層から
なるソ−ス・ドレイン領域６７，６８が形成され、その
上にはソ−ス・ドレイン電極６９，７０がそれぞれ形成
されている。なお、ｎ−ＭＯＳＦＥＴの第２のシリコン
層５２とｐ−ＭＯＳＦＥＴの第４のシリコン層６２とは
互いに同じ組成を有し、ｎ−ＭＯＳＦＥＴの第３のシリ
コン層５４とｐ−ＭＯＳＦＥＴの第６のシリコン層６４
とは互いに同じ組成を有している。
【０１３７】本実施形態では、ｎ−ＭＯＳＦＥＴ及びｐ
−ＭＯＳＦＥＴの双方において、キャリアが走行するチ
ャネル領域は、どちらも炭素及びゲルマニウムを含み引
っ張り歪を受けた第２，第５のシリコン層５３，６３に
より構成されている。
−ＭＯＳＦＥＴの双方において、キャリアが走行するチ
ャネル領域は、どちらも炭素及びゲルマニウムを含み引
っ張り歪を受けた第２，第５のシリコン層５３，６３に
より構成されている。
【０１３８】上記第４，第５の実施形態で説明したよう
に、炭素及びゲルマニウムを含み引っ張り歪を受けた第
２，第５のシリコン層５３，６３は、伝導帯端のエネル
ギ−レベルが炭素等を含まない第１，第４のシリコン層
５２，６２に比べて低く、価電子帯端のエネルギ−レベ
ルが第１，第４のシリコン層５２，６２に比べて高くな
り、伝導帯、価電子帯の両方に、第２，第５のシリコン
層５３，６３にキャリアを閉じこめるためのヘテロ障壁
が形成される。したがって、電子およびホールの両方を
閉じ込めることが可能なチャネル領域を形成することが
できる。
に、炭素及びゲルマニウムを含み引っ張り歪を受けた第
２，第５のシリコン層５３，６３は、伝導帯端のエネル
ギ−レベルが炭素等を含まない第１，第４のシリコン層
５２，６２に比べて低く、価電子帯端のエネルギ−レベ
ルが第１，第４のシリコン層５２，６２に比べて高くな
り、伝導帯、価電子帯の両方に、第２，第５のシリコン
層５３，６３にキャリアを閉じこめるためのヘテロ障壁
が形成される。したがって、電子およびホールの両方を
閉じ込めることが可能なチャネル領域を形成することが
できる。
【０１３９】従来、ＳｉＧｅ／Ｓｉを主体としたヘテロ
接合構造を用いたＣＭＯＳＦＥＴ（特開昭６１−２８２
２７８号公報）では、単一の組成で電子およびホールを
チャネル領域に閉じこめるためのヘテロ障壁を形成する
ことができなかったため、ｎチャネル領域とｐチャネル
領域を別々の組成で構成し、それらを積層した構造を採
らざるを得なかった。しかし、そのような構造では、結
晶成長が複雑となり、かつスル−プットの低下を招くお
それがある。また、ｎチャネル領域とｐチャネル領域の
うち下方となるチャネル領域はゲート絶縁膜から遠く離
れるため、ゲート電圧を印加しても、十分な電界がチャ
ネル領域に加わらないおそれもある。しかも、格子緩和
のための厚いバッファ層が不可欠であり、先に述べたよ
うに信頼性、スル−プットが悪いという問題を含んでい
る。
接合構造を用いたＣＭＯＳＦＥＴ（特開昭６１−２８２
２７８号公報）では、単一の組成で電子およびホールを
チャネル領域に閉じこめるためのヘテロ障壁を形成する
ことができなかったため、ｎチャネル領域とｐチャネル
領域を別々の組成で構成し、それらを積層した構造を採
らざるを得なかった。しかし、そのような構造では、結
晶成長が複雑となり、かつスル−プットの低下を招くお
それがある。また、ｎチャネル領域とｐチャネル領域の
うち下方となるチャネル領域はゲート絶縁膜から遠く離
れるため、ゲート電圧を印加しても、十分な電界がチャ
ネル領域に加わらないおそれもある。しかも、格子緩和
のための厚いバッファ層が不可欠であり、先に述べたよ
うに信頼性、スル−プットが悪いという問題を含んでい
る。
【０１４０】しかしながら、本実施形態では、Ｓｉ層の
上に形成された引っ張り歪を受けているＳｉ1-x-y Ｇｅ
x Ｃy 層においては伝導帯、価電子帯の両方にキャリア
をＳｉ1-x-y Ｇｅx Ｃy 層に閉じこめるためのヘテロ障
壁が形成されることを利用して、Ｓｉ1-x-y Ｇｅx Ｃy
層をｎチャネルとしてもｐチャネルとしても利用するこ
とができる。すなわち、第２，第５のシリコン層５３，
６３に、それぞれ電子，ホールが高速で走行するｎチャ
ネル，ｐチャネルを構成することができる。その結果、
ｎ−ＭＯＳＦＥＴ及びｐ−ＭＯＳＦＥＴのいずれにおい
ても、チャネル領域となる第２，第５のシリコン層５
３，６３をゲート絶縁膜に近接した位置に形成すること
ができるため、ゲート電極５６，６６に印加した電圧に
よる電界を確実にチャネル領域に及ぼすことができる。
しかも、上記従来の技術のような格子緩和のための厚い
バッファ層を必要としないため、製造工程中の結晶成長
工程が簡略化され、信頼性の向上、スル−プットの向上
を図ることができる。
上に形成された引っ張り歪を受けているＳｉ1-x-y Ｇｅ
x Ｃy 層においては伝導帯、価電子帯の両方にキャリア
をＳｉ1-x-y Ｇｅx Ｃy 層に閉じこめるためのヘテロ障
壁が形成されることを利用して、Ｓｉ1-x-y Ｇｅx Ｃy
層をｎチャネルとしてもｐチャネルとしても利用するこ
とができる。すなわち、第２，第５のシリコン層５３，
６３に、それぞれ電子，ホールが高速で走行するｎチャ
ネル，ｐチャネルを構成することができる。その結果、
ｎ−ＭＯＳＦＥＴ及びｐ−ＭＯＳＦＥＴのいずれにおい
ても、チャネル領域となる第２，第５のシリコン層５
３，６３をゲート絶縁膜に近接した位置に形成すること
ができるため、ゲート電極５６，６６に印加した電圧に
よる電界を確実にチャネル領域に及ぼすことができる。
しかも、上記従来の技術のような格子緩和のための厚い
バッファ層を必要としないため、製造工程中の結晶成長
工程が簡略化され、信頼性の向上、スル−プットの向上
を図ることができる。
【０１４１】加えて、炭素とゲルマニウムを含み引っ張
り歪を受けたシリコン層（Ｓｉ1-x-y Ｇｅx Ｃy 層）の
ＬＨバンドのエネルギーレベルとこれらを含まないシリ
コン層の価電子帯端とのエネルギーレベル差は、炭素を
含み引っ張り歪を受けたシリコン層（Ｓｉ1-y Ｃy 層）
のＬＨバンドと炭素を含まないシリコン層の価電子帯端
とのエネルギーレベル差に比べて大きい。したがって、
本実施形態のＣＭＯＳＦＥＴ中のｐ−ＭＯＳＦＥＴの方
が上記第３の実施形態のＣＭＯＳＦＥＴ中のｐ−ＭＯＳ
ＦＥＴよりも大きなヘテロ障壁が形成されるため、ホー
ルの閉じ込め効果の向上が期待できる。
り歪を受けたシリコン層（Ｓｉ1-x-y Ｇｅx Ｃy 層）の
ＬＨバンドのエネルギーレベルとこれらを含まないシリ
コン層の価電子帯端とのエネルギーレベル差は、炭素を
含み引っ張り歪を受けたシリコン層（Ｓｉ1-y Ｃy 層）
のＬＨバンドと炭素を含まないシリコン層の価電子帯端
とのエネルギーレベル差に比べて大きい。したがって、
本実施形態のＣＭＯＳＦＥＴ中のｐ−ＭＯＳＦＥＴの方
が上記第３の実施形態のＣＭＯＳＦＥＴ中のｐ−ＭＯＳ
ＦＥＴよりも大きなヘテロ障壁が形成されるため、ホー
ルの閉じ込め効果の向上が期待できる。
【０１４２】特に、上述のように、炭素とゲルマニウム
の組成比を変えることによって、伝導帯端に形成される
ヘテロ障壁の高さと、価電子帯端に形成されるヘテロ障
壁の高さとの比を所望の値に調整できるので、図１５に
示すｎ−ＭＯＳＦＥＴの第２のシリコン層５３と、ｐ−
ＭＯＳＦＥＴの第５のシリコン層６３とを共通の層によ
り構成しても、電子及びホールの双方について極めて高
い閉じこめ効率を得ることができる。すなわち、ｎ−Ｍ
ＯＳＦＥＴにおいては、図１１に示すエネルギーバンド
状態で動作し、ｐ−ＭＯＳＦＥＴにおいては図１４に示
すエネルギーバンド状態で動作するからである。
の組成比を変えることによって、伝導帯端に形成される
ヘテロ障壁の高さと、価電子帯端に形成されるヘテロ障
壁の高さとの比を所望の値に調整できるので、図１５に
示すｎ−ＭＯＳＦＥＴの第２のシリコン層５３と、ｐ−
ＭＯＳＦＥＴの第５のシリコン層６３とを共通の層によ
り構成しても、電子及びホールの双方について極めて高
い閉じこめ効率を得ることができる。すなわち、ｎ−Ｍ
ＯＳＦＥＴにおいては、図１１に示すエネルギーバンド
状態で動作し、ｐ−ＭＯＳＦＥＴにおいては図１４に示
すエネルギーバンド状態で動作するからである。
【０１４３】（その他の実施形態）上記各実施形態で
は、第１，第３のシリコン層にはキャリア用不純物以外
の不純物が含まれていないとしたが、本発明はかかる実
施形態に限定されるものではなく、第１，第３のシリコ
ン層に多少のＣやゲルマニウム等が含まれていてもよ
い。要するに、第２のシリコン層が第１のシリコン層か
ら引っ張り歪を受ける構造であれば、本発明の作用効果
は得られるからである。
は、第１，第３のシリコン層にはキャリア用不純物以外
の不純物が含まれていないとしたが、本発明はかかる実
施形態に限定されるものではなく、第１，第３のシリコ
ン層に多少のＣやゲルマニウム等が含まれていてもよ
い。要するに、第２のシリコン層が第１のシリコン層か
ら引っ張り歪を受ける構造であれば、本発明の作用効果
は得られるからである。
【０１４４】また、上記各実施形態においては、本発明
をＭＯＳＦＥＴに適用した場合についてのみ説明した
が、本発明のヘテロ障壁を有する構造をショットキー型
ゲート構造を有する電界効果トランジスタに適用するこ
とも可能である。
をＭＯＳＦＥＴに適用した場合についてのみ説明した
が、本発明のヘテロ障壁を有する構造をショットキー型
ゲート構造を有する電界効果トランジスタに適用するこ
とも可能である。
【０１４５】
【発明の効果】本発明の半導体装置によれば、半導体装
置内の電界効果トランジスタに、第１のシリコン層と、
炭素を含み上記第１のシリコン層による引っ張り歪を受
けた第２のシリコン層とを積層して、第２のシリコン層
を電界効果トランジスタのチャネル領域として機能させ
るようにしたので、引っ張り歪を受けた第２のシリコン
層の伝導帯及び価電子帯におけるバンドのスプリットを
利用して有効質量の小さい電子又はホールを用いた高速
動作型のｎ型及びｐ型の電界効果トランジスタを得るこ
とができるとともに、膜厚の低減による転位のほとんど
ない第２のシリコン層による特性の向上と、緩和のため
の厚いバッファ層が不要となることによる製造コストの
低減とを図ることができる。
置内の電界効果トランジスタに、第１のシリコン層と、
炭素を含み上記第１のシリコン層による引っ張り歪を受
けた第２のシリコン層とを積層して、第２のシリコン層
を電界効果トランジスタのチャネル領域として機能させ
るようにしたので、引っ張り歪を受けた第２のシリコン
層の伝導帯及び価電子帯におけるバンドのスプリットを
利用して有効質量の小さい電子又はホールを用いた高速
動作型のｎ型及びｐ型の電界効果トランジスタを得るこ
とができるとともに、膜厚の低減による転位のほとんど
ない第２のシリコン層による特性の向上と、緩和のため
の厚いバッファ層が不要となることによる製造コストの
低減とを図ることができる。
【０１４６】また、ヘテロ接合付近における第２のシリ
コン層の伝導帯及び価電子帯の双方に、キャリアを第２
のシリコン層に閉じこめるためのヘテロ障壁が形成され
ることを利用して、ｎ−ＭＯＳＦＥＴ，ｐ−ＭＯＳＦＥ
Ｔの双方において高い電界効果による良好な特性を発揮
しうるＣＭＯＳＦＥＴの提供を図ることができる。
コン層の伝導帯及び価電子帯の双方に、キャリアを第２
のシリコン層に閉じこめるためのヘテロ障壁が形成され
ることを利用して、ｎ−ＭＯＳＦＥＴ，ｐ−ＭＯＳＦＥ
Ｔの双方において高い電界効果による良好な特性を発揮
しうるＣＭＯＳＦＥＴの提供を図ることができる。
【０１４７】さらに、第２のシリコン層に炭素及びゲル
マニウムを含ませることにより、炭素及びゲルマニウム
を含み引っ張り歪を受けたシリコン層のＬＨバンドのエ
ネルギーレベルの上昇効果が炭素を含み引っ張り歪を受
けたシリコン層のＬＨバンドのエネルギーレベルの上昇
効果よりも大きいことを利用して、ｐ−ＭＯＳＦＥＴに
おけるホールの閉じ込め効果のさらなる向上を図ること
ができる。
マニウムを含ませることにより、炭素及びゲルマニウム
を含み引っ張り歪を受けたシリコン層のＬＨバンドのエ
ネルギーレベルの上昇効果が炭素を含み引っ張り歪を受
けたシリコン層のＬＨバンドのエネルギーレベルの上昇
効果よりも大きいことを利用して、ｐ−ＭＯＳＦＥＴに
おけるホールの閉じ込め効果のさらなる向上を図ること
ができる。
【図１】第１のシリコン層（Ｓｉ層）の上に炭素（ある
いは炭素及びゲルマニウム）を含み引っ張り歪を受けた
第２のシリコン層（Ｓｉ1-y Ｃy 層又はＳｉ1-x-y Ｇｅ
x Ｃy 層）を形成した本発明の基本構造を示す断面図で
ある。
いは炭素及びゲルマニウム）を含み引っ張り歪を受けた
第２のシリコン層（Ｓｉ1-y Ｃy 層又はＳｉ1-x-y Ｇｅ
x Ｃy 層）を形成した本発明の基本構造を示す断面図で
ある。
【図２】第１〜第３の実施形態におけるＳｉ層とＳｉ
1-y Ｃy 層との積層前の格子状態を示す結晶構造図、積
層後にＳｉ1-y Ｃy 層が引っ張り歪を受けた状態を示す
結晶構造図、及びＳｉ層とＳｉ1-y Ｃy 層とによるヘテ
ロ接合構造のバンド図である。
1-y Ｃy 層との積層前の格子状態を示す結晶構造図、積
層後にＳｉ1-y Ｃy 層が引っ張り歪を受けた状態を示す
結晶構造図、及びＳｉ層とＳｉ1-y Ｃy 層とによるヘテ
ロ接合構造のバンド図である。
【図３】第１の実施形態における炭素を含み引っ張り歪
を受けた第２のシリコン層をｎチャネルとするｎ−ＭＯ
ＳＦＥＴ の構造を示す断面図である。
を受けた第２のシリコン層をｎチャネルとするｎ−ＭＯ
ＳＦＥＴ の構造を示す断面図である。
【図４】それぞれ順に、第１の実施形態におけるｎ−Ｍ
ＯＳＦＥＴのゲート電極に正の電圧を印加したときのバ
ンド図、さらに第１のシリコン層，第３のシリコン層に
それぞれ高濃度ドープ層を設けたときのバンド図であ
る。
ＯＳＦＥＴのゲート電極に正の電圧を印加したときのバ
ンド図、さらに第１のシリコン層，第３のシリコン層に
それぞれ高濃度ドープ層を設けたときのバンド図であ
る。
【図５】第１のシリコン層の上に炭素を含み引っ張り歪
を受けた第２のシリコン層を設けたときの炭素組成に対
する転位を生じないための第２のシリコン層の膜厚の変
化を示す図である。
を受けた第２のシリコン層を設けたときの炭素組成に対
する転位を生じないための第２のシリコン層の膜厚の変
化を示す図である。
【図６】第２の実施形態における炭素を含み引っ張り歪
を受けた第２のシリコン層をｐチャネルとするｐ−ＭＯ
ＳＦＥＴ の構造を示す断面図である。
を受けた第２のシリコン層をｐチャネルとするｐ−ＭＯ
ＳＦＥＴ の構造を示す断面図である。
【図７】それぞれ順に、第２の実施形態におけるｐ−Ｍ
ＯＳＦＥＴのゲート電極に負の電圧を印加したときのバ
ンド図、さらに第１のシリコン層，第３のシリコン層に
それぞれ高濃度ドープ層を設けたときのバンド図であ
る。
ＯＳＦＥＴのゲート電極に負の電圧を印加したときのバ
ンド図、さらに第１のシリコン層，第３のシリコン層に
それぞれ高濃度ドープ層を設けたときのバンド図であ
る。
【図８】第３の実施形態における炭素を含み引っ張り歪
を受けた第２のシリコン層をそれぞれｎチャネル，ｐチ
ャネルとするｎ−ＭＯＳＦＥＴ，ｐ−ＭＯＳＦＥＴから
なるＣＭＯＳＦＥＴの構造を示す断面図である。
を受けた第２のシリコン層をそれぞれｎチャネル，ｐチ
ャネルとするｎ−ＭＯＳＦＥＴ，ｐ−ＭＯＳＦＥＴから
なるＣＭＯＳＦＥＴの構造を示す断面図である。
【図９】第４〜第６の実施形態におけるＳｉ層とＳｉ
1-x-y Ｇｅx Ｃy 層との積層前の格子状態を示す結晶構
造図、積層後にＳｉ1-x-y Ｇｅx Ｃy 層が引っ張り歪を
受けた状態を示す結晶構造図、及びＳｉ層とＳｉ1-x-y
Ｇｅx Ｃy 層とによるヘテロ接合構造のバンド図であ
る。
1-x-y Ｇｅx Ｃy 層との積層前の格子状態を示す結晶構
造図、積層後にＳｉ1-x-y Ｇｅx Ｃy 層が引っ張り歪を
受けた状態を示す結晶構造図、及びＳｉ層とＳｉ1-x-y
Ｇｅx Ｃy 層とによるヘテロ接合構造のバンド図であ
る。
【図１０】第４の実施形態における炭素及びゲルマニウ
ムを含み引っ張り歪を受けた第２のシリコン層（Ｓｉ
1-x-y Ｇｅx Ｃy 層）をｎチャネルとするｎ−ＭＯＳＦ
ＥＴの構造を示す断面図である。
ムを含み引っ張り歪を受けた第２のシリコン層（Ｓｉ
1-x-y Ｇｅx Ｃy 層）をｎチャネルとするｎ−ＭＯＳＦ
ＥＴの構造を示す断面図である。
【図１１】それぞれ順に、第４の実施形態におけるｎ−
ＭＯＳＦＥＴのゲート電極に正の電圧を印加したときの
バンド図、さらに第１のシリコン層，第３のシリコン層
にそれぞれ高濃度ドープ層を設けたときのバンド図であ
る。
ＭＯＳＦＥＴのゲート電極に正の電圧を印加したときの
バンド図、さらに第１のシリコン層，第３のシリコン層
にそれぞれ高濃度ドープ層を設けたときのバンド図であ
る。
【図１２】第１のシリコン層の上に炭素及びゲルマニウ
ムを含み引っ張り歪を受けた第２のシリコン層を設けた
ときの炭素・ゲルマニウムの組成比に対する転位を生じ
ないための第２のシリコン層の膜厚の変化を示す図であ
る。
ムを含み引っ張り歪を受けた第２のシリコン層を設けた
ときの炭素・ゲルマニウムの組成比に対する転位を生じ
ないための第２のシリコン層の膜厚の変化を示す図であ
る。
【図１３】第５の実施形態における炭素及びゲルマニウ
ムを含み引っ張り歪を受けた第２のシリコン層（Ｓｉ
1-x-y Ｇｅx Ｃy 層）をｐチャネルとするｐ−ＭＯＳＦ
ＥＴの構造を示す断面図である。
ムを含み引っ張り歪を受けた第２のシリコン層（Ｓｉ
1-x-y Ｇｅx Ｃy 層）をｐチャネルとするｐ−ＭＯＳＦ
ＥＴの構造を示す断面図である。
【図１４】それぞれ順に、第５の実施形態におけるｐ−
ＭＯＳＦＥＴのゲート電極に負の電圧を印加したときの
バンド図、さらに第１のシリコン層，第３のシリコン層
にそれぞれ高濃度ドープ層を設けたときのバンド図であ
る。
ＭＯＳＦＥＴのゲート電極に負の電圧を印加したときの
バンド図、さらに第１のシリコン層，第３のシリコン層
にそれぞれ高濃度ドープ層を設けたときのバンド図であ
る。
【図１５】第６の実施形態における炭素を含み引っ張り
歪を受けた第２のシリコン層をそれぞれｎチャネル，ｐ
チャネルとするｎ−ＭＯＳＦＥＴ，ｐ−ＭＯＳＦＥＴか
らなるＣＭＯＳＦＥＴの構造を示す断面図である。
歪を受けた第２のシリコン層をそれぞれｎチャネル，ｐ
チャネルとするｎ−ＭＯＳＦＥＴ，ｐ−ＭＯＳＦＥＴか
らなるＣＭＯＳＦＥＴの構造を示す断面図である。
【図１６】従来のヘテロ接合構造の例であって、シリコ
ン基板上に、ＳｉＧｅバッファ層，格子緩和されたＳｉ
1-x Ｇｅx 層及び引っ張り歪を受けたシリコン層を形成
した構造を示す断面図である。
ン基板上に、ＳｉＧｅバッファ層，格子緩和されたＳｉ
1-x Ｇｅx 層及び引っ張り歪を受けたシリコン層を形成
した構造を示す断面図である。
【図１７】従来例におけるＳｉ1-x Ｇｅx 層とＳｉ層と
の積層前の格子状態を示す結晶構造図、積層後にＳｉ層
が引っ張り歪を受けた状態を示す結晶構造図、及びＳｉ
1-x Ｇｅx 層とＳｉ層とによるヘテロ接合構造のバンド
図である。
の積層前の格子状態を示す結晶構造図、積層後にＳｉ層
が引っ張り歪を受けた状態を示す結晶構造図、及びＳｉ
1-x Ｇｅx 層とＳｉ層とによるヘテロ接合構造のバンド
図である。
１０ シリコン基板
１１ ｐウェル
１２ 第１のシリコン層
１３ 第２のシリコン層
１４ 第３のシリコン層
１５ ゲート絶縁膜
１６ ゲート電極
１７ ソース領域
１８ ドレイン領域
１９ ソース電極
２０ ドレイン電極
２１ ｐウェル
２２ 第１のシリコン層
２３ 第２のシリコン層
２４ 第３のシリコン層
２５ ゲート絶縁膜
２６ ゲート電極
２７ ソース領域
２８ ドレイン領域
２９ ソース電極
３０ ドレイン電極
５０ シリコン基板
５１ ｐウェル
５２ 第１のシリコン層
５３ 第２のシリコン層
５４ 第３のシリコン層
５５ ゲート絶縁膜
５６ ゲート電極
５７ ソース領域
５８ ドレイン領域
５９ ソース電極
６０ ドレイン電極
６１ ｐウェル
６２ 第１のシリコン層
６３ 第２のシリコン層
６４ 第３のシリコン層
６５ ゲート絶縁膜
６６ ゲート電極
６７ ソース領域
６８ ドレイン領域
６９ ソース電極
７０ ドレイン電極
フロントページの続き
(56)参考文献 特開 平８−111528（ＪＰ，Ａ)
特開 平10−308513（ＪＰ，Ａ)
米国特許5686744（ＵＳ，Ａ)
国際公開97／023000（ＷＯ，Ａ１)
Ｊ．Ｗｅｌｓｅｒ ｅｔ．ａｌ．，Ｓ
ｔｒａｉｎ Ｄｅｐｅｎｄｅｎｃｅ ｏ
ｆ ｔｈｅ Ｐｅｒｆｏｒｍａｎｃｅ
Ｅｎｈａｎｃｅｍｅｎｔ ｉｎ Ｓｔｒ
ａｉｎ−Ｓｉ ｎ−ＭＯＳＦＥＴｓ，Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎ
ｇ，1994．ＩＥＤＭ’94，米国，1994年
12月，ｐ．373−376
Ｃ．Ｌ．Ｃｈａｎｇ ｅｔ．ａｌ．,
Ｅｆｆｅｃｔ ｏｆ Ｃａｒｂｏｎ ｏ
ｎ ｔｈｅ Ｖａｌｅｎｃｅ Ｂａｎｄ
Ｏｆｆｓｅｔ ｏｆ Ｓｉｌ−ｘ−ｙ
ＧｅｘＣｙ／Ｓｉ Ｈｅｔｅｒｏｊｕｎ
ｃｔｉｏｎｓ，Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ Ｍｅｅｔｉｎｇ，1996．ＩＥＤＭ’
96，米国，1996年12月 ８日，ｐ．257
−260
Ｒａｙ，Ｓ．Ｋ．ｅｔ．ａｌ．，Ｎｏ
ｖｅｌ ＳｉＧｅＣ ｃｈａｎｎｅｌ
ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ＰＭＯ
ＳＦＥＴ，Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ，1996．ＩＥＤＭ’96,
米国，1996年12月 ８日，ｐ．261−264
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 29/778
H01L 29/812
H01L 21/336
H01L 29/78
ＩＮＳＰＥＣ（ＤＩＡＬＯＧ)
ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (20)
- 【請求項１】 基板上に電界効果トランジスタを備えた
半導体装置であって、 上記電界効果トランジスタは、 上記基板に設けられた第１のシリコン層と、 上記第１のシリコン層の上に形成され、上記第１のシリ
コン層による引っ張り歪を受けたＳｉ 1-x-y Ｇｅ x Ｃ y
（ただし、０＜ｘ＜８．２ｙである）からなる第２のシ
リコン層と、 上記第２のシリコン層の上に形成されたゲート電極とを
備え、 上記第２のシリコン層が、上記電界効果トランジスタの
チャネル領域として機能することを特徴とする半導体装
置。 - 【請求項２】 請求項１記載の半導体装置において、 上記電界効果トランジスタはｎチャネル型電界効果トラ
ンジスタであり、上記第２のシリコン層は電子が走行す
るｎチャネルであることを特徴とする半導体装置。 - 【請求項３】 請求項２記載の半導体装置において、 上記ｎチャネル型電界効果トランジスタの第１のシリコ
ン層と第２のシリコン層との間のヘテロ障壁により、電
子が閉じこめられていることを特徴とする半導体装置。 - 【請求項４】 請求項２記載の半導体装置において、 上記第１のシリコン層における上記第２のシリコン層の
近傍に形成され高濃度のｎ型不純物を含む高濃度ドープ
層をさらに備えていることを特徴とする半導体装置。 - 【請求項５】 請求項３又は４記載の半導体装置におい
て、 上記第２のシリコン層は、量子井戸となっていることを
特徴とする半導体装置。 - 【請求項６】 請求項２〜５のうちいずれか１つに記載
の半導体装置において、 上記第２のシリコン層の直上かつ上記ゲート電極の下方
に形成され上記第２のシリコン層に引っ張り歪を与える
第３のシリコン層をさらに備え、 上記第２のシリコン層において、第２のシリコン層と第
３のシリコン層との境界に形成されるポテンシャルのく
ぼみにより、電子が閉じこめられていることを特徴とす
る半導体装置。 - 【請求項７】 請求項６記載の半導体装置において、 上記第３のシリコン層における上記第２のシリコン層の
近傍に形成され高濃度のｎ型不純物を含む高濃度ドープ
層をさらに備えていることを特徴とする半導体装置。 - 【請求項８】 請求項２〜５のうちいずれか１つに記載
の半導体装置において、 上記第２のシリコン層の直上かつ上記ゲート電極の下方
に形成され上記第２のシリコン層に引っ張り歪を与える
第３のシリコン層をさらに備え、 上記第２のシリコン層において、第１のシリコン層と第
２のシリコン層との間、及び第２のシリコン層と第３の
シリコン層との間にそれぞれ形成される２つのヘテロ障
壁により、電子が閉じこめられていることを特徴とする
半導体装置。 - 【請求項９】 請求項１記載の半導体装置において、 上記電界効果トランジスタはｐチャネル型電界効果トラ
ンジスタであり、上記第２のシリコン層はホールが走行
するｐチャネルであることを特徴とする半導体装置。 - 【請求項１０】 請求項９記載の半導体装置において、 上記ｐチャネル型電界効果トランジスタの第１のシリコ
ン層と第２のシリコン層との間のヘテロ障壁により、ホ
ールが閉じこめられていることを特徴とする半導体装
置。 - 【請求項１１】 請求項１０記載の半導体装置におい
て、 上記第１のシリコン層における上記第２のシリコン層の
近傍に形成され高濃度のｐ型不純物を含む高濃度ドープ
層をさらに備えていることを特徴とする半導体装置。 - 【請求項１２】 請求項１０又は１１記載の半導体装置
において、 上記第２のシリコン層は、量子井戸となっていることを
特徴とする半導体装置。 - 【請求項１３】 請求項９〜１２のうちいずれか１つに
記載の半導体装置において、 上記第２のシリコン層の直上かつ上記ゲート電極の下方
に形成され上記第２のシリコン層に引っ張り歪を与える
第３のシリコン層をさらに備え、 上記第２のシリコン層において、第２のシリコン層と第
３のシリコン層との境界に形成されるポテンシャルのく
ぼみにより、ホールが閉じこめられていることを特徴と
する半導体装置。 - 【請求項１４】 請求項１３記載の半導体装置におい
て、 上記第３のシリコン層における上記第２のシリコン層の
近傍に形成され高濃度のｐ型不純物を含む高濃度ドープ
層をさらに備えていることを特徴とする半導体装置。 - 【請求項１５】 請求項９〜１２のうちいずれか１つに
記載の半導体装置において、 上記第２のシリコン層の直上かつ上記ゲート電極の下方
に形成され上記第２のシリコン層に引っ張り歪を与える
第３のシリコン層をさらに備え、 上記第２のシリコン層において、第１のシリコン層と第
２のシリコン層との間、及び第２のシリコン層と第３の
シリコン層との間にそれぞれ形成される２つのヘテロ障
壁により、ホールが閉じこめられていることを特徴とす
る半導体装置。 - 【請求項１６】 請求項１〜１５のうちいずれか１つに
記載の半導体装置において、 上記ゲート電極の直下に形成されたゲート絶縁膜をさら
に備えていることを特徴とする半導体装置。 - 【請求項１７】 請求項１記載の半導体装置において、 上記電界効果トランジスタは、上記第２のシリコン層が
ｎチャネルであるｎチャネル型電界効果トランジスタで
あり、 上記基板に設けられた第４のシリコン層と、 上記第４のシリコン層の上に形成され、上記第４のシリ
コン層による引っ張り歪を受けたＳｉ 1-x-y Ｇｅ x Ｃ y
（ただし、０＜ｘ＜８．２ｙである）からなる第５のシ
リコン層と、 上記第５のシリコン層の上に形成されたゲート電極とを
有し、 上記第５のシリコン層がｐチャネル領域として機能する
ｐチャネル型電界効果トランジスタをさらに備え、 相補型デバイスとして機能することを特徴とする半導体
装置。 - 【請求項１８】 請求項１７記載の半導体装置におい
て、 上記ｎチャネル型電界効果トランジスタの第２のシリコ
ン層と、上記ｐチャネル型電界効果トランジスタの第５
のシリコン層とにおける炭素の組成比は互いに等しいこ
とを特徴とする半導体装置。 - 【請求項１９】 請求項１７又は１８記載の半導体装置
において、 上記ゲート電極の直下に形成されたゲート絶縁膜をさら
に備えていることを特徴とする半導体装置。 - 【請求項２０】 請求項１７〜１９のうちいずれか１つ
に記載の半導体装置において、 上記第２及び第５のシリコン層におけるゲルマニウムの
組成比は互いに等しいことを特徴とする半導体装置。
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|---|---|---|---|
| JP33360198A JP3443343B2 (ja) | 1997-12-03 | 1998-11-25 | 半導体装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-332726 | 1997-12-03 | ||
| JP33272697 | 1997-12-03 | ||
| JP33360198A JP3443343B2 (ja) | 1997-12-03 | 1998-11-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11233771A JPH11233771A (ja) | 1999-08-27 |
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Family
ID=18258187
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33360198A Expired - Fee Related JP3443343B2 (ja) | 1997-12-03 | 1998-11-25 | 半導体装置 |
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| Country | Link |
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| EP (1) | EP0921575A3 (ja) |
| JP (1) | JP3443343B2 (ja) |
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| TW (1) | TW408474B (ja) |
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