JP3457614B2 - 電界効果デバイス用高速複合ｐチャネルＳｉ／ＳｉＧｅヘテロ構造 - Google Patents

電界効果デバイス用高速複合ｐチャネルＳｉ／ＳｉＧｅヘテロ構造

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、シリコン／シリコ
ン・ゲルマニウム・ベースの材料系に関し、詳細には、
高速低雑音のマイクロ波、準ミリ波およびミリメートル
波用途に応用可能な新規のエピタキシャル電界効果トラ
ンジスタ構造に関する。このエピタキシャル電界効果ト
ランジスタ構造は、変調ドープ・ヘテロ構造（modulati
on-doped heterostructure）を形成するシリコン層、ゲ
ルマニウム層およびシリコン・ゲルマニウム層を組み込
んだ好ましい高性能のひずみｐチャネルを含む。
【０００２】
【従来の技術】高速低雑音デバイス応用の分野では、キ
ャリヤ（電子、正孔）伝導が無ドープのチャネル層で起
こり、そのため、不純物散乱によるキャリヤ移動度の制
限がなく、高いキャリヤ移動度が得られる、高電子移動
度トランジスタ（ＨＥＭＴ：high electron mobility t
ransistor）または変調ドープ電界効果トランジスタ
（ＭＯＤＦＥＴ：modulation-doped field effect tran
sisitor）の設計／製作に関心が集まっている。一般
に、これらの高速電子デバイスは、マイクロ波および無
線周波帯で動作する低雑音増幅器、電力増幅器、人工衛
星の受信器および送信器としてしばしば使用され、通常
は、高速だが高価なＩＩＩ−Ｖ族（例えばＧａＡｓ）材
料系および技術が選択されている。複雑で高価なＩＩＩ
−Ｖ族材料技術が、半導体産業においてあまり望ましく
ないのに対して、より安価で、現在のＳｉ技術との間に
十分な互換性を有するＳｉＧｅ材料系は望ましく、既存
のＳｉ−ＣＭＯＳデバイス技術との統合がはるかに容易
である。
【０００３】Ｓｉ技術と互換の材料系の一例が、１９９
１年５月２８日にＰ．Ｍ．ソロモン（Solomon）に発行
され、本明細書の譲受人に譲渡された「Germanium Chan
nel Silicon MOSFET」という名称の米国特許第５０１９
８８２号に記載されている。米国特許第５０１９８８２
号では、高キャリヤ移動度のチャネルが、シリコン基板
上に成長させたシリコン／ゲルマニウム合金層を含む。
この合金層は十分に薄く、仮像転位のない適当な成長が
得られる。この合金層の上にシリコン層を形成し、これ
を部分的に酸化して、誘電層を形成する。この二酸化シ
リコン層の上にゲート領域を形成する。
【０００４】Ｓｉ技術と互換の高性能ＳｉＧｅデバイス
構造の第２の例が、１９９６年７月９日にＫ．Ｅ．イス
マイル（Ismail）に発行され、本明細書の譲受人に譲渡
された「Complementary Metal-Oxide Semiconductor Tr
ansistor Logic Using Strained Si/SiGe Heterostruct
ure Layers」という名称の米国特許第５５３４７１３号
に記載されている。米国特許第５５３４７１３号には、
Ｓｉ／ＳｉＧｅひずみヘテロ構造設計上に製作した、圧
縮ひずみが加わり正孔移動度が強化された埋込みＳｉＧ
ｅチャネルをｐチャネル・デバイスに、引張ひずみが加
わり電子移動度が強化された埋込みＳｉチャネルをｎチ
ャネル・デバイスに利用したシリコンＣＭＯＳトランジ
スタ構造が記載されている。第５５３４７１３号にはさ
らに、ｐチャネル電界効果トランジスタのｐチャネルと
して機能する提案の圧縮ひずみＳｉＧｅ層は、ゲルマニ
ウムの割合が５０〜１００％であり、好ましくは８０％
であると記載されている。これまで、このチャネル設計
および組成を利用したＩＢＭ社のＳｉＧｅ ｐチャネル
ＭＯＤＦＥＴプロトタイプで得られた正孔移動度は、室
温で最大１０００ｃｍ2／Ｖｓに過ぎない。
【０００５】
【発明が解決しようとする課題】したがって、１０００
ｃｍ2／Ｖｓを上回る高い正孔移動度を得る目的で、Ｇ
ｅ層（厚さ１５〜２０Å）とＧｅ７０〜８０％のＳｉＧ
ｅ層（厚さ７０〜１００Å）とから成る複合または２層
構造を有するｐチャネル設計を、ＳｉＧｅ材料系でより
高い正孔移動度を生み出す最適なｐチャネル構造として
提示する。
【０００６】本発明の一目的は、ＳｉＧｅ層および実質
的に純粋なＧｅ層を含む複合または２層構造上に製作さ
れたｐ型変調ドープ電界効果トランジスタ（ＭＯＤＦＥ
Ｔ）を提供することにある。
【０００７】本発明の一目的は、深さに対応した固有の
組成プロファイルを有するチャネルを有するｐチャネル
電界効果トランジスタの形成を可能にする積層構造を提
供することにある。
【０００８】本発明の他の目的は、活性チャネルが、Ｓ
ｉＧｅ層と薄いＧｅ層とから成る複合または２層構造で
あるｐチャネル・デバイスを提供することにある。
【０００９】本発明の他の目的は、複合チャネル構造
が、単一のＳｉＧｅ層を有するチャネルに比べてキャリ
ヤ移動度が高く、正孔キャリヤに対する障壁が高く、ま
たは閉込めチャネルが深いという利点を有する高い圧縮
ひずみを利用するｐチャネル・デバイスを提供すること
にある。
【００１０】本発明の他の目的は、圧縮ひずみの加わっ
たＳｉＧｅ層とＧｅ層から成り、ｐチャネル・デバイス
のキャリヤ移動度を高める埋込み複合チャネルを提供す
ることにある。
【００１１】本発明の他の目的は、スペーサ層が、Ｓｉ
Ｇｅ層と薄いＳｉ層から成る複合または２層設計である
ｐチャネル・デバイスを提供することにある。
【００１２】本発明の他の目的は、Ｇｅ組成が次第に増
大するＳｉＧｅバッファ構造中に１つまたは複数のオー
バシュート層を追加することによって、所望の緩和Ｓｉ
Ｇｅ層を十分に緩和させることができる積層構造および
製造プロセスを提供することにある。
【００１３】本発明の他の目的は、バルクＳｉ ｐチャ
ネルＭＯＳＦＥＴ、単一チャネルＳｉＧｅ ｐチャネル
ＭＯＤＦＥＴなどの従来技術に比べて高い正孔移動度を
有するｐチャネルＭＯＤＦＥＴを提供することにある。
【００１４】本発明の他の目的は、キャリヤ移動度が高
いために、バルクＳｉ ｐチャネルＭＯＳＦＥＴまたは
単一チャネルＳｉＧｅ ｐチャネルＭＯＤＦＥＴに比べ
て高周波動作が強化されたｐチャネルＭＯＤＦＥＴを提
供することにある。
【００１５】
【課題を解決するための手段】本発明に基づき、ＳｉＧ
ｅ層と実質的に純粋なＧｅ層から成る複合または２層構
造をｐチャネル領域に利用した、ｐ型電界効果トランジ
スタ用のシリコン／シリコン・ゲルマニウム・ベースの
エピタキシャル構造を記載する。この構造は、半導体基
板、基板上にエピタキシャル形成された、Ｇｅ分率ｘが
０．３５〜０．５の緩和Ｓｉ1-xＧｅxの第１の層、第１
の層の上にエピタキシャル形成された、ｐ型ドープＳｉ
1-xＧｅxの第２の層、第２の層の上にエピタキシャル形
成され、これによって引張ひずみが加わり、第１の緩和
Ｓｉ1-xＧｅx層の上面に対して同等である、無ドープの
Ｓｉの第３の層、第３の層の上にエピタキシャル形成さ
れた無ドープのＳｉ1-xＧｅxの第４の層、第４の層の上
にエピタキシャル形成され、これによって圧縮ひずみが
加わり、第１の緩和Ｓｉ1-wＧｅw層の上面に対して同等
である、無ドープのＧｅの第５の層、第５の層の上にエ
ピタキシャル形成され、Ｇｅ分率ｗが０．５〜１．０
０、ｗ−ｘ＞０．２であり、これによって圧縮ひずみが
加えられた無ドープのＳｉ1-wＧｅwの第６の層、ならび
に第６の層の上にエピタキシャル形成された無ドープの
Ｓｉ1-xＧｅxの第７の層を含む。ショットキー障壁を形
成する単独の金属層、または誘電体／金属層を、第７の
層の上に形成し、パターニングして、ｐチャネル電界効
果トランジスタのゲートを形成することができる。一
方、ドレインおよびソース領域は、ゲートの両側の積層
構造中にｐ型領域を形成することによって形成すること
ができる。この積層構造設計は、変調ドープ・ヘテロ構
造を形成し、供給層またはｐ型ドープＳｉ1-xＧｅxの第
２の層が第５および第６の層から成る活性複合チャネル
の下に位置する。さらに、この積層デバイス構造では、
活性チャネルを供給層から分離するスペーサ層が、無ド
ープのＳｉの第３の層および無ドープのＳｉ1-xＧｅxの
第４の層を含む２重層を使用する。
【００１６】本発明はさらに、チャネルの正孔移動度が
向上したｐチャネル電界効果トランジスタおよびその形
成方法を提供する。このトランジスタは、半導体基板、
基板上にエピタキシャル形成された、Ｇｅ分率ｘが０．
３５〜０．５の緩和Ｓｉ1-xＧｅxの第１の層、第１の層
の上にエピタキシャル形成されたｐ型ドープのＳｉ1-x
Ｇｅxの第２の層、第２の層の上にエピタキシャル形成
された無ドープのＳｉ1-xＧｅxの第３の層、第３の層の
上にエピタキシャル形成され、これによって緩和Ｓｉ1-
xＧｅxの第１の層の上面に対して同等となった無ドープ
のＧｅの第４の層、第４の層の上にエピタキシャル形成
され、Ｇｅ分率ｗが０．５〜１．００で、圧縮ひずみが
加わった無ドープのＳｉ1-wＧｅwの第５の層、ならびに
第５の層の上にエピタキシャル形成された無ドープのＳ
ｉ1-xＧｅxの第６の層を含む。この積層構造設計は、変
調ドープ・ヘテロ構造を記述し、供給層またはｐ型ドー
プＳｉ1-xＧｅxの第２の層が、ＳｉまたはＳｉ1-xＧｅx
の第３の単一スペーサ層設計によって、第４および第５
の層の活性複合チャネルから分離される。
【００１７】本発明はさらに、チャネルの正孔移動度が
向上したｐチャネル電界効果トランジスタおよびその形
成方法を提供する。このトランジスタは、半導体基板、
基板上にエピタキシャル形成された、Ｇｅ分率ｘが０．
３５〜０．５の緩和Ｓｉ1-xＧｅxの第１の層、第１の層
の上にエピタキシャル形成され、これによって緩和Ｓｉ
1-xＧｅxの第１の層の上面に対して同等となった無ドー
プのＧｅの第２の層、第２の層の上にエピタキシャル形
成され、Ｇｅ分率ｗが０．５〜１．００で、圧縮ひずみ
が加わった無ドープのＳｉ1-wＧｅwの第３の層、第３の
層の上にエピタキシャル形成された無ドープのＳｉ1-x
Ｇｅxの第４の層、ならびに第４の層の上にエピタキシ
ャル形成されたｐ型ドープのＳｉ1-xＧｅxの第５の層を
含む。この積層構造設計は、変調ドープ・ヘテロ構造を
記述し、供給層またはｐ型ドープＳｉ1-xＧｅxの第５の
層が、第２および第３の層を含む活性複合チャネルの上
に位置する。同様に、供給層またはｐ型ドープのＳｉ1-
xＧｅxの第５の層をさらに、第３の層と第４の層の間、
または第４の層と第５の層の間にＳｉスペーサ層を追加
して、第２および第３の層から成る活性複合チャネルの
上に、これと分離して配置することができる。
【００１８】本発明はさらに、緩和（９０％超）Ｓｉ
1-xＧｅxバッファ層の方法および構造を提供する。この
バッファ層は、半導体基板、層のＧｅ含量を、基板から
始めて段階的に（または直線的に）増大させることによ
って段階的に（または直線的に）エピタキシャル形成さ
れた、ｘが０．１〜０．９の部分緩和（５０％未満）Ｓ
ｉ1-xＧｅxの第１の層、第１の層の上にエピタキシャル
形成され、第２の層を、ｘより大きな組成に対応した格
子間隔を有する組成に過緩和する働きをする、ｙ＝ｘ＋
ｚで、ｚが０．０１〜０．１のＳｉ1-yＧｅyの第２の
層、ならびに第２の層の上にエピタキシャル形成され、
これによってオリジナルの部分緩和Ｓｉ1-xＧｅxの第１
の層に比べてさらに緩和されたＳｉ1-xＧｅxの第３の層
を含む。この第２のＳｉ1-yＧｅyオーバシュート層に起
因する追加の緩和の程度は、この第２の層の厚さによっ
て決まり、第２の層の厚さは、最初の部分緩和Ｓｉ1-x
Ｇｅxの第１の層に対するこの層の限界厚さによって限
定される。
【００１９】本発明はさらに、デバイスの伝導チャネル
が、ＳｉＧｅ層および実質的に純粋なＧｅ層を含む複合
または２層構造から成る、先に述べた積層構造の１つの
上に製作することができるｐ型電界効果トランジスタを
提供する。電界効果トランジスタは、上部障壁層、伝導
２層チャネル、無ドープのスペーサ領域およびｐ型ドー
ピング領域を選択的に除去することによって作り出され
た領域によって分離され、分離された活性デバイス領域
内にのみ２次元チャネルが形成される。伝導ストライプ
から成るゲート電極を、ウェーハ表面の活性デバイス領
域の上に直接に形成することができ、ソースおよびドレ
イン電極は、ゲート電極の両側の活性デバイス領域に２
層チャネルに対するオーム接点を作成することによって
形成することができる。
【００２０】本発明の以上およびその他の特徴、目的お
よび利点は、本発明の以下の詳細な説明を添付図面を参
照して読むことによって明白となろう。
【００２１】
【発明の実施の形態】図面を参照する。図１に、本発明
の実施形態を示す、複合ｐチャネル変調ドープＳｉＧｅ
ヘテロ構造の積層構造１０の断面図を示す。層１２ない
し１８は、Ｓｉ、ＳｉＧｅ、Ｇｅ、ＳｉＣ、ＧａＡｓ、
ＳＯＳ、ＳＯＩ、ボンド・アンド・エッチバック・シリ
コン・オン・インシュレータ（ＢＥＳＯＩ）などの単結
晶半導体基板１１の上に、超高真空化学蒸着（ＵＨＶ−
ＣＶＤ：ultra high vacuum chemical vapor depositio
n）、分子線エピタキシ（ＭＢＥ）、高速熱化学蒸着
（ＲＴＣＶＤ：rapid thermal chemical vapor deposit
ion）などのエピタキシャル成長手法を使用してエピタ
キシャル成長させたものである。シリコン基板上にＳｉ
およびＳｉ1-xＧｅxエピタキシャル膜を成長させるＵＨ
Ｖ−ＣＶＤ方法については、参照によって本明細書に組
み込まれる、Ｂ．Ｓ．マイヤーソン（Meyerson）の１９
９４年３月２９日発行の「Method and Apparatus for L
ow Temperture, Low Pressure Chemical Vapor Deposit
ion of Epitaxial Silicon Layers」という名称の米国
特許第５２９８４５２号を参照されたい。
【００２２】好ましい積層構造２０を図２に示す。図２
は、図１に示した積層構造１０の下部を示したものであ
る。図２は、好ましいシリコン基板３１の上に成長させ
た層１２Ａ、１２Ｂ、１２Ｃ、および１３ないし１８を
含む、製作積層構造２０の断面の透過電子顕微鏡（ＴＥ
Ｍ）写真である。２次イオン質量分析法（ＳＩＭＳ）で
測定した、図２のＳｉＧｅ積層構造２０の対応するＧｅ
組成プロファイルを図３に示す。図３の縦軸は原子パー
セントで表したＧｅ濃度を表し、横軸はミクロンで表し
たおおよその深さを表す。図３の曲線部分２１'ないし
２７'、１２Ｂ'および１２Ｃ'は、図２に示した層２１
ないし２７、１２Ｂおよび１２ＣのＧｅ濃度に対応す
る。
【００２３】図４は、図３の上部のみの拡大図であり、
デバイス領域のみが示されている。図４の右側の縦軸は
原子パーセントで表したＧｅ濃度を表し、横軸はオング
ストロームで表したおおよその深さを表す。曲線３７
は、おおよその深さに対するＧｅ濃度を示す。図４の左
側の縦軸は原子／ｃｃで表したホウ素濃度を表し、曲線
３９はおおよその深さに対するホウ素濃度を示す。
【００２４】図１および２で層１２Ａと記した、基板１
１、３１の上面に形成された緩和Ｓｉ1-xＧｅx層の第１
のエピタキシャル層は、Ｇｅ組成が段階的に変化した層
２１ないし２７を含む積層構造から成る。層２１ないし
２７は、バッファ層２１ないし２７のひずみ、または新
たな転位を生成する機構である図２に示した修正フラン
ク・リード源３３を介してその下の基板１１、３１のひ
ずみが軽減された図３に示す好ましいプロファイルを有
する。フランク・リード源については、参照により本明
細書に組み込まれる１９９７年８月１９日発行のＦ．
Ｋ．レゴス（Legoues）およびＢ．Ｓ．マイヤーソン（M
eyerson）の米国特許第５６５９１８７号に記載されて
いる。
【００２５】バッファ層１２は、層１２Ａ、１２Ｂおよ
び１２Ｃを含み、最初は無ドープの緩和層で、層１２と
１３の界面１９で約３０％〜約５０％、好ましくは約３
５％のＧｅ組成を有する。
【００２６】層１２の実際の設計では、まずＳｉ基板１
１、３１の上に、Ｇｅ組成を次第に変化させたＳｉ1-x
Ｇｅx層１２Ａを形成し、続いて層１２Ａの上に、ｙ＝
ｘ＋ｚ、ｚが０．０１〜０．１、好ましくは０．０５の
Ｓｉ1-yＧｅyのオーバシュート層１２Ｂを形成し、最後
に層１２Ｂの上に、より緩和されたＳｉ1-xＧｅx'の層
１２Ｃを形成する。基本的にオーバシュート層１２Ｂ
は、最上位のＳｉ1-xＧｅx'表面層１２Ｃの界面１９で
高い緩和度、すなわち＞９０％の緩和度を保証する働き
をする。十分に緩和されたＳｉ0.65Ｇｅ0.35層１２Ｃを
達成する好ましいケースでは、図３の曲線部分２１'〜
２７'に対し、曲線部分１２Ｂ'で示されるＳｉ0.60Ｇｅ
0.40のオーバシュート層１２Ｂを使用することが望まし
い。緩和Ｓｉ 1-xＧｅx'層１２Ｃでは、平面内（in-plan
e）格子定数ａSiGe（ｘ）が式（１）によって与えられ
る。 ａSiGe（ｘ）＝ａSi＋（ａGe−ａSi）ｘ （１） 上式で、ｘはＧｅの含有量、１−ｘはＳｉの含有量であ
り、ａSiおよびａGeはそれぞれ、ＳｉおよびＧｅの格子
定数に対応する。したがって、最上位のＳｉ0.65Ｇｅ
0.35表面層が＞９０％緩和される好ましいケースでは、
層１２Ｃが４．９５６Åを超える格子定数を有する。構
造的に層１２は、緩和層１２Ｃの上面または界面１９と
その下のＳｉ基板１１、３１の間の格子不整合に起因す
るひずみを緩和する働きをする。Ｇｅの格子間隔が単結
晶Ｓｉのそれの１．０４倍であるため、双方の間には
４．２％の格子不整合が存在する。バッファ層１２の厚
さは、０．２〜５μｍとすることができる。好ましい厚
さは約２．５μｍである。Ｇｅ組成プロファイルは、段
階的に（直線的に連続変化させるよりも好ましい）ｘ＝
０からｘ＝０．１０〜１．０まで、好ましくは図２の層
２１ないし２７および図３の曲線部分２１'ないし２７'
に示すように、層ごとに段階的に０．０５Ｇｅずつ増大
させてｘ＝０．３５まで増大させる。
【００２７】十分に緩和されたＳｉ0.65Ｇｅ0.35バッフ
ァを達成する層１２の能力を評価するため、高解像度Ｘ
線回折（ＸＲＤ）を使用して、図２の製作サンプル構造
の特性を評価した。（００４）反射の観測スペクトル
を、図５のＸ線ロッキング・カーブ６２に示す。解析に
よれば、ＳｉＧｅバッファ層１２Ｃの上部、界面１９で
の格子定数は、下のＳｉ基板３１に対して約９５％のひ
ずみ緩和を有するＧｅ組成値ｘ＝０．３５に対応してい
る。図５の縦軸は任意の単位の強度を表し、横軸はブラ
ッグ角を表す。曲線６２の曲線部分６３は、複合正孔チ
ャネル１６および１７の測定回折スペクトルを示す。曲
線６２の曲線部分６４は、組成を段階的に変化させた層
１２の測定回折スペクトルを示す。曲線６２の曲線部分
６５は、オーバシュート層１２Ｂの測定回折スペクトル
を示す。曲線６２の曲線部分６６は、基板１１の測定回
折スペクトルを示す。
【００２８】シリコン膜および含シリコン膜、すなわち
Ｓｉ：Ｂ、Ｓｉ：Ｐ、ＳｉＧｅ、ＳｉＧｅ：Ｂ、ＳｉＧ
ｅ：Ｐ、ＳｉＧｅＣ、ＳｉＧｅＣ：Ｂ、ＳｉＧｅＣ：Ｐ
を成長させる好ましい方法は、先に述べたマイヤーソン
の米国特許第５２９８４５２号に記載のＵＨＶ−ＣＶＤ
プロセスである。上記シリコン膜および含シリコン膜の
成長に適当なＵＨＶ−ＣＶＤ反応装置は、ドイツのレイ
ボルド−ヘラエス社（Leybold-Heraeus Co.）、スウェ
ーデンのエピグレス（Epigress）社、および米ニューヨ
ーク州ロンコンコーマ（Ronkonkoma）のＣＶＤイクイッ
プメント社（CVD Equipment Corp.）から入手すること
ができる。
【００２９】複合ｐチャネル変調ドープＳｉＧｅヘテロ
構造の積層構造１０では、まず、活性チャネルの下のド
ナー層または供給層として機能するｐ型ドープの緩和Ｓ
ｉＧｅ層１３を、図１に示すように層１２Ｃの上に形成
する。層１３の厚さは１〜２０ｎｍ、好ましくは４〜５
ｎｍであり、電気的に活性なドナーのドーズ量は、１〜
３×１０12ｃｍ-2でなければならない。層１３のｐ型ド
ーパントは、層１３のエピタキシャル成長中にさまざま
な流量のＢ2Ｈ6でドープすることによって、ＳｉＧｅ層
１３に組み込む。ＳｉＧｅ層１３に対する好ましいホウ
素ドーパント・プロファイルの一例を、ドーズ量を１．
５×１０12ホウ素／ｃｍ2とした図４に示す。ｐ型ドー
プ層１３の上に、無ドープのひずみＳｉ層１４をスペー
サ層としてエピタキシャル成長させる。層１４は、層１
３のドーパントを、その上に形成する活性チャネル層１
６および１７から分離する働きをする。層１４の厚さ
は、緩和層１２の界面１９での格子間隔に対するシリコ
ン層の限界厚さよりも薄くなければならない。層１２の
界面１９が緩和Ｓｉ0.65Ｇｅ0.35層である場合の層１３
の好ましい厚さは、１〜２ｎｍである。
【００３０】次に、無ドープの薄い緩和ＳｉＧｅ層１５
を層１４の上にエピタキシャル成長させる。層１４と同
様に層１５は、層１６および１７の正孔移動度を高く維
持するために、層１６および１７を含む上の複合チャネ
ル３３から層１３のドーパントをさらに分離するスペー
サ層の働きをする。層１５の厚さは０〜１０ｎｍ、好ま
しくは４〜５ｎｍである。ｐチャネル電界効果トランジ
スタの複合ｐチャネル３３の第１の部分として機能する
圧縮ひずみＧｅ層１６を層１５の上にエピタキシャル成
長させる。シリコン基板上にエピタキシャルＧｅ膜を成
長させるＵＨＶ−ＣＶＤ法の詳細な説明については、参
照によって本明細書に組み込まれる１９９３年１１月９
日発行の「Heteroepitaxial Growth of Germanium on S
ilicon by UHB/CVD」という名称のＳ．アクバル（Akba
r）、Ｊ．Ｏ．チュー（Chu）、およびＢ．カニングハム
（Cunningham）の米国特許第５２５９９１８号を参照さ
れたい。層１６が、複合ｐチャネル３３の有効な構成要
素であるためには、このエピタキシャルＧｅ層が、積層
欠陥、層１６と層１７の界面での粗さの問題などの構造
欠陥がないデバイス品質の層でなければならない。例え
ば、層１２Ｃが界面１９で緩和Ｓｉ0.65Ｇｅ0.35層であ
る好ましいケースでは、Ｇｅ層１６の厚さが０〜２５オ
ングストローム、好ましくは図６に示す２０オングスト
ロームである。Ｇｅ層１６の厚さを２０オングストロー
ムに維持するためには、層１２の界面１９での格子間隔
が、９０％緩和Ｓｉ0.65Ｇｅ0.35バッファの格子間隔と
等しいか、または少なくてもこれと同等であることが重
要であることに留意されたい。これとは異なり、界面１
９のところで緩和度またはＧｅ含量がこれよりも低く、
格子間隔が短いバッファ層１２の上に成長させた場合に
は、図７に示すようにＧｅ層１６に積層欠陥が生じる。
【００３１】図６に、１０4〜１０6欠陥／ｃｍ2の積層
欠陥を有するＧｅ層１６を示す。Ｇｅ層１６で生じた積
層欠陥は、上方に拡大し、Ｓｉ1-wＧｅw層１７に達する
可能性がある。Ｓｉ1-wＧｅw層１７の積層欠陥もまた１
０4〜１０6欠陥／ｃｍ2でなければならない。図６に、
層１７の上面、界面４２での平滑さを示す。積層欠陥
は、層１２が界面１９で９０％緩和されていることによ
って１０6欠陥／ｃｍ2未満に低減されている。層緩和の
パーセントは、先に述べたＸ線回折（ＸＲＤ）などで格
子定数を測定することによって求めることができる。
【００３２】図７に、図６に類似の層１２ないし１８を
示す。しかし、図７の層１２、特に界面１９では、格子
定数が９０％未満の緩和に対応し、電子デバイスでは望
ましくない１０6欠陥／ｃｍ2を超える、一般に１０6〜
１０8欠陥／ｃｍ2の積層欠陥が生じている。
【００３３】層１６の上には、ｐチャネル電界効果トラ
ンジスタの複合チャネル３３の第２の部分として機能す
る圧縮ひずみＳｉＧｅ層１７をエピタキシャル成長させ
る。ＳｉＧｅ層１７のＧｅ組成は、厚さ４０〜１００オ
ングストロームに対して５０％〜１００％、好ましくは
８０％である。あるいは、ＳｉＧｅ層１７のゲルマニウ
ム含量を、例えば、Ｇｅ層１６に近い、層の下部の０．
９５Ｇｅから、ＳｉＧｅ層１７の上部の約０．５０Ｇｅ
まで次第に低下させるなど、次第に低下させてもよい。
【００３４】層１７の上に、ｐチャネル３３を表面から
分離し、正孔キャリヤを層１６および１７に閉じ込める
働きをするＳｉＧｅキャップ層１８を成長させる。好ま
しいＧｅ組成は、１２Ｃ層の界面１９での組成と同じで
ある。層１７の厚さは２〜２０ｎｍ、好ましくは１０〜
１５ｎｍである。層１３、１５および１８のシリコン／
ゲルマニウム組成を同じにして、格子間隔が同じになる
ようにすることができる。層１２Ｃが界面１９で緩和Ｓ
ｉ0.65Ｇｅ0.35バッファ層と同等の格子間隔を有する場
合、そのＧｅ含量は２０〜５０％、好ましくは３５％で
ある。
【００３５】チャネル内への正孔の閉込めおよびその高
い移動度は、層１２の界面１９の緩和バッファ層よりも
Ｇｅ含量が高い２つの層を有する複合チャネル構造で
の、純粋なＧｅの格子定数がＳｉよりも４．２％大きい
ことに起因した高い圧縮ひずみが原因である。層１２の
緩和ＳｉＧｅバッファ層の上に形成されたＳｉＧｅまた
はＧｅチャネル層に圧縮ひずみを生じさせ、これを高め
ることが構造的に可能なことによって、ｐチャネル層１
６および１７の伝導および価電子帯をかなり変化させる
ことができる。さらに、ｐチャネル変調ドープ・ヘテロ
構造の設計に重要なパラメータは、式（２）によって与
えられる、層１２の緩和Ｓｉ1-x'Ｇｅx'エピ層に対する
Ｓｉ1-xＧｅxまたはＧｅ圧縮ひずみチャネル層の価電子
帯オフセット（ΔＥv）である。 ΔＥv＝（０．７４−０．５３ｘ'）ｘ （ｅＶ） （２） 上式で、ｘ'は、層１２の緩和ＳｉＧｅエピ層のＧｅ含
量、ｘは、正孔チャネルのＧｅ含量である。この式は、
参照によって本明細書に組み込まれるＲ．ピープル（Pe
ople）およびＪ．Ｃ．ビーン（Bean）の報文「Band ali
gnments of coherently strained GexSi1-x/Si heteros
tructures on <001> GeySi1-y substrates」Appl.Phys.
Lett.48(8)，pp538-540，1986年2月24日に報告されてい
る。詳細には、層１７が、緩和Ｓｉ0.65Ｇｅ0.35層１２
の上に形成されたＳｉ0.2Ｇｅ0.8チャネルであるとき、
その価電子帯の不連続（ΔＥv）は４４３ｍｅＶであ
り、純粋なＧｅのチャネル層１６の場合には、５５４ｍ
ｅＶというさらに大きな価電子帯オフセットが正孔また
は価電子帯に生じ、正孔の閉込めに対してより深い量子
井戸、またはより有効な障壁が本質的に生み出される。
ＳｉＧｅまたはＧｅ層の圧縮ひずみがさらに、価電子帯
を重い正孔帯と軽い正孔帯に分割する働きをすることも
重要である。これにより、より軽い正孔質量を有する上
位価電子帯でのひずみチャネルに沿った正孔移送によっ
て正孔移動度は向上し、後に述べるとおり、Ｍ．ロダー
（Rodder）他の報文「A 1.2V, 0.1μｍ Gate Length CM
OS Technology:Design and Process Issues」，ＩＥＤ
Ｍ ９８−６２３に報告されているように一般に約７５
ｃｍ2／ＶｓであるＳｉ ｐチャネル電界効果トランジ
スタ中での正孔移動度よりもかなり高くなる。その結
果、層１７が厚さ７〜８ｎｍのＳｉ0.2Ｇｅ0.8チャネ
ル、層１６が厚さ１．５〜２．０ｎｍのＧｅチャネルで
ある場合の複合チャネル構造の占有正孔帯における測定
正孔移動度は、３００Ｋで９００〜１４００ｃｍ2／Ｖ
ｓ、２０Ｋで５０００〜１００００ｃｍ2／Ｖｓとな
る。
【００３６】さらに、図８の曲線７１に、適切に緩和さ
れたＳｉ0.65Ｇｅ0.35バッファ層１２の上に成長させた
Ｓｉ0.2Ｇｅ0.8／Ｇｅ複合ｐチャネル３３の温度に対す
る２次元正孔気体（２ＤＨＧ：two-dimensional hole g
as）の測定正孔移動度の振舞いを示す。比較として曲線
７２には、低Ｇｅ含量のＳｉ0.75Ｇｅ0.25バッファの上
に成長させた品質に劣る、または欠陥の多いＳｉ0.2Ｇ
ｅ0.8／Ｇｅ複合チャネル構造に関連した、劣等な移動
度の振舞いを示す。この図は、組成プロファイル、緩和
の程度および残存する積層欠陥および不整合転位などの
層１２の適当な設計に対して複合ｐチャネル３３が影響
を受けやすいことを示している。図８の縦軸は、ｃｍ2
／Ｖｓで表した正孔移動度μhを表し、横軸は、Ｋで表
した温度を表す。曲線７２に示した移動度の振舞いが劣
っているのは、複合ｐチャネル３３を、Ｓｉ0.65Ｇｅ
0.35層１２よりも緩和度の小さい、またはＧｅ含量の低
いエピタキシャル層の上に製作した場合にＳｉ0.2Ｇｅ
0.8／Ｇｅ複合ｐチャネル３３に生じる図７に示すよう
な積層欠陥の存在による。曲線７１に示すＳｉ0.2Ｇｅ
0.8／Ｇｅ複合ｐチャネル３３の測定移動度は、Ｓｉ
ｐチャネル電界効果トランジスタで見られるものよりも
６〜７倍高い。曲線７１に示した複合ｐチャネル３３の
測定移動度は、図６に示したものと同様の欠陥密度を示
し、一般に１０4〜１０6欠陥／ｃｍ2である。曲線７２
に示した複合ｐチャネル３３の測定移動度は、図７に示
したものと同様の欠陥密度を示し、一般に１０6〜１０8
欠陥／ｃｍ2である。３００Ｋにおける複合ｐチャネル
３３の移動度μhは、面キャリヤ密度１．４×１０12ｃ
ｍ-2で１３６０ｃｍ2／Ｖｓである。２０Ｋにおける複
合ｐチャネル３３の移動度μhは、面キャリヤ密度３．
１７×１０12ｃｍ-2で９８００ｃｍ2／Ｖｓである。
【００３７】図９に示す代替実施形態では、バッファ層
１２の上に層１６および１７を含むチャネル４３を、チ
ャネル４３の上にＳｉＧｅ層１５を、層１５の上にＳｉ
層１４を、Ｓｉ層１４の上にｐ型ドープＳｉ1-xＧｅx供
給層１３を形成する。ＳｉＧｅ層１３の上には、例えば
二酸化シリコンなどの誘電層８１を形成する。図９で
は、図１の装置に対応する機能に対して同じ参照符号を
使用した。
【００３８】図１では、ｐチャネル３３での正孔の閉込
めおよびキャリヤ移動度を大幅に低下させることなく、
いずれか一方のスペーサ層、例えばＳｉスペーサ層１４
またはＳｉＧｅスペーサ層１５を、複合ｐチャネル３３
積層構造１０から構造的に省くことができる。
【００３９】図９に示した変調ドープ・デバイス８０の
設計では、供給層１３のイオン化された正孔ドナーから
ｐチャネル４３の活性キャリヤをさらに分離することに
よって、低温（＜２０Ｋ）でのキャリヤ移送を最適化し
ようとする際、通常は、スペーサ層１５、１４のうちの
厚いほうのスペーサがより望ましく、重要である。それ
にもかかわらず、室温での移送では、Ｓｉスペーサ層１
４とＳｉＧｅスペーサ層１５のうちのいずれか一方のみ
が存在して、変調ドープ・デバイス８０の複合チャネル
４３を供給層１３から分離するとき、観察される効果は
あるとしても最小限でしかない。
【００４０】図９に示すように供給層１３が活性チャネ
ル４３の上に位置する変調ドープ・デバイス８０では、
複合ｐチャネル層が、薄いＧｅ層１６（界面１９での限
界厚さ約１０〜２０Åよりも薄い）とＳｉＧｅ層１７か
ら成る。まず、Ｇｅ層１６を１２Ｃ層の上に形成し、界
面１９を形成する。層１６および１７は、電界効果トラ
ンジスタのチャネル領域４３として機能する。次に、Ｓ
ｉＧｅスペーサ層１５とＳｉスペーサ層１４から成り、
上の供給層１３のドーパントを、層１６および１７から
成る下の活性チャネルから分離する働きをするスペーサ
層をチャネル層１７の上に成長させる。スペーサ層１４
の上に、活性チャネル層１６および１７の上のドナー層
または供給層として機能するｐ型ドープのＳｉＧｅ供給
層１３を形成する。層１６、１７、１５、１４および１
３のゲルマニウム組成および厚さは、ＳｉＧｅ供給層１
３がチャネル３３の下にある複合チャネル積層構造１０
を示す図１の同じ参照符号の層と同じか、または同等と
することができる。
【００４１】自己整合ｐ型ＳｉＧｅ ＭＯＤＦＥＴデバ
イスの平面図を図１０に示す。図１０の線１２−１２に
沿った断面を図１１に示す。自己整合ＭＯＤＦＥＴ設計
は、ショットキー・ゲート・デバイス構造に関連したア
クセス抵抗を最小化するのに好適で、このプロセスは通
常、ソース／ドレインのオーム金属被覆の前にゲート金
属被覆のパターニングおよび蒸着を必要とする。Ｔ形の
ゲートを、ソースおよびドレインのオーム接点を蒸着す
る際に、ゲートの張出しが、ソースおよびドレインのオ
ーム接点がショットキー・ゲートのフットプリントと短
絡するのを防ぐマスクの働きをするように製作する。こ
の基本プロセス体系は、参照により本明細書に組み込ま
れるＭ．アラファ（Arafa）、Ｋ．イスマイル（Ismai
l）、Ｊ．Ｏ．チュー（Chu）、Ｂ．Ｓ．マイヤーソン
（Meyerson）およびＩ．アデシーダ（Adesida）の報文
「A 70-GHz fT low operating bias self-aligned p-ty
pe SiGe MODEFT」，IEEE Elec.Dev.Lett.vol.17(12), 1
996年12月, pp.586-588に報告されている。図１１に示
すとおり、このデバイスは、図１に記載した積層構造か
ら成り、図１の層に対応する層に対しては同じ参照符号
を使用した。この積層構造設計は、変調ドープ・ヘテロ
構造を示し、供給層の働きをするｐ型ドープ層１３が、
スペーサ層の働きをする無ドープ層１４および１５によ
って、伝導チャネル領域の働きをする層１６および１７
から分離されている。図１１の電界効果トランジスタ１
００は、伝導複合チャネル領域が活性デバイス領域１０
５にだけ残るように層１３、１４、１５、１６、１７お
よび１８を選択的に除去することによって作り出された
分離領域１０４から成る。分離領域１０４は図１０に示
すように、活性チャネル領域１０５の周囲を完全に取り
囲んでいなければならない。次いで分離領域１０４を、
エッチング後の分離領域１０４内にＳｉＯxなどの絶縁
材料１０６を付着させることによって不活性化する。ゲ
ート構造は、下部が狭幅で上部が広幅のＴ形で、正孔に
対するショットキー障壁が高く、抵抗率が低く、基板と
の反応に対する温度障壁が高い特性を有することが好ま
しい。このような特性は、マルチレベル・ゲート・スタ
ックを利用することによって得ることができる。好まし
い実施形態では、ゲート１０７が、バイレイヤまたはト
リレイヤＰ（ＭＭＡ−ＰＭＡＡ）レジスト系を使用した
電子ビーム・リソグラフィによってパターニングされ、
Ｔｉ／Ｍｏ／Ｐｔ／Ａｕのリフトオフを使用して画定さ
れる。この場合、ゲート１０７は層１８の上に形成さ
れ、下から上に向かって、Ｔｉ層１０８、Ｍｏ層１０
９、Ｐｔ層１１０およびＡｕ層１１１から構成される。
このプロセスによって、ゲートのフットプリント１１２
の寸法を０．１μｍ未満とし、ソース−ゲート間および
ドレイン−ゲート間の寸法を０．１μｍ程度にまで小さ
くすることが可能である。ゲート１０７は、活性デバイ
ス領域を両側の２つの別個の領域に完全に分割する狭幅
のストライプを形成しなければならない。次いで、ソー
スおよびドレインの自己整合オーム接点１１３および１
１４を、活性デバイス領域１０５の上に金属を蒸着させ
ることによって形成する。このとき、ゲート１０７の張
出し部分１１５が、ソースおよびドレイン接点１１３お
よび１１４がゲート１０７と短絡するのを防ぐシャドー
・マスクの役目を果たすようにする。好ましい実施形態
では、厚さ２０〜３０ｎｍのＰｔの薄い層を活性デバイ
ス領域１０５の上に蒸着し、次いでＴ＝２００〜４００
℃でケイ化して、低抵抗のソースおよびドレイン接点１
１３および１１４を形成する。
【００４２】複合ｐチャネル積層構造上の絶縁ゲート電
界効果トランジスタの断面図を図１２に示す。このデバ
イスは、図１に記載の積層構造から成り、図１の層に対
応する層に対しては同じ参照符号を使用した。デバイス
はさらに、ＳｉＧｅ層１８の上に形成された絶縁層１２
０から成る。好ましい実施形態では、層１２０がＳｉＯ
xまたはＳｉxＮyから構成される。このデバイスはさら
に、図１０に記載の方法と同様の方法で構成された分離
領域１２１、ゲート１２２、ならびにソースおよびドレ
イン接点１２３および１２４から成る。好ましい実施形
態では、ゲート１２２が絶縁層１２０の上に形成され
る。絶縁側壁領域１２１のパターニングの後、ゲート１
２２をマスクとして、ソースおよびドレインの自己整合
オーム接点１２３および１２４を形成する。
【００４３】図１３に、図１０および図１１に記載の複
合ｐチャネル積層構造の上に製作した自己整合ＭＯＤＦ
ＥＴ完成品の一部の走査顕微鏡写真を示す。この特定の
デバイスのゲート・フットプリントは０．１２μｍ、ソ
ース−ゲート間の間隔は０．１５μｍである。
【００４４】図１４および１５に、異なる２段階のバイ
アス電圧における自己整合複合ｐチャネルＭＯＤＦＥＴ
の高周波特性のグラフを示す。このデバイスは、図１０
および１１に示した設計を利用したもので、ゲート・フ
ットプリント長は０．０９μｍ、ゲート幅は２５μｍで
あった。電気的結果は、最適バイアス条件下で周波数範
囲５〜４０ＧＨｚでとったマイクロ波ｓパラメータ・デ
ータから得た。開路パッド形状を測定し、次いで、総シ
ステム応答から実際のデバイス形状の応答を除くことに
よって、マイクロ波パッドの形状に由来する寄生要素の
影響は除去されている。
【００４５】図１４は、ドレイン−ソース間のバイアス
電圧Ｖds＝−０．６Ｖにおいて周波数ｆに対してプロッ
トした順電流利得｜ｈ21｜2（データ点１２６）、およ
び最大単方向利得（ＭＵＧ）（データ点１２７）を示
す。図１５は、ドレイン−ソース間のバイアス電圧Ｖds
＝−１．５Ｖにおいて周波数ｆに対してプロットした順
電流利得｜ｈ21｜2（データ点１２８）、および最大単
方向利得（ＭＵＧ）（データ点１２９）を示す。単位電
流利得遮断周波数ｆTは、−２０ｄＢ／１０進で｜ｈ21
｜2を周波数に対して、｜ｈ21｜2が単位になるまで外挿
することによって得られる。Ｖds＝−０．６Ｖでの｜ｈ
21｜2を表すデータ点１２６の周波数に対する外挿を、
図１４の実線で描かれた曲線１３０に示す。Ｖds＝−
１．５Ｖでの｜ｈ21｜2を表すデータ点１２８の周波数
に対する外挿を、図１５の実線で描かれた曲線１３１に
示す。同様に、最高発振周波数ｆmaxは、−２０ｄＢ／
１０進でＭＵＧの高周波値を、ＭＵＧが単位になるまで
外挿することによって得られる。Ｖds＝−０．６Ｖでの
ＭＵＧを表すデータ点１２７の周波数に対する外挿を、
図１４の曲線１２２に示す。Ｖds＝−１．５ＶでのＭＵ
Ｇを表すデータ点１２９の周波数に対する外挿を、図１
５の曲線１３３に示す。この外挿から、Ｖds＝−０．６
ＶでｆT＝４８ＧＨｚ、ｆmax＝１０８ＧＨｚ、Ｖds＝−
１．５ＶでｆT＝４６ＧＨｚ、ｆmax＝１１６ＧＨｚが得
られる。発明者らの知る限りにおいて、これらのｆmax
値は、ｐ型電界効果トランジスタでこれまでに得られた
最も高い値である。ｆmaxが、低バイアス電圧Ｖds＝−
０．６Ｖで１００ＧＨｚを超えることは特に印象的であ
る。これらのデプレッション・モード電界効果トランジ
スタ・デバイスの記録的な高周波性能およびそれらが得
られた低バイアス電圧は、高移動度複合チャネル積層構
造ならびに図１０および１１に記載の自己整合Ｔ形ゲー
ト・デバイス設計の直接的な結果である。
【００４６】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００４７】（１）ｐチャネル電界効果トランジスタを
形成する積層構造において、単結晶基板、前記基板上に
エピタキシャル形成された、Ｇｅ分率ｘが０．３５〜
０．５の緩和Ｓｉ1-xＧｅxの第１の層、前記第１の層の
上にエピタキシャル形成されたＳｉ1-xＧｅxの第２の
層、前記第２の層の上にエピタキシャル形成された無ド
ープのＳｉの第３の層、前記第３の層の上にエピタキシ
ャル形成された無ドープのＳｉ1-xＧｅxの第４の層、前
記第４の層の上にエピタキシャル形成され、これによっ
て圧縮ひずみが加わり、前記第１の層に対するこの層の
限界厚さよりも薄いＧｅの第５の層、前記第５の層の上
にエピタキシャル形成され、Ｇｅ分率ｗが０．５〜＜
１．０、ｗ−ｘ＞０．２であり、これによって圧縮ひず
みが加わったＳｉ1-wＧｅwの第６の層、および前記第６
の層の上にエピタキシャル形成されたＳｉ1-xＧｅxの第
７の層を含む積層構造。 （２）前記第１の層のひずみ軽減構造中に、ｙ＝ｘ＋ｚ
で、ｚが０．０１〜０．１のＧｅ分率ｙを有し、前記第
１の層に対するこの層の限界厚さよりも薄いＳｉ 1-yＧ
ｅyのオーバシュート層をさらに含む、上記（１）に記
載の積層構造。 （３）活性デバイス領域が、前記第５の層のエピタキシ
ャルＧｅチャネルと前記第６の層のエピタキシャルＳｉ
1-wＧｅwチャネルとから成り、単層チャネル・デバイス
と比べたときに、正孔をより良好に閉じ込めるより深い
量子井戸またはより高い障壁を生み出す、より高い圧縮
ひずみを有する埋込み複合チャネル構造である、上記
（１）に記載の積層構造。 （４）前記第５の層が、界面の粗さの問題が生じるＧｅ
膜の３次元成長が起こらず、Ｇｅ膜の２次元成長が起こ
る２７５〜３５０℃の温度範囲で形成される、上記
（１）に記載の積層構造。 （５）前記第６の層中のＧｅ含量ｗが、前記第５の層の
近くの相対的に高いＧｅ含量から、前記第６の層の上面
に向かって次第に低下する、上記（１）に記載の積層構
造。 （６）スペーサ領域が、ひずみＳｉの前記第３の層およ
び緩和Ｓｉ1-xＧｅxの前記第４の層を含む、上記（１）
に記載の積層構造。 （７）前記第３の層に引張ひずみが加わり、前記第３の
層が同等で、前記第１の層の前記第２の層との界面に対
するこの層の限界厚さよりも薄い、上記（１）に記載の
積層構造。 （８）前記第２の層が、前記第５および第６の層から成
るチャネル領域の下に形成され、Ｓｉの前記第３の層お
よびＳｉ1-xＧｅxの前記第４の層によって前記チャネル
領域から分離されたｐ形ドープＳｉ1-xＧｅx層であり、
前記第２の層の厚さが１〜２０ｎｍ、好ましくは４〜５
ｎｍであり、前記第２の層の電気的に活性なドナーのド
ーズ量が１〜３×１０12ｃｍ-2である、上記（１）に記
載の積層構造。 （９）ｐチャネル電界効果トランジスタを形成する積層
構造において、単結晶基板、前記基板上にエピタキシャ
ル形成された、Ｇｅ分率ｘが０．３５〜０．５の緩和Ｓ
ｉ1-xＧｅxの第１の層、前記第１の層の上にエピタキシ
ャル形成されたＳｉ1-xＧｅxの第２の層、前記第２の層
の上にエピタキシャル形成された無ドープのＳｉの第３
の層、前記第３の層の上にエピタキシャル形成され、こ
れによって圧縮ひずみが加わり、前記第１の層に対する
この層の限界厚さよりも薄いＧｅの第４の層、前記第４
の層の上にエピタキシャル形成され、Ｇｅ分率ｗが０．
５〜＜１．０、ｗ−ｘ＞０．２であり、これによって圧
縮ひずみが加わったＳｉ1-wＧｅwの第５の層、および前
記第５の層の上にエピタキシャル形成されたＳｉ1-xＧ
ｅxの第６の層を含む積層構造。 （１０）前記第１の層のひずみ軽減構造中に、ｙ＝ｘ＋
ｚで、ｚが０．０１〜０．１のＧｅ分率ｙを有し、前記
第１の層に対するこの層の限界厚さよりも薄いＳｉ1-y
Ｇｅyのオーバシュート層をさらに含む、上記（９）に
記載の積層構造。 （１１）活性デバイス領域が、前記第４の層のエピタキ
シャルＧｅチャネルと前記第５の層のエピタキシャルＳ
ｉ1-wＧｅwチャネルとから成り、単層チャネル・デバイ
スと比べたときに、正孔をより良好に閉じ込めるより深
い量子井戸またはより高い障壁を生み出す、より高い圧
縮ひずみを有する埋込み複合チャネル構造である、上記
（９）に記載の積層構造。 （１２）前記第４の層が、界面の粗さの問題が生じるＧ
ｅ膜の３次元成長が起こらず、Ｇｅ膜の２次元成長が起
こる２７５〜３５０℃の温度範囲で形成される、上記
（９）に記載の積層構造。 （１３）前記第５の層中のＧｅ含量ｗが、前記第４の層
の近くの相対的に高いＧｅ含量から、前記第５の層の上
面に向かって次第に低下する、上記（９）に記載の積層
構造。 （１４）スペーサ領域が、ひずみＳｉの前記第３の層か
ら成る単層構造である、上記（９）に記載の積層構造。 （１５）前記第３の層に引張ひずみが加わり、前記第３
の層が同等で、前記第１の層の前記第２の層との界面に
対するこの層の限界厚さよりも薄い、上記（９）に記載
の積層構造。 （１６）前記Ｓｉの第３の層を、厚さが調整可能で、そ
れに応じてスペーサの厚さを変化させることができる緩
和Ｓｉ1-xＧｅx層で置き換えることができ、それによっ
て供給ドーズ量を、デバイスの用途に応じ、０．４〜４
２５Ｋの範囲の温度の関数として最適化することができ
る、上記（９）に記載の積層構造。 （１７）前記第２の層が、前記第４および第５の層から
成るチャネル領域の下に形成され、Ｓｉの前記第３の層
によって前記チャネル領域から分離されたｐ形ドープＳ
ｉ1-xＧｅx層である、上記（９）に記載の積層構造。 （１８）前記第２の層の前記供給層が、前記第４および
第５の層から成るチャネル領域の下に形成され、前記緩
和Ｓｉ1-xＧｅx層によって前記チャネル領域から分離さ
れる、上記（１６）に記載の積層構造。 （１９）ｐチャネル電界効果トランジスタを形成する積
層構造において、単結晶基板、前記基板上にエピタキシ
ャル形成された、Ｇｅ分率ｘが０．３５〜０．５の緩和
Ｓｉ1-xＧｅxの第１の層、前記第１の層の上にエピタキ
シャル形成され、これによって圧縮ひずみが加わり、前
記第１の層に対するこの層の限界厚さよりも薄いＧｅの
第２の層、前記第２の層の上にエピタキシャル形成さ
れ、Ｇｅ分率ｗが０．５〜＜１．０、ｗ−ｘ＞０．２で
あり、これによって圧縮ひずみが加わったＳｉ1-wＧｅw
の第３の層、前記第３の層の上にエピタキシャル形成さ
れた無ドープのＳｉ1-xＧｅxの第４の層、前記第４の層
の上にエピタキシャル形成された無ドープのＳｉの第５
の層、および前記第５の層の上にエピタキシャル形成さ
れたｐ型ドープのＳｉ1-xＧｅxの第６の層、を含む積層
構造。 （２０）前記第１の層のひずみ軽減構造中に、ｙ＝ｘ＋
ｚで、ｚが０．０１〜０．１のＧｅ分率ｙを有し、前記
第１の層に対するこの層の限界厚さよりも薄いＳｉ1-y
Ｇｅyのオーバシュート層をさらに含む、上記（１９）
に記載の積層構造。 （２１）活性デバイス領域が、前記第２の層のエピタキ
シャルＧｅチャネルと前記第３の層のエピタキシャルＳ
ｉ1-wＧｅwチャネルとから成り、単層チャネル・デバイ
スと比べたときに、正孔をより良好に閉じ込めるより深
い量子井戸またはより高い障壁を生み出す、より高い圧
縮ひずみを有する埋込み複合チャネル構造である、上記
（１９）に記載の積層構造。 （２２）前記第２の層が、界面の粗さの問題が生じるＧ
ｅ膜の３次元成長が起こらず、Ｇｅ膜の２次元成長が起
こる２７５〜３５０℃の温度範囲で形成される、上記
（１９）に記載の積層構造。 （２３）前記第３の層中のＧｅ含量ｗが、前記第２の層
の近くの相対的に高いＧｅ含量から、前記第３の層の上
面に向かって次第に低下する、上記（１９）に記載の積
層構造。 （２４）スペーサ領域が、ひずみＳｉの前記第５の層お
よび緩和Ｓｉ1-xＧｅxの前記第４の層を含む複合積層構
造である、上記（１９）に記載の積層構造。 （２５）前記第５の層に引張ひずみが加わり、前記第５
の層が同等で、前記第１の層の前記第２の層との界面に
対するこの層の限界厚さよりも薄い、上記（１９）に記
載の積層構造。 （２６）前記供給層が、前記第２および第３の層から成
るチャネル領域の上に形成され、Ｓｉの前記第５の層お
よびＳｉ1-xＧｅxの前記第４の層から成る複合スペーサ
構造によって前記チャネル領域から分離されたｐ形ドー
プＳｉ1-xＧｅx層である、上記（１９）に記載の積層構
造。 （２７）ｐチャネル電界効果トランジスタを形成する積
層構造において、単結晶基板、前記基板上にエピタキシ
ャル形成された、Ｇｅ分率ｘが０．３５〜０．５の緩和
Ｓｉ1-xＧｅxの第１の層、前記第１の層の上にエピタキ
シャル形成され、これによって圧縮ひずみが加わり、前
記第１の層に対するこの層の限界厚さよりも薄いＧｅの
第２の層、前記第２の層の上にエピタキシャル形成さ
れ、Ｇｅ分率ｗが０．５〜＜１．０、ｗ−ｘ＞０．２で
あり、これによって圧縮ひずみが加わったＳｉ1-wＧｅw
の第３の層、前記第３の層の上にエピタキシャル形成さ
れた無ドープのＳｉ1-xＧｅxの第４の層、前記第４の層
の上にエピタキシャル形成されたｐ型ドープのＳｉ1-x
Ｇｅxの第５の層、を含む積層構造。 （２８）前記第１の層のひずみ軽減構造中に、ｙ＝ｘ＋
ｚで、ｚが０．０１〜０．１のＧｅ分率ｙを有し、前記
第１の層に対するこの層の限界厚さよりも薄いＳｉ1-y
Ｇｅyのオーバシュート層をさらに含む、上記（２７）
に記載の積層構造。 （２９）活性デバイス領域が、前記第２の層のエピタキ
シャルＧｅチャネルと前記第３の層のエピタキシャルＳ
ｉ1-wＧｅwチャネルとから成り、単層チャネル・デバイ
スと比べたときに、正孔をより良好に閉じ込めるより深
い量子井戸またはより高い障壁を生み出す、より高い圧
縮ひずみを有する埋込み複合チャネル構造である、上記
（２７）に記載の積層構造。 （３０）前記第２の層が、界面の粗さの問題が生じるＧ
ｅ膜の３次元成長が起こらず、Ｇｅ膜の２次元成長が起
こる２７５〜３５０℃の温度範囲で形成される、上記
（２７）に記載の積層構造。 （３１）前記第３の層中のＧｅ含量ｗが、前記第２の層
の近くの相対的に高いＧｅ含量から、前記第３の層の上
面に向かって次第に低下する、上記（２７）に記載の積
層構造。 （３２）スペーサ領域が、前記第４の層の緩和Ｓｉ1-x
Ｇｅx層から成る単層構造である、上記（２７）に記載
の積層構造。 （３３）前記Ｓｉ1-xＧｅxの第４の層を、同等の薄いひ
ずみＳｉ層で置き換えることができ、これによってＭＯ
ＤＦＥＴデバイスのスペーサを薄くすることができる、
上記（２７）に記載の積層構造。 （３４）前記第５の層が、前記第２および第３の層から
成るチャネル領域の上に形成され、Ｓｉ1-xＧｅxの前記
第４の層によって前記チャネル領域から分離されたｐ形
ドープＳｉ1-xＧｅx層である、上記（２７）に記載の積
層構造。 （３５）前記第５の層が、前記第２および第３の層から
成るチャネル領域の上に形成され、同等の薄いひずみＳ
ｉ層によって前記チャネル領域から分離されたｐ形ドー
プＳｉ1-xＧｅx層である、上記（３３）に記載の積層構
造。 （３６）上記（１）に記載の積層構造から成る電界効果
トランジスタ構造において、少なくとも前記第７ないし
第２の層を選択的に除去することによって生成された絶
縁領域、前記第７の層の上に形成されたショットキー・
ゲート電極、前記ゲート電極の一方の側に位置するソー
ス電極、および前記ゲート電極のもう一方の側に位置す
るドレイン電極をさらに含む、電界効果トランジスタ構
造。 （３７）上記（９）に記載の積層構造から成る電界効果
トランジスタ構造において、少なくとも前記第６ないし
第２の層を選択的に除去することによって生成された絶
縁領域、前記第６の層の上に形成されたショットキー・
ゲート電極、前記ゲート電極の一方の側に位置するソー
ス電極、および前記ゲート電極のもう一方の側に位置す
るドレイン電極をさらに含む、電界効果トランジスタ構
造。 （３８）上記（１）に記載の積層構造から成る電界効果
トランジスタ構造において、少なくとも前記第７ないし
第２の層を選択的に除去することによって生成された絶
縁領域、前記第７の層の上に形成されたゲート誘電体、
前記ゲート誘電体上のゲート電極、前記ゲート電極の一
方の側に位置するソース電極、および前記ゲート電極の
もう一方の側に位置するドレイン電極をさらに含む、電
界効果トランジスタ構造。 （３９）上記（９）に記載の積層構造から成る電界効果
トランジスタ構造において、少なくとも前記第６ないし
第２の層を選択的に除去することによって生成された絶
縁領域、前記第６の層の上に形成されたゲート誘電体、
前記ゲート誘電体上のゲート電極、前記ゲート電極の一
方の側に位置するソース電極、および前記ゲート電極の
もう一方の側に位置するドレイン電極をさらに含む、電
界効果トランジスタ構造。 （４０）上記（１９）に記載の積層構造から成る電界効
果トランジスタ構造において、少なくとも前記第６ない
し第２の層を選択的に除去することによって生成された
絶縁領域、前記第６の層の上に形成されたゲート誘電
体、前記ゲート誘電体上のゲート電極、前記ゲート電極
の一方の側に位置するソース電極、および前記ゲート電
極のもう一方の側に位置するドレイン電極をさらに含
む、電界効果トランジスタ構造。 （４１）上記（２７）に記載の積層構造から成る電界効
果トランジスタ構造において、少なくとも前記第５ない
し第２の層を選択的に除去することによって生成された
絶縁領域、前記第５の層の上に形成されたゲート誘電
体、前記ゲート誘電体上のゲート電極、前記ゲート電極
の一方の側に位置するソース電極、および前記ゲート電
極のもう一方の側に位置するドレイン電極をさらに含
む、電界効果トランジスタ構造。 （４２）その上に電気デバイスを形成する積層構造にお
いて、単結晶基板、前記基板上にエピタキシャル形成さ
れた、Ｇｅ分率ｘが０．３５〜０．５の緩和Ｓｉ1-xＧ
ｅxの第１の層、前記第１の層のひずみ軽減構造中にあ
って、ｙ＝ｘ＋ｚで、ｚが０．０１〜０．１のＧｅ分率
ｙを有し、前記第１の層の上部に対するこの層の限界厚
さよりも薄いＳｉ1-yＧｅyのオーバシュート層、および
前記第１の層の上にエピタキシャル形成されたＳｉ1-x
Ｇｅxの第２の層を含む積層構造。 （４３）単結晶基板を選択する段階、前記基板上に、Ｇ
ｅ分率ｘが０．３５〜０．５の緩和Ｓｉ1-xＧｅxの第１
の層をエピタキシャル形成する段階、前記第１の層の上
に、Ｓｉ1-xＧｅxの第２の層をエピタキシャル形成する
段階、前記第２の層の上に、エピタキシャル形成された
無ドープのＳｉの第３の層をエピタキシャル形成する段
階、前記第３の層の上に、無ドープのＳｉ1-xＧｅxの第
４の層をエピタキシャル形成する段階、前記第４の層の
上に、これによって圧縮ひずみが加わり、前記第１の層
に対するこの層の限界厚さよりも薄いＧｅの第５の層を
エピタキシャル形成する段階、前記第５の層の上に、Ｇ
ｅ分率ｗが０．５〜＜１．０、ｗ−ｘ＞０．２であり、
これによって圧縮ひずみが加わったＳｉ1-wＧｅwの第６
の層をエピタキシャル形成する段階、および前記第６の
層の上に、Ｓｉ1-xＧｅxの第７の層をエピタキシャル形
成する段階を含むｐチャネル電界効果トランジスタの形
成方法。 （４４）前記第１の層のひずみ軽減構造中に、ｙ＝ｘ＋
ｚで、ｚが０．０１〜０．１のＧｅ分率ｙを有し、前記
第１の層に対するこの層の限界厚さよりも薄いＳｉ1-y
Ｇｅyのオーバシュート層を形成する段階をさらに含
む、上記（４３）に記載の方法。 （４５）前記第５の層が、界面の粗さの問題が生じるＧ
ｅ膜の３次元成長が起こらず、Ｇｅ膜の２次元成長が起
こる２７５〜３５０℃の温度範囲で形成される、上記
（４３）に記載の方法。 （４６）第６の層を形成する前記段階が、前記第６の層
中のＧｅ含量ｗを、前記第５の層の近くの相対的に高い
Ｇｅ含量から、前記第６の層の上面に向かって次第に低
下させる段階を含む、上記（４３）に記載の方法。 （４７）前記第２の層が、前記第５および第６の層から
成るチャネル領域の下に形成され、Ｓｉの前記第３の層
およびＳｉ1-xＧｅxの前記第４の層によって前記チャネ
ル領域から分離されたｐ形ドープＳｉ1-xＧｅx層であ
り、前記第２の層の厚さが１〜２０ｎｍ、好ましくは４
〜５ｎｍであり、前記第２の層の電気的に活性なドナー
のドーズ量が１〜３×１０12ｃｍ-2である、上記（４
３）に記載の方法。 （４８）単結晶基板を選択する段階、前記基板上に、Ｇ
ｅ分率ｘが０．３５〜０．５の緩和Ｓｉ1-xＧｅxの第１
の層をエピタキシャル形成する段階、前記第１の層の上
に、Ｓｉ1-xＧｅxの第２の層をエピタキシャル形成する
段階、前記第２の層の上に、無ドープのＳｉの第３の層
をエピタキシャル形成する段階、前記第３の層の上に、
これによって圧縮ひずみが加わり、前記第１の層に対す
るこの層の限界厚さよりも薄いＧｅの第４の層をエピタ
キシャル形成する段階、前記第４の層の上に、Ｇｅ分率
ｗが０．５〜＜１．０、ｗ−ｘ＞０．２であり、これに
よって圧縮ひずみが加わったＳｉ1-wＧｅwの第５の層を
エピタキシャル形成する段階、および前記第５の層の上
に、Ｓｉ1-xＧｅxの第６の層をエピタキシャル形成する
段階を含むｐチャネル電界効果トランジスタの形成方
法。 （４９）前記第１の層のひずみ軽減構造中に、ｙ＝ｘ＋
ｚで、ｚが０．０１〜０．１のＧｅ分率ｙを有し、前記
第１の層に対するこの層の限界厚さよりも薄いＳｉ1-y
Ｇｅyのオーバシュート層を形成する段階をさらに含
む、上記（４８）に記載の方法。 （５０）前記第４の層が、界面の粗さの問題が生じるＧ
ｅ膜の３次元成長が起こらず、Ｇｅ膜の２次元成長が起
こる２７５〜３５０℃の温度範囲で形成される、上記
（４８）に記載の方法。 （５１）第５の層を形成する前記段階が、前記第５の層
中のＧｅ含量ｗを、前記第４の層の近くの相対的に高い
Ｇｅ含量から、前記第５の層の上面に向かって次第に低
下させる段階を含む、上記（４８）に記載の方法。 （５２）前記Ｓｉの第３の層を、厚さが調整可能で、そ
れに応じてスペーサの厚さを変化させることができる緩
和Ｓｉ1-xＧｅx層で置き換えることができ、それによっ
て供給ドーズ量を、デバイスの用途に応じ、０．４〜４
２５Ｋの範囲の温度の関数として最適化することができ
る、上記（４８）に記載の方法。 （５３）前記第２の層が、前記第４および第５の層から
成るチャネル領域の下に形成され、Ｓｉの前記第３の層
によって前記チャネル領域から分離されたｐ形ドープＳ
ｉ1-xＧｅx層である、上記（４８）に記載の方法。 （５４）前記第２の層の前記供給層が、前記第４および
第５の層から成るチャネル領域の下に形成され、前記緩
和Ｓｉ1-xＧｅx層によって前記チャネル領域から分離さ
れる、上記（５２）に記載の方法。 （５５）単結晶基板を選択する段階、前記基板上に、Ｇ
ｅ分率ｘが０．３５〜０．５の緩和Ｓｉ1-xＧｅxの第１
の層をエピタキシャル形成する段階、前記第１の層の上
に、これによって圧縮ひずみが加わり、前記第１の層に
対するこの層の限界厚さよりも薄いＧｅの第２の層をエ
ピタキシャル形成する段階、前記第２の層の上に、Ｇｅ
分率ｗが０．５〜＜１．０、ｗ−ｘ＞０．２であり、こ
れによって圧縮ひずみが加わったＳｉ1-wＧｅwの第３の
層をエピタキシャル形成する段階、前記第３の層の上
に、無ドープのＳｉ1-xＧｅxの第４の層をエピタキシャ
ル形成する段階、前記第４の層の上に、無ドープのＳｉ
の第５の層をエピタキシャル形成する段階、および前記
第５の層の上に、ｐ型ドープのＳｉ1-xＧｅxの第６の層
をエピタキシャル形成する段階を含むｐチャネル電界効
果トランジスタの形成方法。 （５６）前記第１の層のひずみ軽減構造中に、ｙ＝ｘ＋
ｚで、ｚが０．０１〜０．１のＧｅ分率ｙを有し、前記
第１の層に対するこの層の限界厚さよりも薄いＳｉ1-y
Ｇｅyのオーバシュート層を形成する段階をさらに含
む、上記（５５）に記載の方法。 （５７）前記第２の層が、界面の粗さの問題が生じるＧ
ｅ膜の３次元成長が起こらず、Ｇｅ膜の２次元成長が起
こる２７５〜３５０℃の温度範囲で形成される、上記
（５５）に記載の方法。 （５８）第３の層を形成する前記段階が、前記第３の層
中のＧｅ含量ｗを、前記第２の層の近くの相対的に高い
Ｇｅ含量から、前記第３の層の上面に向かって次第に低
下させる段階を含む、上記（５５）に記載の方法。 （５９）前記第６の層のｐ形ドープＳｉ1-xＧｅx層の前
記供給層が、前記第２および第３の層から成るチャネル
領域の上に形成され、Ｓｉの前記第５の層およびＳｉ
1-xＧｅxの前記第４の層から成る複合スペーサ構造によ
って前記チャネル領域から分離される、上記（５５）に
記載の方法。 （６０）単結晶基板を選択する段階、前記基板上に、Ｇ
ｅ分率ｘが０．３５〜０．５の緩和Ｓｉ1-xＧｅxの第１
の層をエピタキシャル形成する段階、前記第１の層の上
に、これによって圧縮ひずみが加わり、前記第１の層に
対するこの層の限界厚さよりも薄いＧｅの第２の層をエ
ピタキシャル形成する段階、前記第２の層の上に、Ｇｅ
分率ｗが０．５〜＜１．０、ｗ−ｘ＞０．２であり、こ
れによって圧縮ひずみが加わったＳｉ1-wＧｅwの第３の
層をエピタキシャル形成する段階、前記第３の層の上
に、無ドープのＳｉ1-xＧｅxの第４の層をエピタキシャ
ル形成する段階、前記第４の層の上に、ｐ型ドープのＳ
ｉ1-xＧｅxの第５の層をエピタキシャル形成する段階を
含むｐチャネル電界効果トランジスタの形成方法。 （６１）前記第１の層のひずみ軽減構造中に、ｙ＝ｘ＋
ｚで、ｚが０．０１〜０．１のＧｅ分率ｙを有し、前記
第１の層に対するこの層の限界厚さよりも薄いＳｉ1-y
Ｇｅyのオーバシュート層を形成する段階をさらに含
む、上記（６０）に記載の方法。 （６２）前記第２の層が、界面の粗さの問題が生じるＧ
ｅ膜の３次元成長が起こらず、Ｇｅ膜の２次元成長が起
こる２７５〜３５０℃の温度範囲で形成される、上記
（６０）に記載の方法。 （６３）第３の層を形成する前記段階が、前記第３の層
中のＧｅ含量ｗを、前記第２の層の近くの相対的に高い
Ｇｅ含量から、前記第３の層の上面に向かって次第に低
下させる段階を含む、上記（６０）に記載の方法。 （６４）前記第５の層が、前記第２および第３の層から
成るチャネル領域の上に形成され、Ｓｉ1-xＧｅxの前記
第４の層によって前記チャネル領域から分離されたｐ形
ドープＳｉ1-xＧｅx層である、上記（６０）に記載の方
法。 （６５）前記第５の層が、前記第２および第３の層から
成るチャネル領域の上に形成され、同等の薄いひずみＳ
ｉ層によって前記チャネル領域から分離されたｐ形ドー
プＳｉ1-xＧｅx層である、上記（６０）に記載の方法。 （６６）上記（４３）に記載の方法から成る、電界効果
トランジスタ構造の形成方法において、少なくとも前記
第７ないし第２の層を選択的に除去することによって絶
縁領域を形成する段階、前記第７の層の上にショットキ
ー・ゲート電極を形成する段階、前記ゲート電極の一方
の側にソース電極を形成する段階、および前記ゲート電
極のもう一方の側にドレイン電極を形成する段階をさら
に含む方法。 （６７）上記（４８）に記載の方法から成る、電界効果
トランジスタ構造の形成方法において、少なくとも前記
第６ないし第２の層を選択的に除去することによって絶
縁領域を形成する段階、前記第６の層の上にショットキ
ー・ゲート電極を形成する段階、前記ゲート電極の一方
の側にソース電極を形成する段階、および前記ゲート電
極のもう一方の側にドレイン電極を形成する段階をさら
に含む方法。 （６８）上記（４３）に記載の方法から成る、電界効果
トランジスタ構造の形成方法において、少なくとも前記
第７ないし第２の層を選択的に除去することによって絶
縁領域を形成する段階、前記第７の層の上にゲート誘電
体を形成する段階、前記ゲート誘電体上にゲート電極を
形成する段階、前記ゲート電極の一方の側にソース電極
を形成する段階、および前記ゲート電極のもう一方の側
にドレイン電極を形成する段階をさらに含む方法。 （６９）上記（４８）に記載の方法から成る、電界効果
トランジスタ構造の形成方法において、少なくとも前記
第６ないし第２の層を選択的に除去することによって絶
縁領域を形成する段階、前記第６の層の上にゲート誘電
体を形成する段階、前記ゲート誘電体上にゲート電極を
形成する段階、前記ゲート電極の一方の側にソース電極
を形成する段階、および前記ゲート電極のもう一方の側
にドレイン電極を形成する段階をさらに含む方法。 （７０）上記（５５）に記載の方法から成る、電界効果
トランジスタ構造の形成方法において、少なくとも前記
第６ないし第２の層を選択的に除去することによって絶
縁領域を形成する段階、前記第６の層の上にゲート誘電
体を形成する段階、前記ゲート誘電体上にゲート電極を
形成する段階、前記ゲート電極の一方の側にソース電極
を形成する段階、および前記ゲート電極のもう一方の側
にドレイン電極を形成する段階をさらに含む方法。 （７１）上記（６０）に記載の方法から成る、電界効果
トランジスタ構造の形成方法において、少なくとも前記
第５ないし第２の層を選択的に除去することによって絶
縁領域を形成する段階、前記第５の層の上にゲート誘電
体を形成する段階、前記ゲート誘電体上にゲート電極を
形成する段階、前記ゲート電極の一方の側にソース電極
を形成する段階、および前記ゲート電極のもう一方の側
にドレイン電極を形成する段階をさらに含む方法。 （７２）単結晶基板を形成する段階、前記基板上に、Ｇ
ｅ分率ｘが０．３５〜０．５の緩和Ｓｉ1-xＧｅxの第１
の層をエピタキシャル形成する段階、前記第１の層のひ
ずみ軽減構造中に、ｙ＝ｘ＋ｚで、ｚが０．０１〜０．
１のＧｅ分率ｙを有し、前記第１の層の上部に対するこ
の層の限界厚さよりも薄いＳｉ1-yＧｅyのオーバシュー
ト層を形成する段階、および前記第１の層の上に、Ｓｉ
1-xＧｅxの第２の層を形成する段階を含む電気デバイス
の形成方法。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す積層構造の断面図で
ある。
【図２】図１に示した本発明の実施形態の完成積層構造
を示す製作サンプルの透過電子顕微鏡（ＴＥＭ）断面写
真である。
【図３】本発明の実施形態の好ましいＧｅ組成積層構造
を示す、図２に示した製作サンプル構造の深さに対する
Ｇｅ濃度を示す２次イオン質量分析（ＳＩＭＳ）のグラ
フである。
【図４】変調ドープ・デバイス領域のＢおよびＧｅ濃度
を示す、図３の上部、深さ約１０００ÅまでのＳＩＭＳ
の拡大図である。
【図５】図２に示した製作緩和積層構造からの（００
４）反射のＸ線ロッキング・カーブである。
【図６】本発明の実施形態の複合ｐチャネル変調ドープ
・デバイス構造を示す、図２に示した製作サンプル構造
の上部デバイス領域の詳細なＴＥＭ断面写真である。
【図７】活性チャネルでの積層欠陥の存在を示す、図１
の積層構造に比べて緩和の程度が小さいバッファ上に製
作したデバイス構造のチャネル領域の詳細なＴＥＭ断面
写真である。
【図８】図５に示した高品質ｐチャネル・デバイス構造
と図６に示した積層欠陥を含む低品質ｐチャネル・デバ
イス構造の正孔移動度の振舞いを比較した、ホール（Ha
ll）測定における温度（ケルビン（Ｋ））に対する正孔
移動度の測定値を示したグラフである。
【図９】本発明の第２の実施形態を示す積層構造の断面
図である。
【図１０】電界効果トランジスタの平面図である。
【図１１】図１０の線１２−１２に沿ってとった、複合
ｐチャネル積層構造を示す断面図である。
【図１２】複合ｐチャネル積層構造上の絶縁ゲート電界
効果トランジスタの断面図である。
【図１３】図１１および１２に示した複合ｐチャネル積
層構造上に製作された自己整合ＭＯＤＦＥＴ完成品の一
部分の走査電子顕微鏡（ＳＥＭ）写真である。
【図１４】図１３に一部を示したＭＯＤＦＥＴと同様の
複合ｐチャネル積層構造を有する製作ｐチャネルＭＯＤ
ＦＥＴの、Ｖds＝−０．６Ｖで測定した周波数に対する
順方向電流利得および最大単方向利得のデータ点をプロ
ットした図である。
【図１５】図１３に一部を示したＭＯＤＦＥＴと同様の
複合ｐチャネル積層構造を有する製作ｐチャネルＭＯＤ
ＦＥＴの、Ｖds＝−１．５Ｖで測定した周波数に対する
順方向電流利得および最大単方向利得のデータ点をプロ
ットした図である。
【符号の説明】
１０ 複合ｐチャネル変調ドープＳｉＧｅヘテロ構造の
積層構造 １１ 単結晶半導体基板 １２ バッファ層 １２Ａ Ｓｉ1-xＧｅx層 １２Ｂ Ｓｉ1-yＧｅyオーバシュート層 １２Ｃ Ｓｉ1-xＧｅx'層 １３ ｐ型ドープＳｉＧｅ供給層 １４ 無ドープのＳｉスペーサ層 １５ 無ドープのＳｉＧｅスペーサ層 １６ Ｇｅチャネル層 １７ ＳｉＧｅチャネル層 １８ ＳｉＧｅキャップ層 １９ 界面 ３３ 複合チャネル ４２ 界面 ４３ 複合チャネル ８１ 誘電層 １０４ 分離領域 １０５ 活性デバイス領域 １０６ 絶縁材料 １０７ ゲート １０８ Ｔｉ層 １０９ Ｍｏ層 １１０ Ｐｔ層 １１１ Ａｕ層 １１２ ゲートのフットプリント １１３ ソース接点 １１４ ドレイン接点 １１５ ゲートの張出し部分 １２０ 絶縁層 １２１ 分離領域 １２２ ゲート １２３ ソース接点 １２４ ドレイン接点
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・ハモンド アメリカ合衆国10522 ニューヨーク州 ドブス・フェリー メイン・ストリート 17 アパートメント５ (72)発明者 ハリード・エッゼッディン・イスマイル アメリカ合衆国10598 ニューヨーク州 ヨークタウン・ハイツ ドッグウッド・ ドライブ1781 (72)発明者 スチーブン・ジョン・ケスター アメリカ合衆国10562 ニューヨーク州 オシニング イロコイズ・ロード５ (72)発明者 パトリシア・メイ・ムーニイ アメリカ合衆国10549 ニューヨーク州 マウント・キスコ スタンウッド・ロー ド18 (72)発明者 ジョン・エイ・オット アメリカ合衆国10925 ニューヨーク州 グリーンウッド・レーク リンデン・ア ベニュー37 (56)参考文献 特開 平７−321222（ＪＰ，Ａ) 特開 平６−177375（ＪＰ，Ａ) ＡＲＡＦＡ Ｍ．ｅｔ．ａｌ．，Ｈｉ ｇｈ Ｓｐｅｅｄ Ｐ−Ｔｙｐｅ Ｓｉ Ｇｅ Ｍｏｄｕｌａｔｉｏｎ−Ｄｏｐｅ ｄ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａ ｎｓｉｓｔｏｒｓ，ＩＥＥＥ Ｅｌｅｃ ｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ ｓ，米国，1996年 ３月，Ｖｏｌ．17, Ｎｏ．３，ｐ．124−126

Claims (41)

    (57)【特許請求の範囲】
  1. 【請求項１】ｐチャネル電界効果トランジスタを形成す
    る積層構造において、 単結晶基板、 前記基板上にエピタキシャル形成された、Ｇｅ分率ｘが
    ０．３５〜０．５の緩和Ｓｉ1-xＧｅxの第１の層、 前記第１の層の上にエピタキシャル形成されたＳｉ1-x
    Ｇｅxの第２の層、 前記第２の層の上にエピタキシャル形成された無ドープ
    のＳｉの第３の層、 前記第３の層の上にエピタキシャル形成された無ドープ
    のＳｉ1-xＧｅxの第４の層、 前記第４の層の上にエピタキシャル形成され、これによ
    って圧縮ひずみが加わり、前記第１の層に対するこの層
    の限界厚さよりも薄いＧｅの第５の層、 前記第５の層の上にエピタキシャル形成され、Ｇｅ分率
    ｗが０．５〜１．０、ｗ−ｘ＞０．２であり、これによ
    って圧縮ひずみが加わったＳｉ1-wＧｅwの第６の層、お
    よび前記第６の層の上にエピタキシャル形成されたＳｉ
    1-xＧｅxの第７の層を含む積層構造。
  2. 【請求項２】前記第１の層のひずみ軽減構造中に、ｙ＝
    ｘ＋ｚで、ｚが０．０１〜０．１のＧｅ分率ｙを有し、
    前記第１の層に対するこの層の限界厚さよりも薄いＳｉ
    1-yＧｅyのオーバシュート層をさらに含む、請求項１に
    記載の積層構造。
  3. 【請求項３】活性デバイス領域が、前記第５の層のエピ
    タキシャルＧｅチャネルと前記第６の層のエピタキシャ
    ルＳｉ1-wＧｅwチャネルとから成り、単層チャネル・デ
    バイスと比べたときに、正孔をより良好に閉じ込めるよ
    り深い量子井戸またはより高い障壁を生み出す、より高
    い圧縮ひずみを有する埋込み複合チャネル構造である、
    請求項１に記載の積層構造。
  4. 【請求項４】前記第５の層が、界面の粗さの問題が生じ
    るＧｅ膜の３次元成長が起こらず、Ｇｅ膜の２次元成長
    が起こる２７５〜３５０℃の温度範囲で形成される、請
    求項１に記載の積層構造。
  5. 【請求項５】前記第６の層中のＧｅ含量ｗが、前記第５
    の層の近くの相対的に高いＧｅ含量から、前記第６の層
    の上面に向かって次第に低下する、請求項１に記載の積
    層構造。
  6. 【請求項６】スペーサ領域が、ひずみＳｉの前記第３の
    層および緩和Ｓｉ1-xＧｅxの前記第４の層を含む、請求
    項１に記載の積層構造。
  7. 【請求項７】前記第３の層に引張ひずみが加わり、前記
    第３の層が同等で、前記第１の層の前記第２の層との界
    面に対するこの層の限界厚さよりも薄い、請求項１に記
    載の積層構造。
  8. 【請求項８】前記第２の層が、前記第５および第６の層
    から成るチャネル領域の下に形成され、Ｓｉの前記第３
    の層およびＳｉ1-xＧｅxの前記第４の層によって前記チ
    ャネル領域から分離されたｐ形ドープＳｉ1-xＧｅx層で
    あり、前記第２の層の厚さが１〜２０ｎｍ、好ましくは
    ４〜５ｎｍであり、前記第２の層の電気的に活性なドナ
    ーのドーズ量が１〜３×１０12ｃｍ-2である、請求項１
    に記載の積層構造。
  9. 【請求項９】ｐチャネル電界効果トランジスタを形成す
    る積層構造において、 単結晶基板、 前記基板上にエピタキシャル形成された、Ｇｅ分率ｘが
    ０．３５〜０．５の緩和Ｓｉ1-xＧｅxの第１の層、 前記第１の層の上にエピタキシャル形成されたＳｉ1-x
    Ｇｅxの第２の層、 前記第２の層の上にエピタキシャル形成された無ドープ
    のＳｉの第３の層、 前記第３の層の上にエピタキシャル形成され、これによ
    って圧縮ひずみが加わり、前記第１の層に対するこの層
    の限界厚さよりも薄いＧｅの第４の層、 前記第４の層の上にエピタキシャル形成され、Ｇｅ分率
    ｗが０．５〜１．０、ｗ−ｘ＞０．２であり、これによ
    って圧縮ひずみが加わったＳｉ1-wＧｅwの第５の層、お
    よび前記第５の層の上にエピタキシャル形成されたＳｉ
    1-xＧｅxの第６の層を含む積層構造。
  10. 【請求項１０】前記第１の層のひずみ軽減構造中に、ｙ
    ＝ｘ＋ｚで、ｚが０．０１〜０．１のＧｅ分率ｙを有
    し、前記第１の層に対するこの層の限界厚さよりも薄い
    Ｓｉ1-yＧｅyのオーバシュート層をさらに含む、請求項
    ９に記載の積層構造。
  11. 【請求項１１】活性デバイス領域が、前記第４の層のエ
    ピタキシャルＧｅチャネルと前記第５の層のエピタキシ
    ャルＳｉ1-wＧｅwチャネルとから成り、単層チャネル・
    デバイスと比べたときに、正孔をより良好に閉じ込める
    より深い量子井戸またはより高い障壁を生み出す、より
    高い圧縮ひずみを有する埋込み複合チャネル構造であ
    る、請求項９に記載の積層構造。
  12. 【請求項１２】前記第４の層が、界面の粗さの問題が生
    じるＧｅ膜の３次元成長が起こらず、Ｇｅ膜の２次元成
    長が起こる２７５〜３５０℃の温度範囲で形成される、
    請求項９に記載の積層構造。
  13. 【請求項１３】前記第５の層中のＧｅ含量ｗが、前記第
    ４の層の近くの相対的に高いＧｅ含量から、前記第５の
    層の上面に向かって次第に低下する、請求項９に記載の
    積層構造。
  14. 【請求項１４】スペーサ領域が、ひずみＳｉの前記第３
    の層から成る単層構造である、請求項９に記載の積層構
    造。
  15. 【請求項１５】前記第３の層に引張ひずみが加わり、前
    記第３の層が同等で、前記第１の層の前記第２の層との
    界面に対するこの層の限界厚さよりも薄い、請求項９に
    記載の積層構造。
  16. 【請求項１６】前記Ｓｉの第３の層を、厚さが調整可能
    で、それに応じてスペーサの厚さを変化させることがで
    きる緩和Ｓｉ1-xＧｅx層で置き換えることができ、それ
    によって供給ドーズ量を、デバイスの用途に応じ、０．
    ４〜４２５Ｋの範囲の温度の関数として最適化すること
    ができる、請求項９に記載の積層構造。
  17. 【請求項１７】前記第２の層が、前記第４および第５の
    層から成るチャネル領域の下に形成され、Ｓｉの前記第
    ３の層によって前記チャネル領域から分離されたｐ形ド
    ープＳｉ1-xＧｅx層である、請求項９に記載の積層構
    造。
  18. 【請求項１８】前記第２の層の前記供給層が、前記第４
    および第５の層から成るチャネル領域の下に形成され、
    前記緩和Ｓｉ1-xＧｅx層によって前記チャネル領域から
    分離される、請求項１６に記載の積層構造。
  19. 【請求項１９】ｐチャネル電界効果トランジスタを形成
    する積層構造において、 単結晶基板、 前記基板上にエピタキシャル形成された、Ｇｅ分率ｘが
    ０．３５〜０．５の緩和Ｓｉ1-xＧｅxの第１の層、 前記第１の層の上にエピタキシャル形成され、これによ
    って圧縮ひずみが加わり、前記第１の層に対するこの層
    の限界厚さよりも薄いＧｅの第２の層、 前記第２の層の上にエピタキシャル形成され、Ｇｅ分率
    ｗが０．５〜１．０、ｗ−ｘ＞０．２であり、これによ
    って圧縮ひずみが加わったＳｉ1-wＧｅwの第３の層、 前記第３の層の上にエピタキシャル形成された無ドープ
    のＳｉ1-xＧｅxの第４の層、 前記第４の層の上にエピタキシャル形成された無ドープ
    のＳｉの第５の層、および前記第５の層の上にエピタキ
    シャル形成されたｐ型ドープのＳｉ1-xＧｅxの第６の
    層、 を含む積層構造。
  20. 【請求項２０】前記第１の層のひずみ軽減構造中に、ｙ
    ＝ｘ＋ｚで、ｚが０．０１〜０．１のＧｅ分率ｙを有
    し、前記第１の層に対するこの層の限界厚さよりも薄い
    Ｓｉ1-yＧｅyのオーバシュート層をさらに含む、請求項
    １９に記載の積層構造。
  21. 【請求項２１】活性デバイス領域が、前記第２の層のエ
    ピタキシャルＧｅチャネルと前記第３の層のエピタキシ
    ャルＳｉ1-wＧｅwチャネルとから成り、単層チャネル・
    デバイスと比べたときに、正孔をより良好に閉じ込める
    より深い量子井戸またはより高い障壁を生み出す、より
    高い圧縮ひずみを有する埋込み複合チャネル構造であ
    る、請求項１９に記載の積層構造。
  22. 【請求項２２】前記第２の層が、界面の粗さの問題が生
    じるＧｅ膜の３次元成長が起こらず、Ｇｅ膜の２次元成
    長が起こる２７５〜３５０℃の温度範囲で形成される、
    請求項１９に記載の積層構造。
  23. 【請求項２３】前記第３の層中のＧｅ含量ｗが、前記第
    ２の層の近くの相対的に高いＧｅ含量から、前記第３の
    層の上面に向かって次第に低下する、請求項１９に記載
    の積層構造。
  24. 【請求項２４】スペーサ領域が、ひずみＳｉの前記第５
    の層および緩和Ｓｉ1-xＧｅxの前記第４の層を含む複合
    積層構造である、請求項１９に記載の積層構造。
  25. 【請求項２５】前記第５の層に引張ひずみが加わり、前
    記第５の層が同等で、前記第１の層の前記第２の層との
    界面に対するこの層の限界厚さよりも薄い、請求項１９
    に記載の積層構造。
  26. 【請求項２６】前記供給層が、前記第２および第３の層
    から成るチャネル領域の上に形成され、Ｓｉの前記第５
    の層およびＳｉ1-xＧｅxの前記第４の層から成る複合ス
    ペーサ構造によって前記チャネル領域から分離されたｐ
    形ドープＳｉ1-xＧｅx層である、請求項１９に記載の積
    層構造。
  27. 【請求項２７】ｐチャネル電界効果トランジスタを形成
    する積層構造において、 単結晶基板、 前記基板上にエピタキシャル形成された、Ｇｅ分率ｘが
    ０．３５〜０．５の緩和Ｓｉ1-xＧｅxの第１の層、 前記第１の層の上にエピタキシャル形成され、これによ
    って圧縮ひずみが加わり、前記第１の層に対するこの層
    の限界厚さよりも薄いＧｅの第２の層、 前記第２の層の上にエピタキシャル形成され、Ｇｅ分率
    ｗが０．５〜１．０、ｗ−ｘ＞０．２であり、これによ
    って圧縮ひずみが加わったＳｉ1-wＧｅwの第３の層、 前記第３の層の上にエピタキシャル形成された無ドープ
    のＳｉ1-xＧｅxの第４の層、 前記第４の層の上にエピタキシャル形成されたｐ型ドー
    プのＳｉ1-xＧｅxの第５の層、 を含む積層構造。
  28. 【請求項２８】前記第１の層のひずみ軽減構造中に、ｙ
    ＝ｘ＋ｚで、ｚが０．０１〜０．１のＧｅ分率ｙを有
    し、前記第１の層に対するこの層の限界厚さよりも薄い
    Ｓｉ1-yＧｅyのオーバシュート層をさらに含む、請求項
    ２７に記載の積層構造。
  29. 【請求項２９】活性デバイス領域が、前記第２の層のエ
    ピタキシャルＧｅチャネルと前記第３の層のエピタキシ
    ャルＳｉ1-wＧｅwチャネルとから成り、単層チャネル・
    デバイスと比べたときに、正孔をより良好に閉じ込める
    より深い量子井戸またはより高い障壁を生み出す、より
    高い圧縮ひずみを有する埋込み複合チャネル構造であ
    る、請求項２７に記載の積層構造。
  30. 【請求項３０】前記第２の層が、界面の粗さの問題が生
    じるＧｅ膜の３次元成長が起こらず、Ｇｅ膜の２次元成
    長が起こる２７５〜３５０℃の温度範囲で形成される、
    請求項２７に記載の積層構造。
  31. 【請求項３１】前記第３の層中のＧｅ含量ｗが、前記第
    ２の層の近くの相対的に高いＧｅ含量から、前記第３の
    層の上面に向かって次第に低下する、請求項２７に記載
    の積層構造。
  32. 【請求項３２】スペーサ領域が、前記第４の層の緩和Ｓ
    ｉ1-xＧｅx層から成る単層構造である、請求項２７に記
    載の積層構造。
  33. 【請求項３３】前記Ｓｉ1-xＧｅxの第４の層を、同等の
    薄いひずみＳｉ層で置き換えることができ、これによっ
    てＭＯＤＦＥＴデバイスのスペーサを薄くすることがで
    きる、請求項２７に記載の積層構造。
  34. 【請求項３４】前記第５の層が、前記第２および第３の
    層から成るチャネル領域の上に形成され、Ｓｉ1-xＧｅx
    の前記第４の層によって前記チャネル領域から分離され
    たｐ形ドープＳｉ1-xＧｅx層である、請求項２７に記載
    の積層構造。
  35. 【請求項３５】前記第５の層が、前記第２および第３の
    層から成るチャネル領域の上に形成され、同等の薄いひ
    ずみＳｉ層によって前記チャネル領域から分離されたｐ
    形ドープＳｉ1-xＧｅx層である、請求項３３に記載の積
    層構造。
  36. 【請求項３６】請求項１に記載の積層構造から成る電界
    効果トランジスタ構造において、 少なくとも前記第７ないし第２の層を選択的に除去する
    ことによって生成された絶縁領域、 前記第７の層の上に形成されたショットキー・ゲート電
    極、 前記ゲート電極の一方の側に位置するソース電極、およ
    び前記ゲート電極のもう一方の側に位置するドレイン電
    極をさらに含む、電界効果トランジスタ構造。
  37. 【請求項３７】請求項９に記載の積層構造から成る電界
    効果トランジスタ構造において、 少なくとも前記第６ないし第２の層を選択的に除去する
    ことによって生成された絶縁領域、 前記第６の層の上に形成されたショットキー・ゲート電
    極、 前記ゲート電極の一方の側に位置するソース電極、およ
    び前記ゲート電極のもう一方の側に位置するドレイン電
    極をさらに含む、電界効果トランジスタ構造。
  38. 【請求項３８】請求項１に記載の積層構造から成る電界
    効果トランジスタ構造において、 少なくとも前記第７ないし第２の層を選択的に除去する
    ことによって生成された絶縁領域、 前記第７の層の上に形成されたゲート誘電体、 前記ゲート誘電体上のゲート電極、 前記ゲート電極の一方の側に位置するソース電極、およ
    び前記ゲート電極のもう一方の側に位置するドレイン電
    極をさらに含む、電界効果トランジスタ構造。
  39. 【請求項３９】請求項９に記載の積層構造から成る電界
    効果トランジスタ構造において、 少なくとも前記第６ないし第２の層を選択的に除去する
    ことによって生成された絶縁領域、 前記第６の層の上に形成されたゲート誘電体、 前記ゲート誘電体上のゲート電極、 前記ゲート電極の一方の側に位置するソース電極、およ
    び前記ゲート電極のもう一方の側に位置するドレイン電
    極をさらに含む、電界効果トランジスタ構造。
  40. 【請求項４０】請求項１９に記載の積層構造から成る電
    界効果トランジスタ構造において、 少なくとも前記第６ないし第２の層を選択的に除去する
    ことによって生成された絶縁領域、 前記第６の層の上に形成されたゲート誘電体、 前記ゲート誘電体上のゲート電極、 前記ゲート電極の一方の側に位置するソース電極、およ
    び前記ゲート電極のもう一方の側に位置するドレイン電
    極をさらに含む、電界効果トランジスタ構造。
  41. 【請求項４１】請求項２７に記載の積層構造から成る電
    界効果トランジスタ構造において、 少なくとも前記第５ないし第２の層を選択的に除去する
    ことによって生成された絶縁領域、 前記第５の層の上に形成されたゲート誘電体、 前記ゲート誘電体上のゲート電極、 前記ゲート電極の一方の側に位置するソース電極、およ
    び前記ゲート電極のもう一方の側に位置するドレイン電
    極をさらに含む、電界効果トランジスタ構造。
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