JP3884439B2

JP3884439B2 - 半導体装置

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Publication number: JP3884439B2
Application number: JP2004057977A
Authority: JP
Inventors: 厚志末岡; 浩明中野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-03-02
Filing date: 2004-03-02
Publication date: 2007-02-21
Anticipated expiration: 2024-03-02
Also published as: JP2005252481A; US20050195012A1; CN1665138A; US7026855B2

Description

本発明は、集積回路装置における異なる２電源を使用した回路ブロック間のレベル変換回路に関し、特に１電源の電圧異常低下時において、他電源を使用した回路ブロックを非活性化するレベル変換回路に関する。

一般に、集積回路装置においては、複数の回路ブロック（機能ブロック）に夫々所望の動作を行なわせるために、各回路ブロックに適切な電源電圧を供給する必要があり、多電源が使用されている。異なる電圧の２電源を用いた回路ブロック間のインターフェースにおいては、電圧レベルを変換するためのレベル変換回路が使用されている。

レベル変換の最も一般的な方法は、第１の電圧レベル（論理レベル）を有する相補信号を第２の電圧レベル（論理レベル）で動作するフリップフロップの入力信号とし、フリップフロップの出力端子から、第２の電圧レベルを有する出力信号を得る方法である。この種のレベル変換回路には種々な問題が有り、夫々改良が試みられている。

例えば、第１の電源がＧＮＤレベルから所定の電圧レベル（第１の電圧レベル）に変化した際、フリップフロップの１部に一時的に貫通電流が流れる。この貫通電流はＮｃｈ，Ｐｃｈトランジスタの能力比を大きくすれば抑制できるがトランジスタのサイズが大きくなるという問題がある。特許文献１においては、フリップフロップの２つの主電流路に、第１の電圧レベルと第２の電圧レベルの中間の電圧である第３の電圧レベルで駆動されるトランジスタを挿入して、クロスカップルされたトランジスタのゲートソース間電圧を低くすることにより貫通電流を小さくしている。

本件は上記と別の問題に着目している。半導体装置は外部からの入力信号で制御される。この入力信号の振幅は複数の電源回路を使用した回路ブロックがあった場合でも一種類の電圧振幅に限られ、多くの場合一番低い電源電圧のものになる。この時第２の電圧で動作する回路ブロックは外部の入力信号を一度レベル変換回路を通して受けている。ところで複数の電源がある場合常にすべての電源電圧が正常値にあるとは限らない。今、第１の電圧レベルを供給する第１の電源の電圧値がインバータなどの論理回路が動作しない程度まで低くなったのに対し、第２の電圧レベルを供給する第２の電源のみが規定の出力である時を考えてみる。第２の電源で動作する回路ブロックは、第１の電圧レベルの入力信号をレベル変換回路でレベル変換した後の信号を受けている。今、第１の電源が第１の電圧レベルに達していない不定状態にあるので、レベル変換後の出力も不定となり、その出力が供給される回路ブロックは、外部からの入力信号により何も制御されていない状態になる。しかし、この回路ブロックには第２の電源だけは与えられている。このため、この回路ブロックは不用意に活性化されるかも知れない。このような異常動作は、特に、第２の電源を使用する回路ブロックの消費電流が大きい場合は、避けなければならないことである。
特開２００１−６８９７８

上記のように、低電圧側の第１の電源の出力電圧が、論理回路が動作できなくなるほど低くなった場合、外部入力信号の状態がレベル変換回路を介して間接的に伝達される第２電源使用の回路ブロックは制御されていない状態になる。これにより第２の電源を使用した回路ブロックが不用意にアクティブになり、高電圧側の第２の電源から電流を流す可能性がある。

本発明は、上記の事情に鑑みて為されたものであり、第１の電圧レベルを供給する第１の電源が規定の電圧値より低くなった場合に、第１の電圧レベルの入力信号がレベル変換されて供給される第２の電源を使用した回路が不用意にアクティブになることがない半導体装置を提供することにある。

上記課題を解決するために、本発明の半導体装置は、第１の電源電圧で動作し、前記第１の電源電圧と同じ振幅を有する第１のデジタル信号を出力する第１の回路ブロックと、
前記第１のデジタル信号が入力され、前記第１のデジタル信号の振幅を第２の電源電圧と同じ振幅に変換し、第２のデジタル信号として出力端子から出力するレベル変換回路と、前記第２の電源電圧で動作し、前記第２のデジタル信号が入力される第２の回路ブロックと、前記第２の電源電圧を抵抗で分圧し、その分圧電圧から上限がダイオードによって規定される基準電位を発生し、前記基準電位と前記第１の電源電圧を比較して、前記第１の電源電圧が所定の電圧レベルより低下した場合に、前記レベル変換回路の前記出力端子を所定の電位とする第１の信号を発生するモニター回路とを具備することを特徴とする。

本発明によれば、第１の電圧レベルを供給する第１の電源が規定の電圧値より低くなった場合に、第１の電圧レベルの入力信号がレベル変換されて供給される第２の電源を使用した回路が不用意にアクティブになることがない半導体装置を提供することができる。

まず、実施形態の説明に先立ち、レベル変換回路について概略の説明を行なう。図１２に示すように、第１の電源電圧ＶＬＯＷで動作する第１の回路ブロックＣｉｒ＿ＶＬに、ＶＬＯＷの電圧振幅を持つ複数の信号ＩＮｎ＿ＶＬが入力されている。入力信号１をＩＮ１＿ＶＬ，入力信号２をＩＮ２＿ＶＬ、入力信号ｎ（ｎは整数）をＩＮｎ＿ＶＬと表記している。入力信号の電圧振幅は第１の電源電圧ＶＬＯＷに等しいことに注意する。

また、第２の回路ブロックＣｉｒ＿ＶＨには第２の電源電圧ＶＨＩＧＨが供給されている。第１と第２の電源電圧の大小関係はＶＬＯＷ＜ＶＨＩＧＨである。このように電源電圧が複数あるのは、ＶＬＯＷを使用した回路Ｃｉｒ＿ＶＬと、ＶＨＩＧＨを使用した回路Ｃｉｒ＿ＶＨとが同一チップ上に存在するからである。

ここで、第２の電源ＶＨＩＧＨを使用している回路ブロックＣｉｒ＿ＶＨを、入力信号ＩＮｎ＿ＶＬによりどう制御するかについて説明する。チップ内部の回路は第１の電源ＶＬＯＷを使用している回路ブロックＣｉｒ＿ＶＬも、第２の電源ＶＨＩＧＨを使用している回路ブロックＣｉｒ＿ＶＨも、入力信号ＩＮｎ＿ＶＬにより制御される。ところで、入力信号ＩＮｎ＿ＶＬの電圧振幅は第１の電源ＶＬＯＷであるから、第２の電源ＶＨＩＧＨを使用した回路ブロックには、この振幅の信号をそのまま入力とすることができない。

例えば、入力信号ＩＮ１＿ＶＬ＝１、ＩＮ２＿ＶＬ＝１の時に、回路ブロックＣｉｒ＿ＶＨをアクティブにしたいとする。この場合、図１３に示すように、ＩＮ１＿ＶＬとＩＮ２＿ＶＬを第１の電源電圧ＶＬＯＷで動作するＡＮＤ回路に入力し、出力ＯＵＴＡ＿ＶＬを生成する。

しかしながら、この出力信号ＯＵＴＡ＿ＶＬは回路ブロックＣｉｒ＿ＶＨの入力としては使えない。例えば、出力信号ＯＵＴ＿ＶＬを回路ブロックＣｉｒ＿ＶＨが、第１の電源電圧で動作するインバータＩＮＶ１を介して受けるとする。出力信号ＯＵＴＡ＿ＶＬが０（ＧＮＤ）の場合、インバータＩＮＶ１のＰＭＯＳトランジスタはオンし、ＮＭＯＳトランジスタはオフするので論理値が正しく伝達される。しかし出力信号ＯＵＴＡ＿ＶＬが１（ＶＬＯＷ）の場合、インバータＩＮＶ１のＰＭＯＳトランジスタのゲートソース間電圧Ｖｇｓは、Ｖｇｓ＝ＯＵＴＡ＿ＶＬ−ＶＨＩＧＨとなる。この値はＰＭＯＳトランジスタの閾値以下とはならないのでＰＭＯＳトランジスタはオフせず、インバータＩＮＶの出力がＶＨＩＧＨとＧＮＤの間の中間値になってしまう。

このため、図１４に示すようにレベル変換回路を通し、ＡＮＤ回路の出力信号ＯＵＴＡ＿ＶＬを、電圧振幅がＶＨＩＧＨの信号ＯＵＴＡ＿ＶＨに変換しなければならない。このレベル変換回路は図１５に示すようなインバータＩＮＶ２〜ＩＮＶ４とフリップフロップＦＦ1を組み合わせたものが既知であり、よく使われている。

ところで第２の電源ＶＨＩＧＨを使用する回路は、レベル変換回路を介して制御されるので、次のような問題が生じる。今、第１の電源ＶＬＯＷの電圧値がインバータなどの論理回路が動作しない程度まで低くなったのに対し、第２の電源ＶＨＩＧＨのみが規定の出力である時を考えてみる。

前述のように、第２の電源ＶＨＩＧＨで動作する回路ブロックＣｉｒ＿ＶＨは外部から入力される第１の電源電圧ＶＬＯＷの振幅の信号をレベル変換回路でレベル変換した後の信号を受けている。今、第１の電源ＶＬＯＷが規定電圧値ではないため、レベル変換回路の入力信号の振幅も不定である。従って、レベル変換後の出力も不定となり、回路ブロックＣｉｒ＿ＶＨは、入力信号ＩＮｎ＿ＶＬにより何も制御されていない状態になる。

しかしながら、回路ブロックＣｉｒ＿ＶＨには、第２の電源ＶＨＩＧＨだけは与えられている。これでは、回路ブロックＣｉｒ＿ＶＨが不用意にアクティブになるかも知れない。特に、第２の電源ＶＨＩＧＨを使用する回路ブロックの消費電流が大きい場合は、避けなければならないことである。以下に説明する実施形態は、上記の問題を解決するものである。

以下、図面を参照しつつ本発明の実施形態を説明する。

（第１の実施形態）
図１は本発明の第１の実施形態に係るレベル変換回路の回路図、図２は図１中で第１の電源ＶＬＯＷの出力を監視するモニタ回路ＭＣの回路図、図３は図２のモニタ回路ＭＣの出力値と電源電圧ＶＨＩＧＨ，ＶＬＯＷの関係を示す特性図である。

図１のレベル変換回路において、入力信号ＩＮ＿ＶＬから、ＶＬＯＷ電源で動作するＩＮＶ５，ＩＮＶ６を介して生成された相補信号は、ＶＨＩＧＨ電源で動作するフリップフロップＦＦ２の入力信号として与えられる。フリップフロップＦＦ２は、クロスカップルされたＰＭＯＳトランジスタＭＰ１，ＭＰ２と、これらのトランジスタの電流路に縦続されたＮＭＯＳトランジスタＭＮ３，ＭＮ４からなる。上記の相補信号は、ＮＭＯＳトランジスタＭＮ３，ＭＮ４のゲートに入力される。

ＦＦ２の出力ノードＮ２から出力された信号は、ＶＨＩＧＨ電源で動作するインバータＩＮＶ８を介して出力信号ＯＵＴｎ＿ＶＨ，あるいはインバータＩＮＶ８，ＩＮＶ９を介して、出力信号ＯＵＴｐ＿ＶＨとして出力される。今仮にＯＵＴｐ＿ＶＨがＨＩＧＨになった時にこの出力を受ける後続の回路ブロックが活性化されるとしておく。

第１の実施形態の特徴の一つは、ＶＬＯＷ電源を監視するＶＬＯＷモニタＭＣを具備することにあり，その出力信号により、フリップフロップＦＦ２の２つの電流路に介在するＮＭＯＳトランジスタＭＮ１．ＭＮ２の導通を制御するとともに、ＰＭＯＳトランジスタＭＰ３，ＮＭＯＳトランジスタＭＮ５，ＭＮ６よりなる制御回路を駆動することにより、フリップフロップＦＦ２の出力ノードＮ２の電位を制御する。

図２はモニタ回路ＭＣの回路図であり、第１の電源ＶＬＯＷの出力が一定値以上にあるかを監視する。このモニタ回路ＭＣでは、第２の電源ＶＨＩＧＨとＧＮＤ間の電圧を抵抗器Ｒ１，Ｒ２によって分圧したものを参照電位ＶＲＥＦとしている。この参照電位ＶＲＥＦと第１の電源ＶＬＯＷの電圧値を、第２の電源ＶＨＩＧＨで動作する差動増幅器ＤＡで比較し、第２の電源ＶＨＩＧＨで動作するインバータＩＮＶ１０で反転して、出力信号ＶＬＯＷＲＥＡＤＴｐを得ている。

上記抵抗器Ｒ１，Ｒ２の抵抗比を調節することにより、ＶＬＯＷ＜ＶＨＩＧＨ＊Ｒ２／（Ｒ１＋Ｒ２）（この場合、Ｒ１，Ｒ２は抵抗値）ならばＶＬＯＷの電位が低いという判定ができる。

このＶＬＯＷモニタ回路ＭＣが監視した結果は、ＶＬＯＷＲＥＡＤＹp というデジタル信号で出力され、さらにこの信号がレベル変換回路に伝達される。即ち、第１の電源ＶＬＯＷの出力電圧が正常である場合、ＶＬＯＷＲＥＡＤＹp ＝１（ＨＩＧＨ）となり、異常である場合は、ＶＬＯＷＲＥＡＤＹp ＝０（ＧＮＤ）となる。図３にモニタ回路ＭＣの出力値とＶＨＩＧＨ，ＶＬＯＷの関係を示す。

ここで、このＶＬＯＷＲＥＡＤＹp を生成するまでの回路中に第１の電源ＶＬＯＷを使用したものがないことに注意する。もしも第１の電源ＶＬＯＷを使用した回路が存在すると、第１の電源ＶＬＯＷと第２の電源ＶＨＩＧＨの両方が正常でない限り動作しなくなる。これでは第１の電源ＶＬＯＷの異常を検出できない。

図１に示した第１の実施形態のレベル変換回路は、ＶＬＯＷＲＥＡＤＹp の状態により、入力信号ＩＮ＿ＶＬに対する出力信号ＯＵＴp＿ＶＨ、あるいはＯＵＴｎ＿ＶＨの状態が変化する。先ず、ＶＬＯＷＲＥＡＤＹp ＝１（ＨＩＧＨ）の時には、ＮＭＯＳトランジスタＭＮ５がオン、ＭＮ６がオフとなり、インバータＩＮＶ８、ＩＮＶ９を介して入力信号ＩＮ＿ＶＬと同じの論理値の出力信号ＯＵＴp＿ＶＨが出力される。

即ち、ＩＮ＿ＶＬ＝１（ＶＬＯＷ）ならＯＵＴp＿ＶＨ＝１（ＶＨＩＧＨ）であり、論理値は同じだが電圧値がＶＨＩＧＨへと変換される。ＩＮ＿ＶＬ＝０（ＧＮＤ）ならＯＵＴp＿ＶＨ＝０（ＧＮＤ）となる。これは通常のレベル変換回路の動作を行なっており、従来例と同じ機能を果たす。

図２に示したＶＬＯＷモニタ回路ＭＣの動作により、第１の電源の出力電圧ＶＬＯＷがＶＲＥＦより低くなったとき、ＶＬＯＷＲＥＡＤＹp は０に変化する。するとＮＭＯＳトランジスタＭＮ１とＭＮ２がオフし、ＩＮ＿ＶＬの状態はノードＮ１とＮ２とに反映されなくなる。それと同時にＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ５とで構成されるインバータＩＮＶ７によりＮＭＯＳトランジスタＭＮ６のゲートがＶＨＩＧＨレベルに変化し、ＮＭＯＳトランジスタＭＮ６がオンする。

その結果、ノードＮ２がＧＮＤレベルへと変わり、ＰＭＯＳトランジスタＭＰ１がオンし、さらにノードＮ１がＶＨＩＧＨに変わる。これによりＰＭＯＳトランジスタＭＰ２はオフし、電源ＶＨＩＧＨからＭＯＳトランジスタＭＰ２，ＭＮ６を介し，接地電位ＧＮＤに通ずる貫通パスが瞬時に消滅する。ノードＮ２はＧＮＤレベルにあるので、それをインバータＩＮＶ８で受けたＯＵＴｎ＿ＶＨ＝１（ＶＨＩＧＨ）、それをまたインバータＩＮＶ９で受けた出力は、ＯＵＴp＿ＶＨ＝０となる。

このように、第１の電源ＶＬＯＷの電圧が規定値よりも低く、ＶＬＯＷＲＥＡＤＹp ＝０の時にはレベル変換回路の出力は、後続の回路ブロックを非活性化する。なお、後続の回路ブロックがハイ信号で非活性化される場合は、ＶＬＯＷＲＥＡＤＹｎ＝１の出力信号を使用すればよい。よってこのＯＵＴｐ＿ＶＨ（あるいはＯＵＴｎ＿ＶＨ）で制御される回路ブロックはアクティブ状態にはならず、例え第１の電源の出力電圧ＶＬＯＷが低くても、第２の電源ＶＨＩＧＨから回路ブロックに不要な電流を流すことはない。

またこの実施例では２つの電源しかないが、電源の数は２つに限定していない。ＶＬＯＷ、ＶＨＩＧＨ１、ＶＨＩＧＨ２というように３電源ある場合にはＶＬＯＷとＶＨＩＧＨ１、ＶＬＯＷとＶＨＩＧＨ２の２電源間に応用すれば良い。それ以上の数がある場合も同様である。

（第２の実施形態）
第２の実施形態は、第１の実施形態に対し、ＶＬＯＷモニタ回路ＭＣのレファレンス電位発生回路ＶＲＥＦの発生方法が異なっている。第１の実施形態では、単に第２の電源ＶＨＩＧＨ−接地電位ＧＮＤ間の電圧を抵抗で分圧したものを使用していた。第２の実施形態では、図４に示すようにＶＲＥＦノードにダイオードＤＩを接続している。

第１の実施形態のように、単に抵抗比で決まる参照電圧ＶＲＥＦを使用すると、第２の電源ＶＨＩＧＨの電圧値が上がるに連れて第１の電源ＶＬＯＷの使用できる電圧範囲もそれと共に狭められる。例えば、Ｒ１＝Ｒ２とすればＶＬＯＷ＜０．５ＶＨＩＧＨならＶＬＯＷが低いと判別することになる。従って、ＶＨＩＧＨ＝１．２ＶではＶＬＯＷ＝０．６Ｖ以下、ＶＨＩＧＨ＝２．０ＶではＶＬＯＷ＝１．０Ｖ以下ではＶＬＯＷが低いと判定されるのでレベル変換回路の出力はＶＬＯＷＲＥＡＤＹp ＝０となってしまう。

このダイオードＤＩがあるとダイオードのフォワードバイアス電圧によりＶＲＥＦがクランプされるので、第２の電源ＶＨＩＧＨが比較的高い電位にあっても低電圧の第１の電源ＶＬＯＷが使用できるようになる。但し、ダイオードのフォワード電圧は温度変化に伴い負方向に変化するので、図５に示すように、温度が下がるほどこの効果が小さくなることが難点である。なお、図５は図４のモニタ回路の出力値と電源電圧ＶＨＩＧＨ，ＶＬＯＷの関係を、温度特性を含めて示す特性図である。

なお、第２の実施形態のモニタ回路の変形例として、図６に示すようにダイオードＤＩをダイオード接続したＮＭＯＳトランジスタＱ１に置き換えてもよく、図７に示すようにダイオード接続したＰＭＯＳトランジスタＱ２とＮＭＯＳトランジスタＱ３を直列に接続したものを用いることができる。

（第３の実施形態）
図８は第３の実施形態に係るレベル変換回路の回路図であり、図９はその出力値と電源電圧ＶＨＩＧＨ，ＶＬＯＷとの関係を示す特性図である。

第３の実施形態は、第１の実施形態に対し、ＶＬＯＷモニタ回路１のレファレンス電位発生回路をバンドギャップレファレンス回路ＢＧＲにより発生させたものである。バンドギャップレファレンス回路は、温度特性が小さいレファレンス電位が得られるために広く使用されている。この回路によりレファレンス電位を発生させることにより、第２の実施形態にあったＶＲＥＦの温度特性が少なくなり、第２の電源ＶＨＩＧＨが規定値にあるときには決められた値で第１の電源ＶＬＯＷの高低を判定できるようになる。従って、ＶＬＯＷモニタ回路１によりＶＬＯＷ動作範囲が狭められることが無くなる。

バンドギャップレファレンス回路は公知のものが使用できるが、１例を図１０に示す。図１０において、電流Ｉａ，Ｉｂ，Ｉｃは、カレントミラー回路により、Ｉａ＝Ｉｂ＝Ｉｃ＝Ｉとなる。抵抗Ｒｂの両端には１個のダイオードＤＱ１とＮ個のダイオードＤＱＮの両端に現れる電圧の差分が現れる。抵抗Ｒｃには抵抗Ｒｂに現れた電圧のＲｃ／Ｒｂ倍の電圧が加わる。また、出力電圧ＶＢＧＲはＶＢＧＲ＝Ｖａ＋Ｒｃ＊Ｉ＝Ｖａ＋（Ｒｃ／Ｒｂ）＊Ｖｔ＊ｌｎ（Ｎ）となる。但し、ＶａはダイオードＤＱ１のアノード側の電位、Ｖｔはダイオードの閾値である。

Ｒｂの両端に現れる電圧は正の温度特性を有し、Ｖａは負の温度特性を有するので、ＲｃとＲｂの比および並列にするダイオードの数Ｎを適切に設定すると温度依存性の少ない出力電圧ＶＢＧＲを取り出すことができる。

図１１は、レベル変換回路の応用例を示す図で、図１のレベル変換回路ＬＣ１をＤＲＡＭのロジック回路とセンスアンプの間に挿入した回路図である。つまり、図１１では、ロジック回路が第１の回路ブロックＣｉｒ＿ＶＬに対応し、センスアンプが第２の回路ブロックＣｉｒ＿ＶＨに対応している。ＤＲＡＭメモリセルアレイ部の電源電圧が、ロジック回路の電源電圧と異なり高い電圧を使用している場合がある。ＤＲＡＭを活性化する信号はＶＬＯＷを使用したロジックの出力である。一方、ＤＲＡＭのセンスアンプを活性化する信号はＶＨＩＧＨ振幅の信号でなければならない。このため、両者の間にレベル変換回路を介在させる必要がある。

ロジック部の電源ＶＬＯＷが通常レベルよりも低く、ＤＲＡＭ部の電源ＶＨＩＧＨだけが正常な場合、ＤＲＡＭ活性化信号が不定レベルとなり、センスアンプが活性化してしまう場合がある。本発明の実施例を適用すれば、電源ＶＬＯＷが通常レベルより低い場合であっても、レベル変換回路の出力がセンスアンプを動作させないロジック状態となるので、このようなことを防ぐことが可能になる。

本発明の第１の実施形態に係るレベル変換回路の回路図。本発明の第１の実施形態で使用されるＶＬＯＷモニタ回路の回路図。図２のＶＬＯＷモニタ回路の出力とＶＨＩＧＨ／ＶＬＯＷの関係を示す特性図。本発明の第２の実施形態に係るＶＬＯＷモニタ回路の回路図。図４のＶＬＯＷモニタ回路の出力とＶＨＩＧＨ／ＶＬＯＷの関係を温度特性を含めて示す特性図。第２の実施形態のモニタ回路の第１の変形例の回路図。第２の実施形態のモニタ回路の第２の変形例の回路図。本発明の第３の実施形態に係るＶＬＯＷモニタ回路の回路図。図８のＶＬＯＷモニタ回路の出力とＶＨＩＧＨ／ＶＬＯＷの関係を示す特性図。バンドギャップレファレンス回路の１例を示す回路図。図１のレベル変換回路をＤＲＡＭセンスアンプ回路に応用した例を示す回路図。レベル変換回路の使用例を示すブロック図。レベル変換回路の必要性を説明するための図。レベル変換回路を介した信号でＶＨＩＧＨ電源を使用した回路が制御されることを説明する図。従来のレベル変換回路の回路図。

符号の説明

ＬＣ１…レベル変換回路
ＭＣ…モニタ回路
ＩＮＶ１〜１０…インバータ回路
ＭＰ１〜ＭＰ３…ＰＭＯＳトランジスタ
ＭＮ１〜ＭＮ５…ＮＭＯＳトランジスタ
ＤＡ…差動増幅器
Ｑ１〜Ｑ３…ダイオード接続のトランジスタ
Ｒ１〜Ｒ３、Ｒｂ，Ｒｃ…抵抗
ＢＧＲ…バンドギャップレファレンス回路
ＦＦ１、ＦＦ２…フリップフロップ
ＤＩ，ＤＱ１，ＤＱＮ…ダイオード

Claims

第１の電源電圧で動作し、前記第１の電源電圧と同じ振幅を有する第１のデジタル信号を出力する第１の回路ブロックと、
前記第１のデジタル信号が入力され、前記第１のデジタル信号の振幅を第２の電源電圧と同じ振幅に変換し、第２のデジタル信号として出力端子から出力するレベル変換回路と、
前記第２の電源電圧で動作し、前記第２のデジタル信号が入力される第２の回路ブロックと、
前記第２の電源電圧を抵抗で分圧し、その分圧電圧から上限がダイオードによって規定される基準電位を発生し、前記基準電位と前記第１の電源電圧を比較して、前記第１の電源電圧が所定の電圧レベルより低下した場合に、前記レベル変換回路の前記出力端子を所定の電位とする第１の信号を発生するモニター回路とを具備することを特徴とする半導体装置。
前記レベル変換回路の前記出力端子を前記所定の電位とすることにより、前記第２の回路ブロックが非活性化されることを特徴とする請求項１記載の半導体装置。
前記第１の電源電圧は前記第２の電源電圧より低いことを特徴とする請求項１記載の半導体装置。
前記第１の回路ブロックは、前記第１のデジタル信号の相補信号を作成するためのインバータを含み、前記レベル変換回路は前記相補信号が入力するフリップフロップとを含むことを特徴とする請求項１記載の半導体装置。
前記モニタ回路は、前記第１の電源電圧が前記所定の電圧レベルより低下した場合に、前記レベル変換回路の動作を遮断するとともに、前記レベル変換回路の前記出力端子を前記所定の電位とするための前記第１の信号を発生することを特徴とする請求項１記載の半導体装置。