KR100801031B1 - 레벨 쉬프팅 회로 및 레벨 쉬프팅 방법 - Google Patents

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삼성전자주식회사
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Abstract

레벨 쉬프터 및 중간 전압 생성부를 포함하는 레벨 쉬프팅 회로가 개시된다. 상기 레벨 쉬프터는 제1 전압의 레벨과 접지 전압의 레벨 사이를 스윙하는 제1 신호를 레벨 쉬프팅하여 중간 전압의 레벨과 접지 전압의 레벨 사이를 스윙하는 중간 전압 신호를 생성하고, 상기 중간 전압 신호를 레벨 쉬프팅하여 제2 전압의 레벨과 접지 전압의 레벨 사이를 스윙하는 제2 신호를 생성하고, 상기 중간 전압 생성부는 상기 제2 전압을 제공받아 상기 중간 전압을 생성한다.

Description

레벨 쉬프팅 회로 및 레벨 쉬프팅 방법{Level Shifting Circuit and Method}
도 1은 본 발명의 일 실시예에 따른 레벨 쉬프팅 회로를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 레벨 쉬프팅 회로의 동작 전압을 비교한 그래프이다.
도 3은 본 발명의 일 실시예에 따른 레벨 쉬프팅 회로를 나타내는 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 레벨 쉬프팅 회로를 나타내는 회로도이다.
도 5는 본 발명의 일 실시예에 따른 레벨 쉬프팅 회로의 코너 시뮬레이션의 결과를 나타내는 타이밍도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 제1 레벨 쉬프팅부
200 : 제2 레벨 쉬프팅부
20 : 중간 전압 생성부
30 : 출력 버퍼부
본 발명은 반도체 장치에 관한 것으로서, 특히 레벨 쉬프팅 회로 및 레벨 쉬프팅 방법에 관한 것이다.
대부분의 반도체 집적회로는 본래의 기능을 하는 회로 부분과 칩 외부와의 인터페이스를 위한 회로 부분을 가지고 있다. 또한, 반도체 집적회로 내에는 다양한 기능을 하는 여러 개의 회로 블록들이 있는데, 이들 회로 블록들을 위한 전원 전압도 다양하게 존재한다. 예를 들면, 반도체 집적회로 내의 대부분의 회로 블록들은 1.2V 이하의 전원전압을 사용하여 동작하는데, 외부 회로와 인터페이스 하는 아날로그 회로 블록은 3.3V 또는 2.5V의 전원전압을 사용하여 동작한다.
따라서, 다른 전원 전압을 사용하는 회로 블록들 사이에는 전압 레벨의 차이가 있으므로, 각 블록들 사이에는 인터페이스를 위해서 레벨 쉬프터(Level Shifter)가 필요하다.
최근 90nm 또는 65nm의 딥 서브 마이크론(deep sub-micron) 공정을 사용하는 저전력 혼성모드 제품의 수요가 늘어가고 있는데, 이때 주로 1.8V 또는 2.5V 전원을 사용하는 아날로그 블록과 1.0V 이하의 저 전압원을 사용하는 논리 회로와의 인터페이스(interface)를 위한 레벨 쉬프터의 사용은 필수적이다. 그리고 최근 각광받고 있는 엠피쓰리(MP3), 피디에이(PDA) 등과 같은 모바일 어플리케이션(mobile application)에서는 칩 전체의 전력 소모를 줄이기 위해 논리 회로의 전압을 1V 이하로 최대한 낮추는 추세이다. 그러나 이 경우에 종래의 레벨 쉬프터를 사용할 경우, 회로의 전원 동작 마진은 점점 줄어들게 되어서 회로의 구동 능력이 한계에 이르게 된다.
종래의 레벨 쉬프터는 낮은 로직 전압을 제1 인버터가 입력받아 래치의 입력 단으로 제공하고 최종적으로 제2 인버터를 거쳐서 높은 전압으로 레벨 쉬프팅된 출력 신호를 생성한다. 상기 래치를 구동시킬 수 있는 전압, 즉, 상기 래치에 포함된 트랜지스터의 문턱 전압보다 큰 전압이 입력되어야 래치의 동작이 가능하게 된다. 따라서 상기한 바와 같이 로직 전압을 최소로 낮추어 가는 설계 상황에서는 래치의 동작 마진이 감소하게 되는 문제가 있다.
본 발명의 목적은 입력 전압의 마진을 증가시킬 수 있는 레벨 쉬프팅 회로를 제공하는데 있다.
본 발명의 다른 목적은 입력 전압의 마진을 증가시킬 수 있는 레벨 쉬프팅 방법을 제공하는데 있다.
본 발명의 일 실시예에 따른 레벨 쉬프팅 회로는 레벨 쉬프터 및 중간 전압 생성부를 포함할 수 있다. 상기 레벨 쉬프터는 제1 전압의 레벨과 접지 전압의 레벨 사이를 스윙하는 제1 신호를 레벨 쉬프팅하여 중간 전압의 레벨과 접지 전압의 레벨 사이를 스윙하는 중간 전압 신호를 생성하고, 상기 중간 전압 신호를 레벨 쉬 프팅하여 제2 전압의 레벨과 접지 전압의 레벨 사이를 스윙하는 제2 신호를 생성할 수 있다. 상기 중간 전압 생성부는 상기 제2 전압으로부터 상기 중간 전압을 생성할 수 있다.
상기 레벨 쉬프터는 상기 제1 신호로부터 상기 중간 전압 신호를 생성하는 제1 레벨 쉬프팅부 및 상기 중간 전압 신호로부터 상기 제2 신호를 생성하는 제2 레벨 쉬프팅부를 포함하고, 상기 제1 전압의 레벨은 상기 중간 전압의 레벨보다 낮을 수 있고, 상기 중간 전압의 레벨은 상기 제2 전압의 레벨보다 낮을 수 있다.
상기 제1 레벨 쉬프팅부는 상기 중간 전압으로 구동되는 적어도 하나의 버퍼를 포함할 수 있다. 상기 제1 레벨 쉬프팅부는 상기 제1 신호에 따라 상기 중간 전압 또는 접지 전압을 상기 중간 전압 신호의 반전 신호로 생성하는 제1 인버터 및 상기 중간 전압 신호의 반전 신호에 따라 상기 중간 전압 또는 접지 전압을 상기 중간 전압 신호로 생성하는 제2 인버터를 포함할 수 있다.
상기 제2 레벨 쉬프팅부는 상기 제2 전압으로 구동되는 버퍼를 포함할 수 있다. 상기 버퍼는 상기 중간 전압 신호 및 상기 중간 전압 신호의 반전 신호를 수신하는 래치를 포함할 수 있다. 상기 제2 레벨 쉬프팅부는 상기 중간 전압 신호를 수신하는 게이트 및 접지 전압과 연결된 소스를 갖는 제1 엔모스(NMOS) 트랜지스터, 상기 중간 전압 신호의 반전 신호를 수신하는 게이트 및 상기 접지 전압과 연결된 소스를 갖는 제2 엔모스 트랜지스터, 상기 제2 전압에 연결된 소스, 상기 제2 엔모스 트랜지스터의 드레인과 연결된 게이트 및 상기 제1 엔모스 트랜지스터의 드레인과 연결된 드레인을 갖는 제1 피모스(PMOS) 트랜지스터, 및 상기 제2 전압에 연결 된 소스, 상기 제1 엔모스 트랜지스터의 드레인과 연결된 게이트 및 상기 제2 엔모스 트랜지스터의 드레인과 연결된 드레인을 갖는 제2 피모스 트랜지스터를 포함할 수 있다.
상기 중간 전압 생성부는 전압분배를 할 수 있도록 구성된 복수의 부하를 포함하고, 상기 제2 전압을 분배하여 상기 중간 전압을 생성할 수 있다. 상기 복수의 부하 각각은 적어도 하나의 다이오드 연결된 트랜지스터를 포함할 수 있다. 상기 중간 전압 생성부는 상기 제2 전압과 접지 전압 사이에 직렬로 연결된 적어도 두 개의 다이오드 연결 트랜지스터를 포함하고, 상기 다이오드 연결 트랜지스터들의 접점들 중 어느 한 접점의 전압이 상기 중간 전압으로 출력될 수 있다.
상기 레벨 쉬프팅 회로는 상기 제2 신호를 버퍼링하여 출력하는 출력 버퍼부를 더 포함할 수 있다. 상기 출력 버퍼부는 상기 제2 전압으로 구동되는 인버터를 포함할 수 있다.
본 발명의 일 실시예에 따른 레벨 쉬프팅 회로는 레벨 쉬프터 및 중간 전압 생성부를 포함할 수 있다. 상기 레벨 쉬프터는 제1 전압의 레벨과 접지 전압의 레벨 사이를 스윙하는 제1 신호를 레벨 쉬프팅하여 적어도 하나의 중간 전압의 레벨과 접지 전압의 레벨 사이를 각각 스윙하는 적어도 하나의 중간 전압 신호를 생성하고, 상기 적어도 하나의 중간 전압 신호를 레벨 쉬프팅하여 제2 전압의 레벨과 접지 전압의 레벨 사이를 스윙하는 제2 신호를 생성할 수 있다. 상기 중간 전압 생성부는 상기 제2 전압을 제공받아 상기 적어도 하나의 중간 전압을 각각 생성할 수 있다.
본 발명의 일 실시예에 따른 레벨 쉬프팅 방법은 제2 전압을 제공받아 중간 전압을 생성하는 단계, 제1 전압의 레벨과 접지 전압의 레벨 사이를 스윙하는 제1 신호를 레벨 쉬프팅하여 상기 중간 전압의 레벨과 접지 전압의 레벨 사이를 스윙하는 중간 전압 신호를 생성하는 단계, 및 상기 중간 전압 신호를 레벨 쉬프팅하여 상기 제2 전압의 레벨과 접지 전압의 레벨 사이를 스윙하는 제2 신호를 생성하는 단계를 포함할 수 있다.
상기 제1 전압의 레벨은 상기 중간 전압의 레벨보다 낮을 수 있고, 상기 중간 전압의 레벨은 상기 제2 전압의 레벨보다 낮을 수 있다.
상기 제2 신호를 생성하는 단계는 상기 중간 전압 신호 및 상기 중간 전압 신호의 반전 신호를 수신하여 차동 증폭하는 단계를 포함할 수 있다. 상기 중간 전압을 생성하는 단계는 전압분배를 할 수 있도록 구성된 복수의 부하를 이용하여, 상기 제2 전압을 분배하여 상기 중간 전압을 생성하는 단계를 포함할 수 있다. 상기 레벨 쉬프팅 방법은 상기 생성된 제2 신호를 버퍼링하여 출력하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 레벨 쉬프팅 방법은 제2 전압을 제공받아 적어도 하나의 중간 전압을 각각 생성하는 단계, 제1 전압의 레벨과 접지 전압의 레벨 사이를 스윙하는 제1 신호를 레벨 쉬프팅하여 상기 적어도 하나의 중간 전압의 레벨과 접지 전압의 레벨 사이를 각각 스윙하는 적어도 하나의 중간 전압 신호를 생성하는 단계, 및 상기 적어도 하나의 중간 전압 신호를 레벨 쉬프팅하여 상기 제2 전압의 레벨과 접지 전압의 레벨 사이를 스윙하는 제2 신호를 생성하는 단계를 포함할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이 해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 레벨 쉬프팅 회로를 나타내는 블록도이 다.
도 1을 참조하면, 레벨 쉬프팅 회로는 레벨 쉬프터(10) 및 중간 전압 생성부(20)를 포함할 수 있다. 상기 레벨 쉬프팅 회로는 출력 버퍼부(30)를 더 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 도 2의 레벨 쉬프팅 회로의 동작 전압을 비교한 그래프이다.
도 2를 참조하면, 제1 신호(IN)는 제1 전압(VDDL)과 접지 전압(GND) 사이를 스윙하고, 제2 신호(OUT)는 제2 전압(VDDH)과 접지 전압(GND) 사이를 스윙할 수 있다. 중간 전압 신호(MD)는 중간 전압(VDDM)과 접지 전압(GND) 사이를 스윙할 수 있다.
상기 제1 전압(VDDL)은 상기 중간 전압(VDDM) 보다 낮을 수 있고, 상기 중간 전압(VDDM)은 상기 제2 전압(VDDH) 보다 낮을 수 있다. 실시예에서, 상기 제1 전압(VDDL)은 0.5V이고, 상기 중간 전압(VDDM)은 1.0V이고, 상기 제2 전압(VDDH)은 2.0V일 수 있다.
이하에서는 도 1 및 2를 참조하여, 레벨 쉬프팅 회로의 동작을 설명하기로 한다.
상기 레벨 쉬프터(10)는 제1 레벨 쉬프팅부(100) 및 제2 레벨 쉬프팅부(200)를 포함할 수 있다.
상기 제1 레벨 쉬프팅부(100)는 상기 중간 전압(VDDM)으로 구동되고, 상기 제1 신호(IN)로부터 상기 중간 전압 신호(MD)를 생성할 수 있다.
상기 제2 레벨 쉬프팅부(200)는 상기 제2 전압(VDDH)으로 구동되고, 상기 중간 전압 신호(MD)로부터 고전압 신호(H)를 생성할 수 있다.
상기 중간 전압 생성부(20)는 전압분배를 할 수 있도록 구성된 복수의 부하를 포함하고, 상기 제2 전압(VDDH)으로부터 상기 중간 전압(VDDM)을 생성할 수 있다.
상기 출력 버퍼부(30)는 상기 제2 전압(VDDH)으로 구동되고, 상기 고전압 신호(H)를 버퍼링하여 상기 제2 신호(OUT)로 출력할 수 있다. 실시예에서, 상기 출력 버퍼부(30)는 적어도 하나의 인버터를 포함할 수 있다.
본 발명은 이에 한정하지 아니하고, 상기 레벨 쉬프팅 회로는 상기 제1 신호(IN)로부터 상기 제2 신호(OUT)로 레벨 쉬프팅되는 과정에서 복수의 중간 전압 신호를 이용할 수 있다.
즉, 레벨 쉬프팅 회로는 제1 전압과 접지 전압 사이를 스윙하는 제1 신호를 레벨 쉬프팅하여 적어도 하나의 중간 전압과 접지 전압 사이를 각각 스윙하는 적어도 하나의 중간 전압 신호를 생성하고, 상기 적어도 하나의 중간 전압 신호를 레벨 쉬프팅하여 제2 전압과 접지 전압 사이를 스윙하는 제2 신호를 생성하는 레벨 쉬프터, 및 상기 제2 전압을 제공받아 상기 적어도 하나의 중간 전압을 각각 생성하는 중간 전압 생성부를 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 레벨 쉬프팅 회로를 나타내는 회로도이다.
도 3을 참조하면, 레벨 쉬프팅 회로는 제1 레벨 쉬프팅부(100), 제2 레벨 쉬 프팅부(200), 중간 전압 생성부(20) 및 출력 버퍼부(30)를 포함할 수 있다.
상기 제1 레벨 쉬프팅부(100)는 제1 인버터(110) 및 제2 인버터(120)를 포함할 수 있다. 상기 제1 인버터(110)는 제1 피모스 트랜지스터(MP1) 및 제1 엔모스 트랜지스터(MN1)를 포함할 수 있다. 상기 제2 인버터(120)는 제2 피모스 트랜지스터(MP2) 및 제2 엔모스 트랜지스터(MN2)를 포함할 수 있다.
상기 제1 피모스 트랜지스터(MP1)는 중간 전압(VDDM)과 연결된 소스, 제1 신호(IN)를 입력받는 게이트를 포함할 수 있다. 상기 제1 엔모스 트랜지스터(MN1)는 상기 제1 피모스 트랜지스터(MP1)의 드레인과 연결된 드레인, 상기 제1 신호(IN)를 입력받는 게이트 및 접지 전압(GND)과 연결된 소스를 포함할 수 있다.
상기 제1 신호(IN)가 '로우' 레벨일 때는, 상기 제1 피모스 트랜지스터(MP1)는 턴온되고 상기 제1 엔모스 트랜지스터(MN1)는 턴오프되므로 상기 제1 인버터(110)는 상기 중간 전압(VDDM)을 출력할 수 있다.
마찬가지로, 상기 제1 신호(IN)가 '하이' 레벨일 때는, 상기 제1 피모스 트랜지스터(MP1)는 턴오프되고 상기 제1 엔모스 트랜지스터(MN1)은 턴온되므로 상기 제1 인버터(110)는 접지 전압(GND)을 출력할 수 있다.
상기 제2 피모스 트랜지스터(MP2)는 상기 중간 전압(VDDM)과 연결된 소스, 상기 제1 인버터(110)의 출력 신호(MDB)를 입력받는 게이트를 포함할 수 있다. 상기 제2 엔모스 트랜지스터(MN2)는 상기 제2 피모스 트랜지스터(MP2)의 드레인과 연결된 드레인, 상기 제1 인버터(110)의 출력 신호(MDB)를 입력받는 게이트 및 접지 전압(GND)과 연결된 소스를 포함할 수 있다.
상기 제1 인버터(110)의 출력 신호(MDB)가 '로우' 레벨일 때는, 상기 제2 피모스 트랜지스터(MP2)는 턴온되고 상기 제2 엔모스 트랜지스터(MN2)는 턴오프되므로 상기 제2 인버터(120)는 상기 중간 전압(VDDM)을 출력할 수 있다.
마찬가지로, 상기 제1 인버터(110)의 출력 신호(MDB)가 '하이' 레벨일 때는, 상기 제2 피모스 트랜지스터(MP2)는 턴오프되고 상기 제2 엔모스 트랜지스터(MN2)는 턴온되므로 상기 제2 인버터(120)는 접지 전압(GND)을 출력할 수 있다.
실시예에서, 상기 제1 신호(IN)는 제1 전압(VDDL)과 접지 전압(GND) 사이를 스윙할 수 있고, 상기 제1 전압(VDDL)은 0.5V일 수 있다. 또한, 상기 중간 전압 신호(MD)는 상기 중간 전압(VDDM)과 접지 전압(GND) 사이를 스윙할 수 있고, 상기 중간 전압(VDDM)은 1.0V일 수 있다.
상기 제1 전압(VDDL)은 상기 제1 피모스 트랜지스터(MP1) 및 상기 제1 엔모스 트랜지스터(MN1)를 턴온 또는 턴오프 시킬 수 있어야 한다. 상기 제1 피모스 트랜지스터(MP1) 및 상기 제1 엔모스 트랜지스터(MN1)는 로직 레벨에서 사용되는 트랜지스터로써 문턱 전압(Threshold Voltage)이 상대적으로 낮다. 따라서 상기 제1 전압(VDDL)을 0.5V까지 낮추는 것이 가능하다. 즉, 상기 제1 전압(VDDL)은 상기 제1 및 제2 피모스 트랜지스터(MP1, MP2) 및 상기 제1 및 제2 엔모스 트랜지스터(MN1, MN2)의 문턱 전압보다만 크면 된다.
상기 중간 전압(VDDM)은 상기 제1 및 제2 피모스 트랜지스터(MP1, MP2) 및 상기 제1 및 제2 엔모스 트랜지스터(MN1, MN2)가 손상(damage)을 입지 않을 정도의 전압이어야 한다. 일 실시예에서 1.0V인 상기 중간 전압(VDDM)을 사용하여, 상기 제1 및 제2 피모스 트랜지스터(MP1, MP2) 및 상기 제1 및 제2 엔모스 트랜지스터(MN1, MN2)는 손상을 입지 않는다.
즉, 상기 제1 신호(IN)는 상기 제1 레벨 쉬프팅부(110)를 통하여 상기 중간 전압 신호(MD)로 레벨 쉬프팅될 수 있다.
상기 제2 레벨 쉬프팅부(200)는 제3 피모스 트랜지스터(MP3), 제4 피모스 트랜지스터(MP4), 제3 엔모스 트랜지스터(MN3) 및 제4 엔모스 트랜지스터(MN4)를 포함할 수 있다.
상기 제3 피모스 트랜지스터(MP3)는 제2 전압(VDDH)에 연결된 소스, 제1 노드(N1)에 연결된 게이트 및 제2 노드(N2)에 연결된 드레인을 포함할 수 있다.
상기 제4 피모스 트랜지스터(MP4)는 상기 제2 전압(VDDH)에 연결된 소스, 상기 제2 노드(N2)에 연결된 게이트 및 상기 제1 노드(N1)에 연결된 드레인을 포함할 수 있다.
상기 제3 엔모스 트랜지스터(MN3)는 상기 제2 노드(N2)와 연결된 드레인, 상기 중간 전압 신호(MD)를 수신하는 게이트 및 접지 전압(GND)과 연결된 소스를 포함할 수 있다.
상기 제4 엔모스 트랜지스터(MN4)는 상기 제1 노드(N1)와 연결된 드레인, 상기 제1 인버터(110)의 출력 신호 즉, 상기 중간 전압 신호의 반전 신호(MDB)를 수신하는 게이트 및 접지 전압(GND)과 연결된 소스를 포함할 수 있다.　
상기 중간 전압 신호 및 상기 중간 전압 신호의 반전 신호(MD, MDB)는 상기 제3 및 제4 엔모스 트랜지스터(MN3, MN4)를 턴온 또는 턴오프 시킬 수 있어야 한 다. 상기 제3 및 제4 엔모스 트랜지스터(MN3, MN4)는 이중 게이트 산화막(dual-gate-oxide) 트랜지스터로 이루어진다. 따라서, 상기 제3 및 제4 엔모스 트랜지스터(MN3, MN4)는 상기 제1 및 제2 인버터(110, 120)를 구성하는 상기 제1 및 제2 피모스 트랜지스터(MP1, MP2) 및 상기 제1 및 제2 엔모스 트랜지스터(MN1, MN2)의 문턱 전압에 비하여 상대적으로 높은 문턱 전압을 갖는다. 그리하여, 상기 제3 및 제4 엔모스 트랜지스터(MN3, MN4)를 턴온 시키기 위해서는 상기 제1 전압(VDDL)보다 높은 전압이 인가되어야 한다. 그리고 제3 내지 제6 피모스 트랜지스터(MP3, MP4, MP5, MP6)와 제5 및 제6 엔모스 트랜지스터(MN5, MN6)도 이중 게이트 산화막(dual-gate-oxide) 트랜지스터로 이루어진다. 즉, 제1 레벨 쉬프팅부(100)을 제외한 다른 부분은 모두 이중 게이트 산화막(dual-gate-oxide) 트랜지스터로 이루어진다.
실시예에서, 상기 제1 레벨 쉬프팅부(100)를 통하여 상기 제1 신호(IN)가 상기 중간 전압 신호(MD)로 레벨 쉬프팅되어 상기 중간 전압은 1.0V가 되므로 상기 제3 및 제4 엔모스 트랜지스터(MN3, MN4)는 턴온된다.
상기 중간 전압 신호(MD)가 '하이' 레벨이고 상기 중간 전압 신호의 반전 신호(MDB)가 '로우' 레벨일 때, 상기 제3 엔모스 트랜지스터(MN3)는 턴온되고 상기 제4 엔모스 트랜지스터(MN4)는 턴오프된다. 상기 제3 엔모스 트랜지스터(MN3)가 턴온되면 상기 제4 피모스 트랜지스터(MP4)는 턴온되고, 상기 제4 엔모스 트랜지스터(MN4)가 턴오프되면 상기 제3 피모스 트랜지스터(MP3)는 턴오프된다. 따라서 상기 제2 노드(N2)의 전압은 접지 전압(GND)과 실질적으로 같아지게 되므로, 고전압 신호(H)는 '로우' 레벨의 접지 전압(GND)을 출력할 수 있다.
마찬가지로, 상기 중간 전압 신호(MD)가 '로우' 레벨이고 상기 중간 전압 신호의 반전 신호(MDB)가 '하이' 레벨일 때, 상기 제3 엔모스 트랜지스터(MN3)는 턴오프되고, 상기 제4 엔모스 트랜지스터(MN4)는 턴온된다. 상기 제4 엔모스 트랜지스터(MN4)가 턴온되면 상기 제3 피모스 트랜지스터(MP3)는 턴온되고, 상기 제3 엔모스 트랜지스터(MN3)이 턴오프되면 상기 제4 피모스 트랜지스터(MP4)는 턴오프된다. 따라서 상기 제2 노드(N2)의 전압은 상기 제2 전압(VDDH)과 실질적으로 같아지게 되므로, 상기 고전압 신호(H)는 '하이' 레벨의 제2 전압(VDDH)을 출력할 수 있다.
즉, 상기 중간 전압 신호(MD)는 상기 제2 레벨 쉬프팅부(200)를 통하여 상기 고전압 신호(H)로 레벨 쉬프팅될 수 있다.
상기 중간 전압 생성부(20)는 제5 피모스 트랜지스터(MP5) 및 제5 엔모스 트랜지스터(MN5)를 포함할 수 있다.
상기 제5 피모스 트랜지스터(MP5)는 다이오드 연결된 것으로, 상기 제2 전압(VDDH)에 연결된 소스 및 제3 노드(N3)와 연결된 드레인을 포함할 수 있다.
상기 제5 엔모스 트랜지스터(MN5)는 다이오드 연결된 것으로, 상기 제3 노드(N3)와 연결된 드레인 및 접지 전압(GND)과 연결된 소스를 포함할 수 있다.
실시예에서, 상기 제5 피모스 트랜지스터(MP5) 및 상기 제5 엔모스 트랜지스터(MN5)는 2.0V인 상기 제2 전압(VDDH)을 일대일로 분배하여 상기 제3 노드(N3)를 통해 1.0V의 상기 중간 전압(VDDM)을 출력할 수 있다.
상기 출력 버퍼부(30)는 제6 피모스 트랜지스터(MP6) 및 제6 엔모스 트랜지 스터(MN6)를 포함할 수 있다.
상기 제6 피모스 트랜지스터(MP6)는 상기 제2 전압(VDDH)과 연결된 소스 및 상기 고전압 신호(H)를 수신하는 게이트를 포함할 수 있다.
상기 제6 엔모스 트랜지스터(MN6)는 상기 제6 피모스 트랜지스터(MP6)의 드레인과 연결된 드레인, 상기 고전압 신호(H)를 입력받는 게이트 및 접지 전압(GND)과 연결된 소스를 포함할 수 있다.
상기 제6 피모스 트랜지스터(MP6) 및 상기 제6 엔모스 트랜지스터(MN6)는 이중 게이트 산화막 트랜지스터로 구성된다. 따라서 상기 제2 전압(VDDH)은 상기 제6 피모스 트랜지스터(MP6) 및 상기 제6 엔모스 트랜지스터(MN6)를 턴온 시키도록 충분히 높은 전압이어야 한다.
상기 고전압 신호(H)가 '하이' 레벨일 때, 상기 제6 피모스 트랜지스터(MP6)는 턴오프되고 상기 제6 엔모스 트랜지스터(MN6)는 턴온된다. 따라서, 상기출력 버퍼부(30)는 접지 전압(GND)을 제2 신호(OUT)로 출력할 수 있다.
마찬가지로, 상기 고전압 신호(H)가 '로우' 레벨일 때, 상기 제6 피모스 트랜지스터(MP6)는 턴온되고 상기 제6 엔모스 트랜지스터(MN6)는 턴오프된다. 따라서, 상기 출력 버퍼부(30)는 상기 제2 전압(VDDH)을 상기 제2 신호(OUT)로 출력할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 레벨 쉬프팅 회로를 나타내는 회로도이다.
도 4를 참조하면, 레벨 쉬프팅 회로는 제1 레벨 쉬프팅부(100), 제2 레벨 쉬 프팅부(200), 중간 전압 생성부(20) 및 출력 버퍼부(30)를 포함할 수 있다.
상기 제1 레벨 쉬프팅부(100), 상기 제2 레벨 쉬프팅부(200) 및 상기 출력 버퍼부(30)의 구성은 도3과 같으므로 상세한 설명은 생략한다.
상기 제1 레벨 쉬프팅부(100)는 제1 전압(VDDL)과 접지 전압(GND) 사이를 스윙하는 제1 신호(IN)를 레벨 쉬프팅하여 중간 전압(VDDM)과 접지 전압(GND) 사이를 스윙하는 중간 전압 신호(MD)를 출력할 수 있다.
상기 제2 레벨 쉬프팅부(200)는 상기 중간 전압 신호(MD)를 레벨 쉬프팅하여 제2 전압(VDDH)과 접지 전압(GND) 사이를 스윙하는 고전압 신호(H)를 출력할 수 있다.
상기 중간 전압 생성부(20)는 제5 피모스 트랜지스터(MP5), 제7 피모스 트랜지스터(MP7) 및 제5 엔모스 트랜지스터(MN5)를 포함할 수 있다.
상기 제5 피모스 트랜지스터(MP5)는 다이오드 연결된 것으로, 상기 제2 전압(VDDH)과 연결된 소스를 포함할 수 있다.
상기 제7 피모스 트랜지스터(MP7)는 다이오드 연결된 것으로, 상기 제5 피모스 트랜지스터(MP5)의 드레인과 연결된 소스 및 제3 노드(N3)와 연결된 드레인을 포함할 수 있다.
상기 제5 엔모스 트랜지스터(MN5)는 다이오드 연결된 것으로, 상기 제3 노드(N3)와 연결된 드레인 및 접지 전압(GND)과 연결된 소스를 포함할 수 있다.
실시예에서, 상기 제1 전압(VDDL)은 0.5V이고, 상기 중간 전압(VDDM)은 1.0V이고, 상기 제2 전압(VDDH)는 3.0V일 수 있다.
실시예에서, 상기 제5 및 제7 피모스 트랜지스터(MP5, MP7) 및 상기 제5 엔모스 트랜지스터(MN5)는 3.0V인 상기 제2 전압(VDDH)를 이대일로 분배하여 상기 제3 노드(N3)를 통해 1.0V의 상기 중간 전압(VDDM)을 출력할 수 있다.
상기 출력 버퍼부(30)는 상기 제2 레벨 쉬프팅부(200)의 출력 신호인 상기 고전압 신호(H)를 버퍼링하여 제2 신호(OUT)를 출력할 수 있다.
도 5는 본 발명의 일 실시예에 따른 레벨 쉬프팅 회로의 코너 시뮬레이션의 결과를 나타내는 타이밍도이다.
도 5를 참조하면, 타이밍도의 x 축은 시간, y 축은 전압을 나타낸다.
종래의 레벨 쉬프터는 입력 전압의 구동 한계가 약 0.9V이지만, 본 발명의 일 실시예에 따른 레벨 쉬프팅 회로는 입력 전압(IN)을 0.5V까지 낮추어도 듀티(duty)나 동작 속도 등의 문제가 없이 안정적으로 2.0V의 출력 전압(OUT)을 제공하는 것을 확인할 수 있다.
시뮬레이션은 (NN, 55℃), (SS, -55℃), (SS, 125℃), (FF, -55℃) 및 (FF, 125℃)의 코너 조건에서 다섯 번 수행되었고, 상기 다섯 번의 수행 결과 모든 조건에서 0.5V의 입력 전압(IN)으로도 안정적으로 2.0V의 출력 전압(OUT)을 제공하는 것을 확인할 수 있다. 상기 NN, SS 및 FF은 공정 조건을 말하는 것으로, N은 normal, S는 slow, F는 fast를 나타낸다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 레벨 쉬프팅 회로 및 레벨 쉬프팅 방법은 입력 전압 레벨을 낮추어, 전원 동작 마진을 충분히 확보할 수 있 다.
또한, 본 발명의 일 실시예에 따른 레벨 쉬프팅 회로 및 레벨 쉬프팅 방법을 적용하면, 칩 전체의 전력 소모를 줄이고, 코어 동작에 대한 수율을 향상시킬 수 있다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 제1 전압의 레벨과 접지 전압의 레벨 사이를 스윙하는 제1 신호를 레벨 쉬프팅하여 중간 전압의 레벨과 접지 전압의 레벨 사이를 스윙하는 중간 전압 신호를 생성하고, 상기 중간 전압 신호를 레벨 쉬프팅하여 제2 전압의 레벨과 접지 전압의 레벨 사이를 스윙하는 제2 신호를 생성하는 레벨 쉬프터; 및
    상기 제2 전압으로부터 상기 중간 전압을 생성하는 중간 전압 생성부를 포함하는 것을 특징으로 하는 레벨 쉬프팅 회로.
  2. 제1항에 있어서, 상기 레벨 쉬프터는
    상기 제1 신호로부터 상기 중간 전압 신호를 생성하는 제1 레벨 쉬프팅부; 및
    상기 중간 전압 신호로부터 상기 제2 신호를 생성하는 제2 레벨 쉬프팅부를 포함하고,
    상기 제1 전압의 레벨은 상기 중간 전압의 레벨보다 낮고, 상기 중간 전압의 레벨은 상기 제2 전압의 레벨보다 낮은 것을 특징으로 하는 레벨 쉬프팅 회로.
  3. 제2항에 있어서, 상기 제1 레벨 쉬프팅부는
    상기 중간 전압으로 구동되는 적어도 하나의 버퍼를 포함하는 것을 특징으로 하는 레벨 쉬프팅 회로.
  4. 제3항에 있어서, 상기 제1 레벨 쉬프팅부는
    상기 제1 신호에 따라 상기 중간 전압 또는 접지 전압을 상기 중간 전압 신호의 반전 신호로 생성하는 제1 인버터; 및
    상기 중간 전압 신호의 반전 신호에 따라 상기 중간 전압 또는 접지 전압을 상기 중간 전압 신호로 생성하는 제2 인버터를 포함하는 것을 특징으로 하는 레벨 쉬프팅 회로.
  5. 제2항에 있어서, 상기 제2 레벨 쉬프팅부는
    상기 제2 전압으로 구동되는 버퍼를 포함하는 것을 특징으로 하는 레벨 쉬프팅 회로.
  6. 제5항에 있어서, 상기 버퍼는
    상기 중간 전압 신호 및 상기 중간 전압 신호의 반전 신호를 수신하는 래치를 포함하는 것을 특징으로 하는 레벨 쉬프팅 회로.
  7. 제6항에 있어서, 상기 제2 레벨 쉬프팅부는
    상기 중간 전압 신호를 수신하는 게이트 및 접지 전압과 연결된 소스를 갖는 제1 엔모스(NMOS) 트랜지스터;
    상기 중간 전압 신호의 반전 신호를 수신하는 게이트 및 상기 접지 전압과 연결된 소스를 갖는 제2 엔모스 트랜지스터;
    상기 제2 전압에 연결된 소스, 상기 제2 엔모스 트랜지스터의 드레인과 연결된 게이트 및 상기 제1 엔모스 트랜지스터의 드레인과 연결된 드레인을 갖는 제1 피모스(PMOS) 트랜지스터; 및
    상기 제2 전압에 연결된 소스, 상기 제1 엔모스 트랜지스터의 드레인과 연결된 게이트 및 상기 제2 엔모스 트랜지스터의 드레인과 연결된 드레인을 갖는 제2 피모스 트랜지스터를 포함하는 것을 특징으로 하는 레벨 쉬프팅 회로.
  8. 제1항에 있어서, 상기 중간 전압 생성부는
    전압분배를 할 수 있도록 구성된 복수의 부하를 포함하고, 상기 제2 전압을 분배하여 상기 중간 전압을 생성하는 것을 특징으로 하는 레벨 쉬프팅 회로.
  9. 제8항에 있어서, 상기 복수의 부하 각각은
    적어도 하나의 다이오드 연결된 트랜지스터를 포함하는 것을 특징으로 하는 레벨 쉬프팅 회로.
  10. 제9항에 있어서, 상기 중간 전압 생성부는
    상기 제2 전압과 접지 전압 사이에 직렬로 연결된 적어도 두 개의 다이오드 연결 트랜지스터를 포함하고,
    상기 다이오드 연결 트랜지스터들의 접점들 중 어느 한 접점의 전압이 상기 중간 전압으로 출력되는 것을 특징으로 하는 레벨 쉬프팅 회로.
  11. 제1항에 있어서, 상기 제2 신호를 버퍼링하여 출력하는 출력 버퍼부를 더 포함하는 것을 특징으로 하는 레벨 쉬프팅 회로.
  12. 제11항에 있어서, 상기 출력 버퍼부는
    상기 제2 전압으로 구동되는 인버터를 포함하는 것을 특징으로 하는 레벨 쉬프팅 회로.
  13. 제1 전압의 레벨과 접지 전압의 레벨 사이를 스윙하는 제1 신호를 레벨 쉬프팅하여 적어도 하나의 중간 전압의 레벨과 접지 전압의 레벨 사이를 각각 스윙하는 적어도 하나의 중간 전압 신호를 생성하고, 상기 적어도 하나의 중간 전압 신호를 레벨 쉬프팅하여 제2 전압의 레벨과 접지 전압의 레벨 사이를 스윙하는 제2 신호를 생성하는 레벨 쉬프터; 및
    상기 제2 전압을 제공받아 상기 적어도 하나의 중간 전압을 각각 생성하는 중간 전압 생성부를 포함하는 레벨 쉬프팅 회로.
  14. 제2 전압을 제공받아 중간 전압을 생성하는 단계;
    제1 전압의 레벨과 접지 전압의 레벨 사이를 스윙하는 제1 신호를 레벨 쉬프팅하여 상기 중간 전압의 레벨과 접지 전압의 레벨 사이를 스윙하는 중간 전압 신호를 생성하는 단계; 및
    상기 중간 전압 신호를 레벨 쉬프팅하여 상기 제2 전압의 레벨과 접지 전압의 레벨 사이를 스윙하는 제2 신호를 생성하는 단계를 포함하는 레벨 쉬프팅 방법.
  15. 제14항에 있어서, 상기 제1 전압의 레벨은 상기 중간 전압의 레벨보다 낮고, 상기 중간 전압의 레벨은 상기 제2 전압의 레벨보다 낮은 것을 특징으로 하는 레벨 쉬프팅 방법.
  16. 제15항에 있어서, 상기 제2 신호를 생성하는 단계는
    상기 중간 전압 신호 및 상기 중간 전압 신호의 반전 신호를 수신하여 차동 증폭하는 단계를 포함하는 것을 특징으로 하는 레벨 쉬프팅 방법.
  17. 제15항에 있어서, 상기 중간 전압을 생성하는 단계는
    전압분배를 할 수 있도록 구성된 복수의 부하를 이용하여, 상기 제2 전압을 분배하여 상기 중간 전압을 생성하는 단계를 포함하는 것을 특징으로 하는 레벨 쉬프팅 방법.
  18. 제15항에 있어서, 상기 레벨 쉬프팅 방법은
    상기 생성된 제2 신호를 버퍼링하여 출력하는 단계를 더 포함하는 것을 특징으로 하는 레벨 쉬프팅 방법.
  19. 제2 전압을 제공받아 적어도 하나의 중간 전압을 각각 생성하는 단계;
    제1 전압의 레벨과 접지 전압의 레벨 사이를 스윙하는 제1 신호를 레벨 쉬프팅하여 상기 적어도 하나의 중간 전압의 레벨과 접지 전압의 레벨 사이를 각각 스윙하는 적어도 하나의 중간 전압 신호를 생성하는 단계; 및
    상기 적어도 하나의 중간 전압 신호를 레벨 쉬프팅하여 상기 제2 전압의 레벨과 접지 전압의 레벨 사이를 스윙하는 제2 신호를 생성하는 단계를 포함하는 레벨 쉬프팅 방법.
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