KR20180134488A - 신호 전송 회로 및 이를 포함하는 이미지 센서 - Google Patents

신호 전송 회로 및 이를 포함하는 이미지 센서 Download PDF

Info

Publication number
KR20180134488A
KR20180134488A KR1020170072252A KR20170072252A KR20180134488A KR 20180134488 A KR20180134488 A KR 20180134488A KR 1020170072252 A KR1020170072252 A KR 1020170072252A KR 20170072252 A KR20170072252 A KR 20170072252A KR 20180134488 A KR20180134488 A KR 20180134488A
Authority
KR
South Korea
Prior art keywords
signal
output
level
amplified signal
circuit
Prior art date
Application number
KR1020170072252A
Other languages
English (en)
Other versions
KR102324541B1 (ko
Inventor
박석용
채희성
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170072252A priority Critical patent/KR102324541B1/ko
Priority to US15/867,876 priority patent/US10659712B2/en
Priority to CN201810250905.2A priority patent/CN109040625B/zh
Publication of KR20180134488A publication Critical patent/KR20180134488A/ko
Application granted granted Critical
Publication of KR102324541B1 publication Critical patent/KR102324541B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H04N5/37457—
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/26—Push-pull amplifiers; Phase-splitters therefor
    • H03F3/265—Push-pull amplifiers; Phase-splitters therefor with field-effect transistors only
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45273—Mirror types
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N5/378—
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/288—Indexing scheme relating to amplifiers the level shifting stage between two amplifying stages being realised by a resistor or potentiometer
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/303—Indexing scheme relating to amplifiers the loading circuit of an amplifying stage comprising a diode or diode coupled transistor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45051—Two or more differential amplifiers cascade coupled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45101—Control of the DC level being present

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Amplifiers (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

신호 전송 회로는, 송신 회로, 변환 회로 및 센싱 출력 회로를 포함한다. 상기 송신 회로는 구동 신호를 전송선으로 출력한다. 상기 변환 회로는 상기 전송선을 통하여 수신되는 싱글-엔디드 신호인 입력 신호를 변환하여 제1 출력 DC 레벨로부터 하방으로 스윙하는 제1 출력 증폭 신호 및 상기 제1 출력 DC 레벨보다 낮은 제2 출력 DC 레벨로부터 상방으로 스윙하는 제2 출력 증폭 신호를 포함하는 차동 신호를 발생한다. 상기 센싱 출력 회로는 상기 차동 신호에 기초하여 출력 신호를 발생한다. 하나의 전송선을 통하여 싱글-엔디드 신호를 전송하고 센싱 동작을 위해 상기 싱글-엔디드 신호를 이용하여 차동 신호를 발생함으로써, 신호 전송의 성능을 감소하지 않으면서도 전송선의 개수를 감소할 수 있다.

Description

신호 전송 회로 및 이를 포함하는 이미지 센서{Signal transfer circuit and image sensor including the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 신호 전송 회로, 상기 신호 전송 회로를 포함하는 이미지 센서 및 신호 전송 방법에 것이다.
일반적으로, 이미지 센서란 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐하는 장치로서, 이를 위해 수만에서 수백만 개의 화소를 포함하며 각각의 단위 화소는 빛을 감지하는 소자를 포함한다. 상기 빛을 감지하는 소자는 포톤(photon)을 전자-홀 쌍(electron-hole pair)으로 바꾸어 전하를 축적하게 되며, 이 때 빛의 세기 및 빛을 비추는 시간에 따라 축적되는 전하의 양이 달라진다. 이미지 센서는 이미지에 상응하는 입사광을 전기적 양으로 바꾸어 제공한다.
최근 들어 화소의 수가 증감함에 따라서 이미지 센서에 포함되는 데이터 버스의 동작 가능 주파수에 한계점이 나타나고 있다. 동작 가능 주파수의 한계는 버스 채널의 개수를 증가시켜서 극복할 수 있으나 이 경우에는 이미지 센서의 칩 사이즈가 증가하는 것을 피할 수 없다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 신호 라인의 수를 감소할 수 있는 신호 전송 회로를 제공하는 것이다.
또한 본 발명의 일 목적은, 신호 라인의 수를 감소할 수 있는 신호 전송 회로를 포함하는 이미지 센서를 제공하는 것이다.
또한 본 발명의 일 목적은, 신호 라인의 수를 감소할 수 있는 신호 전송 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 신호 전송 회로는, 송신 회로, 변환 회로 및 센싱 출력 회로를 포함한다.
상기 송신 회로는 구동 신호를 전송선으로 출력한다. 상기 변환 회로는 상기 전송선을 통하여 수신되는 싱글-엔디드 신호인 입력 신호를 변환하여 제1 출력 DC 레벨로부터 하방으로 스윙하는 제1 출력 증폭 신호 및 상기 제1 출력 DC 레벨보다 낮은 제2 출력 DC 레벨로부터 상방으로 스윙하는 제2 출력 증폭 신호를 포함하는 차동 신호를 발생한다. 상기 센싱 출력 회로는 상기 차동 신호에 기초하여 출력 신호를 발생한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 이미지 센서는, 픽셀 어레이, 아날로그-디지털 컨버터 및 신호 전송 회로를 포함한다.
상기 픽셀 어레이는 입사광을 전기적인 아날로그 신호들로 변환하여 출력하는 복수의 픽셀들을 포함한다. 상기 아날로그-디지털 컨버터는 상기 픽셀 어레이로부터의 아날로그 신호들을 디지털 데이터로 변환하여 출력한다.
상기 신호 전송 회로는 상기 디지털 데이터를 외부로 출력하기 위해 상기 디지털 데이터에 기초하여 구동 신호를 전송선으로 출력하는 송신 회로, 상기 전송선을 통하여 수신되는 싱글-엔디드 신호인 입력 신호를 변환하여 제1 출력 DC 레벨로부터 하방으로 스윙하는 제1 출력 증폭 신호 및 상기 제1 출력 DC 레벨보다 낮은 제2 출력 DC 레벨로부터 상방으로 스윙하는 제2 출력 증폭 신호를 포함하는 차동 신호를 발생하는 변환 회로, 및 상기 차동 신호에 기초하여 출력 신호를 발생하는 센싱 출력 회로를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 신호 전송 방법은,
전송선을 통하여 싱글-엔디드 신호인 입력 신호를 수신하는 단계, 상기 입력 신호를 변환하여 제1 출력 DC 레벨로부터 하방으로 스윙하는 제1 출력 증폭 신호 및 상기 제1 출력 DC 레벨보다 낮은 제2 출력 DC 레벨로부터 상방으로 스윙하는 제2 출력 증폭 신호를 포함하는 차동 신호를 발생하는 단계 및 상기 차동 신호에 기초하여 출력 신호를 발생하는 단계를 포함한다.
본 발명의 실시예들에 따른 신호 전송 회로는 하나의 전송선을 통하여 싱글-엔디드 신호를 전송하고 센싱 동작을 위해 상기 싱글-엔디드 신호를 이용하여 차동 신호를 발생함으로써, 신호 전송의 성능을 감소하지 않으면서도 전송선의 개수를 감소하여 신호 전송 회로 및 이를 포함하는 장치의 사이즈를 감소할 수 있다.
도 1은 본 발명의 실시예들에 따른 신호 전송 회로를 나타내는 블록도이다.
도 2는 도 1의 신호 전송 회로에 포함되는 변환 회로의 동작을 나타내는 파형도이다.
도 3은 본 발명의 실시예들에 따른 변환 회로를 나타내는 블록도이다.
도 4는 도 3의 변환 회로에 포함되는 제1 증폭기의 일 실시예를 나타내는 회로도이다.
도 5는 도 3의 변환 회로에 포함되는 제2 증폭기의 일 실시예를 나타내는 회로도이다.
도 6은 도 3의 변환 회로에 포함되는 레벨 조절 회로의 일 실시예를 나타내는 회로도이다.
도 7은 도 1의 신호 전송 회로에 포함되는 센싱 출력 회로의 일 실시예를 나타내는 회로도이다.
도 8은 도 1의 신호 전송 회로에 포함되는 송신 회로의 일 실시예를 나타내는 회로도이다.
도 9는 본 발명의 실시예들에 따른 신호 전송 회로의 동작의 일 예를 나타내는 타이밍도이다.
도 10은 본 발명의 실시예들에 따른 변환 회로를 나타내는 블록도이다.
도 11은 도 10의 변환 회로에 포함되는 제1 증폭기의 일 실시예를 나타내는 회로도이다.
도 12는 도 10의 변환 회로에 포함되는 제2 증폭기의 일 실시예를 나타내는 회로도이다.
도 13은 본 발명의 일 실시예에 따른 변환 회로를 나타내는 회로도이다.
도 14, 15 및 16은 본 발명의 실시예들에 따른 이미지 센서를 나타내는 도면들이다.
도 17은 본 발명의 실시예들에 따른 신호 전송 방법을 나타내는 순서도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 신호 전송 회로를 나타내는 블록도이고, 도 2는 도 1의 신호 전송 회로에 포함되는 변환 회로의 동작을 나타내는 파형도이다.
도 1을 참조하면, 신호 전송 회로(1000)는 송신 회로(TX)(100), 변환 회로(SDC)(200) 및 센싱 출력 회로(SEN)(300)를 포함한다.
송신 회로(100)는 구동 신호(SDR)를 전송선(10)으로 출력한다. 송신 회로(100)는 다양한 방식으로 전송선(10)을 구동할 수 있다. 일 실시예에서, 도 8을 참조하여 후술하는 바와 같이, 송신 회로(100)는 풀다운 방식으로 구동 신호(SDR)를 전송선(10)으로 출력할 수 있다. 출력된 구동 신호(SDR)는 전송선(10)의 임피던스(Zp)로 인하여 신호 특성이 열화되고(degenerated), 변환 회로(200)는 본래의 구동 신호(SDR)로부터 변형된 입력 신호(SIN)를 수신한다.
변환 회로(200)는 전송선(10)을 통하여 수신되는 싱글-엔디드 신호(single-ended signal)를 차동 신호(differential signal)로 변환한다. 즉 변환 회로(200)는 싱글-엔디드 신호인 입력 신호(SIN)를 변환하여 차동 신호에 해당하는 제1 출력 증폭 신호(SAM1) 및 제2 출력 증폭 신호(SAM2)를 발생한다. 제1 출력 증폭 신호(SAM1) 및 제2 출력 증폭 신호(SAM2)는 상보적으로 스윙한다. 여기서 두 신호들이 상보적으로 스윙한다는 것은 하나의 신호의 전압 레벨이 증가할 때 다른 신호의 전압 레벨은 감소하고, 반대로 하나의 신호의 전압 레벨이 감소할 때, 다른 신호의 신호의 전압 레벨이 증가하는 것을 말한다.
도 2에 도시된 바와 같이, 제1 출력 증폭 신호(SAM1)는 제1 출력 DC 레벨(OLV1)을 갖고 제1 출력 DC 레벨(OLV1)로부터 하방으로(downward) 스윙하고 제2 출력 증폭 신호(SAM2)는 제1 출력 DC 레벨(OLV1)보다 낮은 제2 출력 DC 레벨(OLV2)을 갖고 제2 출력 DC 레벨(OLV2)로부터 상방으로(upward) 스윙한다.
"상방으로 스윙" 또는 "하방으로 스윙"한다는 것은 다음과 같은 스윙 동작을 나타낸다. 제1 출력 증폭 신호(SAM1)는 입력 신호(SIN)가 디스에이블되는 경우에는 제1 출력 DC 레벨(OLV1)을 유지하고 입력 신호(SIN)의 논리 레벨의 변화에 따라서 제1 출력 DC 레벨(OLV1)보다 낮게 레벨이 감소하거나 다시 제1 출력 DC 레벨(OLV1) 방향으로 레벨이 복원된다. 제2 출력 증폭 신호(SAM2)는 입력 신호(SIN)가 디스에이블되는 경우에는 제2 출력 DC 레벨(OLV2)을 유지하고 입력 신호(SIN)의 논리 레벨의 변화에 따라서 제2 출력 DC 레벨(OLV2)보다 높게 레벨이 증가하거나 다시 제2 출력 DC 레벨(OLV2) 방향으로 레벨이 복원된다.
이와 같은 제1 출력 증폭 신호(SAM1) 및 제2 출력 증폭 신호(SAM2)는 각각의 DC 레벨을 갖고 상방 또는 하방으로 스윙한다는 점에서 두 개의 전압 레벨 사이에서 풀스윙하는 차동 신호와는 구별된다. 즉 제1 출력 증폭 신호(SAM1) 및 제2 출력 증폭 신호(SAM2)는 단순히 인버터를 사용하여 발생되는 차동 신호와는 다른 특성을 갖는다.
센싱 출력 회로(300)는 차동 신호(SAM1, SAM2)에 기초하여 출력 신호(SOUT)를 발생한다. 센싱 출력 회로(300)는 차동 신호를 센싱하고 증폭할 수 있는 다양한 구성을 가질 수 있다. 일 실시예에서 출력 신호(SOUT)는 센싱 출력 회로(300)의 전원 전압과 접지 전압 사이에서 풀스윙하는 신호일 수 있다.
입력 신호(SIN)는 고속 전송을 위해 비교적 작은 스윙폭(dVi)을 갖도록 제공되기 때문에 이러한 입력 신호(SIN)를 직접 센싱하는 것은 용이하지 않다. 변환 회로(200)는 이러한 작은 스윙폭(dVi)을 갖는 입력 신호(SIN)를 증폭 및 변환하여 센싱을 위한 전압 레벨 차(dV1, dV1)가 충분히 증가하도록 제1 출력 증폭 신호(SAM1) 및 제2 출력 증폭 신호(SAM2)를 발생한다.
이미지 센서와 같은 전자 장치의 고속 동작이 요구됨에 따라서 데이터 채널의 수는 증가하고 이에 따라서 칩 사이즈도 증가하는 추세이다. 일반적으로 하나의 채널 당 차동 센싱 및 증폭을 위한 두 개의 전송선들이 필요하고, 이러한 전송선들은 칩 사이즈를 증가시키고 설계 마진을 감소하는 요인이 된다.
전송선의 수를 감소하기 위하여 스윙하는 싱글-엔디드 신호를 하나의 전송선을 이용하여 전송하고 상기 싱글-엔디드 신호와 고정된 기준 전압을 비교하여 센싱 및 증폭을 수행할 수 있다. 그러나 이 경우에는 차동 입력을 사용했을 경우와 비교하여 고속 동작시 성능이 떨어진다는 단점이 있다.
본 발명의 실시예들에 따른 신호 전송 회로는 하나의 전송선을 통하여 싱글-엔디드 신호를 전송하고 센싱 동작을 위해 상기 싱글-엔디드 신호를 이용하여 차동 신호를 발생함으로써, 신호 전송의 성능을 감소하지 않으면서도 전송선의 개수를 감소하여 신호 전송 회로 및 이를 포함하는 장치의 사이즈를 감소할 수 있다.
도 3은 본 발명의 실시예들에 따른 변환 회로를 나타내는 블록도이다.
도 3을 참조하면, 변환 회로(200)는 제1 증폭기(220), 제2 증폭기(240) 및 레벨 조절 회로(240)를 포함할 수 있다.
제1 증폭기(220)는 입력 신호(SIN)를 증폭하여 제1 중간 DC 레벨(ILV1)로부터 하방으로 스윙하는 제1 중간 증폭 신호(BP1)를 발생한다. 제2 증폭기(240)는 제1 중간 증폭 신호(BP1)를 반전 증폭하여 제2 중간 DC 레벨(ILV2)로부터 상방으로 스윙하는 제2 중간 증폭 신호(BP2)를 발생한다. 레벨 조절 회로(260)는 제1 중간 증폭 신호(BP1)의 제1 중간 DC 레벨(ILV1) 및 제2 중간 증폭 신호(BP2)의 제2 중간 DC 레벨(ILV2)을 조절하여 제1 출력 증폭 신호(SAM1) 및 제2 출력 증폭 신호(SAM2)를 발생한다.
전술한 바와 같이, 제1 출력 증폭 신호(SAM1)는 제1 출력 DC 레벨(OLV1)을 갖고 제1 출력 DC 레벨(OLV1)로부터 하방으로 스윙하고 제2 출력 증폭 신호(SAM2)는 제1 출력 DC 레벨(OLV1)보다 낮은 제2 출력 DC 레벨(OLV2)을 갖고 제2 출력 DC 레벨(OLV2)로부터 상방으로 스윙한다. 도 3의 변환 회로(200)를 이용한 신호 전송 회로의 동작은 도 9를 참조하여 후술한다.
도 4는 도 3의 변환 회로에 포함되는 제1 증폭기의 일 실시예를 나타내는 회로도이다.
도 4를 참조하면, 제1 증폭기(220)는 제1 피모스(PMOS, p-channel metal oxide semiconductor) 트랜지스터(TP11), 제2 피모스 트랜지스터(TP12), 제3 피모스 트랜지스터(TP13), 제1 엔모스(NMOS, n-channel metal oxide semiconductor) 트랜지스터(TN11), 제2 엔모스 트랜지스터(TN12) 및 제3 엔모스 트랜지스터(TN13)를 포함할 수 있다.
제1 피모스 트랜지스터(TP11)는 전원 전압(VDD)에 연결되는 소스 전극, 입력 신호(SIN)를 수신하는 제1 노드(N11)에 연결되는 드레인 전극 및 제1 중간 증폭 신호(BP1)를 수신하는 게이트 전극을 포함한다.
제1 엔모스 트랜지스터(TN11)는 접지 전압(VSS)에 연결되는 소스 전극, 제1 노드(N11)에 연결되는 드레인 전극 및 제1 노드(N11)에 연결되는 게이트 전극을 포함한다.
제2 피모스 트랜지스터(TP12)는 전원 전압(VDD)에 연결되는 소스 전극, 제2 노드(N12)에 연결되는 드레인 전극 및 제2 노드(N12)에 연결되는 게이트 전극을 포함한다.
제2 엔모스 트랜지스터(TN12)는 접지 전압(VSS)에 연결되는 소스 전극, 제2 노드(N12)에 연결되는 드레인 전극 및 제1 노드(N11)에 연결되는 게이트 전극을 포함한다.
제3 피모스 트랜지스터(TP13)는 전원 전압(VDD)에 연결되는 소스 전극, 제1 중간 증폭 신호(BP1)를 출력하는 제3 노드(N13)에 연결되는 드레인 전극 및 제2 노드(N12)에 연결되는 게이트 전극을 포함한다.
제3 엔모스 트랜지스터(TN13)는 접지 전압(VSS)에 연결되는 소스 전극, 제3 노드(N13)에 연결되는 드레인 전극 및 바이어스 전압(VB)을 수신하는 게이트 전극을 포함한다.
이와 같이, 제1 증폭기(220)는 입력 신호(SIN)가 드레인 전극에 인가되는 다이오드 결합된 엔모스 트랜지스터(TN11)를 포함한다. 이 경우, 입력 신호(SIN)는 다이오드 결합된 엔모스 트랜지스터(TN11)의 문턱 전압에 상응하는 입력 DC 레벨을 갖는다. 즉 도 1의 송신 회로(100)가 디스에이블되어 전송선(10)을 구동하지 않는 경우에는 입력 신호(SIN), 즉 제1 노드(N11)의 전압 레벨은 다이오드 결합된 엔모스 트랜지스터(TN11)의 문턱 전압으로 유지된다.
한편, 제1 증폭기(220)는 드레인 전극을 통하여 제1 중간 증폭 신호(BP1)를 발생하는 다이오드 결합된 피모스 트랜지스터(TP13)를 포함한다. 이 경우 제1 중간 증폭 신호(BP1)의 제1 중간 DC 레벨(ILV1)은 다이오드 결합된 피모스 트랜지스터(TP13)의 문턱 전압에 기초하여 결정된다. 즉 도 1의 송신 회로(100)가 디스에이블되어 전송선(10)을 구동하지 않는 경우에는 제1 중간 증폭 신호(BP1)의 제1 중간 DC 레벨(ILV1), 즉 제3 노드(N13)의 전압 레벨은 전원 전압(VDD)에서 다이오드 결합된 피모스 트랜지스터(TP13)의 문턱 전압(Vth)만큼 감소한 전압(VDD-Vth)으로 유지된다. 제1 증폭기(220)는 제1 중간 증폭 신호(BP1)가 제1 피모스 트랜지스터(TP11)의 게이트 전극으로 인가되는 피드백 구성을 갖는다.
도 5는 도 3의 변환 회로에 포함되는 제2 증폭기의 일 실시예를 나타내는 회로도이다.
도 5를 참조하면, 제2 증폭기(240)는 입력 피모스 트랜지스터(TPi), 제1 피모스 트랜지스터(TP21), 제2 피모스 트랜지스터(TP22), 제3 피모스 트랜지스터(TP23), 제1 엔모스 트랜지스터(TN21), 제2 엔모스 트랜지스터(TN22) 및 제3 엔모스 트랜지스터(TN23)를 포함할 수 있다.
입력 피모스 트랜지스터(TPi)는 전원 전압(VDD)에 연결되는 소스 전극, 제1 노드(N21)에 연결되는 드레인 전극 및 제1 중간 증폭 신호(BP1)를 수신하는 게이트 전극을 포함한다.
제1 피모스 트랜지스터(TP21)는 전원 전압(VDD)에 연결되는 소스 전극, 제1 노드(N21)에 연결되는 드레인 전극 및 제2 중간 증폭 신호(BP2)를 수신하는 게이트 전극을 포함한다.
제1 엔모스 트랜지스터(TN21)는 접지 전압(VSS)에 연결되는 소스 전극, 제1 노드(N21)에 연결되는 드레인 전극 및 제1 노드(N21)에 연결되는 게이트 전극을 포함한다.
제2 피모스 트랜지스터(TP22)는 전원 전압(VDD)에 연결되는 소스 전극, 제2 노드(N22)에 연결되는 드레인 전극 및 제2 노드(N22)에 연결되는 게이트 전극을 포함한다.
제2 엔모스 트랜지스터(TN22)는 접지 전압(VSS)에 연결되는 소스 전극, 제2 노드(N22)에 연결되는 드레인 전극 및 제1 노드(N21)에 연결되는 게이트 전극을 포함한다.
제3 피모스 트랜지스터(TP23)는 전원 전압(VDD)에 연결되는 소스 전극, 제2 중간 증폭 신호(BP2)를 출력하는 제3 노드(N23)에 연결되는 드레인 전극 및 제2 노드(N22)에 연결되는 게이트 전극을 포함한다.
제3 엔모스 트랜지스터(TN23)는 접지 전압(VSS)에 연결되는 소스 전극, 제3 노드(N23)에 연결되는 드레인 전극 및 바이어스 전압(VB2)을 수신하는 게이트 전극을 포함한다.
이와 같이, 제2 증폭기(240)는 제1 중간 증폭 신호(BP1)가 게이트 전극에 인가되는 피모스 트랜지스터(TPi)를 포함한다. 따라서 제2 중간 증폭 신호(BP2)는 제1 중간 증폭 신호(BP1)를 반전 증폭한 신호에 해당한다.
한편, 제2 증폭기(240)는 드레인 전극을 통하여 제2 중간 증폭 신호(BP2)를 발생하는 다이오드 결합된 피모스 트랜지스터(TP23)를 포함한다. 이 경우 제2 중간 증폭 신호(BP2)의 제2 중간 DC 레벨(ILV2)은 다이오드 결합된 피모스 트랜지스터(TP23)의 문턱 전압에 기초하여 결정된다. 즉 도 1의 송신 회로(100)가 디스에이블되어 전송선(10)을 구동하지 않는 경우에는 제2 중간 증폭 신호(BP2)의 제2 중간 DC 레벨(ILV2), 즉 제3 노드(N23)의 전압 레벨은 전원 전압(VDD)에서 다이오드 결합된 피모스 트랜지스터(TP23)의 문턱 전압(Vth)만큼 감소한 전압(VDD-Vth)으로 유지된다. 제2 증폭기(240)는 제2 중간 증폭 신호(BP2)가 제1 피모스 트랜지스터(TP21)의 게이트 전극으로 인가되는 피드백 구성을 갖는다.
일 실시예에서, 도 4의 제1 증폭기(220) 및 도 5의 제2 증폭기(240)는 실질적으로 동일한 동작 특성을 가질 수 있다. 이를 위하여 피모스 트랜지스터의 사이즈, 엔모스의 사이즈 및 바이어스 전압(VB) 등은 제1 증폭기(220) 및 제2 증폭기(240)에 대하여 동일하도록 구현될 수 있다. 다만, 제1 증폭기(220)의 제1 피모스 트랜지스터(TP11)의 사이즈는 제2 증폭기(240)의 입력 피모스 트랜지스터(TPi)의 사이즈와 제1 피모스 트랜지스터(TP21)의 사이즈의 합과 같도록 구현될 수 있다.
도 6은 도 3의 변환 회로에 포함되는 레벨 조절 회로의 일 실시예를 나타내는 회로도이다.
도 6을 참조하면, 레벨 조절 회로(260)는 제1 피모스 트랜지스터(TP31), 제1 부하(262), 제2 피모스 트랜지스터(TP32) 및 제2 부하(264)를 포함할 수 있다.
제1 피모스 트랜지스터(TP31)는 전원 전압(VDD)에 연결되는 소스 전극, 제2 출력 증폭 신호(SAM2)를 출력하는 제1 노드(N31)에 연결되는 드레인 전극 및 제1 중간 증폭 신호(BP1)를 수신하는 게이트 전극을 포함한다.
제1 부하(262)는 접지 전압(VSS) 및 제1 노드(N31) 사이에 연결되고 제1 저항 값(R)을 갖는다.
제2 피모스 트랜지스터(TP32)는 전원 전압(VDD)에 연결되는 소스 전극, 제1 출력 증폭 신호(SAM1)를 출력하는 제2 노드(N32)에 연결되는 드레인 전극 및 제2 중간 증폭 신호(BP2)를 수신하는 게이트 전극을 포함한다.
제2 부하(264)는 접지 전압(VSS) 및 제2 노드(N32) 사이에 연결되고 제2 저항 값(R+RP)을 갖는다.
결과적으로 제1 피모스 트랜지스터(TP31) 및 제1 부하(262)는 제1 중간 증폭 신호(BP1)를 반전 증폭하여 제2 출력 증폭 신호(SAM2)를 발생하고, 제2 피모스 트랜지스터(TP32) 및 제2 부하(264)는 제2 중간 증폭 신호(BP2)를 반전 증폭하여 제1 출력 증폭 신호(SAM1)를 발생한다.
도 6에 도시된 바와 같이, 제1 부하(262)의 저항 값(R)은 제2 부하(264)의 저항 값(R+RP)보다 작게 구현될 수 있다. 만약 제1 중간 증폭 신호(BP1)의 제1 중간 DC 레벨(ILV1)과 제2 중간 증폭 신호(BP2)의 제2 중간 DC 레벨(ILV2)이 동일하고, 제1 피모스 트랜지스터(TP31)의 사이즈와 제2 피모스 트랜지스터(TP32)의 사이즈가 동일하다고 가정하면, 제1 피모스 트랜지스터(TP31)와 제2 피모스 트랜지스터(TP32)에는 동일한 전류(I)가 흐르게 되고 제1 부하(262)를 통한 전압 강하(IR drop or ohmic drop)는 I*R이 되고 제2 부하(264)를 통한 전압 강하는 I*(R+RP)이 된다. 이와 같이, 레벨 조절 회로(260)는 서로 다른 크기의 제1 부하(262) 및 제2 부하(264)를 이용하여 제1 출력 DC 레벨(OLV1) 및 제2 출력 DC 레벨(OLV2)을 조절할 수 있다. 도 6에는 제1 부하(262) 및 제2 부하(264)가 저항들로 구현된 예를 도시하고 있으나, 이에 한정되는 것은 아니며 제1 부하(262) 및 제2 부하(264)는 커패시터, 인덕터, 저항 또는 이들의 조합으로 구현될 수 있다.
도 7은 도 1의 신호 전송 회로에 포함되는 센싱 출력 회로의 일 실시예를 나타내는 회로도이다.
도 7을 참조하면, 센싱 출력 회로(300)는 센스 증폭기(310) 및 플립플롭(320)을 포함할 수 있다.
센스 증폭기(310)는 제1 피모스 트랜지스터(TP41), 제2 피모스 트랜지스터(TP42), 제3 피모스 트랜지스터(TP43), 제1 엔모스 트랜지스터(TN41), 제2 엔모스 트랜지스터(TN42) 및 제3 엔모스 트랜지스터(TN43)를 포함할 수 있다.
제1 피모스 트랜지스터(TP41)는 전원 전압(VDD)과 제1 노드(N41) 사이에 연결되고 게이트 전극에 반전 센싱 클록 신호(CLKSB)가 인가된다. 제1 엔모스 트랜지스터(TN41)는 접지 전압(VSS)과 제4 노드(N44) 사이에 연결되고 게이트 전극에 센싱 클록 신호(CLKS)가 인가된다.
제2 피모스 트랜지스터(TP42) 및 제2 엔모스 트랜지스터(TN42)는 제1 인버터를 형성한다. 제2 노드(N42)는 제1 인버터(TP42, TN42)의 출력 노드에 해당한다. 제3 피모스 트랜지스터(TP43) 및 제3 엔모스 트랜지스터(TN43)는 제2 인버터를 형성한다. 제3 노드(N43)는 제2 인버터(TP43, TN43)의 출력 노드에 해당한다. 제1 인버터(TP42, TN42)와 제2 인버터(TP43, TN43)는 출력과 입력이 상호 교차되어 래치를 형성한다.
센싱 클록 신호(CLKS)가 로우 레벨로 비활성화되는 제1 반주기 동안에는 제1 피모스 트랜지스터(TP41) 및 제1 엔모스 트랜지스터(TN41)가 턴오프되고 제1 출력 증폭 신호(SAM1) 및 제2 출력 증폭 신호(SAM2)의 차동 신호가 상기 래치에 의해 샘플링된다. 센싱 클록 신호(CLKS)가 하이 레벨로 비활성화되는 제2 반주기 동안에는 제1 피모스 트랜지스터(TP41) 및 제1 엔모스 트랜지스터(TN41)가 턴온되고 샘플링된 데이터가 증폭되어 홀딩된다. 이러한 샘플링 및 홀딩이 센싱 클록 신호(CLKS)의 주기마다 반복된다.
플립플롭(320)은 센스 증폭기(410)의 래치에 저장된 데이터를 출력 클록 신호(CLKO)의 에지에 동기하여 샘플링하여 출력 신호(SOUT)를 제공한다.
도 7을 참조하여 차동 입력에 기초한 센싱 출력 회로의 일 예를 설명하였으나, 센싱 출력 회로는 도 7의 구성에 한정되는 것은 아니며 다양한 구성으로 구현될 수 있다.
도 8은 도 1의 신호 전송 회로에 포함되는 송신 회로의 일 실시예를 나타내는 회로도이다.
도 8을 참조하면, 송신 회로(100)는 데이터 저장부(110) 및 구동부(120)를 포함할 수 있다.
데이터 저장부(110)는 복수의 데이터 비트들을 저장하는 복수의 메모리 유닛들(MU1~MU4)을 포함할 수 있다. 도 8에는 편의상 4개의 메모리 유닛들(MU1~MU4)을 도시하였으나, 메모리 유닛들(MU1~MU4)의 개수는 다양하게 변경될 수 있다. 데이터 저장부(110)는 디램(DRAM, dynamic random access memory), 에스램(SRAM, static random access memory)과 같은 휘발성 메모리 또는 엠램(MRAM, magneto-resistive random access memory), 알램(RRAM, resistive random access memory), 피램(PRAM, phase-change random access memory), 에프램(FRAM, ferroelectrics random access memory), 플래시 메모리(flash memory)와 같은 불휘발성 메모리 등으로 구현될 수 있다.
구동부(120)는 전송선(10)과 접지 사이에 각각 직렬로 연결된 복수의 구동 트랜지스터들(TD1~TD4) 및 복수의 선택 트랜지스터들(TS1~TS4)을 포함할 수 있다. 선택 신호들(SEL1~SEL4)이 순차적으로 활성화되면 선택 트랜지스터들(TS1~TS4)이 순차적으로 턴온되고 따라서 구동 트랜지스터들(TD1~TD4)이 순차적으로 전송선(10)에 전기적으로 연결될 수 있다. 이러한 순차적인 연결에 의해 메모리 유닛들(MU1~MU4)에 저장된 데이터 비트들은 직렬화되어 구동 신호(SDR)로서 제공될 수 있다.
각 메모리 유닛(MUi)(i=1~4)에 저장된 비트 값이 0인 경우에는 상응하는 구동 트랜지스터(TDi)는 턴오프된다. 이 경우 상응하는 선택 트랜지스터(TSi)가 턴온되더라도 전송선(10)은 접지와 전기적으로 단절된다.
반면에 각 메모리 유닛(MUi)에 저장된 비트 값이 1인 경우에는 상응하는 구동 트랜지스터(TDi)는 턴온된다. 이 경우 상응하는 선택 트랜지스터(TSi)가 턴온되면 전송선(10)은 접지와 전기적으로 연결되고, 접지로의 싱킹 전류(sinking current) 또는 풀다운 전류(pull-down current)에 의해 전송선(10)의 전압 레벨은 하강한다.
이와 같이 송신 회로(100)는 풀다운 방식으로 구동 신호(SDR)를 전송선(10)으로 출력할 수 있다. 이러한 풀다운 방식의 구동은 구동 신호(SDR)의 스윙폭을 비교적 작게 하여 고속 전송을 가능케 한다.
도 9는 본 발명의 실시예들에 따른 신호 전송 회로의 동작의 일 예를 나타내는 타이밍도이다.
도 9에는 도 3 내지 8을 참조하여 설명한 실시예들에 상응하는 동작 예가 도시되어 있다. 도 9에서 세로축은 전압을 V(volt) 단위로 나타내고 가로축은 시간을 ns(nano second) 단위로 나타낸다.
도 3 내지 9를 참조하면, 선택 신호들(SEL1~SEL4)이 순차적으로 활성화되면 메모리 유닛들(MU1~MU4)에 저장된 데이터 비트들에 따라서 입력 신호(SIN)의 전압 레벨이 풀다운 및 복원을 반복한다. 전술한 바와 같이 고속 동작을 위해 입력 신호(SIN)의 스윙폭은 비교적 작다.
제1 증폭기(220) 및 제2 증폭기(240)는 입력 신호(SIN)를 증폭하여 제1 중간 증폭 신호(BP1) 및 제2 중간 증폭 신호(BP2)를 발생한다. 이상적으로는 제1 중간 증폭 신호(BP1)의 제1 중간 DC 레벨(ILV1)과 제2 중간 증폭 신호(BP2)의 제2 중간 DC 레벨(ILV2)이 동일하게 구현할 수 있으나 제조 공정상의 편차 등으로 인하여 도 9에 도시된 바와 같이 약간의 차이가 있을 수 있다. 제1 중간 DC 레벨(ILV1)과 제2 중간 DC 레벨(ILV2)의 차이 값들(d3, d4) 중 작은 차이 값(d4)는 차동 입력 센싱에 충분하지 않을 수 있다.
레벨 조절 회로(260)는 제1 중간 증폭 신호(BP1)의 제1 중간 DC 레벨(ILV1) 및 제2 중간 증폭 신호(BP2)의 제2 중간 DC 레벨(ILV2)을 조절하여 제1 출력 증폭 신호(SAM1) 및 제2 출력 증폭 신호(SAM2)를 발생한다. 전술한 바와 같이, 제1 출력 증폭 신호(SAM1)는 제1 출력 DC 레벨(OLV1)을 갖고 제1 출력 DC 레벨(OLV1)로부터 하방으로 스윙하고 제2 출력 증폭 신호(SAM2)는 제1 출력 DC 레벨(OLV1)보다 낮은 제2 출력 DC 레벨(OLV2)을 갖고 제2 출력 DC 레벨(OLV2)로부터 상방으로 스윙한다.
도 9에 도시된 바와 같이, 레벨 조절 회로(260)는 제1 출력 DC 레벨(OLV1)과 제2 출력 DC 레벨(OLV2)의 차이가 제1 중간 DC 레벨(ILV1)과 제2 중간 DC 레벨(ILV2)의 차이보다 크게 되도록 제1 출력 증폭 신호(SAM1) 및 제2 출력 증폭 신호(SAM2)를 발생할 수 있다. 결과적으로 제1 출력 DC 레벨(OLV1)과 제2 출력 DC 레벨(OLV2)의 차이 값들(d1, d2) 중 작은 차이 값(d2)은 제1 중간 DC 레벨(ILV1)과 제2 중간 DC 레벨(ILV2)의 차이 값들(d3, d4) 중 작은 차이 값(d4)보다 크게 되어 센싱에 적합한 수준이 될 수 있다.
센싱 출력 회로(300)는 이러한 제1 출력 증폭 신호(SAM1) 및 제2 출력 증폭 신호(SAM2)를 차동 입력으로 하여 출력 신호(SOUT)를 발생한다. 도 9에는 출력 신호(SOUT)가 출력 클록 신호(CLKO)의 하강 에지(falling edge)에 동기된(synchronized) 것으로 도시되어 있으나, 이에 한정되는 것은 아니며 출력 신호(SOUT)는 출력 클록 신호(CLKO)의 상승 에지(rising edge)에 동기될 수도 있다.
이와 같이, 본 발명의 실시예들에 따른 신호 전송 회로는 하나의 전송선을 통하여 싱글-엔디드 신호를 전송하고 센싱 동작을 위해 상기 싱글-엔디드 신호를 이용하여 차동 신호를 발생함으로써, 신호 전송의 성능을 감소하지 않으면서도 전송선의 개수를 감소하여 신호 전송 회로 및 이를 포함하는 장치의 사이즈를 감소할 수 있다.
도 10은 본 발명의 실시예들에 따른 변환 회로를 나타내는 블록도이다.
도 10을 참조하면, 변환 회로(201)는 제1 증폭기(221) 및 제2 증폭기(241)를 포함할 수 있다.
제1 증폭기(221)는 입력 신호(SIN)를 증폭하여 제1 출력 증폭 신호(SAM1)를 발생한다. 제2 증폭기(241)는 제1 출력 증폭 신호(SAM1)를 반전 증폭하여 제2 출력 증폭 신호(SAM2)를 발생한다. 전술한 바와 같이, 제1 출력 증폭 신호(SAM1)는 제1 출력 DC 레벨(OLV1)을 갖고 제1 출력 DC 레벨(OLV1)로부터 하방으로 스윙하고 제2 출력 증폭 신호(SAM2)는 제1 출력 DC 레벨(OLV1)보다 낮은 제2 출력 DC 레벨(OLV2)을 갖고 제2 출력 DC 레벨(OLV2)로부터 상방으로 스윙한다.
도 3의 변환 회로(200)에서는 제1 증폭기(220) 및 제2 증폭기(240)는 주로 증폭 및 반전 동작을 수행하고 별도의 레벨 조절 회로(260)를 이용하여 제1 출력 증폭 신호(SAM1)의 제1 출력 DC 레벨(OLV1) 및 제2 출력 증폭 신호(SAM2)의 제2 출력 DC 레벨(OLV2)을 조절한다. 반면에 도 10의 변환 회로(201)에서는 제1 증폭기(221) 및 제2 증폭기(241)가 증폭 및 반전 동작을 수행할 뿐만 아니라 제1 출력 DC 레벨(OLV1)과 제2 출력 DC 레벨(OLV2)의 조절 동작을 함께 수행한다.
도 11은 도 10의 변환 회로에 포함되는 제1 증폭기의 일 실시예를 나타내는 회로도이다.
도 11을 참조하면, 제1 증폭기(221)는 제1 피모스 트랜지스터(TP11), 제2 피모스 트랜지스터(TP12), 제3 피모스 트랜지스터(TP13), 제1 엔모스 트랜지스터(TN11), 제2 엔모스 트랜지스터(TN12) 및 제3 엔모스 트랜지스터(TN13)를 포함할 수 있다.
도 11의 제1 증폭기(221)는 도 4의 제1 증폭기(220)와 실질적으로 동일한 구성을 가지므로 중복되는 설명은 생략한다. 다만, 도 11의 제1 증폭기(221)에서는 도 4의 제1 증폭기(220)의 제1 중간 증폭 신호(BP1)가 제1 출력 증폭 신호(SAM1)로 대체되어 있다.
도 12는 도 10의 변환 회로에 포함되는 제2 증폭기의 일 실시예를 나타내는 회로도이다.
도 12를 참조하면, 제2 증폭기(240)는 입력 피모스 트랜지스터(TPi), 제1 피모스 트랜지스터(TP21), 제2 피모스 트랜지스터(TP22), 제3 피모스 트랜지스터(TP23), 제1 엔모스 트랜지스터(TN21), 제2 엔모스 트랜지스터(TN22) 및 제3 엔모스 트랜지스터(TN23)를 포함할 수 있다.
도 12의 제2 증폭기(241)는 도 5의 제1 증폭기(240)와 실질적으로 동일한 구성을 가지므로 중복되는 설명은 생략한다. 다만, 도 12의 제2 증폭기(241)에서는 도 5의 제2 증폭기(240)의 제1 중간 증폭 신호(BP1) 및 제2 중간 증폭 신호(BP2)가 각각 제1 출력 증폭 신호(SAM1) 및 제2 출력 증폭 신호(SAM2)로 대체되어 있다.
도 11의 제1 증폭기(221) 및 도 12의 제2 증폭기(241)는 서로 다른 문턱 전압을 갖는 트랜지스터들 및 서로 다른 크기의 바이어스 전압들 중 적어도 하나를 이용하여 제1 출력 DC 레벨(OLV1) 및 제2 출력 DC 레벨(OLV2)을 조절할 수 있다.
일 실시예에서, 제1 증폭기(221)의 다이오드 결합된 피모스 트랜지스터(TP13)의 문턱 전압 및 제2 증폭기(241)의 다이오드 결합된 피모스 트랜지스터(TP13)의 문턱 전압을 조절하여 제1 출력 DC 레벨(OLV1) 및 제2 출력 DC 레벨(OLV2)을 조절할 수 있다. 다른 실시예에서, 제1 증폭기(221)의 엔모스 트랜지스터(TN13)에 인가되는 바이어스 전압(VB1)과 제2 증폭기(241)의 엔모스 트랜지스터(TN23)에 인가되는 바이어스 전압(VB2)을 조절함으로써 제1 출력 DC 레벨(OLV1) 및 제2 출력 DC 레벨(OLV2)을 조절할 수 있다.
도 13은 본 발명의 일 실시예에 따른 변환 회로를 나타내는 회로도이다.
도 13을 참조하면, 변환 회로(202)는 제1 증폭기(222) 및 제2 증폭기(242)를 포함할 수 있다.
제1 증폭기(222)는 입력 신호(SIN)를 증폭하여 제1 출력 증폭 신호(SAM1)를 발생한다. 제2 증폭기(242)는 제1 출력 증폭 신호(SAM1)를 반전 증폭하여 제2 출력 증폭 신호(SAM2)를 발생한다. 전술한 바와 같이, 제1 출력 증폭 신호(SAM1)는 제1 출력 DC 레벨(OLV1)을 갖고 제1 출력 DC 레벨(OLV1)로부터 하방으로 스윙하고 제2 출력 증폭 신호(SAM2)는 제1 출력 DC 레벨(OLV1)보다 낮은 제2 출력 DC 레벨(OLV2)을 갖고 제2 출력 DC 레벨(OLV2)로부터 상방으로 스윙한다.
제1 증폭기(222)는 제1 피모스 트랜지스터(TP11), 제2 피모스 트랜지스터(TP12), 제3 피모스 트랜지스터(TP13), 제1 엔모스 트랜지스터(TN11), 제2 엔모스 트랜지스터(TN12) 및 제3 엔모스 트랜지스터(TN13)를 포함할 수 있다.
제1 피모스 트랜지스터(TP11)는 전원 전압(VDD)에 연결되는 소스 전극, 입력 신호(SIN)를 수신하는 제1 노드(N11)에 연결되는 드레인 전극 및 제1 출력 증폭 신호(SAM1)를 수신하는 게이트 전극을 포함한다.
제1 엔모스 트랜지스터(TN11)는 접지 전압(VSS)에 연결되는 소스 전극, 제1 노드(N11)에 연결되는 드레인 전극 및 제1 노드(N11)에 연결되는 게이트 전극을 포함한다.
제2 피모스 트랜지스터(TP12)는 전원 전압(VDD)에 연결되는 소스 전극, 제2 노드(N12)에 연결되는 드레인 전극 및 제2 노드(N12)에 연결되는 게이트 전극을 포함한다.
제2 엔모스 트랜지스터(TN12)는 접지 전압(VSS)에 연결되는 소스 전극, 제2 노드(N12)에 연결되는 드레인 전극 및 제1 노드(N11)에 연결되는 게이트 전극을 포함한다.
제3 피모스 트랜지스터(TP13)는 전원 전압(VDD)에 연결되는 소스 전극, 제1 출력 증폭 신호(SAM1)를 출력하는 제3 노드(N13)에 연결되는 드레인 전극 및 제2 노드(N12)에 연결되는 게이트 전극을 포함한다.
제3 엔모스 트랜지스터(TN13)는 접지 전압(VSS)에 연결되는 소스 전극, 제3 노드(N13)에 연결되는 드레인 전극 및 바이어스 전압(VB)을 수신하는 게이트 전극을 포함한다.
이와 같이, 제1 증폭기(222)는 입력 신호(SIN)가 드레인 전극에 인가되는 다이오드 결합된 엔모스 트랜지스터(TN11)를 포함한다. 이 경우, 입력 신호(SIN)는 다이오드 결합된 엔모스 트랜지스터(TN11)의 문턱 전압에 상응하는 입력 DC 레벨을 갖는다. 즉 도 1의 송신 회로(100)가 디스에이블되어 전송선(10)을 구동하지 않는 경우에는 입력 신호(SIN), 즉 제1 노드(N11)의 전압 레벨은 다이오드 결합된 엔모스 트랜지스터(TN11)의 문턱 전압으로 유지된다.
한편, 제1 증폭기(222)는 드레인 전극을 통하여 제1 중간 증폭 신호(BP1)를 발생하는 다이오드 결합된 피모스 트랜지스터(TP13)를 포함한다. 이 경우 제1 중간 증폭 신호(BP1)의 제1 중간 DC 레벨(ILV1)은 다이오드 결합된 피모스 트랜지스터(TP13)의 문턱 전압에 기초하여 결정된다. 즉 도 1의 송신 회로(100)가 디스에이블되어 전송선(10)을 구동하지 않는 경우에는 제1 중간 증폭 신호(BP1)의 제1 중간 DC 레벨(ILV1), 즉 제3 노드(N13)의 전압 레벨은 전원 전압(VDD)에서 다이오드 결합된 피모스 트랜지스터(TP13)의 문턱 전압(Vth)만큼 감소한 전압(VDD-Vth)으로 유지된다. 제1 증폭기(222)는 제1 중간 증폭 신호(BP1)가 제1 피모스 트랜지스터(TP11)의 게이트 전극으로 인가되는 피드백 구성을 갖는다.
제2 증폭기(242)는 제4 피모스 트랜지스터(TP14) 및 저항(R)을 포함할 수 있다.
제4 피모스 트랜지스터(TP14)는 전원 전압(VDD)에 연결되는 소스 전극, 제2 출력 증폭 신호(SAM2)를 출력하는 제4 노드(N31)에 연결되는 드레인 전극 및 제1 출력 증폭 신호(SAM1)를 수신하는 게이트 전극을 포함한다. 따라서, 제2 증폭기(242)는 제1 출력 증폭 신호(SAM1)를 반전 증폭하여 제2 출력 증폭 신호(SAM2)를 발생한다.
결과적으로, 도 13의 변환 회로(202)에서 발생되는 제2 출력 증폭 신호(SAM2)는 도 9에 도시된 제2 출력 증폭 신호(SAM2)에 상응하고, 도 13의 변환 회로(202)에서 발생되는 제1 출력 증폭 신호(SAM1)는 도 9에 도시된 제1 중간 증폭 신호(BP1)와 상응한다. 이와 같이 제1 출력 증폭 신호(SAM1)는 도 4를 참조하여 설명한 다이오드 결합된 트랜지스터와 피드백 구성을 이용하여 발생하고 제2 출력 증폭 신호(SAM2)는 도 6을 참조하여 설명한 바와 같은 저항을 통한 전압 강하를 이용한 구성을 이용하여 발생할 수 있다.
도 14, 15 및 16은 본 발명의 실시예들에 따른 이미지 센서를 나타내는 도면들이다.
도 14를 참조하면, 이미지 센서(400)는 픽셀 어레이(410), 드라이버/어드레스 디코더(420), 제어 회로(430), 기준 신호 발생기(440), 상관 이중 샘플링부(450), 비교부(460), 래치부(470), 카운터 회로(480) 및 신호 전송 회로(1000)를 포함하여 구현될 수 있다.
영상 기기 분야에서, 물리량으로서 입사광을 감지하는 CCD형 혹은 CMOS형 이미지 센서가 촬상 장치로서 사용되고 있으며, 도 14의 이미지 센서(400)는 이러한 CCD 이미지 센서 또는 CMOS 이미지 센서일 수 있다.
CMOS 이미지 센서의 일례를 통해 살펴보면, 픽셀 어레이(410)는 단위 구성 요소(예를 들어, 단위 화소(pixel))에 의해 입사광을 전기적인 아날로그 신호로 변환하여 출력하기 위하여 배열된 복수의 픽셀들을 포함한다. APS(Active Pixel Sensor) 또는 게인 셀(gain cell)이라고 지칭되는 이미지 센서에서는 단위 화소의 배열을 포함하는 화소부에 대하여 어드레스 제어를 하여 임의로 선택된 개개의 단위 화소로부터 신호가 판독되도록 하고 있다. APS는 어드레스 제어형의 촬상 장치의 일례라 할 수 있으며, 드라이버/어드레스 디코더(420)는 행 및/또는 열 단위로 픽셀 어레이의 동작을 제어하기 위하여 구비된다. 제어 회로(430)는 이미지 센서(400)의 각 구성 요소의 동작 타이밍을 제어하기 위한 제어 신호들을 발생한다.
픽셀 어레이(410)로부터 판독된 아날로그의 화소 신호는, 비교부(460), 래치부(470), 카운터 회로(480) 등으로 구현된 아날로그-디지털 컨버터에 의해 디지털 신호로 변환된다. 화소 신호는 일반적으로 칼럼(column)) 단위로 출력되어 처리되며 이를 위하여 상관 이중 샘플링부(450), 비교부(460), 및 래치부(470)는 각각 칼럼 단위로 구비된 복수의 CDS 회로(451)들, 비교기(461)들 및 래치(471)들을 포함할 수 있다.
픽셀 어레이(410)로부터 출력되는 아날로그 신호는 각 화소마다 FPN(Fixed Pattern Noise) 등의 픽셀 고유의 특성 차이에 의한 편차 및/또는 화소로부터 전압 신호를 출력하기 위한 로직의 특성 차이에 편차가 있기 때문에 리셋 성분에 따른 신호 전압과 신호 성분에 따른 신호 전압의 차를 취함으로써 유효한 신호 성분을 추출할 필요가 있다. 이와 같이 화소를 초기화하였을 때의 리셋 성분 및 신호 성분(즉 이미지 신호 성분)을 구하고 그 차이를 유효한 신호 성분으로 추출하는 것을 상관 이중 샘플링(CDS; Correlated Double Sampling)이라고 한다.
상관 이중 샘플링부(450)는 캐패시터, 스위치 등을 이용하여 리셋 성분을 나타내는 아날로그 전압과 포토다이오드 등을 통하여 감지된 신호 성분을 나타내는 아날로그 전압의 차이를 구하여 아날로그 더블 샘플링(ADS; Analog Double Sampling)을 수행하고 유효한 신호 성분에 상응하는 아날로그 전압을 출력한다.
비교부(460)는 상관 이중 샘플링부(450)로부터 칼럼 단위로 출력되는 아날로그 전압과 기준 신호 발생기(440)로부터 발생되는 램프 신호를 비교하여 유효한 신호 성분에 따른 각각의 천이 시점을 갖는 비교 신호들을 칼럼 단위로 출력한다. 카운터 회로(480)에서 출력되는 비트 신호들(D[0], D[1], D[2], D[3])은 각각의 래치(471)에 공통으로 제공되며, 래치부(470)는 각 비교 신호의 천이 시점에 응답하여 카운터 회로(480)로부터 출력되는 비트 신호들(D[0], D[1], D[2], D[3])을 래치하고, 래치된 디지털 신호를 칼럼 단위로 출력한다.
도 14를 참조하여 본 발명의 실시예들에 따른 신호 전송 회로(1000)가 아날로그 더블 샘플링을 수행하는 이미지 센서(400)에 이용되는 것을 설명하였으나, 도 15 및 16을 참조하여 설명하는 바와 같이 신호 전송 회로(1000)는 디지털 더블 샘플링(DDS; Digital Double Sampling)을 수행하는 이미지 센서에도 이용될 수 있다. 디지털 더블 샘플링은 화소를 초기화하였을 때의 리셋 성분에 대한 아날로그 신호 및 신호 성분에 대한 아날로그 신호를 각각 디지털 신호로 변환한 후에 두 개의 디지털 신호의 차이를 유효한 신호 성분으로 추출하는 것을 말한다.
도 15를 참조하면, 이미지 센서(500)는 픽셀 어레이(510), 드라이버/어드레스 디코더(520), 제어 회로(530), 기준 신호 발생기(540), 비교부(560), 래치부(570), 카운터 회로(580) 및 신호 전송 회로(1000)를 포함하여 구현될 수 있다.
도 14의 이미지 센서(400)와 비교하여 도 15의 이미지 센서(500)의 래치부(570)는 디지털 더블 샘플링을 수행하기 위한 구성을 갖는다. 칼럼 단위로 구비된 각각의 래치(571)는 제1 래치(572) 및 제2 래치(573)를 포함한다. 픽셀 어레이(510)는 상관 이중 샘플링을 위한 리셋 성분을 나타내는 제1 아날로그 신호 및 이미지 신호 성분을 나타내는 제2 아날로그 신호를 순차적으로 출력한다.
제1 샘플링 과정에서 비교부(560)는 리셋 성분을 나타내는 제1 아날로그 전압과 기준 신호 발생기(440)로부터 발생되는 램프 신호를 비교하여 리셋 성분에 따른 각각의 천이 시점을 갖는 비교 신호들을 칼럼 단위로 출력한다. 카운터 회로(580)에서 출력되는 비트 신호들(D[0], D[1], D[2], D[3])은 각각의 래치(571)에 공통으로 제공되며, 각각의 래치(571)는 각 비교 신호의 천이 시점에 응답하여 카운터 회로(580)로부터 출력되는 비트 신호들(D[0], D[1], D[2], D[3])을 래치하여 리셋 성분에 관한 디지털 신호를 제1 래치(572)에 저장한다.
제2 샘플링 과정에서 비교부(560)는 이미지 신호 성분을 나타내는 제2 아날로그 전압과 기준 신호 발생기(440)로부터 발생되는 램프 신호를 비교하여 이미지 신호 성분에 따른 각각의 천이 시점을 갖는 비교 신호들을 칼럼 단위로 출력한다. 래치부(570)는 각 비교 신호의 천이 시점에 응답하여 카운터 회로(580)로부터 출력되는 비트 신호들(D[0], D[1], D[2], D[3])을 래치하여 이미지 신호 성분에 관한 디지털 신호를 제2 래치(573)에 저장한다. 제1 래치(572) 및 제2 래치(573)에 저장된 디지털 신호들은 논리 연산을 수행하는 내부 회로에 제공되어 유효한 이미지 신호 성분을 나타내는 값들이 계산되고, 이와 같은 방식으로 디지털 더블 샘플링이 수행될 수 있다.
도 14 및 도 15를 참조하여 공통의 카운터 회로를 이용하여 상관 이중 샘플링을 수행하는 이미지 센서(400, 500)에 대하여 설명하였으나, 이미지 센서는 도 16을 참조하여 설명하는 바와 같이 고속 동작을 위하여 칼럼 단위로 구비된 복수의 카운터 회로들을 포함하여 구현될 수도 있다.
도 16을 참조하면, 이미지 센서(600)는 픽셀 어레이(610), 드라이버/어드레스 디코더(620), 제어 회로(630), 기준 신호 발생기(640), 비교부(660), 카운팅 블록(680) 및 신호 전송 회로(1000)를 포함하여 구현될 수 있다.
픽셀 어레이(610)로부터 판독된 아날로그의 화소 신호는, 비교부(660) 및 카운팅 블록(680)으로 구현된 아날로그-디지털 컨버터에 의해 디지털 신호로 변환된다. 화소 신호는 칼럼 단위로 출력되어 처리되며 이를 위하여 비교부(660) 및 카운팅 블록(680)은 각각 칼럼 단위로 구비된 복수의 비교기(661)들 및 복수의 카운터 회로(700)들을 포함할 수 있다. 이와 같이 칼럼 단위로 구비된 복수의 신호 처리 수단을 이용하여 1행 분의 화소 신호들을 동시에 병렬적으로 처리함으로써, 이미지 센서(600)는 대역 성능이나 노이즈의 측면에서 향상된 성능을 갖고 고속 동작이 가능하게 된다.
픽셀 어레이(610)는 상관 이중 샘플링을 위한 리셋 성분을 나타내는 제1 아날로그 신호 및 이미지 신호 성분을 나타내는 제2 아날로그 신호를 순차적으로 출력하고, 제1 아날로그 신호 및 제2 아날로그 신호에 기초하여 비교부(660) 및 카운팅 블록(680)으로 구현된 아날로그-디지털 컨버터는 디지털적으로 상관 이중 샘플링, 즉 디지털 더블 샘플링을 수행한다.
도 14, 15 및 16의 이미지 센서들의 각각은 본 발명의 실시예들에 따른 신호 전송 회로(1000)를 포함한다. 신호 전송 회로(1000)는 전술한 바와 같은 송신 회로(TX), 변환 회로(SDC) 및 센싱 출력 회로(SEN)를 포함한다. 변환 회로(SDC)는 전송선(10)을 통해 수신되는 싱글-엔디드 입력 신호를 차동 신호로 변환하여 제1 출력 증폭 신호(SAM1) 및 제2 출력 증폭 신호(SAM2)를 발생한다. 센싱 출력 회로(SEN)는 상기 차동 신호, 즉 제1 출력 증폭 신호(SAM1) 및 제2 출력 증폭 신호(SAM2)에 기초하여 출력 신호(SOUT)를 발생한다.
이와 같이, 본 발명의 실시예들에 따른 신호 전송 회로(1000)를 포함하는 이미지 센서(400)는 하나의 전송선을 통하여 싱글-엔디드 신호를 전송하고 센싱 동작을 위해 상기 싱글-엔디드 신호를 이용하여 차동 신호를 발생함으로써, 신호 전송의 성능을 감소하지 않으면서도 전송선의 개수를 감소하여 신호 전송 회로 및 이를 포함하는 이미지 센서(400)의 사이즈를 감소할 수 있다.
이상, 본 발명의 실시예들에 따른 신호 전송 회로가 이미지 센서의 데이터 출력 회로로 이용된 실시예를 설명하였으나, 본 발명이 이에 한정되는 것은 아니며 본 발명의 실시예들에 따른 신호 전송 회로는 고속의 신호 전송이 요구되는 임의의 장치 및 시스템에 적용될 수 있다.
도 17은 본 발명의 실시예들에 따른 신호 전송 방법을 나타내는 순서도이다.
도 17을 참조하면, 전송선을 통하여 싱글-엔디드 신호인 입력 신호를 수신한다(S100). 상기 입력 신호를 변환하여 제1 출력 DC 레벨로부터 하방으로 스윙하는 제1 출력 증폭 신호 및 상기 제1 출력 DC 레벨보다 낮은 제2 출력 DC 레벨로부터 상방으로 스윙하는 제2 출력 증폭 신호를 포함하는 차동 신호를 발생한다(S200). 상기 차동 신호에 기초하여 출력 신호를 발생한다(S300).
일 실시예에서, 도 3 내지 9를 참조하여 설명한 바와 같이, 제1 증폭기를 이용하여 상기 입력 신호를 증폭하여 제1 중간 DC 레벨로부터 하방으로 스윙하는 제1 중간 증폭 신호를 발생하고, 제2 증폭기를 이용하여 상기 제1 중간 증폭 신호를 반전 증폭하여 제2 중간 DC 레벨로부터 상방으로 스윙하는 제2 중간 증폭 신호를 발생할 수 있다. 레벨 조절 회로를 이용하여 상기 제1 중간 증폭 신호의 상기 제1 중간 DC 레벨 및 상기 제2 중간 증폭 신호의 상기 제2 중간 DC 레벨을 조절하여 상기 제1 출력 증폭 신호 및 상기 제2 출력 증폭 신호를 발생할 수 있다.
다른 실시예에서, 도 10 내지 13을 참조하여 설명한 바와 같이, 제1 증폭기를 이용하여 상기 입력 신호를 증폭하여 상기 제1 출력 증폭 신호를 발생하고, 제2 증폭기를 이용하여 상기 제1 출력 증폭 신호를 반전 증폭하여 상기 제2 출력 증폭 신호를 발생할 수 있다.
본 발명의 실시예들에 따른 신호 전송 회로, 이를 포함하는 장치 및 신호 전송 방법은 하나의 전송선을 통하여 싱글-엔디드 신호를 전송하고 센싱 동작을 위해 상기 싱글-엔디드 신호를 이용하여 차동 신호를 발생함으로써, 신호 전송의 성능을 감소하지 않으면서도 전송선의 개수를 감소하여 신호 전송 회로 및 이를 포함하는 장치의 사이즈를 감소할 수 있다.
본 발명의 실시예들은 고속 신호 전송이 요구되는 임의의 장치 및 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 구동 신호를 전송선으로 출력하는 송신 회로;
    상기 전송선을 통하여 수신되는 싱글-엔디드 신호인 입력 신호를 변환하여 제1 출력 DC 레벨로부터 하방으로 스윙하는 제1 출력 증폭 신호 및 상기 제1 출력 DC 레벨보다 낮은 제2 출력 DC 레벨로부터 상방으로 스윙하는 제2 출력 증폭 신호를 포함하는 차동 신호를 발생하는 변환 회로; 및
    상기 차동 신호에 기초하여 출력 신호를 발생하는 센싱 출력 회로를 포함하는 신호 전송 회로.
  2. 제1 항에 있어서,
    상기 변환 회로는,
    상기 입력 신호를 증폭하여 제1 중간 DC 레벨로부터 하방으로 스윙하는 제1 중간 증폭 신호를 발생하는 제1 증폭기;
    상기 제1 중간 증폭 신호를 반전 증폭하여 제2 중간 DC 레벨로부터 상방으로 스윙하는 제2 중간 증폭 신호를 발생하는 제2 증폭기; 및
    상기 제1 중간 증폭 신호의 상기 제1 중간 DC 레벨 및 상기 제2 중간 증폭 신호의 상기 제2 중간 DC 레벨을 조절하여 상기 제1 출력 증폭 신호 및 상기 제2 출력 증폭 신호를 발생하는 레벨 조절 회로를 포함하는 것을 특징으로 하는 신호 전송 회로.
  3. 제2 항에 있어서,
    상기 제1 출력 DC 레벨과 상기 제2 출력 DC 레벨의 차이는 상기 제1 중간 DC 레벨과 상기 제2 중간 DC 레벨의 차이보다 큰 것을 특징으로 하는 신호 전송 회로.
  4. 제2 항에 있어서,
    상기 제1 증폭기는 상기 입력 신호가 드레인 전극에 인가되는 다이오드 결합된 엔모스 트랜지스터를 포함하고,
    상기 입력 신호는 상기 다이오드 결합된 엔모스 트랜지스터의 문턱 전압에 상응하는 입력 DC 레벨을 갖는 것을 특징으로 하는 신호 전송 회로.
  5. 제4 항에 있어서,
    상기 제2 증폭기는 상기 제1 중간 증폭 신호가 게이트 전극에 인가되는 피모스 트랜지스터를 포함하는 것을 특징으로 하는 신호 전송 회로.
  6. 제2 항에 있어서,
    상기 제1 증폭기 및 상기 제2 증폭기의 각각은 드레인 전극을 통하여 상기 제1 중간 증폭 신호 및 상기 제2 중간 증폭 신호의 각각을 발생하는 다이오드 결합된 피모스 트랜지스터를 포함하고,
    상기 제1 중간 DC 레벨 및 상기 제2 중간 DC 레벨의 각각은 상기 다이오드 결합된 피모스 트랜지스터의 문턱 전압에 기초하여 결정되는 것을 특징으로 하는 신호 전송 회로.
  7. 제2 항에 있어서,
    상기 레벨 조절 회로는 서로 다른 크기의 저항들을 이용하여 상기 제1 출력 DC 레벨 및 상기 제2 출력 DC 레벨을 조절하는 것을 특징으로 하는 신호 전송 회로.
  8. 제1 항에 있어서,
    상기 변환 회로는,
    상기 입력 신호를 증폭하여 상기 제1 출력 증폭 신호를 발생하는 제1 증폭기; 및
    상기 제1 출력 증폭 신호를 반전 증폭하여 상기 제2 출력 증폭 신호를 발생하는 제2 증폭기를 포함하는 것을 특징으로 하는 신호 전송 회로.
  9. 제8 항에 있어서,
    상기 제1 증폭기 및 상기 제2 증폭기는 서로 다른 문턱 전압을 갖는 트랜지스터들 및 서로 다른 크기의 바이어스 전압들 중 적어도 하나를 이용하여 상기 제1 출력 DC 레벨 및 상기 제2 출력 DC 레벨을 조절하는 것을 특징으로 하는 신호 전송 회로.
  10. 입사광을 전기적인 아날로그 신호들로 변환하여 출력하는 복수의 픽셀들을 포함하는 픽셀 어레이;
    상기 픽셀 어레이로부터의 아날로그 신호들을 디지털 데이터로 변환하여 출력하는 아날로그-디지털 컨버터; 및
    상기 디지털 데이터를 외부로 출력하는 신호 전송 회로를 포함하고,
    상기 신호 전송 회로는,
    상기 디지털 데이터에 기초하여 구동 신호를 전송선으로 출력하는 송신 회로;
    상기 전송선을 통하여 수신되는 싱글-엔디드 신호인 입력 신호를 변환하여 제1 출력 DC 레벨로부터 하방으로 스윙하는 제1 출력 증폭 신호 및 상기 제1 출력 DC 레벨보다 낮은 제2 출력 DC 레벨로부터 상방으로 스윙하는 제2 출력 증폭 신호를 포함하는 차동 신호를 발생하는 변환 회로; 및
    상기 차동 신호에 기초하여 출력 신호를 발생하는 센싱 출력 회로를 포함하는 이미지 센서.
KR1020170072252A 2017-06-09 2017-06-09 신호 전송 회로 및 이를 포함하는 이미지 센서 KR102324541B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170072252A KR102324541B1 (ko) 2017-06-09 2017-06-09 신호 전송 회로 및 이를 포함하는 이미지 센서
US15/867,876 US10659712B2 (en) 2017-06-09 2018-01-11 Signal transfer circuit and image sensor including the same
CN201810250905.2A CN109040625B (zh) 2017-06-09 2018-03-26 信号传送电路、包括其的图像传感器及信号传送方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170072252A KR102324541B1 (ko) 2017-06-09 2017-06-09 신호 전송 회로 및 이를 포함하는 이미지 센서

Publications (2)

Publication Number Publication Date
KR20180134488A true KR20180134488A (ko) 2018-12-19
KR102324541B1 KR102324541B1 (ko) 2021-11-10

Family

ID=64563819

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170072252A KR102324541B1 (ko) 2017-06-09 2017-06-09 신호 전송 회로 및 이를 포함하는 이미지 센서

Country Status (3)

Country Link
US (1) US10659712B2 (ko)
KR (1) KR102324541B1 (ko)
CN (1) CN109040625B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023048903A1 (en) * 2021-09-21 2023-03-30 Becton, Dickinson And Company Baseline restoration circuit

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10566959B1 (en) * 2018-10-24 2020-02-18 Samsung Electronics Co., Ltd. Sense amplifier flip-flop and method for fixing setup time violations in an integrated circuit
CN111917990B (zh) * 2019-05-08 2022-02-01 杭州海康威视数字技术股份有限公司 摄像机

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000039156A (ko) * 1998-12-11 2000-07-05 김영환 전압레벨시프트회로
KR100801031B1 (ko) * 2006-08-11 2008-02-04 삼성전자주식회사 레벨 쉬프팅 회로 및 레벨 쉬프팅 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452152B1 (en) 2000-02-22 2002-09-17 Pixim, Inc. Sense amplifier having a precision analog reference level for use with image sensors
US6803823B2 (en) * 2002-06-27 2004-10-12 Rambus Inc. Circuit, apparatus and method for an adaptive voltage swing limiter
KR100618862B1 (ko) 2004-09-09 2006-08-31 삼성전자주식회사 낮은 공통모드 싱글 엔디드 차동 입력신호를 사용하는감지증폭기
KR100771878B1 (ko) 2006-08-09 2007-11-01 삼성전자주식회사 세미-듀얼 기준전압을 이용한 데이터 수신 장치
JP4458113B2 (ja) 2007-05-02 2010-04-28 ソニー株式会社 データ転送回路、固体撮像素子、およびカメラシステム
JP5067011B2 (ja) * 2007-05-18 2012-11-07 ソニー株式会社 固体撮像装置、撮像装置、電子機器
JP2009252275A (ja) 2008-04-03 2009-10-29 Nec Electronics Corp 半導体記憶装置
US8731506B2 (en) * 2008-07-28 2014-05-20 Marvell World Trade Ltd. Complementary low noise transductor with active single ended to differential signal conversion
US7768321B2 (en) 2008-08-13 2010-08-03 Industrial Technology Research Institute Single-ended sense amplifier using dynamic reference voltage and operation method thereof
KR101509433B1 (ko) * 2008-09-10 2015-04-08 삼성전자주식회사 데이터 출력 회로 및 이를 포함하는 씨아이에스
CN101626232B (zh) * 2009-08-07 2011-04-27 天津泛海科技有限公司 高速相位分裂电路
US8829991B2 (en) * 2011-01-14 2014-09-09 Fairchild Semiconductor Corporation DC offset tracking circuit
US8410814B2 (en) * 2011-06-16 2013-04-02 Apple Inc. Receiver circuits for differential and single-ended signals
US8754358B2 (en) * 2012-03-02 2014-06-17 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS sensor array
KR102037686B1 (ko) * 2013-04-17 2019-10-31 에스케이하이닉스 주식회사 차동 증폭기 회로
CN105720930B (zh) * 2016-04-14 2018-05-29 武汉芯泰科技有限公司 一种单端输入双端输出的增益可调的低噪声放大器
US10277216B1 (en) * 2017-09-27 2019-04-30 Apple Inc. Wide range input voltage differential receiver

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000039156A (ko) * 1998-12-11 2000-07-05 김영환 전압레벨시프트회로
KR100801031B1 (ko) * 2006-08-11 2008-02-04 삼성전자주식회사 레벨 쉬프팅 회로 및 레벨 쉬프팅 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023048903A1 (en) * 2021-09-21 2023-03-30 Becton, Dickinson And Company Baseline restoration circuit

Also Published As

Publication number Publication date
US20180359442A1 (en) 2018-12-13
CN109040625B (zh) 2022-05-31
CN109040625A (zh) 2018-12-18
KR102324541B1 (ko) 2021-11-10
US10659712B2 (en) 2020-05-19

Similar Documents

Publication Publication Date Title
US10334193B2 (en) Read-out circuits of image sensors and image sensors including the same
US8487806B2 (en) Voltage-time converters and time-domain voltage comparators including the same
US8872938B2 (en) Sense amplifier including negative capacitance circuit and apparatuses including same
US11394909B2 (en) Image sensor
CN109040625B (zh) 信号传送电路、包括其的图像传感器及信号传送方法
KR20100030438A (ko) 데이터 출력 회로 및 이를 포함하는 씨아이에스
US9848154B2 (en) Comparator with correlated double sampling scheme and operating method thereof
US20210408970A1 (en) Receiver for cancelling common mode offset and crosstalk
WO2017119220A1 (ja) 比較装置、アナログデジタル変換装置、固体撮像素子および撮像装置
JP2005086646A (ja) スケルチ検出回路
US10811448B2 (en) Solid-state imaging device
KR101563096B1 (ko) 시그널링 시스템들, 전치 증폭기들, 메모리 디바이스들 및 방법들
US9160948B2 (en) Replica noise generator using pixel modeling and ramp signal generator including the same
CN110933342A (zh) 高速数据读出设备和使用其的cmos图像传感器
US9077923B2 (en) Correlated double sampling device and image sensor
US11901967B2 (en) Analog front-end receiver and electronic device including the same
JP2004153652A (ja) レベル判定回路
US20110051536A1 (en) Signal delay circuit and a semiconductor memory device having the same
US10715758B2 (en) Amplification circuit performing primary and secondary amplifications
WO2018037946A1 (ja) 補正装置
US8476933B2 (en) Receiver circuit of semiconductor apparatus and method for receiving signal
US11503239B2 (en) Electronic circuit for configuring amplifying circuit configured to output voltage including low noise
KR102666974B1 (ko) 데이터 출력 회로 및 이를 포함하는 이미지 센서
US9754638B1 (en) Sense amplifier
US9807333B2 (en) Imaging apparatus and imaging system

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant