KR101509433B1 - 데이터 출력 회로 및 이를 포함하는 씨아이에스 - Google Patents

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Abstract

이미지 센서의 데이터 출력 회로가 개시된다. 데이터 출력 회로는 프리차저, 센스 앰프 및 컨트롤러를 포함한다. 데이터 출력 회로는 동일한 구간의 제1 위상과 제2 위상을 구비하는 한 사이클의 주파수로 동작한다. 프리차저는 어드레스 신호에 응답하여 메모리 어레이에 저장된 디지털 데이터가 순차적으로 로딩되는 데이터 버스를 프리차지 신호에 응답하여 제1 위상에서 프리차지한다. 센스 앰프는 제1 위상에서 프리차저의 프리차지 동작이 수행되는 동안에 데이터 버스에 이미 로딩된 이전 데이터를 감지 증폭한다. 컨트롤러는 데이터 버스와 센스 앰프를 물리적으로 분리하여 데이터 버스에 대한 프리차지 동작과 이전 데이터에 대한 감지 증폭 동작이 동시에 수행되도록 한다.

Description

데이터 출력 회로 및 이를 포함하는 씨아이에스{data output circuit and CIS including the same}
본 발명은 집적 회로에 관한 것으로 보다 상세하게는 씨모스 이미지 센서에 관한 것이다.
일반적으로, 이미지 센서란 빛에 반응하는 반도체의 성질을 이용하여 이미지를 찍어 내는 장치로서, 이를 위해 수만에서 수백만개의 화소를 포함하며, 각각의 단위 화소는 빛을 감지하는 소자를 포함한다. 상기 빛을 감지하는 소자는 포톤(photon)을 전자-홀 쌍(electron-hole pair)으로 바꾸어 전하를 축적하게 되며, 이 때 빛의 세기 및 빛을 비추는 시간에 따라 축적되는 전하의 양이 달라진다. 이 전하를 측정하여 빛의 화상 데이터를 전기적 양으로 바꾸어 이미지 센서에서 다루게 된다.
최근들어 화소의 수가 증감함에 따라서 구동 되는 어레이의 개수가 증가하여 상기 이미지 센서에 포함되는 데이터 버스의 동작 가능 주파수에 한계점이 나타나고 있다. 동작 가능 주파수의 한계는 버스 채널의 개수를 증가시켜서 극복할 수 있으나 이 경우에는 이미지 센서의 칩 사이즈가 증가하는 것을 피할 수 없다.
이러한 데이터 버스의 동작 가능 주파수가 줄어들면 프리차지나 어드레스 신호와 같은 제어신호들의 활성화 시간이 줄어들고 버스의 라인 로딩 증가에 따라서 구동력이 부족하게 되고, 또한 제어 신호의 지연 현상이 발생할 수 있다.
이에 따라, 본 발명의 일 목적은 칩 사이즈를 증가시키지 않고 추가적인 회로 없이 동작주파수를 증가시켜 고속으로 동작하는 데이터 출력 회로를 제공하는데 있다.
본 발명의 일 목적은 상기 데이터 출력 회로를 포함하여 고속으로 동작하는 디지털 씨디에스 씨모스 이미지 센서를 제공하는데 있다.
본 발명의 일 목적은 상기 데이터 출력 회로를 포함하여 고속으로 동작하는 아날로그 씨디에스 씨모스 이미지 센서를 제공하는데 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 데이터 출력 회로는 프리차저, 센스 앰프 및 컨트롤러를 포함한다. 상기 데이터 출력 회로는 동일한 구간의 제1 위상과 제2 위상을 구비하는 한 사이클의 주파수로 동작한다. 상기 프리차저는 어드레스 신호에 응답하여 메모리 어레이에 저장된 디지털 데이터가 순차적으로 로딩되는 데이터 버스를 프리차지 신호에 응답하여 상기 제1 위상에서 프리차지한다. 상기 센스 앰프는 상기 제1 위상에서 상기 프리차저의 프리차지 동작이 수행되는 동안에 상기 데이터 버스에 이미 로딩된 이전 데이터를 감지 증폭한다. 상기 컨트롤러는 상기 데이터 버스와 상기 센스 앰프를 물리적으로 분리하여 상기 데이터 버스에 대한 상기 프리차지 동작과 상기 이전 데이터에 대한 감지 증폭 동작이 동시에 수행되도록 한다. 상기 제2 위상에서 현재 데이터가 상기 데이터 버스에 로딩될 수 있다.
실시예에 있어서, 상기 컨트롤러는 상기 제1 위상에서 상기 데이터 버스와 상기 센스 앰프를 차단하고, 상기 제2 위상에서 상기 데이터 버스와 상기 센스 앰프를 연결할 수 있다. 상기 데이터 버스는 상기 메모리 어레이에 저장된 서로 상보적인 제1 데이터 및 제2 데이터가 각각 로딩되는 제1 데이터 라인 및 제2 데이터 라인을 구비하고, 상기 컨트롤러는 상기 제1 데이터 라인과 상기 센스 앰프를 연결하는 제1 컨트롤 유닛 및 상기 제2 데이터 라인과 상기 센스 앰프를 연결하는 제2 컨트롤 유닛을 포함할 수 있다.
일 실시예에서, 상기 제1 컨트롤 유닛은 상기 제1 데이터 라인에 로딩된 상기 제1 데이터를 증폭하는 제1 프리앰프와 상기 증폭된 제1 데이터를 스위칭 제어 신호에 따라 상기 센스 앰프에 스위칭하는 제1 전송 게이트를 포함하고, 상기 제2 컨트롤 유닛은 상기 제2 데이터 라인에 로딩된 상기 제2 데이터를 증폭하는 제2 프리앰프와 상기 증폭된 제2 데이터를 상기 스위칭 제어 신호에 따라 상기 센스 앰프에 스위칭하는 제2 전송 게이트를 포함할 수 있다. 상기 스위칭 제어 신호는 논리 로우 레벨에서 상기 데이터 버스를 프리차지하는 상기 프리차지 신호와 동일한 논리 레벨을 갖을 수 있다.
다른 실시예에서, 상기 제1 컨트롤 유닛은 상기 제1 데이터 라인에 로딩된 상기 제1 데이터를 증폭하는 제1 프리앰프와 상기 증폭된 제1 데이터를 스위칭 제어 신호에 따라 상기 센스 앰프에 스위칭하는 제1 스위치를 포함하고, 상기 제2 컨트롤 유닛은 상기 제2 데이터 라인에 로딩된 상기 제2 데이터를 증폭하는 제2 프리앰프와 상기 증폭된 제2 데이터를 상기 스위칭 제어 신호에 따라 상기 센스 앰프에 스위칭하는 제2 스위치를 포함할 수 있다. 상기 스위칭 제어 신호는 논리 로우 레벨에서 상기 데이터 버스를 프리차지하는 상기 프리차지 신호와 동일한 논리 레벨을 갖고, 논리 로우 레벨에서 상기 제1 및 제2 스위치를 오픈시킬 수 있다. 상기 제1 및 제2 프리앰프는 각각 프리앰프 전원전압에 연결되어 전류 미러를 구성하는 제1 및 제2 피모스 트랜지스터들, 드레인이 상기 제1 피모스 트랜지스터와 연결되고, 게이트로는 바이어스 전압을 인가받으며 소스는 접지 전압에 연결되는 제1 엔모스 트랜지스터 및 드레인이 상기 제2 피모스 트랜지스터와 연결되고, 게이트로는 상기 제1 데이터 및 상기 제2 데이터를 인가받으며, 소스는 상기 접지 전압에 연결되는 제2 엔모스 트랜지스터를 포함하고, 상기 제1 엔모스 트랜지스터의 드레인에 상기 제1 스위치 및 상기 제2 스위치가 연결될 수 있다.
실시예에 있어서, 상기 프리차저는 상기 데이터 버스를 전원 전압 레벨로 프리차지할 수 있다. 이 실시예에서, 상기 데이터 버스는 상기 메모리 어레이에 저장된 서로 상보적인 제1 데이터 및 제2 데이터가 각각 로딩되는 제1 데이터 라인 및 제2 데이터 라인을 구비하고, 상기 프리차저는 제1 노드에서 상기 제1 데이터 라인과 연결되고, 제2 노드에서 상기 제2 데이터 라인과 연결되고, 상기 프리차저는,
드레인이 전원 전압에 연결되고, 게이트로는 상기 프리차지 신호를 인가받는 제1 피모스 트랜지스터, 드레인이 상기 제1 피모스 트랜지스터의 소스와 상기 제1 노드에 연결되고 게이트로는 상기 프리차지 신호를 인가받는 제2 피모스 트랜지스터 및 드레인이 상기 제2 피모스 트랜지스터의 소스와 상기 제2 노드에 연결되고 게이트로는 상기 프리차지 신호를 인가받으며 소스는 상기 전원 전압에 연결되는 제3 피모스 트랜지스터를 포함할 수 있다.
실시예에 있어서, 상기 프리차저는 상기 데이터 버스를 접지 전압 레벨로 프리차지할 수 있다.
이 실시예에서, 상기 데이터 버스는 상기 메모리 어레이에 저장된 서로 상보적인 제1 데이터 및 제2 데이터가 각각 로딩되는 제1 데이터 라인 및 제2 데이터 라인을 구비하고, 상기 프리차저는 제1 노드에서 상기 제1 데이터 라인과 연결되고, 제2 노드에서 상기 제2 데이터 라인과 연결되고, 드레인이 접지 전압에 연결되고, 게이트로는 상기 프리차지 신호를 인가받는 제1 피모스 트랜지스터, 드레인이 상기 제1 피모스 트랜지스터의 소스와 상기 제1 노드에 연결되고 게이트로는 상기 프리차지 신호를 인가받는 제2 피모스 트랜지스터 및 드레인이 상기 제2 피모스 트랜지스터의 소스와 상기 제2 노드에 연결되고 게이트로는 상기 프리차지 신호를 인가받으며 소스는 상기 접지 전압에 연결되는 제3 피모스 트랜지스터를 포함할 수 있다.
다른 실시예에서, 상기 데이터 버스는 상기 메모리 어레이에 저장된 데이터가 로딩되는 싱글 데이터 라인을 구비하는 싱글-엔디드(single-ended) 타입이고, 상기 프리차저는 출력단자, 상기 반 전원 전압 레벨을 가지는 기준 전압과 연결되 는 제1 입력단자 및 상기 싱글 데이터 라인과 연결되는 제2 입력단자를 구비하는 증폭기 및 논리 로우 레벨에서 인에이블되는 상기 프리차지 신호에 응답하여 상기 제2 입력단자와 상기 출력단자를 연결하는 제1 스위치를 포함할 수 있다. 상기 컨트롤러는 상기 프리차지 신호와 동일한 논리 레벨을 갖는 스위칭 제어 신호에 응답하여 상기 제1 입력단자와 상기 센스 앰프 사이에서 스위칭하는 제2 스위치 및 상기 스위칭 제어 신호에 응답하여 상기 출력 단자와 상기 센스 앰프 사이에서 스위칭하는 제3 스위치를 포함하고, 상기 제2 및 제3 스위치는 논리 로우 레벨에서 오픈될 수 있다.
실시예에 있어서, 상기 센스 앰프는 상기 이전 데이터를 래치하는 래치부, 제1 노드에서 상기 래치부와 연결되고 상기 프리차지 신호와 상보적인 논리 레벨을 갖는 제1 센스 앰프 제어 신호에 응답하여 상기 제1 위상에서 상기 제1 노드를 풀 다운하는 풀 다운 트랜지스터 및 제1 2 노드에서 상기 제1 센스 앰프 제어 신호와 상보적인 논리 레벨을 갖는 제2 센스 앰프 제어 신호에 응답하여 상기 제1 위상에서 상기 제2 노드를 풀 업하는 풀 업 트랜지스터를 포함할 수 있다.
실시예에 있어서, 상기 데이터 출력 회로는 상기 센스 앰프에서 감지 증폭된 데이터를 시스템 클럭 신호에 동기하여 데이터 버스 출력 신호로 제공하는 동기화기(synchronizer)를 더 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 디지털 씨디에스 씨모스 이미지 센서는 화소 어레이부, 로우 드라이버, 아날로그-디지털 변환기 및 데이터 출력 회로를 구비한다. 상기 화소 어레이부는 각각이 광 전 변환 소자를 포함하며, 매트릭스 패턴으로 배열된 단위 화소들과 상기 매트릭스 패턴의 각 열들에 대응하는 열 신호선들을 구비한다. 상기 로우 드라이버는 제어부로부터 제공되는 행 제어 신호에 응답하여 상기 화소 어레이부의 각 단위 화소를 행마다 선택적으로 제어한다. 상기 아날로그-디지털 변환기는 상기 제어부로부터 제공되는 클럭 신호와 열 제어 신호에 기초하여 상기 로우 드라이버에 의하여 선택적으로 제어되는 행의 단위 화소들로부터 상기 열 신호선을 통하여 출력되는 아날로그 신호들에 대한 디지털 상관 이중 샘플링을 수행하고 상기 아날로그 신호들을 디지털 데이터로 변환한다. 상기 데이터 출력 회로는 상기 변환된 디지털 데이터를 저장하고 동일한 구간의 제1 및 제2 위상을 가지는 한 사이클의 주파수로 동작하여 상기 저장된 디지털 데이터를 데이터 버스 출력 신호로서 출력하기 위한 프리차지 동작과 센스 앰프 동작을 동시에 수행한다.
실시예에 있어서, 상기 아날로그-디지털 변환기는 상기 제어부에 포함되는 램프 신호 생성기에서 상기 클럭 신호에 동기되어 생성되는 램프 신호와 상기 열 신호선을 통하여 출력되는 아날로그 신호들을 비교하는 복수의 비교기들, 상기 제어부에 포함되는 데이터 버스 제어 로직에서 상기 열 제어 신호에 응답하여 제공되는 제1 제어신호와 상기 비교기들의 출력 신호들을 논리합 연산하는 복수의 오어 게이트들 및 상기 데이터 버스 제어 로직에서 제공되는 제2 제어 신호에 응답하여 상기 비교기의 출력 신호들을 상기 클럭 신호에 동기하여 카운팅하여 상기 디지털 데이터로 제공하는 복수의 업/다운 카운터들을 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 아날로그 씨디에스 씨모스 이미지 센서는 화소 어레이부, 로우 드라이버, 아날로그-디지털 변환기 및 데이터 출력 회로를 구비한다. 상기 화소 어레이부는 각각이 광전 변환 소자를 포함하며, 매트릭스 패턴으로 배열된 단위 화소들과 상기 매트릭스 패턴의 각 열들에 대응하는 열 신호선들을 구비하고 각 열 신호선들마다 상기 단위 화소들에 해당하는 전하를 저장하기 위한 커패시터를 구비한다. 상기 로우 드라이버는 제어부로부터 제공되는 행 제어 신호에 응답하여 상기 화소 어레이부의 각 단위 화소를 행마다 선택적으로 제어한다. 상기 아날로그-디지털 변환기는 상기 제어부로부터 제공되는 클럭 신호와 열 제어 신호에 기초하여 상기 로우 드라이버에 의하여 선택적으로 제어되는 행의 단위 화소들로부터 상기 열 신호선을 통하여 출력되는 아날로그 신호들에 대한 아날로그 상관 이중 샘플링을 수행하고 상기 아날로그 신호들을 디지털 데이터로 변환한다. 상기 데이터 출력 회로는 상기 변환된 디지털 데이터를 저장하고 동일한 구간의 제1 및 제2 위상을 가지는 한 사이클의 주파수로 동작하여 상기 저장된 디지털 데이터를 데이터 버스 출력 신호로서 출력하기 위한 프리차지 동작과 센스 앰프 동작을 동시에 수행한다.
실시예에 있어서, 상기 화소 어레이부는 상기 열 신호들마다에 연결되어 상기 아날로그 신호들을 저장하는 복수의 커패시터들을 더 포함하고, 상기 아날로그-디지털 변환기는 상기 제어부에 포함되는 램프 신호 생성기에서 상기 클럭 신호에 동기되어 생성되는 램프 신호와 상기 커패시터에 저장된 아날로그 신호들을 비교하는 복수의 비교기들, 상기 비교기들의 출력 신호들을 증폭하는 복수의 프리앰프들 및 상기 제어부에 포함되는 데이터 버스 제어 로직에서 제공되는 그레이 코드에 따 라 상기 프리앰프들의 출력 신호들을 일정한 값으로 저장하여 상기 디지털 데이터로 제공하는 복수의 래치들을 포함할 수 있다.
본 발명에 따르면, 컨트롤러에 의하여 데이터 버스와 센스 앰프를 물리적으로 분리하여 데이터 버스의 프리차지 동작과 센스 앰프의 이밸류에이션 동작을 동시에 수행하게 하여 동작 주파수를 증가시키고 제어를 단수화할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일 치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 데이터 출력 회로를 나타내는 회로도이다.
도 1을 참조하면, 데이터 출력 회로(5)는 서로 동일한 구간의 제1 위상(PH1)과 제2 위상(PH2)을 구비하는 한 사이클의 주파수로 동작한다.
데이터 출력 회로(5)는 메모리 어레이(10), 데이터 버스(20), 프리차저(30), 센스 앰프(40), 컨트롤러(60)를 포함한다. 데이터 출력 회로(5)는 동기화기(synchronizer; 70)를 더 포함할 수도 있다.
메모리 어레이(10)는 각 화소에 해당하는 디지털 데이터가 상보적인 제1 데이터(Q) 및 제2 데이터(/Q)로 저장되는 복수의 메모리들(M1, M2,...,Mn)을 포함한다. 복수의 메모리들(M1, M2,...,Mn)에 저장된 데이터(Q, /Q)는 어드레스 신호(ADDRESS)에 응답하여 순차적으로 데이터 버스(20)의 제1 데이터 라인(22) 및 제2 데이터 라인(24)에 로딩된다.
프리차저(30)는 제1 노드(N1) 및 제2 노드(N2)에서 각각 제1 데이터 라인(22) 및 제2 데이터 라인(24)에 연결된다. 프리차저(30)는 복수의 메모리들(M1, M2,...,Mn)에 저장된 데이터(Q, /Q)가 데이터 버스(20)에 로딩되기 전에 데이터 버 스(20)를 일정 전압(여기서는 VDD) 레벨로 프리차지한다. 프리차저(30)는 피모스 트랜지스터들(32, 34, 36)을 포함한다. 피모스 트랜지스터들(32, 34, 36)의 게이트에는 프리차지 신호(PC)가 인가된다. 피모스 트랜지스터(32)의 드레인은 전원 전압(VDD)에 연결되고 소스는 제1 노드(N1)에 연결된다. 피모스 트랜지스터(34)의 드레인은 제1 노드(N1)에 연결되고, 소스는 제2 노드(N2)에 연결된다. 피모스 트랜지스터(36)의 드레인은 제2 노드(N2)에 연결되고, 소스는 전원 전압(VDD)에 연결된다.
컨트롤러(60)는 제1 및 제2 노드(N1, N2)에서 데이터 버스(20)와 연결된다. 또한 컨트롤러(60)는 제3 및 제4 노드(N3, N4)에서 센스 앰프(40)와 연결된다. 컨트롤러(60)는 데이터 버스(20)와 센스 앰프(40) 사이에 위치하여 데이터 버스(20)와 센스 앰프(40)를 물리적으로 분리하거나 서로 연결하는 역할을 한다. 컨트롤러(60)는 제1 노드(N1)와 제3 노드(N3) 사이에 연결되는 제1 컨트롤 유닛(62) 및 제2 노드(N2)와 제4 노드(N2) 사이에 연결되는 제2 컨트롤 유닛(64)을 포함하여 구성될 수 있으며, 컨트롤러(60)의 상세한 구성 및 동작에 대하여는 후술한다.
센스 앰프(40)는 제3 및 제4 노드(N3, N4)에서 컨트롤러(60)와 연결된다. 센스 앰프(40)는 컨트롤러(60)에 의하여 데이터 버스(20)와 분리되어 프리차저(30)가 데이터 버스(20)를 VDD 레벨로 프리차지하는 동안에 이미 전달된 이전 데이터(DIN)를 감지 및 증폭(이밸류에이션;evaluation)한다. 센스 앰프(40)는 전달된 데이터를 래치하는 래치부(50), 제5 노드(N5)에서 래치부(50)와 연결되는 풀다운 트랜지스터(44) 및 제6 노드(N6)에서 래치부(50)와 연결되는 풀업 트랜지스터(42)를 포함한 다. 풀다운 트랜지스터(44)의 게이트에는 제1 센스 앰프 제어 신호(SAC)가 인가되고, 소스는 접지 전압(VSS)에 연결된다. 풀업 트랜지스터(42)의 게이트에는 제2 센스 앰프 제어 신호(SACB)가 인가되고, 소스는 전원전압(VDD)에 연결된다. 래치부(50)는 제5 노드(N5)와 제6 노드(N6)사이에 연결되고, 래치 구조로 연결된 트랜지스터들(52, 54, 56, 58)을 포함하여 이전 데이터(DIN)를 제3 노드(N3)에서 래치한다. 래치된 이전 데이터(DIN)는 동기화기(70)에 의하여 시스템 클럭(DCK_BUS)에 동기되어 데이터 버스 출력 신호(DOUT)로 외부로 제공된다. 동기화기(70)는 시스템 클럭(DCK_BUS)에 동기되어 동작하는 디-플립플롭(71)으로 구성될 수 있다.
도 2는 도 1의 데이터 출력 회로(5)의 여러 신호들을 나타내는 타이밍도이다.
도 2에는 프리차지신호(PC), 어드레스 신호(ADDRESS), 제1 센스 앰프 제어 신호(SAC), 시스템 클럭 신호(DCK_BUS)의 논리 레벨에 따른 메모리들(M1, M2,...,Mn)에 저장된 데이터(O), 제1 데이터 라인(22)에 로딩된 제1 데이터(Q), 센스 앰프(40)에 래치된 데이터(DIN) 및 동기화기(70)에서 제공되는 데이터 버스 출력 신호(DOUT)의 타이밍도가 도시되어 있다.
이하 도 1 및 도 2를 참조하여 도 1의 데이터 출력 회로(5)의 동작을 상세히 설명한다.
도 2에 도시된 바와 같이 프리차지신호(PC), 어드레스 신호(ADDRESS) 및 시스템 클럭 신호(DCK)는 동일한 파형(동일한 논리 레벨)을 가지고, 제1 센스 앰프 제어 신호(SAC)는 프리차지신호(PC), 어드레스 신호(ADDRESS) 및 시스템 클럭 신 호(DCK)의 파형과 상보적인 파형(반대의 논리 레벨)을 갖는다. 프리차지 신호(PC)는 논리 로우 레벨에서 활성화되는 로우-인에이블 신호이고, 어드레스 신호(ADDRESS)와 제1 센스 앰프 제어 신호(SAC)는 논리 하이 레벨에서 활성화되는 하이-인에이블 신호이다. 동작 주파수의 한 사이클의 제1 위상(PH1)에서 프리차지 동작과 센스 앰핑 동작이 수행되고, 제2 위상(PH2)에서 어드레스 신호(ADDRESS)에 의한 데이터 로딩 동작이 수행된다. 또한 제1 위상(PH1)에서는 컨트롤러(60)에 의하여 데이터 버스(20)와 센스 앰프(40)가 분리되고, 제2 위상(PH2)에서는 컨트롤러(60)에 의하여 데이터 버스(20)와 센스 앰프(40)가 연결된다.
먼저 메모리 어레이(10)는 8개의 메모리로 구성되고(즉 n=8), 각각의 어드레스 신호(ADDRESS0 내지 ADDREESS7)에 의하여 각 사이클의 제2 위상에서 저장된 데이터가 데이터 버스(20)로 로딩된다. 예를 들어 메모리(M1)에는 데이터"0"이 저장되어 있고, 메모리(M2)에는 데이터"1"이 저장되어 있다. 사이클(P1)의 제1 위상(PH1)에서 프리차지 신호(PC)가 활성화되어 데이터 라인(20)을 전원전압(VDD) 레벨로 프리차지한다. 사이클(P1)의 제2 위상(PH2)에서 메모리(M1)에 저장된 데이터 "0"(O)이 제1 데이터 라인(22)에 로딩되어 제1 데이터(Q)로 나타난다. 이 때 컨트롤러(60)는 데이터 버스(20)와 센스 앰프(40)를 연결하므로 제3 노드에는 데이터"0"이 이전 데이터(DIN)로서 래치된다.
사이클(P2)의 제1 위상(PH1)에서 다시 프리차지 신호(PC)는 활성화되어 데이터 버스(20)를 전원전압(VDD) 레벨로 프리차지한다. 이와 동시에 컨트롤러(60)는 데이터 버스(20)와 센스 앰프(40)를 분리하고, 제1 센스 앰프 제어 신호(SAC)가 활 성화된다. 제1 센스 앰프 제어 신호(SAC)와 제2 센스 앰프 제어 신호(SACB)는 각각 풀 다운 트랜지스터(44)와 풀 업 트랜지스터(42)에 인가되어 각각 제5 노드(N5)를 접지 전압(VSS) 레벨로 풀 다운 하고, 제6 노드(N6)를 전원 전압 레벨(VDD)로 풀 업 시킨다. 이에 의하여 이전 데이터(DIN)의 정확한 논리 레벨이 감지되고 증폭된다. 이 때 이전 데이터(DIN)는 동기화기(70)로 제공되어 유지된다. 사이클(P2)의 제2 위상(PH2)에서 다시 프리차지 신호(PC)는 비활성화되고, 메모리(M2)에 저장된 데이터 "1"이 제1 데이터 라인(22)에 로딩되어 제1 데이터(Q)로 나타난다. 이 때 컨트롤러(60)는 데이터 버스(20)와 센스 앰프(40)를 연결하므로 제3 노드에는 데이터"1"이 이전 데이터(DIN)로서 래치된다. 이 때 동기화기(70)는 시스템 클럭 신호(DCK_BUS)의 상승 에지에 동기되어 동기화기(70)에 유지된 데이터 "0"을 데이터버스 출력 신호(DOUT)로서 출력한다. 동기화기(70)의 출력 신호의 상태는 시스템 클럭 신호(DCK_BUS)의 다음 상승 에지까지 그대로 유지된다. 따라서 동기화기(70)에서는 사이클(P2)에서부터 시스템 클럭 신호(DCK_BUS)의 상승 에지에 동기되어 메모리 어레이에 저장된 데이터들("0", "1", "0", "0", "1", "0", "1", "1")이 순차적으로 데이터버스 출력 신호(DOUT)로서 출력된다. 사이클(P2) 이후의 데이터 출력 회로(5)의 동작은 사이클(P1, P2)에서의 동작과 유사하므로 이에 대한 설명은 생략한다.
만일 도 1의 데이터 출력 회로(5)와는 달리 컨트롤러(60)가 데이터 버스(20)와 센스 앰프(40)를 분리하지 않는다면, 먼저 데이터 버스(20)를 프리차지하고, 프리차지된 데이터 버스(20)에 데이터를 로딩하고, 로딩된 데이터를 이밸류에이션하 는 동작이 순차적으로 이루어져야 한다. 이와 같은 경우에는 센스 앰프(40)와 프리차저(30)는 동시에 동작할 수 없게되므로 한 사이클의 동작 시간이 도 1의 데이터 출력 회로(5)의 동작 시간의 두 배가 되고 동작 주파수의 변화에 따른 클럭 딜레이를 조정해야 하며, 프리차지 신호(PC), 어드레스 신호(ADDRESS), 센스 앰프 제어 신호(SAC)의 활성화 구간이 달라지므로 이들 신호를 생성하기 위한 추가적인 제어 회로가 필요하게 되어 회로 면적이 증가하게 된다.
하지만 도 1의 데이터 출력 회로(5)의 구성과 도 2의 타이밍도에 나타나 있듯이 본 발명의 실시예에 따르면 데이터 버스(20)와 센스 앰프(40)를 물리적으로 분리하여 데이터 버스(20)에 대한 프리차지 동작과 센스 앰프(40)의 이전 데이터에 대한 이밸류에이션을 동시에 수행하여 높은 주파수로 동작할 수 있게 되고, 제1 위상(PH1)과 제2 위상(PH2)이 동일한 간격이기 때문에 동작 주파수의 변동에 따른 클럭 신호의 딜레이를 조절할 필요가 없게 된다. 또한 센스 앰프(40)가 래치된 데이터를 이밸류에이션하는 동안에 데이터 버스(20)가 센스 앰프(40)와 분리되어 있어 데이터 버스(20)는 전원 전압(VDD) 레벨과 접지 전압 레벨(VSS) 사이의 전압 레벨을 유지하고 있으므로 다음 사이클에서 데이터 버스(20)를 VDD 레벨로 프리차지하기 쉬어지며 프리차지하는데 걸리는 시간도 줄어들게 된다. 따라서 높은 주파수로 동작할 수 있게 된다.
도 3은 본 발명의 다른 실시예에 따른 데이터 출력 회로를 나타내는 회로도이다.
도 3의 데이터 출력 회로(7)는 도 1의 데이터 출력 회로(5)와 컨트롤러(80) 에서만 차이가 있다. 데이터 출력 회로(7)에서 컨트롤러(80)는 제1 데이터 라인(22)과 제2 데이터 라인(24) 모두에 연결되어, 데이터 라인(22)과 센스 앰프(40)를 분리하거나 연결한다. 컨트롤러(80)의 구성과 동작에 대하여는 후술한다. 또한 도 1의 데이터 출력 회로(5)와 도 3의 데이터 출력회로(7)에서 동기화기(70)는 센스 앰프(40)에 연결되지 않고, 제1 데이터 라인(22)에 직접 연결되어 로딩된 데이터(Q)를 시스템 클럭 신호(DCK_BUS)에 동기되어 데이터 버스 출력 신호(DOUT)로서 외부로 제공할 수 있다.
도 4a는 도 1의 제1 컨트롤 유닛(62)과 제2 컨트롤 유닛(64)의 구성을 나타내고, 도 4b는 도 3의 컨트롤러(80)의 구성을 나타내는 회로도이다.
우선 도 4a를 참조하면 도 1의 제1 컨트롤 유닛(62)은 제1 프리앰프(preamp, 621)와 제1 전송 게이트(623)를 포함한다. 제1 전송 게이트(623)에는 제1 스위칭 신호(SW)와 제2 스위칭 신호(SWB)가 인가된다. 제2 컨트롤 유닛(64)은 제2 프리앰프(641)와 제2 전송 게이트(643)를 포함한다. 제2 전송 게이트(643)에도 제1 스위칭 신호(SW)와 제2 스위칭 신호(SWB)가 인가된다. 제1 스위칭 신호(SW)와 제2 스위칭 신호(SWB)는 서로 상보적인 신호들이고, 제1 스위칭 신호(SW)는 도 2의 프리차지 신호(PC)와 동일한 파형을 갖는다. 즉 제1 스위칭 신호(SW)는 제1 위상(PH1)에서는 논리 로우 레벨을 갖고, 제2 위상(PH2)에서는 논리 하이 레벨을 갖는다. 따라서 제1 전송 게이트(623)와 제2 전송 게이트(624)는 제1 위상(PH1)에서는 데이터 버스(20)와 센스 앰프(40)를 분리하고, 제2 위상(PH2)에서는 데이터 버스(20)와 센스 앰프(40)를 연결하게 된다.
도 4b를 참조하면, 도 3의 컨트롤러(80)는 제1 노드(N1)와 제3 노드(N3) 사이에 위치하는 제1 프리앰프(801)와 제1 스위치(803) 및 제2 노드(N2)와 제4 노드(N4) 사이에 위치하는 제2 프리앰프(802)와 제2 스위치(804)를 포함한다. 제1 스위치(803) 및 제2 스위치(804)에는 제1 스위칭 신호(SW)가 인가되는데 상술한바와 같이 제1 스위칭 신호(SW)는 제1 위상(PH1)에서는 논리 로우 레벨을 갖고, 제2 위상(PH2)에서는 논리 하이 레벨을 갖는다. 제1 스위치(803) 및 제2 스위치(804)는 제1 위상(PH1)에서는 오픈되어 데이터 버스(20)와 센스 앰프(40)를 분리하고, 제2 위상(PH2)에서는 닫히게 되어 데이터 버스(20)와 센스 앰프(40)를 연결하여 프리차지 동작과 센스 앰프 동작이 동시에 수행되는 것을 가능하게 한다.
도 4a를 참조하면, 제1 컨트롤 유닛(62) 및 제2 컨트롤 유닛(64)에는 각각 제1 프리앰프(621)와 제2 프리앰프(641)가 포함되고 도 4b의 컨트롤러(80)에도 제1 프리앰프(801)와 제2 프리앰프(802)가 포함되는데 이 프리앰프들은 도 1의 제1 데이터 라인(22)의 제1 데이터(Q)와 제2 데이터 라인(24)의 제2 데이터(/Q)를 증폭하는 역할을 한다.
도 5는 도 4a의 제1 프리앰프(621)와 제2 프리앰프(641), 도 4b의 제1 프리앰프(801)와 제2 프리앰프(802)에 공통적으로 적용될 수 있는 프리앰프의 구성을 나타낸다.
도 5를 참조하면, 프리앰프(90)는 전류 미러를 구성하는 제1 피모스 트랜지스터(91), 제2 피모스 트랜지스터(92), 제1 피모스 트랜지스터(91)와 연결되는 제1 엔모스 트랜지스터(93), 제2 피모스 트랜지스터(94)와 연결되는 제2 엔모스 트랜지 스터(94)를 포함한다. 제1 피모스 트랜지스터(91) 및 제2 피모스 트랜지스터(92)는 소스들이 각각 프리앰프 전원전압(Vpre)에 연결된다. 제1 엔모스 트랜지스터(93)는 드레인이 제1 피모스 트랜지스터(93)의 드레인과 연결되고 게이트로는 바이어스 전압(VB)이 인가되고, 소스는 접지 전압(VSS)에 연결된다. 제2 엔모스 트랜지스터(94)는 드레인이 제2 피모스 트랜지스터(92)의 드레인에 연결되고 게이트로는 제1 데이터(Q), 또는 제2 데이터(/Q)가 인가되고, 소스는 접지 전압(VSS)에 연결된다. 프리앰프(90)가 제1 프리앰프(641), 또는 제1 프리앰프(801)인 경우에는 제2 엔모스 트랜지스터(94)의 게이트에는 제1 데이터(Q)가 인가되고, 프리앰프(90)가 제2 프리앰프(642), 또는 제2 프리앰프(802)인 경우에는 제2 엔모스 트랜지스터(94)의 게이트에는 제2 데이터(/Q)가 인가된다. 따라서 본 발명의 실시예들에 따른 컨트롤러(60, 80)들은 제1 데이터(Q) 및 제2 데이터(/Q)를 일정한 전압 레벨로 증폭하여 센스 앰프(40)에 제공하게 된다.
도 1 내지 도 5를 참조한 본 발명의 실시예들은 데이터 버스(20)가 제1 데이터 라인(22)과 제2 데이터 라인(24)을 포함하여 상보적인 제1 데이터(Q)와 제2 데이터(/Q)를 처리하는 차동 형태를 나타내었지만, 본 발명은 도 6에 도시된 바와 같이 싱글-엔디드(single-ended) 타입으로도 구성이 가능하다.
도 6은 본 발명의 다른 실시예에 따른 데이터 출력 회로를 나타내는 회로도이다.
도 6을 참조하면, 데이터 출력 회로(100)는 메모리 어레이(110), 데이터 버스(싱글 데이터 라인)(120), 프리차저(130), 센스 앰프(140), 컨트롤러(160) 및 동 기화기(170)를 포함한다. 도 6의 데이터 출력 회로(100)는 도 1의 데이터 출력 회로(5) 및 도 3의 데이터 출력 회로(7)와는 데이터 버스(120), 프리차저(130) 및 컨트롤러(160)에서 차이가 있다. 따라서 이하의 설명에서는 도 1의 데이터 출력 회로(5) 및 도 3의 데이터 출력 회로(7)와 차이가 있는 부분만을 중점적으로 설명하고 동일하거나 유사한 부분의 설명은 생략한다.
메모리 어레이(110)는 각 화소에 해당하는 디지털 데이터(O)가 저장되는 복수의 메모리들(M1, M2,...,Mn)을 포함한다. 복수의 메모리들(M1, M2,...,Mn)에 저장된 데이터(O)는 어드레스 신호(ADDRESS)에 응답하여 순차적으로 데이터 버스(120)의 싱글 데이터 라인(121)에 로딩된다.
프리차저(130)는 제1 노드(N1)에서 싱글 데이터 라인(121)과 연결된다. 프리차저(130)는 복수의 메모리들(M1, M2,...,Mn)에 저장된 데이터(O)가 싱들 데이터 라인(121)에 로딩되기 전에 싱글 데이터 라인(121)을 일정 전압(여기서는 VDD/2) 레벨로 프리차지한다. 프리차저(130)는 증폭기(131)와 제1 스위치(133)를 포함한다. 증폭기(131)는 제1 입력 단자((+) 단자), 제2 입력 단자((-) 단자) 및 출력 단자를 포함한다. 제1 입력 단자에는 VDD/2 레벨을 가지는 기준 전압(REF)이 연결되고, 제2 입력 단자는 싱글 데이터 라인(121)과 연결된다. 제1 스위치(133)는 제2 입력 단자와 출력 단자를 연결하고, 제1 스위치(133)는 논리 로우에서 인에이블되는 프리차지 신호(PC)에 응답하여 개폐된다. 즉 제1 스위치는 프리차지 신호(PC)가 논리 로우일 때 닫히고 논리 하이일 때 오픈된다. 증폭기(131)의 출력 단자는 제2 스위치(135)에 연결되고, 증폭기의 제1 입력단자는 제3 스위치(135)에 연결된다. 제2 스위치(135)와 제3 스위치(137)는 컨트롤러(160)에 포함된다. 제2 스위치(135)와 제3 스위치(137)는 하이 인에이블되는 스위칭 신호(SW)에 응답하여 개폐된다. 즉, 제2 스위치(135)와 제3 스위치(137)는 스위칭 신호(SW)가 논리 로우일 때 오픈되고, 논리 하이일때 닫혀서 프리차저(130)를 경유하여 싱글 데이터 라인(121)을 센스 앰프(140)와 분리하거나 연결한다.
센스 앰프(140)는 제1 노드(N1)와 제2 노드(N2)에서 컨트롤러(160)에 연결된다. 센스 앰프(140)는 래치부(150)와 제3 노드(N3)에서 래치부(150)에 연결되는 풀 다운 트랜지스터(144), 제4 노드(N4)에서 래치부(150)에 연결되는 풀 업 트랜지스터(142)를 포함한다. 래치부(150)는 서로 래치구조로 연결된 트랜지스터들(152, 154, 156, 158)을 포함하여 구성된다.
동기화기(170)는 디-플립플롭(171)으로 구성되며, 시스템 클럭 신호(DCK_BUS) 신호에 동기되어 래치된 이전 데이터(DIN)를 데이터 버스 출력 신호(DOUT)로서 외부에 제공한다. 센스 앰프(140) 및 동기화기(170)의 구성과 동작은 도 1의 데이터 출력 회로(5)의 구성과 동작과 유사하므로 반복되는 설명은 생략한다.
도 7은 도 6의 데이터 출력 회로(100)의 여러 신호들을 나타내는 타이밍도이다.
도 7에는 도 2와 유사하게 도 2에는 프리차지신호(PC), 어드레스 신호(ADDRESS), 제1 센스 앰프 제어 신호(SAC), 시스템 클럭 신호(DCK_BUS)의 논리 레벨에 따른 메모리들(M1, M2,...,Mn)에 저장된 데이터(O), 싱글 데이터 라인(121) 에 로딩된 데이터(Q), 센스 앰프(140)에 래치된 데이터(DIN) 및 동기화기(170)에서 제공되는 데이터 버스 출력 신호(DOUT)의 타이밍도가 도시되어 있다. 도 7이 도 2와 차이가 나는 점은 시간에 따라서 싱글 데이터 라인(121)에 로딩된 데이터(Q)의 전압 레벨이 제1 데이터 라인(22)에 로딩된 제1 데이터(Q)의 전압 레벨과 약간 차이가 나는 점이다. 이렇게 차이가 발생하는 이유는 도 1의 데이터 출력 회로(5)에서는 프리차저(30)가 데이터 버스(20)를 VDD 레벨로 프리차지하고, 도 6의 데이터 출력 회로(100)에서는 프리차저(130)가 싱글 데이터 라인(121)을 VDD/2 레벨로 프리차지하기 때문이다.
이하 도 6 및 도 7을 참조한 도 6의 데이터 출력 회로의 동작에 대한 설명에서 도 1 및 도 2를 참조한 도 1의 데이터 출력 회로의 동작에 대한 설명과 동일하거나 유사한 부분은 반복하지 않는다.
도 7을 참조하면, 도 2에서와 유사하게 프리차지 신호(PC), 어드레스 신호(ADDRESS) 및 시스템 클럭 신호(DCK)는 동일한 파형(동일한 논리 레벨)을 가지고, 제1 센스 앰프 제어 신호(SAC)는 프리차지신호(PC), 어드레스 신호(ADDRESS) 및 시스템 클럭 신호(DCK)의 파형과 상보적인 파형(반대의 논리 레벨)을 갖는다. 도시되지는 않았지만 스위칭 신호(SW)는 프리차지 신호(PC)와 동일한 파형을 갖지만 하이-인에이블 신호이다.
사이클(P1)의 제1 위상(PH1)에서 프리차지 신호(PC)가 활성화되어 제1 스위치(133)가 닫혀서 싱글 데이터 라인(121)을 기준 전압(REF) 레벨로 프리차지한다. 여기서 기준 전압(REF)은 VDD/2의 전압 레벨을 갖을 수 있다. 이 때 컨트롤러(160) 를 구성하는 제2 스위치(135)와 제3 스위치(137)는 오픈되어 있다. 사이클(P1)의 제2 위상(PH2)에서 메모리(M1)에 저장된 데이터 "0"(O)이 싱글 데이터 라인(121)에 로딩되어 제1 데이터(Q)로 나타난다. 이 때 이 때 컨트롤러(160)를 구성하는 제2 스위치(135)와 제3 스위치(137) 데이터 버스(120)와 센스 앰프(140)를 연결하므로 제1 노드에는 데이터"0"이 이전 데이터(DIN)로서 래치된다.
사이클(P2)의 제1 위상(PH1)에서 다시 프리차지 신호(PC)는 활성화되어 싱글 데이터 라인(121)을 전원전압(VDD)/2 레벨로 프리차지한다. 이와 동시에 컨트롤러(160)는 싱글 데이터 라인(121)과 센스 앰프(140)를 분리하고, 제1 센스 앰프 제어 신호(SAC)가 활성화된다. 제1 센스 앰프 제어 신호(SAC)와 제2 센스 앰프 제어 신호(SACB)는 각각 풀 다운 트랜지스터(144)와 풀 업 트랜지스터(2)에 인가되어 각각 제3 노드(N3)를 접지 전압(VSS) 레벨로 풀 다운 하고, 제4 노드(N4)를 전원 전압 레벨(VDD)로 풀 업 시킨다. 이에 의하여 이전 데이터(DIN)의 정확한 논리 레벨이 감지되고 증폭된다. 이 때 이전 데이터(DIN)는 동기화기(170)로 제공되어 유지된다. 사이클(P2)의 제2 위상(PH2)에서 다시 프리차지 신호(PC)는 비활성화되고, 메모리(M2)에 저장된 데이터 "1"이 싱글 데이터 라인(121)에 로딩되어 데이터(Q)로 나타난다. 이 때 컨트롤러(160)는 싱글 데이터 라인(121)과 센스 앰프(140)를 연결하므로 제1 노드(N1)에는 데이터"1"이 이전 데이터(DIN)로서 래치된다. 이 때 동기화기(170)는 시스템 클럭 신호(DCK_BUS)의 상승 에지에 동기되어 동기화기(170)에 유지된 데이터 "0"을 데이터 버스 출력 신호(DOUT)로서 출력한다. 동기화기(170)의 출력 신호의 상태는 시스템 클럭 신호(DCK_BUS)의 다음 상승 에지까지 그대로 유지 된다. 따라서 동기화기(70)에서는 사이클(P2)에서부터 시스템 클럭 신호(DCK_BUS)의 상승 에지에 동기되어 메모리 어레이에 저장된 데이터들("0", "1", "0", "0", "1", "0", "1", "1")이 순차적으로 데이터버스 출력 신호(DOUT)로서 출력된다. 사이클(P2) 이후의 데이터 출력 회로(5)의 동작은 사이클(P1, P2)에서의 동작과 유사하므로 이에 대한 설명은 생략한다.
도 1의 데이터 출력 회로(5)에서는 데이터 버스(20)를 전원전압(VDD) 레벨로 프리차지하고, 도 6의 데이터 출력 회로(100)에서는 데이터 버스(120)를 반 전원전압(VDD/2) 레벨로 프리차지 하였다. 프리차저(30)의 구성에 따라서 데이터 버스(20, 120)를 다양한 전압 레벨로 프리차지 할 수 있다.
도 8a 및 도 8b는 본 발명의 다른 실시예들에 따른 프리차저의 구성을 나타낸다.
도 8a는 도 1 및 도 3의 데이터 버스(20)를 VDD/2 레벨로 프리차지하는 경우를 나타내고, 도 8b는 도 1 및 도 3의 데이터 버스(20)를 접지 전압(VSS) 레벨로 프리차지 하는 경우를 나타낸다.
도 8a와 도 8b에서는 도 3의 컨트롤러(80)와 연결된 프리차저(35, 37)에 대하여 설명한다.
도 8a를 참조하면, 프리차저(35)는 전원전압(VDD)과 접지 전압(VSS)사이에 서로 직렬 연결된 제1 피모스 트랜지스터(351), 제1 엔모스 트랜지스터(353), 제2 피모스 트랜지스터(355) 및 제2 엔모스 트랜지스터(357)를 포함한다. 제1 피모스 트랜지스터(351)와 제1 엔모스 트랜지스터(353)는 노드(N2)에서 제2 데이터 라 인(24)에 연결되고, 제2 피모스 트랜지스터(355)와 제2 엔모스 트랜지스터(357)는 노드(N1)에서 제1 데이터 라인(22)에 연결된다. 제1 피모스 트랜지스터(351)와 제2 피모스 트랜지스터(355)의 게이트에는 프리차지 신호(PC, 제1 프리차지 신호)가 인가되고, 제1 엔모스 트랜지스터(353)와 제2 엔모스 트랜지스터(357)의 게이트에는 반전 프리차지 신호(PCB, 제2 프리차지 신호)가 인가된다. 제1 위상(PH1)에서 제1 프리차지 신호(PC)와 제2 프리차지(PCB)가 트랜지스터들(351, 353, 355, 357)에 인가되면 트랜지스터들(351, 353, 355, 357)은 모두 턴 온 되어 제2 데이터 라인(24)과 제1 데이터 라인(22)의 전압 차이가 VDD/2 레벨이 된다.
도 8b를 참조하면, 프리차저(37)는 제1 노드(N1) 및 제2 노드(N2)에서 각각 제1 데이터 라인(22) 및 제2 데이터 라인(24)에 연결된다. 프리차저(37)는 피모스 트랜지스터들(371, 373, 375)을 포함한다. 피모스 트랜지스터들(371, 373, 375)의 게이트에는 프리차지 신호(PC)가 인가된다. 피모스 트랜지스터(371)의 드레인은 접지 전압(VSS)에 연결되고 소스는 제1 노드(N1)에 연결된다. 피모스 트랜지스터(373)의 드레인은 제1 노드(N1)에 연결되고, 소스는 제2 노드(N2)에 연결된다. 피모스 트랜지스터(375)의 드레인은 제2 노드(N2)에 연결되고, 소스는 접지 전압(VSS)에 연결된다. 제1 위상(PH1)에서 프리차지 신호(PC)가 인가되면 피모스 트랜지스터들(371, 373, 375)은 모두 턴 온 되어 데이터 버스(20)를 VVS 레벨로 프리차지한다.
도 8a 및 도 8b의 프리차저(PC)들은 차동 형태, 데이터 버스(20)가 제1 데이터 라인(22)과 제2 데이터 라인(24)을 구비한 경우를 예로서 설명하였지만, 도 6과 같이 싱들-엔디드 형태도 가능하다.
도 1, 도 3 및 도 6의 데이터 출력 회로들(5, 7, 100)은 다양한 이미지 장치에 적용될 수 있다.
도 9는 도 1 및 도 3의 데이터 출력 회로가 CIS(CMOS Image Sensor)에 적용된 예를 나타낸다.
도 9는 본 발명의 일 실시예에 따른 디지털 CDS(correlated doble sampling) CIS의 구성을 나타낸다.
도 9를 참조하면, 디지털 CDS CIS(200)는 제어부(205), 화소 어레이부(235), 로우 드라이버(220), 아날로그-디지털 변환기(analog-to-digital converter; ADC, 300) 및 데이터 출력 회로(400)을 포함한다.
제어부(205)는 타이밍 컨트롤러(210), 램프 생성기(250) 및 데이터 버스 컨트롤 로직(data bus control logic; 260)을 포함한다. 램프 생성기(205) 및 데이터 버스 컨트롤 로직(260)은 제어부(205)에 위치할 수도 있다. 타이밍 컨트롤러(210)는 로우 드라이버(220)를 제어하기 위한 열 제어 신호(RC)와 램프 생성기(250)를 제어하기 위한 클럭 신호(CK) 및 데이터 버스 컨트롤 로직(260)을 제어하기 행 제어 신호(CC)를 생성한다. 디지털 컨트롤 로직(260)은 열 제어 신호(CC)에 응답하여 ADC(300)를 제어하기 위한 제어 신호들(CNTSP, DIR, CLK)을 제공한다. 또한 디지털 컨트롤 로직(260)은 데이터 출력 회로(400)를 제어하기 위한 제어 신호들(TX1, TX2, CSEL)을 생성한다.
화소 어레이부(235)는 각각이 포토 다이오드와 같은 광전 변환 소자를 포함 하며 매트릭스 패턴으로 배열된 복수의 단위 화소들(240)과 상기 매트릭스 패턴의 각 열들에 대응되는 열 신호선들(211)을 포함한다. 로우 드라이버는 타이밍 컨트롤러(150)로부터 제공되는 행 제어신호(RC)에 응답하여 화소 어레이부(200)의 각 단위 화소(210)를 행마다 선택적으로 제어한다. 도시되지는 않았지만, 로우 드라이버(220)는 각각의 단위 화소들(240)과 행 신호선들로 연결되어 화소 어레이부(200)의 각 단위 화소(210)를 행마다 선택적으로 제어한다.
ADC(300)는 제어부(205)로부터 제공되는 열 제어 신호(CC)와 클럭 신호(CK)에 기초하여 행의 단위 화소들(240)로부터 열 신호선(211)을 통하여 출력되는 아날로그 신호들에 대한 디지털 상관 이중 샘플링을 수행하여 아날로그 신호들을 디지털 데이터로 변환한다. ADC(300)는 복수의 비교기들(310), 복수의 OR 게이트들(320) 및 복수의 업/다운 카운터들(330)을 구비한다. 비교기들(310)은 램프 생성기(250)에서 제공되는 램프 신호와 열 신호선(241)을 통하여 출력되는 아날로그 신호들을 비교한다. 비교기(310)의 출력 신호는 램프 신호와 아날로그 신호가 같아지는 경우에 반전된다. 오어 게이트들(320)은 제어신호(CNTSP)와 비교기(310)의 출력 신호를 논리합하여 그 결과를 업/다운 카운터(330)로 제공한다. 업/다운 카운터(330)는 제어 신호(DIR)에 따라서 비교기(310)의 출력 신호가 반전될 때까지의 시간을 카운팅하거나 제어 신호(CNTSP)에 의하여 카운팅 동작을 멈출 수 있다. 업/다운 카운터(330)의 출력 신호들이 램프 신호와 열 신호선(241)을 통하여 출력되는 아날로그 신호들이 변환된 디지털 데이터에 해당한다.
데이터 출력 회로(400)는 변환된 디지털 데이터를 열 신호선(211)의 단위로 저장하고, 저장된 데이터를 데이터 버스 출력 신호(DOUT)로서 출력한다. 이를 위하여 데이터 출력 회로(400)는 동일한 구간의 제1 및 제2 위상(PH1, PH2)의 한 사이클의 주파수로 동작하여 저장된 데이터에 대하여 프리차지 동작과 센스 앰프 동작을 동시에 수행한다. 데이터 출력 회로(400)에는 도 1의 데이터 출력 회로(5)와 도 3의 데이터 출력 회로(7)가 적용될 수 있다. 데이터 출력 회로(400)는 메모리 어레이(405), 프리차저(415), 데이터 버스(440), 컨트롤러(430) 및 센스 앰프(420)를 포함한다. 프리차저(415)는 제1 위상(PH1)에서 데이터 버스(440)의 제1 데이터 라인(441)과 제2 데이터 라인(443)을 일정 전압으로 프리차지 한다. 메모리 어레이(405)는 복수의 메모리들(410)을 포함하고, 메모리들(410)에 저장된 디지털 데이터는 칼럼 선택신호(CSEL)에 응답하여 제2 위상(PH2)에서 데이터 버스(440)에 순차적으로 로딩된다. 메모리들(410)에는 디지털 컨트롤 로직(260)으로부터 제어신호들(TX1, TX2)이 제공된다. 제어 신호(TX1)에 의하여 메모리들(410)에 저장된 데이터를 읽을 수 있고, 제어 신호(TX2)에 의하여 메모리들(410)에 저장된 데이터는 홀드된다. 컨트롤러(415)는 제1 위상(PH1)에서 데이터 버스(440)와 센스 앰프(420)를 분리하여 프리차지 동작과 이전 데이터에 대한 이밸류에이션 동작이 동시에 수행되도록 하고, 제2 위상(PH2)에서는 데이터 버스(440)와 센스 앰프(420)를 연결한다. 데이터 출력 회로(400)의 상세한 구성과 동작은 도 1 및 도 2를 참조한 데이터 출력 회로(5)의 구성과 동작과 유사하므로 이에 대한 상세한 설명은 생략한다.
본 발명의 실시예들에 따른 데이터 출력 회로는 아날로그 상관 샘플링을 수행하는 아날로그 CDS CIS에도 적용될 수 있다.
도 10은 본 발명의 일 실시예에 따른 아날로그 CDS(correlated doble sampling) CIS의 구성을 나타낸다.
아날로그 CDS CIS(500)는 제어부(205), 화소 어레이부(235), 로우 드라이버(220), 아날로그-디지털 변환기(analog-to-digital converter; ADC, 350) 및 데이터 출력 회로(400)를 포함한다. 제어부(205)는 타이밍 컨트롤러(210), 램프 생성기(250) 및 데이터 버스 컨트롤 로직(data bus control logic; 267)을 포함한다.
도 10의 아날로그 CDS CIS(500)가 도 9의 디지털 CDS CIS(200)와 차이가 나는 점은 화소 어레이부(235)의 구성과 아날로그-디지털 변환기(350)의 구성과 데이터 버스 컨트롤 로직(267)에서 제공되는 제어 신호의 차이이므로 이에 대하여는 자세히 설명하고, 동일하거나 유사한 부분에 대하여 반복되는 설명은 생략한다.
도 10을 참조하면, 화소 어레이부(235)에는 열 신호선(241)마다 커패시터(243)가 연결되어, 각 화소(240)에 해당하는 전하들을 저장하여 아날로그 신호로 제공한다.
ADC(350)는 복수의 비교기들(351)과 스위치들(652), 복수의 프리앰프들(460) 및 복수의 래치들(370)을 포함한다. 커패시터(243)에 저장된 전하들은 아날로그 신호로서 제공되어 램프 신호 생성기(250)에서 제공되는 램프 신호와 비교기(351)에서 비교되고 그 차이가 비교기(351)의 출력 신호로서 프리앰프(360)에 제공한다. 프리앰프(351)는 비교기(351)의 출력 신호를 증폭하여 래치(370)에 제공한다. 래치(370)는 데이터 버스 컨트롤 로직(267)에서 제공되는 그레이 코드(GRAY CODE)에 따라서 프리앰프(357)의 출력 신호를 일정한 값으로 저장하고 저장된 값을 디지털 데이터로서 데이터 출력 회로(400)에 제공한다.
데이터 출력 회로(400)는 도 9에서와 같이 메모리 어레이(405), 프리차저(415), 데이터 버스(440), 컨트롤러(430) 및 센스 앰프(420)를 포함하므로 이에 대한 상세한 설명은 생략한다.
도 10의 아날로그 CDS CIS(500)는 커패시터(243) 비교기(351), 스위치(352)의 아날로그 영역에서 상관 이중 샘플링을 수행한다.
도 9 및 도 10에서 데이터 버스 컨트롤 로직(260, 265)은 데이터 출력 회로(400)의 컨트롤러(415)와 결합되어 구성될 수도 있다.
도 11은 본 발명의 실시예들에 따른 데이터 출력 회로가 적용될 수 있는 CIS의 전체 구성도를 나타낸다.
도 11을 참조하면, CIS(600)는 제어 회로(610), 로우 어드레스 디코더(611), 로우 드라이버(612), 화소 어레이부(620), 칼럼 어드레스 드라이버(613), 칼럼 드라이버(614), 샘플/홀더(630), ADC(640), 데이터 출력 회로(DOC, 670), 이미지 신호 처리기(image signal processor; ISP, 680) 및 직렬화기(690)를 포함한다.
화소 어레이부(620)는 도시되지는 않았지만 복수의 열 선택 신호선들과 행 선택 신호선들과 각각과 연결된 복수의 단위 화소들을 포함한다. 각 행의 화소들은 행 선택 신호들에 의하여 동시에 턴 온 될 수 있고, 각 열의 화소들은 열 선택 신호선들에 의하여 선택적으로 턴 온 될 수 있다.
제어 회로(610)는 로우 어드레스 디코더(611)에 로우 어드레스 신호를 제공하고, 로우 드라이버(612)는 로우 어드레스 디코더(611)에 의하여 디코딩된 로우 어드레스 신호에 의하여 행 선택 신호선들을 선택적으로 활성화시킨다. 이 때 선택된 행 선택 신호선에 연결된 픽셀들은 동시에 모두 턴 온 된다. 제어 회로(610)는 칼럼 어드레스 디코더(613)에 칼럼 어드레스 신호를 제공하고, 칼럼 드라이버(614)는 칼럼 어드레스 디코더(613)에 의하여 디코딩된 칼럼 어드레스 신호에 열 선택 신호선들을 선택적으로 활성화시킨다. 칼럼 어드레스 디코더(613)에 의하여 선택된 열 신호선에 연결된 픽셀에 저장된 전하가 아날로그 이미지 데이터로서 샘플/홀더(630)에 제공된다. 샘플/홀더(630)의 출력 신호는 ADC(640)로 제공되어 디지털 데이터로 변환되고, 변환된 디지털 데이터는 데이터 출력 회로(670)에 제공되어 이밸류에이션 된다. 이밸류에이션된 데이터는 ISP(680)에 제공되어 신호 처리된다. 신호 처리된 디지털 데이터는 직렬화기(690)에 제공되어 직렬화되고 외부의 주변 회로들에 제공된다. 본 발명의 실시예들에 따른 데이터 출력 회로들이 데이터 출력 회로(670)로서 적용될 수 있다.
본 발명의 실시예들에 따른 데이터 출력 회로는 CIS 뿐만 아니라 CCD(charge-coupled device) 방식의 이미지 장치에도 적용될 수 있다. 본 발명의 실시예들에 따른 데이터 출력 회로가 CCD 방식의 이미지 처리 장치에 제공되는 경우 CCD 방식의 이미지 처리 장치는 싱글 ADC를 이용한다.
도시되지는 않았지만, CCD 이미지 센서는 전하의 전달 방법에 따라 인터라인 전달 방식, 프레임 전달 방식, 프레임-인터라인 전달 방식으로 구분될 수 있다. 세가지 방식 모두 픽셀에 저장된 이미지 데이터가 수평 CCD(horizontal CCD)를 거 쳐서 ADC로 전달된다.
도 12는 본 발명의 실시예들에 따른 데이터 출력 회로가 적용된 CCD 방식의 이미지 장치를 나타낸다.
도 12를 참조하면, CCD 방식의 이미지 장치(700)는 렌즈)710), CCD(720), ADC(730), 데이터 출력 회로(740) 및 ISP(750)를 포함한다. 렌즈(710)에 의하여 촬영된 이미지의 광량에 따른 전하가 CCD(720)에서 아날로 이미지 신호로 저장된다. 아날로그 이미지 데이터는 ADC(730)에 제공되어 디지털 데이터로 변환되고 변환된 디지털 데이터는 데이터 출력 회로(740)에 제공되어 이밸류에이션 된다. 이밸류에이션된 디지털 데이터는 ISP(750)에 제공되어 신호 처리 된다. ADC(730)의 출력 신호를 데이터 출력 회로(740)를 처리하면 동작 주파수를 증가시킬 수 있다.
본 발명의 실시예들에 따른 이미지 장치(CIS, CCD 이미지 센서)는 프로세서 시스템에 적용될 수 있다.
도 13은 본 발명의 실시예들에 따른 이미지 장치들이 적용된 프로세서 시스템을 나타낸다.
예들 들어 도 9내지 도 12의 이미지 장치들이 도 13의 프로세서 시스템(900)의 일부로서 포함될 수 있다. 프로세서 시스템(900)은 컴퓨터 시스템, 카메라 시스템, 머신 비전 시스템, 항법 시스템(navigation system), 비디오 전화, 감시 카메라, 자동 초점 시스템, 항성 추적 시스템, 움직임 감지 시스템, 이미지 안정화 시스템, 의료용 이미지 시스템, 고선명 텔레비전의 데이터 압축 시스템들을 포함할 수 있고, 이러한 시스템들은 본 발명의 실시예들에 따른 이미지 장치들을 제한 없 이 이용할 수 있다.
프로세서 시스템(900)은 하나 이상의 로컬 버스(904)에 연결된 하나 이상의 프로세서들(901)을 포함한다. 메모리 컨트롤러(902)와 프라이머리 버스 브리지(903)도 로컬 버스(904)에 연결될 수 있다.프로세서 시스템(900)은 다중의 메모리 컨트롤러들(902) 및/또는 다중의 프라이머리 버스 브리지들(903)을 포함할 수 있다. 메모리 컨트롤러(902)와 프라이머리 버스 브리지(903)는 단일 디바이스(906)로 집적될 수 있다. 메모리 컨트롤러(602)는 또한 하나 이상의 메모리 버스들(907)에 연결된다. 각 메모리 버스는 적어도 하나 이상의 메모리 디바이스들(800)을 구비하는 메모리 컴포넌트들(908)이 수용된다. 메모리 컴포넌트들(908)은 메모리 카드이거나 메모리 모듈일 수 있다. 예를 들어 각 메모리 모듈들은 SIMM(singel inline memory moduke)이거나 DIMM(double inilne memoru module) 일 수 있다. 또한 메모리 컴포넌트들(908)은 각각이 추가 디바이스들(909)을 포함할 수 있다. 각 메모리 모듈들이 SIMM 이거나 DIMM 인 경우 추가 디바이스들(909)은 SPD(serial presnce detect) 메모리와 같은 구성(configuration) 메모리일 수 있다. 메모리 컨트롤러(902)는 또한 캐시 메모리(905)에 연결될 수 있다. 캐시 메모리(905)는 프로세스 시스템(900)에서 유일한 캐시 메모리일 수 있다. 또한 예를 들어 프로세서(901)가 캐시 메모리들을 포함하여 캐시 메모리(905)와 캐시 하이어아키(hidrachy)를 형성할 수 있다.
본 발명의 실시예들에 따른 이미지 장치들(200, 500, 600, 700)은 CPU(901) 또는 메모리 디바이스들(800)에 연결되어 사용될 수 있다.
프로세서 시스템(900)이 주변 기기들이나 버스 마스터로 동작하거나 DMA(direct memory access)를 지원하는 컨트롤러들을 포함하는 경우, 메모리 컨트롤러(902)는 캐시 일관(coherency) 프로토콜을 구현할 수 있다.
프라이머리 버스 브리지(903)는 적어도 하나의 페리퍼럴 버스(910)에 연결된다. 주변장치(periphrals)나 다른 버스 브리지들과 같은 다양한 디바이스들이 페리퍼럴 버스(910)에 연결될 수 있다. 이러한 다양한 장치들에는 스토리지 컨트롤러(911), I/O 디바이스(914), 세컨더리 버스 브리지(915), 멀티미디어 프로세서(918) 및 레거시 디바이스 인터페이스(920) 등이 포함될 수 있다. 프라이머리 버스 브리지(903)는 또한 하나 이상의 특수 목적 포트들(922)에 연결될 수 있다. 예를 들어, 퍼스널 컴퓨터에서는 상기 특수 목적 포트들(922)은 프로세싱 시스템(900)고 고성능의 비디오 카드를 연결하는 가속 그래픽 포트(AGP)일 수 있다.
스토리지 컨트롤러(911)는 스토리지 버스(912)를 경유하여, 하나 이상의 스토리지 디바이스들(913)을 페리퍼럴 버스(910)에 연결할 수 있다. 예를 들어, 스토리지 컨트롤러(911)는 SCSI 컨트롤러(911)일 수 있고, 스토리지 디바이스(913)는 SCSI 디스크일 수 있다.
I/O 디바이스(914)는 임의의 종류의 주변 장치일 수 있다. 예를 들어 I/O 디바이스(914)는 이더넷(Ethernet) 카드와 같은 근거리 통신망(LAN) 인터페이스일 수 있다.
세컨더리 버스 브리지(915)는 또 다른 버스를 경유하여 추가적인 디바이스들을 프로세서 시스템(900)에 인터페이싱하는데 사용될 수 있다. 예들 들어, 세컨더 리 버스 브리지(915)는 이미지 촬상 장치를 포함하여 USB 디바이스(917)를 프로세싱 시스템(900)에 연결하는 범용 시리얼 포트(USB)일 수 있다.
멀티 미디어 프로세서(918)는 사운드 카드, 비디오 캡쳐 카드, 또는 다른 형태의 미디어 인터페이스일 수 있고, 스피커(919)와 같은 다른 디바이스들에 연결될 수 있다.
레거시 디비이스 인터페이스(920)는 레거시 디바이스(921)를 연결하는데 사용된다. 예들 들어, 구식의 키보드와 마우스들 프로세싱 시스템(900)에 연결하는데 사용된다.
도 13에 도시된 프로세서 시스템(900)은 본 발명의 이미지 장치들이 이용될 수 있는 예시적인 프로세서 시스템을 나타낸다. 도 13의 프로세서 시스템이 개인용 컴퓨터나 워크스테이션 같은 범용 컴퓨터에 적합한 구조를 나타내고 있지만, 다양한 애플리케이션에 적용될 수 있도록 프로세서 시스템(900)을 수정할 수 있다. 예들 들어, 프로세싱이 필요한 많은 전자장치들은 메모리 컴포넌트들(908) 및/또는 메모리 디바이스들(800)에 연결되는 CPU(901)에 의존하는 다 간단한 구조를 사용하여 구현될 수 있다. 이러한 전자 장치들은 오디오/비디오 프로세서들 및 게임 콘솔들, 디지털 텔레비전 셋, 유무선 전화, 항법 장치(GPS 및/또는 관성 네비게이션 포함) 및 디지털 카메라 및 디지털 녹음기를 포함할 수 있고 이에 한정되지 아니한다.
프로세서 시스템(900)을 수정하는 경우에는 불필요한 컴포넌트들을 포함시키지 않을 수 있고, 특수 목적의 장치나 회로들을 추가할 수 있고, 복수의 장치들을 집적할 수 있다.
본 발명에 따르면, 데이터 출력 회로 및 이를 포함한 이미지 센서에서 컨트롤러에 의하여 데이터 버스와 센스 앰프를 물리적으로 분리하여 데이터 버스의 프리차지 동작과 센스 앰프의 이밸류에이션 동작을 동시에 수행하게 하고, 동작 주파수의 한 사이클을 동일한 간격의 제1 및 제2 주기로 단순화하여 동작주파수를 증가시킬 수 있고, 동작 주파수의 변동에 따라서 제어 신호의 딜레이를 조절할 필요가 없어 제어가 단순해진다. 또한 데이터 버스가 센스 앰프와 컨트롤러에 의하여 분리되어 있어 프리차지 동작의 부담이 줄어들게 된다.
이러한 본 발명의 실시예들은 컴퓨터 시스템, 카메라 시스템, 머신 비전 시스템, 항법 시스템(navigation system), 비디오 전화, 감시 카메라, 자동 초점 시스템, 항성 추적 시스템, 움직임 감지 시스템, 이미지 안정화 시스템, 의료용 이미지 시스템, 고선명 텔레비전의 데이터 압축 시스템들과 같은 프로세서 시스템에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 데이터 출력 회로를 나타내는 회로도이다.
도 2는 도 1의 데이터 출력 회로의 여러 신호들을 나타내는 타이밍도이다.
도 3은 본 발명의 다른 실시예에 따른 데이터 출력 회로를 나타내는 회로도이다.
도 4a는 도 1의 제1 컨트롤 유닛과 제2 컨트롤 유닛의 구성을 나타내고, 도 4b는 도 3의 컨트롤러의 구성을 나타내는 회로도이다.
도 5는 도 4a의 제1 프리앰프)와 제2 프리앰프, 도 4b의 제1 프리앰프와 제2 프리앰프에 공통적으로 적용될 수 있는 프리앰프의 구성을 나타낸다.
도 6은 본 발명의 다른 실시예에 따른 데이터 출력 회로를 나타내는 회로도이다.
도 7은 도 6의 데이터 출력 회로의 여러 신호들을 나타내는 타이밍도이다.
도 8a 및 도 8b는 본 발명의 다른 실시예들에 따른 프리차저의 구성을 나타낸다.
도 9는 본 발명의 일 실시예에 따른 디지털 CDS CIS의 구성을 나타낸다.
도 10은 본 발명의 일 실시예에 따른 아날로그 CDS CIS의 구성을 나타낸다.
도 11은 본 발명의 실시예들에 따른 데이터 출력 회로가 적용될 수 있는 CIS의 전체 구성도를 나타낸다.
도 12는 본 발명의 실시예들에 따른 데이터 출력 회로가 적용된 CCD 방식의 이미지 장치를 나타낸다.
도 13은 본 발명의 실시예들에 따른 이미지 장치들이 적용된 프로세서 시스템을 나타낸다.

Claims (24)

  1. 동일한 구간의 제1 위상과 제2 위상을 구비하는 한 사이클의 주파수로 동작하는 데이터 출력 회로에 있어서,
    어드레스 신호에 응답하여 메모리 어레이에 저장된 디지털 데이터가 순차적으로 로딩되는 데이터 버스를 프리차지 신호에 응답하여 상기 제1 위상에서 프리차지하는 프리차저;
    상기 제1 위상에서 상기 프리차저의 프리차지 동작이 수행되는 동안에 상기 데이터 버스에 이미 로딩된 이전 데이터를 감지 증폭하는 센스 앰프; 및
    상기 데이터 버스와 상기 센스 앰프를 물리적으로 분리하여 상기 데이터 버스에 대한 상기 프리차지 동작과 상기 이전 데이터에 대한 감지 증폭 동작이 동시에 수행되도록 하는 컨트롤러를 포함하는 데이터 출력 회로.
  2. 삭제
  3. 제1항에 있어서, 상기 컨트롤러는 상기 제1 위상에서 상기 데이터 버스와 상기 센스 앰프를 차단하고, 상기 제2 위상에서 상기 데이터 버스와 상기 센스 앰프를 연결하고, 상기 제2 위상에서 현재 데이터가 상기 데이터 버스에 로딩되는 것을 특징으로 하는 데이터 출력 회로.
  4. 제3항에 있어서, 상기 데이터 버스는 상기 메모리 어레이에 저장된 서로 상보적인 제1 데이터 및 제2 데이터가 각각 로딩되는 제1 데이터 라인 및 제2 데이터 라인을 구비하고,
    상기 컨트롤러는 상기 제1 데이터 라인과 상기 센스 앰프를 연결하는 제1 컨트롤 유닛 및 상기 제2 데이터 라인과 상기 센스 앰프를 연결하는 제2 컨트롤 유닛을 포함하는 것을 특징으로 하는 데이터 출력 회로.
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  10. 제3항에 있어서, 상기 프리차저는 상기 데이터 버스를 전원 전압 레벨로 프리차지하고,
    상기 데이터 버스는 상기 메모리 어레이에 저장된 서로 상보적인 제1 데이터 및 제2 데이터가 각각 로딩되는 제1 데이터 라인 및 제2 데이터 라인을 구비하고,
    상기 프리차저는 제1 노드에서 상기 제1 데이터 라인과 연결되고, 제2 노드에서 상기 제2 데이터 라인과 연결되고,
    상기 프리차저는,
    드레인이 전원 전압에 연결되고, 게이트로는 상기 프리차지 신호를 인가받는 제1 피모스 트랜지스터;
    드레인이 상기 제1 피모스 트랜지스터의 소스와 상기 제1 노드에 연결되고 게이트로는 상기 프리차지 신호를 인가받는 제2 피모스 트랜지스터; 및
    드레인이 상기 제2 피모스 트랜지스터의 소스와 상기 제2 노드에 연결되고 게이트로는 상기 프리차지 신호를 인가받으며 소스는 상기 전원 전압에 연결되는 제3 피모스 트랜지스터를 포함하는 것을 특징으로 하는 데이터 출력 회로.
  11. 삭제
  12. 제3항에 있어서, 상기 프리차저는 상기 데이터 버스를 접지 전압 레벨로 프리차지하고,
    상기 데이터 버스는 상기 메모리 어레이에 저장된 서로 상보적인 제1 데이터 및 제2 데이터가 각각 로딩되는 제1 데이터 라인 및 제2 데이터 라인을 구비하고,
    상기 프리차저는 제1 노드에서 상기 제1 데이터 라인과 연결되고, 제2 노드에서 상기 제2 데이터 라인과 연결되고,
    드레인이 접지 전압에 연결되고, 게이트로는 상기 프리차지 신호를 인가받는 제1 피모스 트랜지스터;
    드레인이 상기 제1 피모스 트랜지스터의 소스와 상기 제1 노드에 연결되고 게이트로는 상기 프리차지 신호를 인가받는 제2 피모스 트랜지스터; 및
    드레인이 상기 제2 피모스 트랜지스터의 소스와 상기 제2 노드에 연결되고 게이트로는 상기 프리차지 신호를 인가받으며 소스는 상기 접지 전압에 연결되는 제3 피모스 트랜지스터를 포함하는 것을 특징으로 하는 데이터 출력 회로.
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  14. 제3항에 있어서, 상기 프리차저는 상기 데이터 버스를 반 전원 전압 레벨로 프리차지하고,
    상기 데이터 버스는 상기 메모리 어레이에 저장된 서로 상보적인 제1 데이터 및 제2 데이터가 각각 로딩되는 제1 데이터 라인 및 제2 데이터 라인을 구비하고, 상기 프리차지 신호는 서로 상보적인 제1 프리차지 신호 및 제2 프리차지 신호를 구비하고,
    상기 프리차저는
    소스는 전원 전압에 연결되고 게이트로는 상기 제1 프리차지 신호를 인가받으며 드레인은 제2 노드에서 상기 제2 데이터 라인과 연결되는 제1 피모스 트랜지스터;
    드레인이 상기 제2 노드에 연결되고, 게이트로는 상기 제2 프리차지 신호를 인가받는 제1 엔모스 트랜지스터;
    소스가 상기 제1 엔모스 트랜지스터의 소스에 연결되고, 게이트로는 상기 제1 프리차지 신호를 인가받고 드레인은 제1 노드에서 상기 제1 데이터 라인과 연결되는 제2 피모스 트랜지스터; 및
    드레인이 상기 제1 노드에 연결되고, 게이트로는 상기 제2 프리차지 신호를 인가받으며 소스는 접지 전압에 연결되는 제2 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 데이터 출력 회로.
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  17. 제3항에 있어서, 상기 센스 앰프는,
    상기 이전 데이터를 래치하는 래치부;
    제1 노드에서 상기 래치부와 연결되고, 상기 프리차지 신호와 상보적인 논리 레벨을 갖는 제1 센스 앰프 제어 신호에 응답하여 상기 제1 위상에서 상기 제1 노드를 풀 다운하는 풀 다운 트랜지스터; 및
    제2 노드에서 상기 래치부와 연결되고, 상기 제1 센스 앰프 제어 신호와 상보적인 논리 레벨을 갖는 제2 센스 앰프 제어 신호에 응답하여 상기 제1 위상에서 상기 제2 노드를 풀 업하는 풀 업 트랜지스터를 포함하는 것을 특징으로 하는 데이터 출력 회로.
  18. 제1항에 있어서,
    상기 센스 앰프에서 감지 증폭된 데이터를 시스템 클럭 신호에 동기하여 데이터 버스 출력 신호로 제공하는 동기화기(synchronizer)를 더 포함하는 것을 특징으로 하는 데이터 출력 회로.
  19. 각각이 광전 변환 소자를 포함하며, 매트릭스 패턴으로 배열된 단위 화소들과 상기 매트릭스 패턴의 각 열들에 대응하는 열 신호선들을 구비하는 화소 어레이부;
    제어부로부터 제공되는 행 제어 신호에 응답하여 상기 화소 어레이부의 각 단위 화소를 행마다 선택적으로 제어하는 로우 드라이버;
    상기 제어부로부터 제공되는 클럭 신호와 열 제어 신호에 기초하여 상기 로우 드라이버에 의하여 선택적으로 제어되는 행의 단위 화소들로부터 상기 열 신호선을 통하여 출력되는 아날로그 신호들에 대한 디지털 상관 이중 샘플링을 수행하고 상기 아날로그 신호들을 디지털 데이터로 변환하는 아날로그-디지털 변환기; 및
    상기 변환된 디지털 데이터를 저장하고 동일한 구간의 제1 및 제2 위상을 가지는 한 사이클의 주파수로 동작하여 상기 저장된 디지털 데이터를 데이터 버스 출력 신호로서 출력하기 위한 프리차지 동작과 센스 앰프 동작을 동시에 수행하는 데이터 출력 회로를 포함하는 디지털 씨디에스 씨모스 이미지 센서.
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  22. 각각이 광전 변환 소자를 포함하며, 매트릭스 패턴으로 배열된 단위 화소들과 상기 매트릭스 패턴의 각 열들에 대응하는 열 신호선들을 구비하하는 화소 어레이부;
    제어부로부터 제공되는 행 제어 신호에 응답하여 상기 화소 어레이부의 각 단위 화소를 행마다 선택적으로 제어하는 로우 드라이버;
    상기 제어부로부터 제공되는 클럭 신호와 열 제어 신호에 기초하여 상기 로우 드라이버에 의하여 선택적으로 제어되는 행의 단위 화소들로부터 상기 열 신호선을 통하여 출력되는 아날로그 신호들에 대한 아날로그 상관 이중 샘플링을 수행하고 상기 아날로그 신호들을 디지털 데이터로 변환하는 아날로그-디지털 변환기; 및
    상기 변환된 디지털 데이터를 저장하고 동일한 구간의 제1 및 제2 위상을 가지는 한 사이클의 주파수로 동작하여 상기 저장된 디지털 데이터를 데이터 버스 출력 신호로서 출력하기 위한 프리차지 동작과 센스 앰프 동작을 동시에 수행하는 데이터 출력 회로를 포함하는 아날로그 씨디에스 씨모스 이미지 센서.
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