JP2009252275A - 半導体記憶装置 - Google Patents

Abstract

【課題】シングルエンドセンスアンプにより高速読み出しを可能とし、関連技術で設けられていたダミーメモリセルを不要とし、回路面積を縮減し、消費電力を低減する。
【解決手段】ビット線をグランド電位に放電するディスチャージ回路１０２と、シングルエンド入力構成のセンスアンプ１０８と、電源とセンスアンプの入力ノードＳＡin間に接続され、前記センスアンプの入力ノードからオン状態のカラム選択トランジスタ(N0、N1、・・・)を介してビット線を充電する充電用のトランジスタ１０６と、を備え、読み出し時、選択されたメモリセルが接続するビット線からグランドへの電流パスがオフ状態とされる場合、前記充電用のトランジスタ１０６により、前記センスアンプの入力ノードが充電されて電位が上昇し前記カラム選択トランジスタをオフさせた状態で前記センスアンプの入力ノードをさらに充電した後、読み出し動作が行われる。
【選択図】図１

Description

本発明は、半導体メモリに関し、特に読み出し回路に関する。

メモリセルの読み出し前にビット線をグランド電位に放電（ディスチャージ）し、読み出し時にビット線を電源電位側に充電（チャージ）し、センスアンプで読み出す半導体記憶装置が知られている（例えば特許文献１）。ビット線をグランド（ＧＮＤ）電位にディスチャージ（プレチャージ）しておくことで、ドレインがビット線に接続されたメモリセルトランジスタにおけるドレイン・ソース間リーク電流を抑制することができる。図７に、特許文献１に開示された半導体記憶装置の構成の一例を示す。図７には、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）のメモリセルとその読み出し回路が示されている。図７を参照すると、ソース電極が接地されドレイン電極がビット線に接続されゲート電極がワード線に接続されたＮＭＯＳトランジスタ１からなるメモリセルと、ソース電極がフローティングでドレイン電極がビット線に接続されゲート電極がワード線に接続されたＮＭＯＳトランジスタ２からなるメモリセルがある。メモリセルのレプリカであるダミーメモリセル３はソース電極が接地されドレイン電極がビット線に接続されゲート電極がワード線に接続されている。

図８は、図７の半導体記憶装置の読出し動作を示すタイミングチャートである。信号ＲＳＴがＨｉｇｈの期間にビット線ディスチャージトランジスタ６を介して全ビット線Ｂ０〜Ｂｎ、ダミービット線ＢＤがＧＮＤレベルにディスチャージされる。信号ＲＳＴがＬｏｗレベルとなるとディスチャージトランジスタ６はオフし、次にロウデコーダ９により１つのワード線が選択されてＨｉｇｈレベルとなり、選択ワード線に接続される全てのメモリセルとダミーメモリセル３がオンする。カラム選択信号Ｃ０がＨｉｇｈに立ち上がり、ビット線Ｂ０が差動増幅センスアンプ回路１８の入力に接続され、ＰＣＲがＬｏｗに立下がり、ビット線チャージトランジスタ５を介してビット線Ｂ０とダミービット線ＢＤの１組のビット線のみがチャージされる。このとき、選択されたメモリセルのソース電極が接地されている場合（メモリセル１の場合）、ビット線Ｂ０の電位はメモリセル１とビット線チャージトランジスタ５のコンダクタンスの比により決まる。ビット線Ｂ０と対をなすダミービット線ＢＤの電位はダミーメモリセル３とビット線チャージトランジスタ５のコンダクタンスの比により決まる。ダミーメモリセル３のコンダクタンスは通常メモリセル１の１／２とされ、ダミーメモリセル３によるダミービット線ＢＤの電位はメモリセル１によるビット線Ｂ０の電位の約２倍となり、差動増幅センスアンプ回路１８の入力Ｄ、ＤＤＹ間に電位差が生じる。

選択されたメモリセルのソース電極がフローティングの場合（メモリセル２の場合）には電流パスが存在しないため、ビット線Ｂ０はビット線チャージトランジスタ５により充電されていく。この時も、ダミーメモリセル３が接続されるダミービット線ＢＤの電位は上記のコンダクタンス比により決まる電位となるため、メモリセル２が接続されるビット線Ｂ０の電位よりも低電位となる。このため、差動増幅センスアンプ回路１８の入力Ｄ、ＤＤＹ間に電位差が生じる。ダミーメモリセル３によるダミービット線ＢＤの電位は、通常メモリセルによるＨｉｇｈビット線電位とＬｏｗビット線電位の中間のリファレンス電位を作り出している。次に、イネーブル信号ＳＥがＨｉｇｈに立ち上がり、差動増幅センスアンプ回路１８が活性化され、入力された微少電位差を増幅し、出力バッファ１９によりデータが出力される。上記の通り、図７の半導体記憶回路はダミーメモリセル３を用いて１読み、０読みの中間になるリファレンス信号を用意し、微小差電位を差動型のセンスアンプ回路１８で増幅することで読み出し動作を行う。

図８に示したように、読み出し時に、まずビット線、ダミービット線をＧＮＤ電位にディスチャージし、その後、選択ビット線と、ダミービット線をビット線チャージトランジスタによりチャージしダミービット線電位をリファレンスとして差動増幅センスアンプ回路１８で差動増幅する。

特開平０７−０７８４８９号公報

以下に本発明による関連技術の分析を与える。

図７及び図８を参照して説明した関連技術（特許文献１）においては、ダミーメモリセル、ダミーメモリセル用のダミービット線が配設され、差動型センスアンプ（差動伝送）を備えた構成とされ、面積が増大する。

また、ビット線の読み出しデータとダミービット線上のダミーデータ（レファレンス電位）の差電位が微小であり、読み出し速度を高速化するためには、微小差電位を高速に増幅する回路構成とすることが必要とされる。

さらに、差動ラッチ型センスアンプにおいて、誤ラッチ（ラッチ誤動作）を回避するために、動作マージンをとることが必要となる。

さらにまた、差動ラッチ型センスアンプにおいて差動回路の負荷に、カレントミラー回路を備えた構成の場合、消費電力が大幅に増加する。

本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。

本発明の１つの側面によれば、選択ワード線が活性化される期間とは別の所定の期間にディスチャージ回路によりビット線をグランド電位に放電し、メモリセルの読み出し時に、チャージ回路により、センスアンプの入力ノード側から、前記メモリセルに接続するビット線を充電し、その結果に基づき前記センスアンプで読み出しを行う半導体記憶装置であって、前記メモリセルの読み出し時、前記メモリセルに接続するビット線を前記センスアンプの入力ノードに接続するカラム選択トランジスタは、前記チャージ回路により、前記センスアンプの入力ノード及び前記ビット線が充電され所定の電位に上昇すると、オフとなり、前記カラム選択トランジスタがオフとされ前記メモリセルに接続するビット線が前記センスアンプの入力ノードから切り離された状態で、前記チャージ回路による前記センスアンプの入力ノードの充電が行われ、その後、読み出し動作が行われる半導体記憶装置が提供される。本発明において、前記センスアンプは、シングルエンド入力構成とされる。

本発明によれば、シングルエンドセンスアンプにより高速読み出しを可能とし、関連技術で設けられていたダミーメモリセルを不要とし、回路面積を縮減し、消費電力を低減する。

上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。本発明は、一態様において、制御信号に基づき、ビット線をグランド電位に放電するディスチャージ回路（１０２）と、シングルエンド入力構成のセンスアンプ（１０８）と、制御信号に基づき、前記センスアンプの入力ノード側からオン状態のカラム選択トランジスタを介してビット線を充電するチャージ回路（１０６）と、を備え、メモリセルの読み出し時、チャージ回路（１０６）により、センスアンプ（１０８）の入力ノード（ＳＡｉｎ）側から、オン状態のカラム選択トランジスタを介して、選択メモリセルに接続するビット線の充電が行われ、選択メモリセルがオフ・ビットであり該ビット線からグランド側への電流パスがない場合、チャージ回路（１０６）の充電作用により、センスアンプ（１０８）の入力ノード（ＳＡｉｎ）及び前記ビット線が所定の電位（例えばカラム選択トランジスタのゲート電位−カラム選択トランジスタの閾値）に上昇し、前記カラム選択トランジスタがオンからオフに切り替わった後に、チャージ回路（１０６）による、前記センスアンプ（１０８）の入力ノード（ＳＡｉｎ）の充電が行われ、読み出し動作が行われ、所定のタイミングでラッチ出力される。

選択メモリセルがオン・ビットであり、前記選択メモリセルに接続するビット線からグランド側への電流パスがある場合には、チャージ回路（１０６）の充電によっても、所定の電位には達せず、前記センスアンプの入力ノード（ＳＡｉｎ）及び前記選択メモリセルに接続するビット線はＬｏｗ電位のままとされる。

本発明の一態様において、カラム選択トランジスタの閾値が相対的に高く設定され、センスアンプ（１０８）の入力ノード（ＳＡｉｎ）の電位の上昇時における前記カラム選択トランジスタがオフする時間を早めるようにしてもよい。あるいは、前記カラム選択トランジスタのゲート電圧を相対的に低くし、前記センスアンプの入力ノードが充電されて電位が上昇した際のカラム選択トランジスタがオフする時間を早めるようにしてもよい。

あるいは、本発明の別の態様において、カラム選択トランジスタは、ドレインがビット線に接続され、ソースが前記センスアンプの入力ノードに接続され、ビット線のフィードバック信号（ビット線の反転値）とカラム選択信号との論理積をとる論理回路の出力をゲートに受ける構成としてもよい。以下実施例に即して説明する。

本発明の実施例について説明する。以下では、本発明の一実施例として、マスクＲＯＭについて説明する。なお、別の実施例でＳＲＡＭへの適用例について説明するように、本発明はＲＯＭに制限されるものでない。なお、マスクＲＯＭでは、ワード線に接続するトランジスタを介して電流が流れる場合（オン・ビット）を２値のうちの例えば０、流れない場合（オフ・ビット）を１として製造時にプログラムされる。

図１は、本発明の一実施例のビット線系読み出し回路の構成を示す図である。メモリセルは、ソース電極が接地されドレイン電極がビット線（「デジット線」ともいう）に接続され、ゲート電極がワード線に接続されたＮＭＯＳトランジスタよりなる。メモリセルには、ワード線がＨｉｇｈのときＮＭＯＳトランジスタがオンし電流が流れドレイン電極がＬｏｗ電位とされるメモリセル（オン・ビット）と、ワード線がＨｉｇｈのときもＮＭＯＳトランジスタがオフ状態のメモリセル（オフ・ビット）とが製造時にプログラムされている。

図１を参照すると、ビット線ｄｉｇｉｔ０、ｄｉｇｉｔ１、・・・に対して共通にディスチャージ回路１０２が設けられている。ディスチャージ回路１０２は、プリチャージ信号（ｃｈａｒｇｅ）がＨｉｇｈのとき、ビット線ｄｉｇｉｔ０、ｄｉｇｉｔ１、・・・をそれぞれ放電しＬｏｗ電位とする。

カラムセレクタ１０４は、ビット線ｄｉｇｉｔ０、ｄｉｇｉｔ１、・・・にそれぞれドレインが接続され、センスアンプ１０８の入力ノードＳＡｉｎにソースが接続され、ゲート電極にカラム選択信号ｃｏｌｕｍｎ ｓｅｌｅｃｔ０、ｃｏｌｕｍｎ ｓｅｌｅｃｔ１、・・・がそれぞれ接続されたカラム選択トランジスタ（ＮＭＯＳトランジスタ）Ｎ０、Ｎ１、・・・を備えている。カラム選択信号ｃｏｌｕｍｎ ｓｅｌｅｃｔ０、ｃｏｌｕｍｎ ｓｅｌｅｃｔ１、・・・は、カラムアドレスをデコードする不図示のカラムデコーダから出力される。カラム選択トランジスタＮ０、Ｎ１、・・・はカラムスイッチあるいはＹスイッチとも呼ばれる。

さらに、ソースが電源端子ＶＤＤに接続され、ドレインがセンスアンプ１０８の入力ノードＳＡｉｎに接続され、プリチャージ信号（ｃｈａｒｇｅ）をゲートに受けるＰＭＯＳトランジスタ１０６を備えている。

本実施例において、センスアンプ１０８は、差動型ではなく、シングルエンド入力構成とされ、例えばＣＭＯＳインバータ回路で構成される。

センスアンプ１０８の出力を受けるラッチ回路１１０は、ラッチタイミング信号（ｌａｃｈ ｔｉｍｉｎｇ）の非活性化時に、センスアンプ１０８の出力をそのまま出力し、ラッチタイミング信号の活性化時に、その時点でのセンスアンプ１０８の出力を保持する。

本実施例においては、プリチャージ信号（ｃｈａｒｇｅ）がＨｉｇｈとされると、ディスチャージ回路１０２を活性化させて、ビット線ｄｉｇｉｔ０、ｄｉｇｉｔ１、・・・をＧＮＤ電位にプリチャージする（すなわちディスチャージする）。その後、プリチャージ信号（ｃｈａｒｇｅ）がＬｏｗに設定され、ディスチャージ回路１０２は非活性化され、ビット線ｄｉｇｉｔ０、ｄｉｇｉｔ１、・・・とＧＮＤ電位とは非接続状態とされる。プリチャージ信号（ｃｈａｒｇｅ）がＬｏｗのとき、ＰＭＯＳトランジスタ１０６がオンし、センスアンプ１０８の入力ノードＳＡｉｎ側から、オン状態のカラム選択トランジスタのドレインに接続するビット線を充電し、センスアンプ１０８の入力ノードＳＡｉｎとビット線の電位を上昇させる。オン状態のカラム選択トランジスタ（ＮＭＯＳトランジスタ）のソース電位（入力ノードＳＡｉｎの電位）が上昇し、カラム選択トランジスタ（ＮＭＯＳトランジスタ）のゲート・ソース間電圧が縮減して閾値Ｖｔ以下となり、カットオフした後に、読み出し動作を行う構成とし、センスアンプ１０８をシングルエンドで構成することを可能としている。

プリチャージ信号（ｃｈａｒｇｅ）がＬｏｗとされ、オン状態のＰＭＯＳトランジスタ１０６が、センスアンプ１０８の入力ノードＳＡｉｎ側から選択カラム選択トランジスタを介して選択ビット線を充電するとき、選択ワード線にゲートが接続され選択ビット線にドレインが接続される読み出し対象のセルトランジスタが、オン・ビットの場合には、該当選択ビット線はＬｏｗ電位とされ、センスアンプ１０８の入力ノードＳＡｉｎはＬｏｗ電位のままであり、出力端子（Ｄａｔａ−Ｏｕｔ）にはＬｏｗが出力される。

読み出し対象のセルトランジスタがオフ・ビットの場合には、選択ビット線からＧＮＤへの電流パスはないため、センスアンプ１０８の入力ノードＳＡｉｎと選択ビット線が上昇する。このため、オン状態のカラム選択トランジスタ（例えばＮ１）のソース電位が上昇し、そのゲート・ソース間電圧ＶＧＳが減少し、トランジスタＮ１の閾値電圧Ｖｔ以下となると（ＶＧＳ＜Ｖｔ）、トランジスタＮ１はカットオフする。オフ・ビットセルの読み出し時、選択カラム選択トランジスタのカットオフを発生させ、早い時間でカラム選択トランジスタをオフさせ、センスアンプ１０８の入力ノードＳＡｉｎを選択ビット線から切り離した状態で、ＰＭＯＳトランジスタ１０６によって電源電位ＶＤＤまで持ち上げることで、シングルエンド構成で判定動作を可能とする。

図２（Ａ）は、データ読み出し時のセンスアンプ１０８の入力のノードＳＡｉｎの電圧波形を示す図である。１ＲＥＡＤ（Ｈｉｇｈ電位読み出し：オフ・ビットセルの読み出し）時には、オン状態のＰＭＯＳトランジスタ１０６の充電作用により、選択ビット線とセンスアンプ１０８の入力ノードＳＡｉｎの電位が上昇し、オン状態のカラム選択トランジスタのゲート電位（例えば電源電圧ＶＤＤ）から閾値電圧Ｖｔ分差し引いた電圧に達すると、選択されたカラム選択トランジスタはオフし、これ以降、ＰＭＯＳトランジスタ１０６の充電作用により、センスアンプ１０８の入力ノードＳＡｉｎのみの充電が行われることになる。すなわち、入力ノードＳＡｉｎの電位がＶＤＤ−Ｖｔに達した時点から、センスアンプ１０８の入力ノードＳＡｉｎの電圧波形の立ち上がりのスルーレートは上昇する。カラム選択トランジスタのカットオフを早い時点で発生させると、その後、センスアンプ１０８の入力ノードＳＡｉｎの電圧波形のＨｉｇｈ電位への立ち上がり時間は早くなる。選択カラム選択トランジスタのカットオフを早い時点で発生させるには、選択カラム選択トランジスタＮ０、Ｎ１、・・・は高閾値（Ｈｉｇｈ Ｖｔ）に設定される。

一方、０ＲＥＡＤ（Ｌｏｗ電位読み出し；オン・ビットセルの読み出し）時には、ＰＭＯＳトランジスタ１０６から、選択ビット線とセンスアンプ１０８の入力ノードＳＡｉｎに供給される電流はオン・ビットのセルを介してＧＮＤに流れ、入力ノードＳＡｉｎ及び選択ビット線は、Ｌｏｗ電位のままとされる。ＰＭＯＳトランジスタ１０６の充電作用による入力ノードＳＡｉｎのＧＮＤ電位からの上昇分は、ＰＭＯＳトランジスタ１０６のオン抵抗と、ビット線の抵抗とオン・ビットのセルの抵抗の和との分圧比で決まる。

図２（Ｂ）に示すように、カラム選択トランジスタの閾値Ｖｔ（Ｎｏｒｍａｌ Ｖｔ）が通常であると、１ＲＥＡＤ（Ｈｉｇｈ電位読み出し）時に、ＰＭＯＳトランジスタ１０６の充電作用により、選択ビット線とセンスアンプ１０８の入力のノードＳＡｉｎの電位は上昇するが、選択されたカラム選択トランジスタのゲート電圧（電源電圧）から閾値電圧Ｖｔ（ｎｏｒｍａｌ Ｖｔ）分差し引いた電圧には達せず、選択カラム選択トランジスタはオン状態のままとされ、選択ビット線とセンスアンプ１０８の入力のノードＳＡｉｎの充電が緩やかに行われる。この場合、センスアンプ１０８の入力のノードＳＡｉｎがＨｉｇｈ電位となり、シングルエンド型のセンスアンプで増幅するには、長大の時間を要する。一方、０ＲＥＡＤ（Ｌｏｗ電位読み出し）時には、ＰＭＯＳトランジスタ１０６から、選択ビット線とセンスアンプ１０８の入力ノードＳＡｉｎに供給される電流は、オン・ビットの選択セルを介してＧＮＤに流れ、Ｌｏｗ電位のままとされ、入力ノードＳＡｉｎのＧＮＤ電位からの上昇分は、ＰＭＯＳトランジスタ１０６のオン抵抗と、ビット線の抵抗とオン・ビットのセルの抵抗の分圧抵抗等で決まる。

図３は、図１の本実施例の動作を示すタイミング波形を示す図である。なお、特に制限されないが、図３において、図１のセンスアンプ１０８をインバータで構成し、ラッチ回路１１０は、センスアンプ１０８の出力を反転出力する構成とされている。

カラム選択信号ｃｏｌｕｍｎ ｓｅｌｅｃｔ ０、ｃｏｌｕｍｎ ｓｅｌｅｃｔ １・・・が選択される。ワード線はＷｏｒｄ０、ｗｏｒｄ１の順で選択される。プリチャージ信号（ｃｈａｒｇｅ）がＨｉｇｈのときディスチャージ回路１０２により全てのビット線はＬｏｗ電位にディスチャージされる。

ワード線ｗｏｒｄ０が選択されＨｉｇｈとなり、メモリセルＭ００（オフ・ビット）が選択される。ワード線ｗｏｒｄ０がＨｉｇｈの期間、プリチャージ信号（ｃｈａｒｇｅ）はＬｏｗとされ、ＰＭＯＳトランジスタ１０６がオンし、センスアンプ１０８の入力ノードＳＡｉｎ及びビット線ｄｉｇｉｔ０を充電し、これらの電位を持ち上げる。メモリセルＭ００はオフ・ビットであるため、センスアンプ１０８の入力ノードＳＡｉｎ（ＮＭＯＳトランジスタＮ０のソース）の電位が上昇し、カラム選択トランジスタＮ０のゲート・ソース間電圧ＶＧＳが閾値Ｖｔ以下になると、カラム選択トランジスタＮ０がオフし、センスアンプ１０８の入力ノードＳＡｉｎの立ち上がりの波形のスルーレートが上昇しＨｉｇｈ電位に達する。センスアンプ１０８の出力ＳＡｏｕｔは、センスアンプ１０８の入力ノードＳＡｉｎが論理閾値以下のときＨｉｇｈ、論理閾値以上のときＬｏｗを出力する。ラッチ回路１１０は、ラッチタイミング信号（ｌａｔｃｈ ｔｉｍｉｎｇ）が非活性状態のとき（スルー時）、センスアンプ１０８の出力ＳＡｏｕｔをデータ出力端子Ｄａｔａ−Ｏｕｔに出力し、ラッチタイミング信号（ｌａｔｃｈ ｔｉｍｉｎｇ）が活性化時に、センスアンプ１０８の出力ＳＡｏｕｔの値をラッチしてデータ出力端子Ｄａｔａ−Ｏｕｔに出力する。

ワード線ｗｏｒｄ０がＨｉｇｈからＬｏｗとなると、プリチャージ信号（ｃｈａｒｇｅ）がＨｉｇｈに設定され、ディスチャージ回路１０２により全てのビット線はＬｏｗ電位にディスチャージされる。このとき、センスアンプ１０８の入力ノードＳＡｉｎもオン状態のカラム選択トランジスタＮ０を介してデジット線ｄｉｇｉｔ０に接続されるためＬｏｗ電位にディスチャージされる。

つづいて、チャージ信号がＨｉｇｈの状態で、ｃｏｌｕｍｎ ｓｅｌｅｃｔ １がＬｏｗからＨｉｇｈに切り替えられ、ビット線ｄｉｇｉｔ１が選択され、ワード線ｗｏｒｄ１が選択され、メモリセルＭ１１（ｏｎ・ビット）が選択される。ワード線ｗｏｒｄ１がＨｉｇｈの期間、プリチャージ信号（ｃｈａｒｇｅ）はＬｏｗとされ、ＰＭＯＳトランジスタ１０６がオンし、センスアンプ１０８の入力ノードＳＡｉｎ及びビット線ｄｉｇｉｔ１を充電するが、メモリセルＭ１１はオン・ビットであるため、電流はＧＮＤに流れ、入力ノードＳＡｉｎは電位の上昇はわずかであり、カラム選択トランジスタＮ１のゲート・ソース間電圧ＶＧＳは閾値Ｖｔよりも大とされ、カラム選択トランジスタＮ１はオン状態とされ、センスアンプ１０８の入力ノードＳＡｉｎはＬｏｗ電位に保持され、センスアンプ１０８の出力ＳＡｏｕｔはＬｏｗ電位とされる。ラッチ回路１１０は、ラッチタイミング信号（ｌａｔｃｈ ｔｉｍｉｎｇ）が非活性状態のとき（スルー時）、センスアンプ１０８の出力ＳＡｏｕｔ（Ｌｏｗ電位）をデータ出力端子Ｄａｔａ−Ｏｕｔに出力し、ラッチタイミング信号（ｌａｔｃｈ ｔｉｍｉｎｇ）が活性化時に、センスアンプ１０８の出力ＳＡｏｕｔの値をラッチしてデータ出力端子Ｄａｔａ−Ｏｕｔに出力する。

本実施例によれば、かかる構成により、小面積化、及び消費電力の削減に貢献する。

カラムセレクタ１０４におけるカラム選択トランジスタがオフした後にセンスアンプ１０８で読み出しを行うことにより、センスアンプの入力ノードＳＡｉｎは電源電位ＶＤＤに振幅することから、ＣＭＯＳインバータ等での読み出しデータの判定が可能となる。

なお、図１において、センスアンプ１０８は、初段のインバータと反転バッファの２段のインバータ構成（正転バッファ）としてもよいことは勿論である。

また、図１において、カラムセレクタ１０４におけるカラム選択トランジスタＮ０、Ｎ１、・・・の閾値Ｖｔを高閾値とせずに、通常の閾値とし、カラム選択信号（ｃｏｌｕｍｎ ｓｅｌｅｃｔ０、ｃｏｌｕｍｎ ｓｅｌｅｃｔ１、・・・）の電圧を通常のロジックＨｉｇｈレベルから所定電圧下げた電圧を与えるようにしてもよい。センスアンプ１０８の入力ノードＳＡｉｎの電圧（カラム選択信号のソース電圧）が、ゲート電圧−閾値Ｖｔを越えると、カラム選択トランジスタＮ０、Ｎ１、・・・はオフするが、閾値Ｖｔを通常値としゲート電圧を下げることで、カラム選択トランジスタＮ０、Ｎ１、・・・がオフするセンスアンプ１０８の入力ノードＳＡｉｎを下げることができる。

図４は、本発明の第２の実施例の構成を示す図である。本実施例は、カラムセレクタ１０４におけるカラム選択トランジスタのカット・オフをビット線電位をフィードバックさせて制御するようにしたものである。図４に示すように、ビット線ｄｉｇｉｔ０をインバータ１１２で反転した信号とカラム選択信号（ｃｏｌｕｍｎ ｓｅｌｅｃｔ）の論理積（ＡＮＤ）をとる論理回路（ＡＮＤ回路）１１４を備え、論理回路（ＡＮＤ回路）１１４の出力をカラム選択トランジスタＮ０のゲートに入力する構成とされている。他のビット線についても同様の構成とされる。本実施例は、カラム選択トランジスタＮ０、Ｎ１、・・・の閾値Ｖｔは通常の閾値であってよい。

次に、図４に示した本実施例の動作を説明する。プリチャージ信号（ｃｈａｒｇｅ）がＨｉｇｈのとき全てのビット線はＧＮＤ電位にディスチャージされる。カラム選択信号ｃｏｌｕｍｎ ０がＨｉｇｈ、ワード線ｗｏｒｄ０が選択されＨｉｇｈとなり、メモリセルＭ００（オフ・ビット）が選択されるものとする。カラム選択信号ｃｏｌｕｍｎ ０がＨｉｇｈ、ビット線ｄｉｇｉｔ０はＬｏｗであるため、ＡＮＤ回路１１４の出力はＨｉｇｈとなり、カラム選択トランジスタＮ０はオン状態とされる。ワード線ｗｏｒｄ０がＨｉｇｈの期間、プリチャージ信号（ｃｈａｒｇｅ）はＬｏｗとされ、ＰＭＯＳトランジスタ１０６がオンし、センスアンプ１０８の入力ノードＳＡｉｎ及びビット線ｄｉｇｉｔ０を充電し、これらの電位を持ち上げる。メモリセルＭ００はオフ・ビットであるため、センスアンプ１０８の入力ノードＳＡｉｎ（ＮＭＯＳトランジスタＮ０のソース）とビット線ｄｉｇｉｔ０の電位が上昇し、Ｈｉｇｈレベルとなると、インバータ１１２の出力はＬｏｗとなり、ＡＮＤ回路１１４の出力はＨｉｇｈからＬｏｗとなり、カラム選択トランジスタＮ０はオンからオフとなる。カラム選択トランジスタＮ０がオフした状態でＰＭＯＳトランジスタ１０６からセンスアンプ１０８の入力ノードＳＡｉｎの充電が行われるため、ＳＡｉｎの立ち上がりの波形のスルーレートが上昇しＨｉｇｈ電位に達する。ラッチ回路１１０は、ラッチタイミング信号（ｌａｔｃｈ ｔｉｍｉｎｇ）が非活性状態のとき（スルー時）、センスアンプ１０８の出力ＳＡｏｕｔをデータ出力端子Ｄａｔａ−Ｏｕｔに出力し、ラッチタイミング信号（ｌａｔｃｈ ｔｉｍｉｎｇ）が活性化時に、センスアンプ１０８の出力ＳＡｏｕｔの値をラッチしてデータ出力端子Ｄａｔａ−Ｏｕｔに出力する。

次にカラム選択信号ｃｏｌｕｍｎ １がＨｉｇｈ、ワード線ｗｏｒｄ１が選択されＨｉｇｈとなり、メモリセルＭ１１（オン・ビット）が選択されるものとする。プリチャージ信号（ｃｈａｒｇｅ）がＨｉｇｈのとき全てのビット線はＧＮＤ電位にディスチャージされる。カラム選択信号ｃｏｌｕｍｎ １がＨｉｇｈ、ビット線ｄｉｇｉｔ１はＬｏｗであるため、カラム選択トランジスタＮ１のゲートに接続されるＡＮＤ回路１１８の出力はＨｉｇｈとなり、カラム選択トランジスタＮ１はオン状態とされる。ワード線ｗｏｒｄ１がＨｉｇｈの期間、プリチャージ信号（ｃｈａｒｇｅ）はＬｏｗとされ、ＰＭＯＳトランジスタ１０６がオンし、センスアンプ１０８の入力ノードＳＡｉｎ及びビット線ｄｉｇｉｔ１を充電し、これらの電位を持ち上げる。メモリセルＭ１１はオン・ビットであるため、センスアンプ１０８の入力ノードＳＡｉｎ（ＮＭＯＳトランジスタＮ１のソース）とビット線ｄｉｇｉｔ１の電位はＬｏｗレベルに保持され、ビット線ｄｉｇｉｔ１を入力とするインバータ１１６の出力はＨｉｇｈのままであり、ＡＮＤ回路１１８の出力はＨｉｇｈに保持され、カラム選択トランジスタＮ１はオン状態とされ、センスアンプ１０８の入力ノードＳＡｉｎはＬｏｗレベルとされる。ラッチ回路１１０は、ラッチタイミング信号（ｌａｔｃｈ ｔｉｍｉｎｇ）が非活性状態のとき（スルー時）、センスアンプ１０８の出力ＳＡｏｕｔをデータ出力端子Ｄａｔａ−Ｏｕｔに出力し、ラッチタイミング信号（ｌａｔｃｈ ｔｉｍｉｎｇ）が活性化時に、センスアンプ１０８の出力ＳＡｏｕｔの値をラッチしてデータ出力端子Ｄａｔａ−Ｏｕｔに出力する。

なお、本実施例において、ビット線ｄｉｇｉｔ０、ｄｉｇｉｔ１、・・・に入力が接続するインバータ１１２、１１６、・・・の論理閾値を低閾値に設定し、ビット線ｄｉｇｉｔ０、ｄｉｇｉｔ１がＧＮＤ電位から所定電位に立ち上がった時点で、Lｏｗを出力する構成とし、カラム選択トランジスタＮ０、Ｎ１、・・・がカットオフするタイミングを早めるようにしてもよい。

なお、図４において、インバータ１１２、１１６に、ビット線ｄｉｇｉｔ０，ｄｉｇｉｔ１の代わりに、センスアンプ１０８の入力ノードＳＡｉｎを接続する構成としてもよい。

図５は、図７、図８を参照して説明した関連技術と、本発明を比較して説明するための図である。本実施例によれば、１ＲＥＡＤ（Ｈｉｇｈ電位読み出し）時、及び、０ＲＥＡＤ（Ｌｏｗ電位読み出し）時にノードＳＡｉｎが１Ｈｉｇｈ又はＬｏｗの論理レベルとされることから、関連技術で必要とされたリファレンス信号用のレプリカ回路と差動型センスアンプが不要とされ、回線面積を大幅に縮減することができる。

また、レプリカ回路で使用される電力を削減することができ、更にオフ後は、ビット線に電荷が注入されないため選択ビット線での消費電力も削減される。

本発明は、マスクＲＯＭのみならず、電気的に消去・プログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）等の読み出し回路にも適用できることは勿論である。

本発明は、図６に示すように、書き込みポートと読み出しポートを備えたマルチポートＳＲＡＭの読み出し回路にも適用可能である。なお、１が書き込まれているメモリセルの読み出し時、ワード線がＨｉｇｈとなると、ビット線はＬｏｗ電位とされる。すなわち、ＰＭＯＳトランジスタ１０６からの電流が選択されたカラム選択トランジスタを介してビット線、選択メモリセルからＧＮＤに流れ込む。０が書き込まれているメモリセルの読み出し時、ワード線がＨｉｇｈとなってもメモリセルはオフ状態（オフ・ビット）とされる。このときＰＭＯＳトランジスタ１０６からのＨｉｇｈ電位側への充電作用により選択されたカラム選択トランジスタがオフしその後、ＳＡｉｎのみの充電が行われ、出力端子からＤａｔａ−ＯｕｔＨｉｇｈが出力される。

なお、前記した各実施例において、カラム選択トランジスタＮ０、Ｎ１、・・・間での閾値Ｖｔのばらつきを調整するばらつきキャンセル回路を備えてもよい。

なお、上記の特許文献１の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施例の構成を示す図である。 （Ａ）と（Ｂ）は本発明の一実施例と関連技術の動作を説明する波形図である。 本発明の一実施例の動作を説明するタイミング波形図である。 本発明の別の実施例の構成を示す図である。 本発明と関連技術の回路面積を説明する図である。 本発明をマルチポートＲＡＭに適用した構成を説明する図である。 関連技術の構成を示す図である。 関連技術の動作を説明するタイミング波形図である。

符号の説明

１、２ メモリセル
３ ダミーメモリセル
５ ビット線チャージトランジスタ
６ ビット線ディスチャージトランジスタ
７ カラム選択トランジスタ
９ ロウデコーダ
１０ メインセンスアンプ
１８ 差動増幅センスアンプ回路
１９ 出力バッファ
１０２ ディスチャージ回路
１０４ カラムセレクタ
１０６ チャージ回路（ＰＭＯＳトランジスタ）
１０８ センスアンプ
１１０ ラッチ回路
１１２、１１６ インバータ
１１４、１１８ 論理回路（ＡＮＤ回路）

Claims (11)

1. 選択ワード線が活性化される期間とは別の所定の期間にディスチャージ回路によりビット線をグランド電位に放電し、メモリセルの読み出し時に、チャージ回路により、センスアンプの入力ノード側から、前記メモリセルに接続するビット線を充電し、その結果に基づき前記センスアンプで読み出しを行う半導体記憶装置であって、
   前記メモリセルの読み出し時、前記メモリセルに接続するビット線を前記センスアンプの入力ノードに接続するカラム選択トランジスタは、前記チャージ回路により、前記センスアンプの入力ノード及び前記ビット線が充電され所定の電位に上昇すると、オフとなり、前記カラム選択トランジスタがオフとされ前記メモリセルに接続するビット線が前記センスアンプの入力ノードから切り離された状態で、前記チャージ回路による前記センスアンプの入力ノードの充電が行われ、その後、読み出し動作が行われる、ことを特徴とする半導体記憶装置。
2. 前記センスアンプは、シングルエンド入力構成とされる、ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記カラム選択トランジスタは、ゲートにカラム選択信号を受け、ドレインがビット線に接続され、ソースが前記センスアンプの入力ノードに接続され、
   前記チャージ回路の充電作用により前記センスアンプの入力ノードの電位が上昇し、ゲート電位から前記カラム選択トランジスタの閾値電圧を差し引いた電位を超えた場合、前記カラム選択トランジスタはオフし、
   前記閾値は相対的に高閾値とされる、ことを特徴とする請求項１又は２記載の半導体記憶装置。
4. 前記カラム選択トランジスタは、ドレインがビット線に接続され、ソースが前記センスアンプの入力ノードに接続され、ビット線のフィードバック信号とカラム選択信号との論理演算結果をゲートに受ける、ことを特徴とする請求項１又は２記載の半導体記憶装置。
5. 前記チャージ回路は、電源端子と前記センスアンプの入力ノード間に接続され、チャージ動作を制御する制御信号によりオン・オフ制御されるトランジスタを備えている、ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
6. 制御信号に基づき、ビット線をグランド電位に放電するディスチャージ回路と、
   シングルエンド入力構成のセンスアンプと、
   制御信号に基づき、前記センスアンプの入力ノード側からオン状態のカラム選択トランジスタを介してビット線を充電するチャージ回路と、
   を備え、
   メモリセルの読み出し時、前記チャージ回路により、前記センスアンプの入力ノード側から、オン状態のカラム選択トランジスタを介して、前記メモリセルに接続するビット線の充電が行われ、
   前記メモリセルがオフビットでありグランド側への電流パスがない場合、前記チャージ回路の充電作用により、前記センスアンプの入力ノード及び前記ビット線が所定の電位に上昇し、
   前記カラム選択トランジスタがオンからオフに切り替わった後に、前記チャージ回路による、前記センスアンプの入力ノードの充電が行われ、その後、読み出し動作が行われる、ことを特徴とする半導体記憶装置。
7. 前記カラム選択トランジスタの閾値が相対的に高く設定され、
   前記センスアンプの入力ノードの電位の上昇時における前記カラム選択トランジスタがオフする時間を早める、ことを特徴とする請求項１又は６記載の半導体記憶装置。
8. 前記カラム選択トランジスタのゲート電圧を相対的に低くし、前記センスアンプの入力ノードが充電されて電位が上昇した際のカラム選択トランジスタがオフする時間を早める請求項１又は６記載の半導体記憶装置。
9. 前記カラム選択トランジスタは、
   ドレインがビット線に接続され、ソースが前記センスアンプの入力ノードに接続され、
   ビット線の反転値とカラム選択信号との論理積を演算する論理回路の出力をゲートに受ける、ことを特徴とする請求項６記載の半導体記憶装置。
10. 前記チャージ回路は、前記制御信号に基づき、前記ディスチャージ回路が活性化されビット線をグランド電位にするときは、非活性とされ、
    前記ディスチャージ回路は、前記制御信号に基づき、前記チャージ回路が活性化され、前記センスアンプの入力ノードを充電するときは、非活性とされる、ことを特徴とする請求項６記載の半導体記憶装置。
11. 前記チャージ回路は、電源端子と前記センスアンプの入力ノード間に接続され、前記制御信号によりオン・オフ制御されるトランジスタを備えている、ことを特徴とする請求項１０記載の半導体記憶装置。

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