KR100847314B1 - 메모리 장치 및 메모리 장치의 프리차지 방법 - Google Patents

메모리 장치 및 메모리 장치의 프리차지 방법 Download PDF

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Abstract

짧은 프리차지 시간을 갖는 메모리 장치를 제공한다. 메모리 장치는 신호 전송 구간에서 하나의 비트라인쌍을 선택하여 감지 증폭기와 연결시키고, 준비 구간에서 2개 이상의 비트라인쌍들을 선택하여 감지 증폭기와 연결시킨다. 준비 구간에서 복수의 프리차지부들을 통해 감지 증폭기의 입력단을 프리차지시키기 때문에 프리차지 시간이 단축되고, 고속 메모리 구현이 가능하다.
Figure R1020060086289
프리차지, 빠른 프리차지, 메모리 장치, 감지 증폭기

Description

메모리 장치 및 메모리 장치의 프리차지 방법{Memory device and method for precharging memory device}
도 1은 종전의 SRAM의 비트라인쌍들과 감지 증폭기의 프리차지를 위한 회로의 연결 관계의 예를 보여주는 도면이다.
도 2는 도 1의 다중화기를 위한 스위칭 신호를 생성하는 다중화기 제어부의 구성을 보여주는 도면이다.
도 3은 도 1의 SRAM의 감지 증폭기 입력단을 프리차지시키는 과정을 보여주는 파형도이다.
도 4는 종전의 SRAM의 비트라인쌍들과 감지 증폭기의 프리차지를 위한 회로의 연결 관계의 다른 예를 보여주는 도면이다.
도 5는 도 4의 SRAM의 감지 증폭기 입력단을 프리차지시키는 과정을 보여주는 파형도이다.
도 6은 본 발명의 일 실시예에 따른 SRAM의 비트라인쌍들과 감지 증폭기의 프리차지를 위한 회로의 연결 관계를 보여주는 도면이다.
도 7은 도 6의 다중화기를 위한 스위칭 신호를 생성하는 다중화기 제어부의 구성을 보여주는 도면이다.
도 8은 도 7의 다중화기 제어부에 포함된 하나의 스위칭 신호 생성기의 구성 을 보여주는 도면이다.
도 9는 본 발명의 일 실시예에 따른 제어 신호 생성부의 구성을 보여주는 도면이다.
도 10은 본 발명의 일 실시예에 따른 제어 신호들의 생성 과정을 보여주는 흐름도이다.
도 11은 도 6의 다중화기에 포함된 하나의 스위칭부의 구성을 보여주는 도면이다.
도 12는 도 6의 프리차지부의 구성을 보여주는 도면이다.
도 13은 도 6의 감지 증폭기의 구성을 보여주는 도면이다.
도 14는 프리차지부의 개수에 따른 프리차지 시간의 차이를 보여주는 시뮬레이션 결과를 보여주는 파형도이다.
본 발명은 반도체 장치 내부의 신호 전달 기술에 관한 것으로 보다 상세하게는 감지 증폭기를 프리차지시키는 기술에 관한 것이다.
반도체 장치의 외부에서 내부 코어에 신호를 전달하는 과정과 내부 코어로부터 신호를 외부로 전달하는 과정에서 감지 증폭기(Sense Amplifier)가 사용된다. 감지 증폭기는 신호라인쌍을 통해 전송되는 신호의 미세한 전압 또는 전류 레벨을 검출하여 증폭한다. 예를 들어, 메모리 장치의 경우에 비트라인 및 반전비트라인 으로 구성된 비트라인쌍에 실린 메모리 셀 데이터 신호를 검출하고 이를 증폭한다.
감지 증폭기가 동작하기 위해서는 감지 증폭기의 입력단과 신호라인쌍을 프리차지시킬 필요가 있다. 프리차지된 신호라인쌍을 구성하는 신호라인 및 반전신호라인의 전압은 서로 동일하게 된다.
도 1은 종전의 SRAM의 비트라인쌍들과 감지 증폭기의 프리차지를 위한 회로의 연결 관계의 예를 보여주는 도면이다.
메모리 셀에 자체 증폭기능이 없는 DRAM(Dynamic Random Access Memory)과 달리 메모리 셀에 자체 증폭기능이 있는 SRAM은 비트라인쌍마다 감지 증폭기를 필요로 하지 않는다.
따라서 제1 컬럼 메모리 셀들(111)과 제2 컬럼 메모리 셀들(121) 및 제N 컬럼 메모리 셀들(131)과 연결된 비트라인쌍들은 다중화기(140)를 통해 감지 증폭기(150)와 연결된다.
다중화기(140)는 비트라인(BL0)과 반전비트라인(/BL0)으로 구성된 제1 비트라인쌍과 연결된 제1 스위칭부(141)와, 비트라인(BL1)과 반전비트라인(/BL1)으로 구성된 제2 비트라인쌍과 연결된 제2 스위칭부(142), 및 비트라인(BLN)과 반전비트라인(/BLN)으로 구성된 제3 비트라인쌍과 연결된 제3 스위칭부(143)를 포함한다.
제1 스위칭부(141)는 스위칭 신호에 포함된 신호(1st SW_EN)가 로우일 때 제1 비트라인쌍과 감지 증폭기(150)를 연결시키고, 신호(1st SW_EN)가 하이일 때 제1 비트라인쌍과 감지 증폭기(150)를 분리한다(disconnect). 제2 스위칭부(142)는 스위칭 신호에 포함된 신호(2nd SW_EN)가 로우일 때 제2 비트라인쌍과 감지 증폭 기(150)를 연결시키고, 신호(2nd SW_EN)가 하이일 때 제2 비트라인쌍과 감지 증폭기(150)를 분리한다. 제3 스위칭부(143)는 스위칭 신호에 포함된 신호(Nth SW_EN)가 로우일 때 제3 비트라인쌍과 감지 증폭기(150)를 연결시키고, 신호(Nth SW_EN)가 하이일 때 제3 비트라인쌍과 감지 증폭기(150)를 분리한다.
액티브 구간으로도 불리는 읽기/쓰기 동작하는 구간(신호 전송구간)에서 다중화기(140)는 하나의 비트라인쌍을 선택하여 감지 증폭기(150)와 연결시킨다. 예를 들어, 신호(1st SW_EN)가 로우이고 신호(2nd SW_EN) 및 신호(Nth SW_EN)가 모두 하이일 때, 다중화기(140)는 제1 비트라인쌍과 감지 증폭기(150)를 연결시킨다.
준비 구간에서 프리차지 제어 신호(PRECH_EN)는 로우로 활성화되고, 신호 전송구간에서 프리차지 제어신호(PRECH_EN)는 하이로 비활성화된다.
준비 구간에서 제1 프리차지부(110)와 제2 프리차지부(120) 및 제3 프리차지부(130)는 각각 제1 비트라인쌍 제2 비트라인쌍 및 제3 비트라인쌍을 프리차지시킨다. 또한 프리차지부들(110, 120, 130) 중 선택된 비트라인쌍에 연결된 하나의 프리차지부가 감지 증폭기(150)의 입력단을 프리차지시킨다.
도 2는 도 1의 다중화기를 위한 스위칭 신호를 생성하는 다중화기 제어부의 구성을 보여주는 도면이다.
다중화기 제어부(200)는 컬럼 어드레스 신호 또는 컬럼 어드레스 신호를 디코딩한 컬럼 어드레스 디코딩 신호(이하, "컬럼 어드레스 신호"라 함)를 단순히 인버팅하여 스위칭 신호를 생성한다. 이를 위하여 다중화기 제어부(200)는 복수의 인버터들(210, 220, 230)을 포함한다.
인버터들(210, 220, 230) 중에서 하나의 인버터의 출력 신호만이 로우가 되고, 나머지 인버터들의 출력 신호들은 하이가 된다.
도 1을 참조하면, 스위칭 신호에 제1 비트라인쌍과 감지 증폭기(150)가 연결될 때 감지 증폭기(150)의 입력단은 제1 프리차지부(110)에 의해 프리차지된다.
도 3을 참조하면, 신호의 파형도(300)에는 워드 라인 제어 신호(310)와 프리차지 제어 신호(320)와 비트라인 신호(330)와 감지 증폭기 제어 신호(340)와 스위칭 신호(350, 360)와 감지 증폭기의 입력단 신호(370)의 전압 레벨의 시간적인 변화가 도시된다.
먼저 워드 라인 제어 신호(310)가 하이가 되면, 선택된 워드에 속하는 메모리 셀들에 저장된 데이터가 비트라인쌍들에 실린다. 메모리 셀들에 저장된 데이터에 따라 비트라인 신호(330)의 전압 레벨이 변화된다. 비트라인 신호(330)의 전압 레벨이 변화하면 감지 증폭기의 입력단 신호(370)의 전압 레벨 또한 변화하게 된다. 한편, 워드 라인 제어 신호(310)가 하이가 될 때, 프리차지 제어 신호(320)는 하이가 된다. 프리차지 제어 신호(320)가 하이일 때 프리차지부들은 비트라인쌍들과 연결이 분리된다(disconnect).
감지 증폭기의 입력단 신호(370)의 전압 레벨이 어느 정도 변화했을 때 감지 증폭기 제어 신호(340)가 하이가 되어 감지 증폭기가 동작하게 된다. 이에 따라 감지 증폭기의 입력단 신호(370)의 전압 레벨은 급격하게 변화한다. 한편, 감지 증폭기 제어 신호(340)가 하이가 될 때 선택된 비트라인쌍에 대한 스위칭 신호(350)는 하이가 되어 선택된 비트라인쌍과 감지 증폭기의 입력단의 연결이 분리 된다. 선택되지 않은 비트라인쌍에 대한 스위칭 신호(360)는 계속 하이 상태를 유지한다.
감지 증폭기의 입력단 신호(370)는 외부로 출력된다.
감지 증폭기의 입력단 신호(370)가 외부로 출력된 후 감지 증폭기 제어 신호(340)와 선택된 비트라인쌍에 대한 스위칭 신호(350)는 로우가 되는데, 이 순간에 프리차지 제어 신호(320)는 로우 상태에 있다. 그 결과 선택된 비트라인쌍을 통해 감지 증폭기의 입력단이 프리차지된다.
종전의 프리차지 방식에서는 감지 증폭기의 입력단을 프리차지시키는데 많은 시간이 소요된다(A 참조). 왜냐하면 선택된 비트라인쌍과 연결된 하나의 프리차지부가 감지 증폭기의 입력단을 프리차지시키기 때문이다.
도 4는 감지 증폭기의 입력단을 빠르게 프리차지시키는 회로의 구성을 보여준다.
도 4의 제1 컬럼 메모리 셀들(411), 제2 컬럼 메모리 셀들(421), 제N 컬럼 메모리 셀들(431), 비트라인쌍들, 스위칭부들(441, 442, 443)을 포함하는 다중화기(440), 프리차지부들(410, 420, 430), 감지 증폭기(450)는 도 1의 대응되는 구성요소와 동일한 구조를 갖고 동일한 동작을 수행한다. 따라서 이에 대한 설명은 생략한다.
도 4의 SRAM은 도 1의 SRAM과 달리 감지 증폭기(450)의 입력단을 프리차지시키는 로컬 프리차지부(460)와 로컬 프리차지부(460)를 제어하는 로컬 프리차지 제어부(470)를 포함한다.
로컬 프리차지 제어부(470)는 프리차지 제어 신호(PRECH_EN)와 감지 증폭기 제어 신호(SENSE_EN)에 기초하여 로컬 프리차지 제어 신호(LPRECH_EN)를 생성한다. 로컬 프리차지 제어 신호(LPRECH_EN)는 프리차지 제어 신호(PRECH_EN)가 하이이거나 감지 증폭기 제어 신호(SENSE_EN)가 하이일 때 하이가 되며, 그 외에는 로우가 된다.
로컬 프리차지부(460)는 로컬 프리차지 제어 신호(LPRECH_EN)가 로우일 때 감지 증폭기(450)의 입력단을 프리차지시킨다.
도 5를 참조하면, 워드 라인 제어 신호(510)와 프리차지 제어 신호(520)와 비트라인 신호(530)와 감지 증폭기 제어 신호(540)와 스위칭 신호(550, 560)와 감지 증폭기의 입력단 신호(570) 및 로컬 프리차지 제어 신호(580)의 전압 레벨의 시간적인 변화가 도시된다.
워드 라인 제어 신호(510)가 하이가 되면, 선택된 워드에 속하는 메모리 셀들에 저장된 데이터가 비트라인쌍들에 실린다. 메모리 셀들에 저장된 데이터에 따라 비트라인 신호(530)의 전압 레벨이 변화된다. 비트라인 신호(530)의 전압 레벨이 변화하면 감지 증폭기의 입력단 신호(570)의 전압 레벨 또한 변화하게 된다. 한편, 워드 라인 제어 신호(510)가 하이가 될 때, 프리차지 제어 신호(520)는 하이가 된다. 프리차지 제어 신호(520)가 하이일 때 프리차지부들은 비트라인쌍들과 연결이 분리된다.
감지 증폭기의 입력단 신호(570)의 전압 레벨이 어느 정도 변화했을 때 감지 증폭기 제어 신호(540)가 하이가 되어 감지 증폭기가 동작하게 된다. 이에 따라 감지 증폭기의 입력단 신호(570)의 전압 레벨은 급격하게 변화한다. 한편, 감지 증폭기 제어 신호(540)가 하이가 될 때 선택된 비트라인쌍에 대한 스위칭 신호(550)는 하이가 되어 선택된 비트라인쌍과 감지 증폭기의 입력단의 연결이 분리된다. 선택되지 않은 비트라인쌍에 대한 스위칭 신호(560)는 계속 하이 상태를 유지한다.
감지 증폭기의 입력단 신호(570)는 외부로 출력된다.
감지 증폭기의 입력단 신호(570)가 외부로 출력된 후 감지 증폭기 제어 신호(540)와 선택된 비트라인쌍에 대한 스위칭 신호(550)는 로우가 되는데, 이 순간에 프리차지 제어 신호(520)는 로우 상태에 있다. 그 결과 선택된 비트라인쌍을 통해 감지 증폭기의 입력단이 프리차지된다.
또한 감지 증폭기 제어 신호(540)가 로우가 될 때 로컬 프리차지 제어 신호(580) 또한 로우가 되어 로컬 프리차지부가 감지 증폭기의 입력단을 프리차지시킨다.
이와 같이 선택된 비트라인쌍과 연결된 프리차지부 이외에 로컬 프리차지부를 이용하여 감지 증폭기의 입력단을 프리차지시키기 때문에 감지 증폭기의 입력단을 프리차지시키는 시간이 적게 소요된다(B 참조).
도 4의 SRAM은 로컬 프리차지부(460)와 로컬 프리차지 제어부(470)를 별도로 구비하기 때문에 이를 구현하기 위해서는 칩 사이즈가 과도하게 커지게 된다. 이에 따라 도 1의 프리차지 회로는 고집적 SRAM에 채용되고, 도 4의 프리차지 회로는 저집적 고속 SRAM에 사용된다.
최근에는 고속으로 동작하면서 큰 용량을 갖는 메모리 장치를 필요로 하는 어플리케이션이 증가하고 있다. 이에 따라 고속 동작을 위해 빠른 프리차지 동작을 하면서 적은 면적으로 프리차지 회로를 구현하는 기술이 필요하게 되었다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로서, 본 발명은 고속으로 동작하고 집적화에 유리한 메모리 장치와 이러한 메모리 장치를 위한 프리차지 방법을 제공하는 것을 그 목적으로 한다.
또한 본 발명은 고속으로 동작하는 반도체 장치를 위한 신호 전달 장치를 제공하는 것을 다른 목적으로 한다.
그렇지만 이상의 목적은 예시적인 것으로서 본 발명은 목적은 이에 한정되지는 않는다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 신호 전달 장치는 신호라인쌍들과, 상기 신호라인쌍들을 프리차지시키는 프리차지부들과, 감지 증폭기, 및 신호 전송 구간에서 상기 신호라인쌍들 중 하나의 신호라인쌍을 선택하여 상기 감지 증폭기와 연결시키고, 준비 구간에서 상기 신호라인쌍들 중 2개 이상의 신호라인쌍들을 선택하여 상기 감지 증폭기와 연결시키는 다중화기를 포함한다.
일 예로 상기 다중화기는 상기 준비 구간에서 상기 신호라인쌍들 모두를 선택하여 상기 감지 증폭기와 연결시킬 수 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 장치는 각각 복수의 메모리 셀들과 연결된 비트라인쌍들과, 상기 비트라인쌍들을 프리차지시키는 프리차지부들과, 감지 증폭기, 및 신호 전송 구간에서 상기 비트라인쌍들 중 하나의 비트라인쌍을 선택하여 상기 감지 증폭기와 연결시키고, 준비 구간에서 상기 비트라인쌍들 중 2개 이상의 비트라인쌍들을 선택하여 상기 감지 증폭기와 연결시키는 다중화기를 포함한다.
일 예로 상기 다중화기는 상기 준비 구간에서 상기 비트라인쌍들 모두를 선택하여 상기 감지 증폭기와 연결시킬 수 있다.
다른 예로 상기 다중화기는 상기 준비 구간에서 상기 비트라인쌍들 중 4개의 비트라인쌍들을 선택하여 상기 감지 증폭기와 연결시킬 수 있다.
상기 다중화기는 각각 비트라인쌍들과 연결된 복수의 스위칭부들을 포함한다. 상기 메모리 장치는 컬럼 어드레스 신호와 상기 준비 구간에 활성화되는 다중화기 제어 신호에 기초하여 상기 스위칭부들에 공급되는 스위칭 신호를 생성하는 다중화기 제어부를 더 포함할 수 있다. 상기 다중화기 제어부는 상기 컬럼 어드레스 신호와 상기 다중화기 제어 신호에 대한 NOR 연산을 수행하는 NOR 게이트들을 포함할 수 있다.
상기 메모리 장치는 내부 클럭에 기초하여 상기 다중화기 제어 신호를 생성하는 다중화기 제어 신호 생성부를 더 포함할 수 있다. 상기 다중화기 제어 신호 생성부는 상기 내부 클럭을 인버팅하여 상기 다중화기 제어 신호를 생성할 수 있다.
상기 메모리 장치는 SRAM(Static Random Access Memory)일 수 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 프리차지 방법은 각각 복수의 메모리 셀들과 연결된 비트라인쌍들과, 상기 비트라인쌍들을 프리차지시키는 복수의 프리차지부들과, 감지 증폭기 및 상기 비트라인쌍들과 상기 감지 증폭기를 연결 또는 분리시키는 멀티플렉서를 구비하는 메모리 장치를 프라차지시킨다.
이를 위하여 프리차지 방법은 신호 전송 구간에서 상기 비트라인쌍들 중 하나의 비트라인쌍을 선택하여 상기 감지 증폭기와 연결시키는 신호 전송 구간 프리차지 단계와, 준비 구간에서 상기 비트라인쌍들 중 2개 이상의 비트라인쌍들을 선택하여 상기 감지 증폭기와 연결시키는 준비 구간 프리차지 단계를 포함한다.
일 예로 상기 준비 구간 프리차지 단계는 상기 비트라인쌍들 모두를 선택하여 상기 감지 증폭기와 연결시키는 단계를 포함할 수 있다.
다른 예로 상기 준비 구간 프리차지 단계는 상기 비트라인쌍들 중 4개의 비트라인쌍들을 선택하여 상기 감지 증폭기와 연결시킬 수 있다.
상기 프리차지 방법은 내부 클럭에 기초하여 다중화기 제어 신호를 생성하는 단계와, 상기 다중화기 제어 신호 및 컬럼 어드레스 신호에 기초하여, 상기 신호 전송 구간 프리차지 단계에서 상기 하나의 비트라인쌍을 선택하는 스위칭 신호를 생성하는 단계 및 상기 다중화기 제어 신호 및 상기 컬럼 어드레스 신호에 기초하여, 상기 준비 구간 프리차지 단계에서 상기 2개 이상의 비트라인쌍들을 선택하는 스위칭 신호를 생성하는 단계를 더 포함할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에" 와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다. 편의상 실시예는 SRAM을 기준으로 프리차지를 위한 회로의 구성과 동작을 설명한다. 그렇지만 본 발명의 기술적 사상은 SRAM에 한정되는 것은 아니며, DRAM, PRAM, FRAM 또는 MRAM과 같 은 다른 메모리 장치에 적용될 수 있고, SOC(System On a Chip)에 포함된 임베디드 메모리에 적용될 수도 있다. 또한 본 발명의 기술적 사상은 메모리 장치가 아닌 반도체 장치 내부에 포함된 감지 증폭기를 이용한 임의의 신호 전달 장치에 적용될 수도 있다.
도 6은 본 발명의 일 실시예에 따른 SRAM의 비트라인쌍들과 감지 증폭기의 프리차지를 위한 회로의 연결 관계를 보여주는 도면이다.
메모리 셀들(611, 621, 631)은 각각 비트 정보를 저장하며, 전원이 유지되는 한 비트 정보를 잃지 않는 특성을 갖는다.
제1 컬럼 메모리 셀들(611)은 비트라인(BL0)과 반전비트라인(/BL0)으로 구성된 제1 비트라인쌍과 연결되며 제1 비트라인쌍을 통해 비트 정보를 출력하거나 비트 정보를 입력받는다. 제2 컬럼 메모리 셀들(621)은 비트라인(BL1)과 반전비트라인(/BL1)으로 구성된 제2 비트라인쌍과 연결되며 제2 비트라인쌍을 통해 비트 정보를 출력하거나 비트 정보를 입력받는다. 제3 컬럼 메모리 셀들(631)은 비트라인(BLN)과 반전비트라인(/BLN)으로 구성된 제3 비트라인쌍과 연결되며 제3 비트라인쌍을 통해 비트 정보를 출력하거나 비트 정보를 입력받는다.
다중화기(640)는 제1 비트라인쌍과 연결된 제1 스위칭부(641)와, 제2 비트라인쌍과 연결된 제2 스위칭부(642), 및 제3 비트라인쌍과 연결된 제3 스위칭부(643)를 포함한다.
제1 스위칭부(641)는 스위칭 신호에 포함된 신호(1st SW_EN)가 로우일 때 제1 비트라인쌍과 감지 증폭기(650)를 연결시키고, 신호(1st SW_EN)가 하이일 때 제1 비트라인쌍과 감지 증폭기(650)를 분리한다. 제2 스위칭부(642)는 스위칭 신호에 포함된 신호(2nd SW_EN)가 로우일 때 제2 비트라인쌍과 감지 증폭기(650)를 연결시키고, 신호(2nd SW_EN)가 하이일 때 제2 비트라인쌍과 감지 증폭기(650)를 분리한다. 제3 스위칭부(643)는 스위칭 신호에 포함된 신호(Nth SW_EN)가 로우일 때 제3 비트라인쌍과 감지 증폭기(650)를 연결시키고, 신호(Nth SW_EN)가 하이일 때 제3 비트라인쌍과 감지 증폭기(650)를 분리한다. 그렇지만 스위칭부들은 스위칭 신호가 하이일 때 비트라인T아들과 감지 증폭기를 연결시키도록 구현할 수도 있다.
신호 전송구간에서 다중화기(640)는 하나의 비트라인쌍을 선택하여 감지 증폭기(650)와 연결시킨다. 예를 들어, 신호(1st SW_EN)가 로우이고 신호(2nd SW_EN) 및 신호(Nth SW_EN)가 모두 하이일 때, 다중화기(640)는 제1 비트라인쌍과 감지 증폭기(650)를 연결시킨다.
준비 구간에서 프리차지 제어 신호(PRECH_EN)는 로우로 활성화되고, 신호 전송구간에서 프리차지 제어신호(PRECH_EN)는 하이로 비활성화된다.
준비 구간에서 제1 프리차지부(610)와 제2 프리차지부(620) 및 제3 프리차지부(630)는 각각 제1 비트라인쌍 제2 비트라인쌍 및 제3 비트라인쌍을 프리차지시킨다. 프리차지부들(610, 620, 630) 중 2개 이상의 프리차지부들은 감지 증폭기(650)의 입력단을 프리차지시킨다.
도 7은 도 6의 다중화기를 위한 스위칭 신호를 생성하는 다중화기 제어부의 구성을 보여주는 도면이다.
다중화기 제어부(700)는 컬럼 어드레스 신호와 다중화기 제어 신호(MUX_DIS) 에 기초하여 스위칭 신호를 생성한다. 도 6의 스위칭부들(641, 642, 643)들에 대한 스위칭 신호를 생성하기 위하여 다중화기 제어부(700)는 복수의 스위칭 제어 신호 생성부들(710, 720, 730)을 포함한다. 스위칭 제어 신호 생성부들(710, 720, 730)의 출력 신호들(1st SW_EN, 2nd SW_EN, Nth SW_EN)은 준비구간에서 모두 로우가 된다. 스위칭 제어 신호 생성부들(710, 720, 730)의 출력 신호들(1st SW_EN, 2nd SW_EN, Nth SW_EN)은 신호 전송구간에서 하나의 출력 신호만이 로우가 되고, 나머지 인버터들의 출력 신호들은 하이가 된다.
도 8을 참조하면, 스위칭 제어 신호 생성부(710)는 컬럼 어드레스 신호(1st Y-ADD DECODING SIGNAL)와 다중화기 제어 신호(MUX_DIS)를 입력받아 NOR 연산을 하는 하나의 NOR 게이트(810)로 구현할 수 있다.
일 실시예에 있어서, 다중화기 제어부(700)에 포함된 모든 스위칭 제어 신호 생성부들은 NOR 게이트로 구현된다. 이에 따라 준비구간에서 모든 프리차지부들이 감지 증폭기(650)의 입력단을 프리차지시킨다.
다른 실시예에 있어서, 다중화기 제어부(700)에 포함된 4개의 스위칭 제어 신호 생성부들은 NOR 게이트로 구현되고, 나머지 스위칭 제어 신호 생성부들은 컬럼 어드레스 신호를 인버팅하는 인버터들로 구현된다. 이에 따라 준비구간에서 4개의 프리차지부들이 증폭기(650)의 입력단을 프리차지시킨다. 왜냐하면 동시에 많은 프리차지부들이 증폭기의 입력단을 프리차지시키면 프리차지 시간은 줄어들지만 다이나믹 파워가 증가하기 때문이다. 따라서 다이나믹 파워를 줄여야할 경우라면 과도하지 않은 개수의 프리차지부들을 이용하여 증폭기의 입력단을 프리차지시 킬 필요가 있다.
도 9는 본 발명의 일 실시예에 따른 제어 신호 생성부의 구성을 보여주는 도면이다.
제어 신호 생성부(900)는 외부 클럭(EXT.CK)을 입력받고 내부 클럭(INT.CK)을 생성하는 내부 클럭 생성부(910)와 내부 클럭을 이용하여 감지 증폭기 제어 신호를 생성하는 감지 증폭기 제어 신호 생성부(940)와 내부 클럭(INT.CK)을 이용하여 프리차지 제어 신호를 생성하는 프리차지 제어 신호 생성부(930) 및 다중화기 제어 신호(MUX_DIS)를 생성하는 다중화기 제어 신호부(920)를 포함한다.
또한 제어 신호 생성부(950)는 X 어드레스(로우 어드레스) 신호를 입력받아 내부 클럭(INT.CK)에 동기된 X 어드레스 신호를 출력하는 X 어드레스 드라이버(950)에 내부 클럭(INT.CK)을 제공한다.
도 10을 참조하면, 외부 클럭(1010)의 상승 에지에 동기해서 내부 클럭(1020)은 하이가 된다. 일정 시간이 지난 후 내부 클럭(1020)은 로우가 된다. 내부 클럭(1020)은 메모리 장치 내부의 제어 신호들을 생성하는 기준이 된다.
X 어드레스 신호(1030)는 내부 클럭(1020)에 동기되서 출력된다. X 어드레스 신호(1030)는 이후 프리디코딩과 디코딩 과정을 거쳐 특정한 워드 라인을 활성화하는데 사용된다.
프리차지 제어 신호(1040)는 내부 클럭(1010)의 상승 에지에 동기해서 생성되고 내부 클럭(1020)의 하강에지에 동기해서 로우가 된다.
감지 증폭기 제어 신호(1050)는 내부 클럭(1010)이 상승하면 소정의 지연시 간 후에 하이가 된다. 감지 증폭기 제어 신호(1050)가 하이가 될 시점에 내부 클럭(1020)은 로우가 된다. 또한 감지 증폭기 제어 신호(1050)는 소정 시간 후에 로우가 된다.
다중화기 제어 신호(1060)는 내부 클럭(1020)에 동기해서 로우가 된 후, 일정 시간 후에 다시 하이가 된다.
도 11은 도 6의 다중화기에 포함된 하나의 스위칭부의 구성을 보여주는 도면이다.
제1 스위칭부(641)는 신호(1st SW_EN)가 로우일 때 제1 비트라인쌍과 감지 증폭기 입력단을 연결시킨다. 이를 위하여 스위칭부(641)는 두 개의 PMOS 트랜지스터들(1110, 1120)로 구현된다. PMOS 트랜지스터(1110)는 비트라인(BL0)과 감지 증폭기의 제1 입력단(SENSE_DATA)을 연결 또는 분리시키고, PMOS 트랜지스터(1120)는 반전비트라인(/BL0)과 감지 증폭기의 제2 입력단(SENSE_DATAB)을 연결 또는 분리시킨다. 도 6의 다중화기(640)에 포함된 다른 스위칭부들도 도 11에 도시된 스위칭부(641)와 동일한 구성을 갖는다.
도 12는 도 6의 프리차지부의 구성을 보여주는 도면이다.
제1 프리차지부(610)는 프리차지 제어 신호(PRECH_EN)가 로우일 때 제1 비트라인쌍을 등화시킨다. 즉, 제1 프리차지 트랜지스터(1210)가 턴온되면 비트라인(BL0)의 전압 레벨은 전원 전압의 레벨로 상승하고, 제2 프리차지 트랜지스터(1220)가 턴온되면 반전비트라인(/BL0)의 전압 레벨도 전원 전압의 레벨로 상승한다. 이퀄라이징 트랜지스터(1230)가 턴온되면 비트라인(BL0)과 반전비트라 인(/BL0)은 연결되어 동일한 전압 레벨을 갖게 된다. 도 6의 제2 프리차지부(620)와 제3 프리차지부(630)도 도 11의 제1 프리차지부(610)와 동일한 구성을 갖는다.
도 13은 도 6의 감지 증폭기의 구성을 보여주는 도면이다.
감지 증폭기(650)는 루프를 구성하는 두개의 트랜지스터들(1311, 1312)로 구성된 제1 인버터(1310)와 두개의 트랜지스터들(1321, 1322)로 구성된 제2 인버터(1320) 및 제어 트랜지스터(1330)로 구성된다. 제어 트랜지스터(1330)는 감지 증폭기 제어 신호(SENSE_EN)가 하이일 때 턴온된다.
제어 트랜지스터(1330)가 턴온되면, 감지 증폭기(650)는 입력단의 전압 레벨을 감지하여 증폭한다. 예를 들어 초기에 제1 입력단(SENSE_DATA)의 전압 레벨이 제2 입력단(SENSE_DATAB)보다 높은 경우라면 제1 인버터(1310)와 제2 인버터(1320)에 의해 제1 입력단(SENSE_DATA)의 전압 레벨은 전원 전압의 레벨까지 점점 높아지고, 제2 입력단(SENSE_DATAB)의 전압 레벨은 접지 전압의 레벨까지 점점 낮아진다. 반대로 초기에 제2 입력단(SENSE_DATAB)의 전압 레벨이 제1 입력단(SENSE_DATA)보다 높은 경우라면 제1 인버터(1310)와 제2 인버터(1320)에 의해 제2 입력단(SENSE_DATAB)의 전압 레벨은 전원 전압의 레벨까지 점점 높아지고, 제1 입력단(SENSE_DATA)의 전압 레벨은 접지 전압의 레벨까지 점점 낮아진다.
도 14를 참조하면, 가장 굵은 실선은 감지 증폭기 입력단의 전압 레벨을 의미한다.
하나의 프리차지부를 통해 감지 증폭기의 입력단을 프리차지시키는 과정(1410)에서 감지 증폭기의 입력단을 프리차지시키는 시간(1411)은 두 개의 프리 차지부를 통해 감지 증폭기의 입력단을 프리차지시키는 과정(1420)에서 감지 증폭기의 입력단을 프리차지시키는 시간(1421)보다 길다.
실험결과 감지 증폭기의 입력단을 프리차지시키기 위해 관여한 프리차지부의 개수가 증가할수록 프리차지 시간은 더욱 짧아진다. 따라서 복수의 프리차지부를 이용하여 감지 증폭기의 입력단을 프리차지시키는 SRAM의 경우에 하나의 프리차지부를 이용하여 감지 증폭기의 입력단을 프리차지시키는 경우보다 짧은 준비 구간을 가질 수 있고, 그 결과 고속 동작이 가능하다.
도 6에서 프리차지 과정은 SRAM을 기준으로 설명했지만 이는 예시적인 것으로 본원 발명의 기술적 사상은 이에 한정되지 않는다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 신호라인쌍들과, 신호라인쌍들을 프리차지시키는 프리차지부들과, 감지 증폭기, 및 신호 전송 구간에서 신호라인쌍들 중 하나의 신호라인쌍을 선택하여 감지 증폭기와 연결시키고, 준비 구간에서 신호라인쌍들 중 2개 이상의 신호라인쌍들을 선택하여 감지 증폭기와 연결시키는 다중화기를 포함하는 어떠한 형태를 갖는 반도체 장치의 내부 회로에도 본 발명은 적용될 수 있다는 것을 알 수 있을 것이다.
본 발명의 실시예에 따른 메모리 장치는 고속 프리차지 동작을 수행하면서도 종전의 고속 프리차지 방식과는 달리 구현할 때 넓은 면적을 필요로 하지 않는다. 그러므로 본 발명의 실시예에 따른 프리차지 방식을 채용한 메모리 장치는 고속으로 동작이 가능하며, 높은 집적도를 가질 수 있다.
본 발명의 실시예에 따른 복수의 프리차지부와 다중화기를 이용한 감지 증폭기의 입력단을 프리차지시키는 방법은 메모리 장치뿐 아니라 높은 집적도와 고속 동작을 필요로 하는 다양한 반도체 장치에 사용될 수 있다.
이상에서의 실시예들은 모두 예시적인 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 신호라인쌍들;
    상기 신호라인쌍들을 프리차지시키는 프리차지부들;
    감지 증폭기; 및
    신호 전송 구간에서 상기 신호라인쌍들 중 하나의 신호라인쌍을 선택하여 상기 감지 증폭기와 연결시키고, 준비 구간에서 상기 신호라인쌍들 중 2개 이상의 신호라인쌍들을 선택하여 상기 감지 증폭기와 연결시키는 다중화기를 포함하고,
    상기 다중화기는 각각 상기 신호라인들쌍들과 연결된 복수의 스위칭부들을 포함하는 신호 전달 장치.
  2. 제1항에 있어서, 상기 다중화기는 상기 준비 구간에서 상기 신호라인쌍들 모두를 선택하여 상기 감지 증폭기와 연결시키는 것을 특징으로 하는 신호 전달 장치.
  3. 각각 복수의 메모리 셀들과 연결된 비트라인쌍들;
    상기 비트라인쌍들을 프리차지시키는 프리차지부들;
    감지 증폭기; 및
    신호 전송 구간에서 상기 비트라인쌍들 중 하나의 비트라인쌍을 선택하여 상기 감지 증폭기와 연결시키고, 준비 구간에서 상기 비트라인쌍들 중 2개 이상의 비트라인쌍들을 선택하여 상기 감지 증폭기와 연결시키는 다중화기를 포함하고,
    상기 다중화기는 각각 상기 비트라인쌍들과 연결된 복수의 스위칭부들을 포함하는 메모리 장치.
  4. 제3항에 있어서, 상기 다중화기는 상기 준비 구간에서 상기 비트라인쌍들 모두를 선택하여 상기 감지 증폭기와 연결시키는 것을 특징으로 하는 메모리 장치.
  5. 제3항에 있어서, 상기 다중화기는 상기 준비 구간에서 상기 비트라인쌍들 중 4개의 비트라인쌍들을 선택하여 상기 감지 증폭기와 연결시키는 것을 특징으로 하는 메모리 장치.
  6. 삭제
  7. 제3항에 있어서, 상기 메모리 장치는 컬럼 어드레스 신호와 상기 준비 구간에 활성화되는 다중화기 제어 신호에 기초하여 상기 스위칭부들에 공급되는 스위칭 신호를 생성하는 다중화기 제어부를 더 포함하는 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서, 상기 다중화기 제어부는 상기 컬럼 어드레스 신호와 상기 다중화기 제어 신호에 대한 NOR 연산을 수행하는 NOR 게이트들을 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제7항에 있어서, 상기 메모리 장치는 내부 클럭에 기초하여 상기 다중화기 제어 신호를 생성하는 다중화기 제어 신호 생성부를 더 포함하는 것을 특징으로 하는 메모리 장치.
  10. 제9항에 있어서, 상기 다중화기 제어 신호 생성부는 상기 내부 클럭을 인버팅하여 상기 다중화기 제어 신호를 생성하는 것을 특징으로 하는 메모리 장치.
  11. 제3항에 있어서, 상기 메모리 장치는 SRAM(Static Random Access Memory)인 것을 특징으로 하는 메모리 장치.
  12. 각각 복수의 메모리 셀들과 연결된 비트라인쌍들과, 상기 비트라인쌍들을 프리차지시키는 복수의 프리차지부들과, 상기 비트라인쌍들과 연결되어 입력단이 프리차지되는 감지 증폭기 및 상기 비트라인쌍들과 상기 감지 증폭기를 연결 또는 분리시키는 멀티플렉서를 구비하는 메모리 장치를 프라차지시키는 방법으로서,
    내부 클럭에 기초하여 다중화기 제어 신호를 생성하는 다중화기 제어 신호 생성 단계;
    상기 다중화기 제어 신호 및 컬럼 어드레스 신호에 기초하여, 신호 전송 구간에서 상기 비트라인쌍들 중 하나의 비트라인쌍을 선택하는 스위칭 신호를 생성하는 전송 스위칭 신호 생성 단계;
    상기 신호 전송 구간에서 상기 하나의 비트라인쌍을 선택하여 상기 감지 증폭기와 연결시키는 신호 전송 구간 프리차지 단계;
    상기 다중화기 제어 신호 및 상기 컬럼 어드레스 신호에 기초하여, 준비 구간에서 상기 비트라인쌍들 중 2개 이상의 비트라인쌍들을 선택하는 스위칭 신호를 생성하는 준비 스위칭 신호 생성 단계; 및
    상기 준비 구간에서 상기 2개 이상의 비트라인쌍들을 선택하여 상기 감지 증폭기와 연결시키는 준비 구간 프리차지 단계를 포함하는 프리차지 방법.
  13. 제12항에 있어서, 상기 준비 구간 프리차지 단계는 상기 비트라인쌍들 모두를 선택하여 상기 감지 증폭기와 연결시키는 단계를 포함하는 것을 특징으로 하는 프리차지 방법.
  14. 제12항에 있어서, 상기 준비 구간 프리차지 단계는 상기 비트라인쌍들 중 4개의 비트라인쌍들을 선택하여 상기 감지 증폭기와 연결시키는 것을 특징으로 하는 프리차지 방법.
  15. 삭제
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