JP2002170388A - スタティック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 スタティック型半導体記憶装置においてメモ
リセルデータ読出時のビット線間干渉を低減し、ビット
線振幅の変化速度を高速化する。 【解決手段】 ビット線対（Ｂ１，／Ｂ１−Ｂ４，／Ｂ
４）により、選択メモリセルが接続するビット線に隣接
するビット線をプリチャージ状態に維持し、かつ各ビッ
ト線対の間には別のビット線のビット線を配置する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はスタティック型半
導体記憶装置に関し、特に、高速かつ正確にデータを読
出すための構成に関する。より特定的には、この発明
は、スタティック型半導体記憶装置において、メモリセ
ルデータ読出時のビット線間干渉を低減するための構成
に関する。

【０００２】

【従来の技術】図１７は、従来のスタティック型半導体
記憶装置の全体の構成を概略的に示す図である。図１７
において、半導体記憶装置は、メモリセルＭが行列状に
配列されるメモリセルアレイＭＡを含む。図１７におい
ては、２行４列に配列されるメモリセルＭ１−Ｍ８を一
例として示す。メモリセル行に対応してワード線ＷＬが
配設され、メモリセル列に対応してビット線対が配設さ
れる。図１７において、メモリセルＭ１−Ｍ４の行に対
応して配置されるワード線ＷＬ１と、メモリセルＭ５−
Ｍ８の行に対応して配設されるワード線ＷＬ２をワード
線ＷＬの代表として示す。またビット線対としては、ビ
ット線Ｂ１，／Ｂ１−Ｂ４，／Ｂ４を示す。

【０００３】半導体記憶装置は、さらに、クロック信号
Ｔに応答してこれらのビット線Ｂ１，／Ｂ１−Ｂ４，／
Ｂ４を電源電圧レベルにプリチャージするためのビット
線プリチャージ回路１１と、クロック信号Ｔに同期して
動作し、与えられたＸアドレス信号Ｘをデコードし、ア
ドレス指定された行に対応するワード線を選択状態へ駆
動するロウデコード回路１４と、クロック信号Ｔに同期
して動作し、与えられたカラムアドレス信号Ｙ０および
Ｙ１をデコードし、アドレス指定された列を選択するカ
ラム選択信号ＤＹ１−ＤＹ４の１つを選択状態へ駆動す
るカラムデコード回路５と、クロック信号Ｔに同期して
動作し、書込信号ＷＥに従ってデータの読出／書込を行
なう読出／書込回路６と、カラムデコード回路５からの
カラム選択信号ＤＹ１−ＤＹ４に従って選択列に対応す
るビット線対を内部データ線ＤＬ、/ＤＬを介して読出
／書込回路６に結合するマルチプレクサ２を含む。

【０００４】マルチプレクサ２は、メモリセル列それぞ
れに対応して設けられる列選択ゲートＣＧを含む。図１
７においては、４列に配設されるビット線Ｂ１，／Ｂ１
−Ｂ４，／Ｂ４それぞれに対応して設けられ、それぞれ
列選択信号ＤＹ１−ＤＹ４の活性化時導通状態となる列
選択ゲートＣＧ１−ＣＧ４を示す。

【０００５】ビット線プリチャージ回路１１は、ビット
線対Ｂ１，／Ｂ１−Ｂ４，／Ｂ４それぞれに対応して設
けられるビット線負荷回路Ｌ１−Ｌ４を含む。これらの
ビット線負荷回路Ｌ１−Ｌ４は、それぞれビット線Ｂ
（Ｂ１−Ｂ４）を導通時電源電圧レベルにプリチャージ
するＰチャネルＭＯＳトランジスタＰ１と、補のビット
線／Ｂ（／Ｂ１−／Ｂ４）を導通時電源電圧レベルにプ
リチャージするＰチャネルＭＯＳトランジスタＰ２を含
む。

【０００６】マルチプレクサに含まれる列選択ゲートＣ
Ｇ１−ＣＧ４は、それぞれ、対応の列選択信号ＤＹｉ
（ｉ＝１−４）の選択時導通し、対応のビット線Ｂおよ
び／Ｂを内部データ線ＤＬおよび／ＤＬに接続するＮチ
ャネルＭＯＳトランジスタＮ１およびＮ２を含む。

【０００７】この図１７に示すスタティック型半導体記
憶装置は、クロック信号Ｔに同期して行および列の選択
およびデータの書込／読出を行なうクロック同期型半導
体記憶装置である。クロック信号ＴがＬレベルのときに
は、ビット線プリチャージ回路１１においてビット線負
荷回路Ｌ１−Ｌ４がすべて活性化され、ビット線Ｂ１，
／Ｂ１−Ｂ４，／Ｂ４はそれぞれ対応のＰチャネルＭＯ
ＳトランジスタＰ１，Ｐ２により電源電圧ＶＣＣレベル
にプリチャージされる。また、ロウデコード回路１４お
よびカラムデコード回路５は、非活性状態にあり、ワ−
ド線ＷＬ1およびＷＬ２および列選択信号ＤＹｉは非選
択状態にある。

【０００８】クロック信号ＴがＨレベルとなると、メモ
リセル選択動作およびアクセス動作が行なわれる。すな
わち、ロウデコード回路１４が活性化され、ロウアドレ
ス信号Ｘをデコードし、アドレス指定された行に対応す
るワード線ＷＬ（ＷＬ１またはＷＬ２）を選択状態へ駆
動する。このときまた同時に、カラムアドレス信号Ｙ０
およびＹ１も与えられ、カラムデコード回路５は、クロ
ック信号Ｔの立上がりに同期して活性化され、デコード
動作を行ない、カラム選択信号ＤＹ1−ＤＹ４の１つを
選択状態へ駆動する。これにより、選択列に対応するビ
ット線Ｂおよび／Ｂが内部データ線ＤＬおよび／ＤＬに
結合される。

【０００９】データ読出時においては、電源電圧レベル
にプリチャージされたビット線Ｂおよび／Ｂの電圧が選
択メモリセルの記憶データに応じて変化し、この選択列
に対応するビット線の電圧差を読出／書込回路６に含ま
れるセンスアンプ回路が増幅し読出データを生成する。
データ書込時においては、読出／書込回路６に含まれる
書込回路が外部からの書込データに従って相補内部書込
データを生成して、選択列に対応するビット線Ｂおよび
／Ｂに伝達する。このデータ書込時においては、電源電
圧レベルにプリチャージされたビット線Ｂおよび／Ｂの
一方が、書込データに応じて接地電圧レベルに駆動され
る。

【００１０】図１８（Ａ）は、図１７に示すロウデコー
ド回路１４の構成の一例を示す図である。図１８（Ａ）
において、ロウデコード回路１４は、ロウアドレス信号
Ｘを反転するインバータ回路１４ａと、インバータ回路
１４ａの出力信号とクロック信号Ｔを受けて、ワード線
ＷＬ１上にワード線駆動信号を伝達するＡＮＤ回路１４
ｂと、クロック信号Ｔとロウアドレス信号Ｘを受け、ワ
ード線ＷＬ２上にワード線駆動信号を伝達するＡＮＤ回
路１４ｃを含む。

【００１１】この図１８（Ａ）に示すロウデコード回路
１４は、単位デコード回路としてＡＮＤ型デコード回路
を含む。ロウアドレス信号ＸのＨレベル／Ｌレベルによ
り、ワード線ＷＬ２／ＷＬ１が指定される。次にこの図
１８（Ａ）に示すロウデコード回路１４のデコード動作
を、図１８（Ｂ）に示すタイミング図を参照して簡単に
説明する。

【００１２】クロック信号ＴがＬレベルのときには、Ａ
ＮＤ回路１４ｂおよび１４ｃの出力信号はＬレベルであ
り、ワード線ＷＬ（ＷＬ１，ＷＬ２）は、ともにＬレベ
ルである。図１８（Ｂ）においては、クロック信号Ｔの
立下がりに同期して外部から（例えばプロッセサから与
えられる）のロウアドレス信号Ｘが変化する。

【００１３】クロック信号ＴがＨレベルに立上がると、
ＡＮＤ回路１４ｂおよび１４ｃがイネーブルされ、ロウ
アドレス信号Ｘに従って、ワード線ＷＬ１およびＷＬ２
の一方が選択状態へ駆動される。ロウアドレス信号Ｘが
Ｈレベルのときには、ＡＮＤ回路１４ｃによりワード線
駆動信号がワード線ＷＬ２上に伝達されて、ワード線Ｗ
Ｌ２が選択状態へ駆動される。ロウアドレス信号ＸがＬ
レベルのときには、ＡＮＤ回路１４ｂがワード線駆動信
号を活性化し、ワード線ＷＬ１が選択状態へ駆動され
る。クロック信号ＴがＬレベルに立下がると、ＡＮＤ回
路１４ｂおよび１４ｃの出力信号はともにＬレベルとな
り、メモリセルアクセスサイクルが完了し、ワード線Ｗ
Ｌ１およびＷＬ２は非選択状態となり、ビット線Ｂ，／
Ｂが、図１７に示すビット線プリチャージ回路１１によ
り、電源電圧レベルにプリチャージされる。

【００１４】図１９は、図１７に示すメモリセルＭ１−
Ｍ８の構成の一例を示す図である。図１９においては、
メモリセルＭ１を代表的に示す。これらのメモリセルＭ
１−Ｍ８は、同一の構成を有する。

【００１５】図１９において、メモリセルＭ１は、電源
ノードと記憶ノードＳＮＡの間に接続されかつそのゲー
トが記憶ノードＳＮＢに接続されるＰチャネルＭＯＳト
ランジスタＴＲ１と、電源ノードと記憶ノードＳＮＢの
間に接続されかつそのゲートが記憶ノードＳＮＡに接続
されるＰチャネルＭＯＳトランジスタＴＲ２と、記憶ノ
ードＳＮＡと接地ノードの間に接続されかつそのゲート
が記憶ノードＳＮＢに接続されるＮチャネルＭＯＳトラ
ンジスタＴＲ３と、記憶ノードＳＮＢと接地ノードの間
に接続されかつそのゲートが記憶ノードＳＮＡに接続さ
れるＮチャネルＭＯＳトランジスタＴＲ４と、ワード線
ＷＬ１上のワード線駆動信号に応答して導通し、記憶ノ
ードＳＮＡをビット線Ｂ１に接続するＮチャネルＭＯＳ
トランジスタＴＲ５と、ワード線ＷＬ１上のワード線駆
動信号に応答して導通し、記憶ノードＳＮＢをビット線
／Ｂ１に接続するＮチャネルＭＯＳトランジスタＴＲ６
を含む。

【００１６】この図１９に示すメモリセルＭ１において
は、ＭＯＳトランジスタＴＲ１およびＴＲ３がＣＭＯＳ
インバータ回路を構成し、またＭＯＳトランジスタＴＲ
２およびＴＲ４がＣＭＯＳインバータ回路を構成し、こ
れらのインバータ回路によりラッチ回路が形成される。
すなわち記憶ノードＳＮＡおよびＳＮＢに相補なデータ
が記憶される。ワード線ＷＬ１が選択状態のときには、
ＭＯＳトランジスタＴＲ５およびＴＲ６が導通し、記憶
ノードＳＮＡおよびＳＮＢはビット線Ｂ１および／Ｂ１
に接続する。これにより、電源電圧レベルにプリチャー
ジされたビット線Ｂ１および／Ｂ１の一方が、記憶ノー
ドＳＮＡおよびＳＮＢに記憶されたデータに応じて放電
され、その電圧レベルが低下する。図１７に示すよう
に、ビット線プリチャージ回路１１は、メモリセルデー
タ読出時においては、非活性状態にあるため、ビット線
Ｂ１および／Ｂ１はフローティング状態にあり、ビット
線Ｂ１および／Ｂ１の一方の電圧低下速度および到達電
圧レベルは、ビット線Ｂの負荷容量とＭＯＳトランジス
タＴＲ３およびＴＲ４の電流駆動能力とにより決定され
る。このビット線Ｂ１および／Ｂ１に現われた電圧差
を、対応の列選択ゲートを介して読出／書込回路６に伝
達し、そこに含まれるセンスアンプ回路により差動増幅
して、データの読出を行なう。

【００１７】図２０は、図１７に示す読出／書込回路６
の構成の一例を概略的に示す図である。図２０におい
て、読出／書込回路６は、書込信号ＷＥを反転するイン
バータ回路６ａと、クロック信号Ｔとインバータ回路６
ａの出力信号とを受けてセンスアンプイネーブル信号Ｓ
ＡＥを生成するＡＮＤ回路６ｂと、クロック信号Ｔと書
込信号ＷＥとを受けてライトドライバイネーブル信号Ｗ
ＤＥを生成するＡＮＤ回路６ｃと、センスアンプイネー
ブル信号ＳＡＥの活性化時活性化され、内部データ線Ｄ
Ｌおよび／ＤＬ上に現われた電圧差を差動増幅して外部
読出データＤＱを生成するセンスアンプ６ｄと、ライト
ドライバイネーブル信号ＷＤＥの活性化時活性化され、
外部データＤＱから相補内部書込データを生成して内部
データ線ＤＬおよび／ＤＬに伝達するライトドライバ６
ｅを含む。

【００１８】センスアンプ６ｄは、差動増幅回路で構成
され、内部データ線ＤＬおよび／ＤＬに現われた比較的
小さな電圧差を差動増幅して外部読出データを生成す
る。一方、ライトドライバ６ｅは比較的大きな電流駆動
能力を有し、外部データＤＱに従って相補内部書込デー
タを生成して、選択メモリセルの記憶データを書込デー
タに応じた論理レベルに設定する。したがってライトド
ライバ６ｅの電流駆動能力は、メモリセルＭのラッチ回
路が有するラッチ能力よりも十分大きくされている。

【００１９】この図２０に示す読出／書込回路６の構成
において、クロック信号ＴがＬレベルのときには、セン
スアンプイネーブル信号ＳＡＥおよびライトドライバイ
ネーブル信号ＷＤＥはともにＬレベルであり、センスア
ンプ６ｄおよびライトドライバ６ｅはともに非活性状態
にあり、データの読出／書込は行なわれない。クロック
信号ＴがＨレベルに立上がると、ＡＮＤ回路６ｂおよび
６ｃがイネーブルされ、書込信号ＷＥに従ってセンスア
ンプイネーブル信号ＳＡＥおよびライトドライバイネー
ブル信号ＷＤＥの一方が活性化される。書込信号ＷＥが
Ｌレベルのときには、センスアンプイネーブル信号ＳＡ
Ｅが活性化され、応じてセンスアンプ６ｄが、内部デー
タ線ＤＬおよび／ＤＬの電圧差を差動増幅する。一方、
書込信号ＷＥがＨレベルのときには、ライトドライバイ
ネーブル信号ＷＤＥが活性化され、ライトドライバ６ｅ
が外部書込データに従って内部書込データを生成して内
部データ線ＤＬおよび／ＤＬに伝達する。

【００２０】図２１は、図２０に示すセンスアンプ６ｄ
のデータ読出動作を示す信号波形図である。図２１に示
すように、クロック信号ＴがＨレベルとなると、図１８
（Ａ）に示すロウデコード回路１４が活性化され、アド
レス指定された行に対応して配置されたワード線ＷＬを
選択状態へ駆動する。このときには、また、図１７に示
すようにビット線プリチャージ回路１１が非活性状態と
されており、ビット線ＢＬ，／ＢＬの電圧レベルがメモ
リセルの記憶データに応じて変化する。このワード線選
択動作と並行して、また列選択動作がカラムデコード回
路５（図１７参照）により行なわれ、選択列に対応する
ビット線対が内部データ線ＤＬおよび／ＤＬに伝達さ
れ、内部データ線ＤＬおよび／ＤＬの電圧レベルも変化
する。図２１においては、内部データ線ＤＬおよび／Ｄ
Ｌが、電源電圧レベルにプリチャージされている場合の
動作を示す。センスアンプ６ｄは、センスアンプイネー
ブル信号ＳＡＥの活性化に従って、内部データ線ＤＬお
よび／ＤＬの電圧差を増幅して、外部読出データを生成
する。

【００２１】したがって、この内部データ線ＤＬおよび
／ＤＬに現われた微少電圧差をセンスアンプ６ｄで差動
増幅することにより、高速でデータの読出を行なうこと
ができる。外部に読出されたデータＱ０，Ｑ１は、例え
ば、それぞれ外部のプロセッサによりクロック信号Ｔの
立下がりに同期して取込まれて、クロック信号Ｔの立下
がりサイクルから、この読出されたデータに対する処理
が実行される。

【００２２】

【発明が解決しようとする課題】センスアンプ６ｄは、
差動データを増幅しているため、高速でデータを読出す
ためには、できるだけ大きな電圧差を短時間でセンスア
ンプ６ｄへ与えるのが望ましい。

【００２３】図２２は、１行４列に配列されるメモリセ
ルＭ１−Ｍ４の活性領域（不純物領域）の平面レイアウ
トを概略的に示す図である。図２２において、Ｕ字型の
不純物領域（活性領域）２０が行方向に沿って整列して
配置され、またＵ字型不純物領域２０に列方向に整列し
て、Ｔ字型不純物領域（活性領域）２１が配置される。
Ｕ字型不純物領域２０は、左半分の不純物領域２０ａと
右半分の不純物領域２０ｂに分割される。同様、Ｔ字型
不純物領域２１も、左側不純物領域２１ａと右側不純物
領域２１ｂとに分割される。

【００２４】１つのメモリセルＭ（Ｍ１−Ｍ４）は、図
２２において破線で示すように、Ｕ字型不純物領域２０
の左半分の領域２０ａと、隣接するＵ字型不純物領域の
右半分の不純物領域２０ｂと、これらの不純物領域２０
ａおよび２０ｂに対向して配置される不純物領域２１ａ
および２１ｂにより構成される。Ｕ字型不純物領域２０
には、メモリセルＭのアクセス用のトランジスタおよび
ドライブ用（ラッチ回路の放電用）のトランジスタが形
成される。すなわち、このＵ字型活性領域２０において
はＮチャネルＭＯＳトランジスタが形成される。一方、
Ｔ字型活性領域２１においては、メモリセルのラッチ回
路のプルアップ用のＰチャネルＭＯＳトランジスタが形
成される。この図２２に示す活性領域２０および２１
が、行方向に沿って繰返し配置され、また列方向におい
ては、鏡映対称で繰返し配置される。

【００２５】図２３は、図２２に示す活性領域２０およ
び２１に対する配線のレイアウトを概略的に示す図であ
る。図２３において、活性領域２０ａ、２０ｂ、２１ａ
および２１ｂに対応して、列方向にメモリセル領域内に
おいて延在する第１メタル配線（第１層メタル配線）２
４ａ−２４ｆが配設される。第１メタル配線２４ａは、
第１コンタクト（第１メタル配線と活性領域との間のコ
ンタクト）２２ａを介して活性領域２０ｂに電気的に接
続される。第１メタル配線２４ｂは、第１コンタクト２
２ｂを介して活性領域２１ｂに電気的に接続される。こ
れらの第１メタル配線２４ａおよび２４ｂに隣接して列
方向に延在してポリシリコン配線２３ａが配設される。
このポリシリコン配線２３ａは、メモリセル内のラッチ
回路を構成するトランジスタのゲート電極となる。

【００２６】このポリシリコン配線２３ａに隣接して第
１メタル配線２４ｄが配設される。この第１メタル配線
２４ｄは、第１コンタクト２２ｃを介して活性領域２０
ｂに接続され、また第１コンタクト２２ｄを介して活性
領域２１ｂに電気的に接続される。活性領域２０ｂの列
方向に延在する部分と並列して第１メタル配線２４ｃが
配設される。この第１メタル配線２４ｃは、第１コンタ
クト２２ｆを介して活性領域２０ｂに接続される。この
第１コンタクト２２ｆに隣接して行方向に延在するポリ
シリコン配線２７が配設される。このポリシリコン配線
２７はワード線ＷＬを構成し、行方向に延在して、図２
２に示すＵ字型活性領域２０と交差するように配設さ
れ、行方向に整列して配置されるメモリセルのアクセス
トランジスタのゲートを構成する。

【００２７】第１メタル配線２４ｅおよび２４ｆが、第
１メタル配線２４ｃおよび２４ｄに隣接してメモリセル
領域内に列方向に延在して配設される。第１メタル配線
２４ｅは、第１コンタクト２２ｇを介してその下部に設
けられる活性領域２０ａに電気的に接続され、第１メタ
ル配線２４ｆは、第１コンタクトを介して同様、下部に
形成された活性領域（不純物領域）２０ａに電気的に接
続され、また、この第１メタル配線２４ｆは、第１コン
タクト２２ｆを介して活性領域２１ａに接続される。第
１メタル配線２４ｆに隣接して、メモリセル領域内にお
いて列方向に延在するポリシリコン配線２３ｂが配設さ
れる。このポリシリコン配線２３ｂは、第１コンタクト
２２ｅを介して第１メタル配線２４ｄに接続され、ま
た、ポリシリコン配線２３ａが、第１コンタクト２２ｅ
を介して第１メタル配線２４ｆに接続される。これらの
第１メタル配線２４ｄおよび２４ｆは、メモリセルの記
憶ノードを構成する。

【００２８】ポリシリコン配線２３ｂに隣接して、第１
メタル配線２４ａおよび２４ｂが、それぞれ活性領域２
０および２１に対応して配設される。これらの第１メタ
ル配線２４ａおよび２４ｂは第１コンタクトを介して対
応の活性領域に電気的に接続される。これらのポリシリ
コン配線２３ｂに隣接して配置される第１メタル配線２
４ａおよび２４ｂは、メモリセルの電源ノードを構成す
る。

【００２９】この図２３に示す配線レイアウトにおい
て、第１メタル配線２４ａが、接地電圧を伝達する接地
ノードとなり、第１メタル配線２４ｂが電源電圧を伝達
する電源ノードとなる。ポリシリコン配線２３ａおよび
２３ｂは、メモリセル内のラッチ回路を構成するＭＯＳ
トランジスタのトランジスタゲートとなる。第１メタル
配線２４ｃおよび２４ｅは、メモリセルのアクセストラ
ンジスタを対応のビット線に接続するための引出配線と
なる。第１メタル配線２４ｄおよび２４ｆは、メモリセ
ルの相補データを記憶する記憶ノードを構成する。

【００３０】メモリセル間の領域に、電源電圧および接
地電圧を伝達するための配線が配置されており、電源ノ
ードおよび記憶ノードを構成する第１メタル配線の行方
向のピッチはほぼ同じであり、１つのメモリセルにおけ
るビット線接続用の引出線の行方向の間隔は極めて小さ
く、高密度で、メモリセルを配置する。

【００３１】この図２３に示す配線レイアウトが、行方
向に沿って繰返し配置され、また列方向においては、鏡
映対称態様で繰返し配置される。

【００３２】図２４は、図２３に示す配線レイアウト上
に配設される第２メタル配線のレイアウトを概略的に示
す図である。図２４において、図２３に示す第１メタル
配線２４ａおよび２４ｂそれぞれに対応して第２メタル
配線３０ａおよび３０ｂが配設される。これらの第２メ
タル配線３０ａおよび３０ｂは、それぞれ第２コンタク
ト３１ａおよび３１ｂを介して対応の第１メタル配線２
４ａおよび２４ｂ（第１メタル配線２４ｂは図示せず）
に電気的に接続される。

【００３３】また、図２３に示す第１メタル配線２４ｃ
および２４ｅに整列して第２メタル配線３２ａおよび３
２ｂが配置され、これらの第２メタル配線３２ａおよび
３２ｂは第２コンタクト３１ｃおよび３１ｄを介して、
対応して設けられた下層の第１メタル配線２４ｃおよび
２４ｅに接続される。これらの第２メタル配線３２ａお
よび３２ｂは、ビット線となり、ビット線負荷回路に結
合される。

【００３４】図２５は、図２４に示す配線レイアウトの
上層に配置される第３層メタル配線のレイアウトを概略
的に示す図である。図２５において、第２メタル配線３
２ａおよび３２ｂと交差するように、第３メタル配線３
７が配設され、またこの第３メタル配線３７と並列に、
第２メタル配線３０ａと交差するように第３メタル配線
３５が行方向に延在して配設され、また第２メタル配線
３０ｂと交差するように、行方向に延在して第３メタル
配線３６が配設される。第３メタル配線３７は、図示し
ない部分において、図２３に示すワード線ＷＬを構成す
るポリシリコン配線２７と電気的に接続され、高速でワ
ード線駆動信号をアクセストランジスタのゲートに伝達
する。

【００３５】一方、第３メタル配線３５は、第３コンタ
クト３４ａを介して第２メタル配線３０ａに電気的に接
続され、第３メタル配線３６は、第３コンタクト３４ｂ
を介して、第２メタル配線３０ｂに電気的に接続され
る。第３メタル配線３０は接地電圧ＧＮＤを伝達し、第
３メタル配線３６は、電源電圧ＶＣＣを伝達する。

【００３６】この図２５に示す配線レイアウトにおい
て、ビット線となる第２メタル配線３２ａおよび３２ｂ
について、列方向に整列する第３コンタクト３４ａおよ
び３４ｂの組の隣接対の間に対をなして配設される第２
メタル配線が、ビット線対を構成する。図２５において
は、ビット線Ｂ１，／Ｂ１−Ｂ４，／Ｂ４を示す。これ
らのビット線は、第２メタル配線で構成されて、同一導
電層に形成されている。したがって、層間絶縁膜を介し
て、隣接する第２メタル配線間には、寄生容量Ｃ１およ
びＣ２がそれぞれ存在する。以下、この寄生容量Ｃ１お
よびＣ２の作用について説明する。

【００３７】今、図２６に示すように、ビット線対Ｂ
２，／Ｂ２およびＢ３，／Ｂ３について、ビット線Ｂ２
およびＢ３には、Ｈレベルデータが読出され、ビット線
／Ｂ２および／Ｂ３に、Ｌレベルデータが読出される状
態を考える。この状態において、ビット線Ｂ２およびＢ
３は、ビット線プリチャージ回路によりＨレベル（電源
電圧レベル）にプリチャージされており、Ｈレベルデー
タ読出時においては、これらのビット線Ｂ２およびＢ３
の電圧レベルは変化しない。一方、ビット線／Ｂ２およ
び／Ｂ３は、選択メモリセルのドライブトランジスタ
（図１９のＭＯＳトランジスタＴＲ４）を介してその充
電電圧が接地電圧レベルに放電される。

【００３８】ビット線Ｂ２および／Ｂ２の間には、寄生
容量Ｃ１が存在し、ビット線／Ｂ２およびＢ３の間に
は、寄生容量Ｃ２が存在し、ビット線Ｂ３および／Ｂ３
の間には寄生容量Ｃ１が存在する。

【００３９】したがって、メモリセルデータ読出時、ビ
ット線／Ｂ２および／Ｂ３の電圧レベルが変化した場
合、この電圧変化は、寄生容量Ｃ１およびＣ２を介して
ビット線Ｂ３に伝達され、図２７において破線で示すよ
うに、Ｈレベルに保持すべきビット線Ｂ３の電圧レベル
がこの容量結合により低下する。このビット線Ｂ３の電
圧レベルの低下時において、メモリセルのプルアップト
ランジスタ（図１９のＭＯＳトランジスタＴＲ１）は、
電流を供給することはできるが、このビット線Ｂ３の電
圧レベルの低下を補償する能力は有していない。したが
って、この容量結合により、ビット線Ｂ３および／Ｂ３
のメモリセル読出時の電圧差ΔＶが小さくなる（ビット
線間振幅の変化速度が小さくなる）。正常時において
は、たとえば時刻ｔａにおいてセンスアンプに対するセ
ンスマージンが十分な値であり、センス動作を行なって
メモリセルデータを読出す場合、容量結合存在時におい
て同じ大きさの電圧差ΔＶを生成するために、時刻ｔｂ
においてセンスアンプを活性化してデータを読出す必要
があり、高速でデータの読出を行なうことができなくな
るという問題が生じる。また、早いタイミングでセンス
アンプを活性化した場合、センスマージンが不充分であ
り、誤データの読出が行なわれる可能性がある。

【００４０】特に、素子が微細化され、ビット線ピッチ
が小さくなった場合、このビット線間容量の容量値が大
きくなり、ビット線間干渉の影響が大きくなり、正確に
高速でデータの読出を行なうことができなくなるという
問題が生じる。

【００４１】また、できるだけ高速でデータを読出すた
めには、このビット線間電圧差ができるだけ小さい時点
で、センスアンプを介してデータを読出す必要がある。
この容量結合によるビット線間干渉により、ビット線間
電圧差が変化した場合、高速で正確にデータを読出すこ
とができなくなるという問題が生じる。

【００４２】先行技術として、特開平４−１８６６７１
号公報においては、スタティック型半導体記憶装置のメ
モリセル間のノイズを低減する構成が示されている。こ
の先行技術においては、各メモリセル行に対応して設け
られる接地点へメモリセル選択時多くの電流が流れ、こ
の放電電流により生じる接地電圧ノイズが考慮されてい
る。しかしながら、ビット線間干渉により読出電圧差
（対を成すビット線間の電圧差）が小さくなること、お
よびそのための対策に対しては何ら考慮されていない。

【００４３】また、ダイナミック型半導体記憶装置（Ｄ
ＲＡＭ）においてビット線間ノイズを低減するための構
成が、特開平５−１０９２８７号公報において開示され
ている。この先行技術においては、ビット線をいわゆる
ツイストビット線構造とし、ビット線対のビット線に同
相ノイズを生じさせる構成が示されている。この先行技
術においても、ビット線対の間に別のビット線対に属す
るビット線を配置する構成が示されているが、この場
合、いわゆる「擬似２交点メモリセル構造」であり、ビ
ット線を交差させるためのレイアウトが複雑となる。ま
た、スタティック型半導体記憶装置のように、１つのメ
モリセルにビット線対が接続され同時に対を成すビット
線にメモリセルデータが読出される構成については何ら
考慮されていない。また、この先行技術においては、ビ
ット線間干渉を低減するためのメモリセル選択方法につ
いては何ら考慮されていない。

【００４４】それゆえ、この発明の目的は、ビット線間
干渉を抑制して高速で正確にデータを読出すことのでき
るスタティック型半導体記憶装置を提供することであ
る。

【００４５】この発明の他の目的は、容易にビット線間
干渉を抑制することのできるビット線レイアウトを有す
るスタティック型半導体記憶装置を提供することであ
る。

【００４６】

【課題を解決するための手段】この発明に係るスタティ
ック型半導体記憶装置は、行列状に配列される複数のス
タティック型メモリセルと、メモリセルの１行当り所定
数本配列される複数のワード線とを備える。同一行のメ
モリセルは、対応の行の所定数のワード線の予め定めら
れたワード線に接続される。

【００４７】この発明に係るスタティック型半導体記憶
装置は、さらに、メモリセルの列に対応して配置され、
各々に対応の列のメモリセルが接続する複数のビット線
対と、列アドレス信号に従って、選択列に隣接する列に
対応して配置されるビット線をプリチャージ状態に維持
するビット線プリチャージ／制御回路とを含む。対を成
すビット線の間には、別のビット線対を成すビット線が
配置される。

【００４８】好ましくは、所定数は、複数であり、同一
行の隣接列のメモリセルは、異なるワード線に接続され
る。

【００４９】また、好ましくは、所定数は２であり、デ
ータアクセス時、隣接ビット線対の一方のビット線は選
択状態にあり、かつ他方のビット線は非選択状態にあ
る。

【００５０】また、これに代えて所定数は１であり、同
一行配列されるメモリセルは共通のワード線に接続され
る。

【００５１】好ましくは、ビット線プリチャージ／制御
回路は、各ビット線対に対応して配置され、活性化時対
応のビット線対を所定電圧レベルに設定するための複数
のビット線負荷回路と、列群を指定する列群指定信号と
動作サイクルを規定するクロック信号とに応答してビッ
ト線負荷回路を選択的に活性化するビット線負荷制御回
路を含む。

【００５２】クロック信号は、好ましくは、ビット線の
プリチャージ期間とメモリセル選択期間とを規定する。
ビット線負荷制御回路は、好ましくは、クロック信号が
第１の論理レベルの時には、各ビット線対に対して設け
られたビット線負荷回路を活性化し、かつクロック信号
が第２の論理レベルの時には、複数のビット線負荷回路
を列群指定信号に従って、選択的に非活性化する。

【００５３】好ましくは、同じ属性のビット線が隣接し
て対を成すように配置される。属性は、ビット線対の第
１および第２のビット線を特定する。

【００５４】また、このクロック信号は、ビット線対の
プリチャージ期間とメモリセル選択期間とを規定し、ビ
ット線負荷制御回路は、このクロック信号が第１の論理
レベルのときには複数のビット線負荷回路を活性化し、
かつクロック信号が第２の論理レベルのときには、複数
のビット線負荷回路を、列群指定信号に従って選択的に
非活性化する。

【００５５】また、好ましくは、メモリセルの各々は、
データをラッチするためのラッチ回路と、対応のワード
線上の信号に応答してラッチ回路を対応のビット線対に
結合するためのアクセストランジスタ対とを含む。ビッ
ト線対の各々は、対応のアクセストランジスタに接続す
る第１導電層と、第１導電層上に列方向に延在して配置
される第２導電層と、これら第１および第２の導電層を
接続するための第３導電層を含む。この第３導電層は、
対応の第１導電層を同一行において異なる列に配置され
た第２導電層に接続するための導電層を含む。

【００５６】また、好ましくは、第２導電層がビット線
負荷回路に結合される。また、これに代えて、別の観点
に従えば、メモリセルの各々は、第１および第２の電源
電圧を受ける第１および第２の電源ノードに結合されて
データを記憶するラッチ回路と、対応のワード線の信号
に応答してラッチ回路を対応のビット線対に結合するた
めのアクセストランジスタ対とを含む。ワード線の各々
は、メモリセル行に対応して配置され、対応のメモリセ
ルのアクセストランジスタに結合され行選択信号を対応
のアクセストランジスタに伝達する第１導電層と、行選
択回路からの主行選択信号を伝達するための主行選択線
と、この主行選択線と第１導電層とを接続するためのコ
ンタクト層とを備える。第１および第２の電源電圧を伝
達するための電源線と第１および第２の電源ノードとの
電気的接続を取るための電源コンタクトとコンタクト層
とは、列方向において整列して配置され、かつコンタク
ト層は行方向において各ワード線に対し所定数の複数列
ごとに配置される。

【００５７】また、好ましくは、ビット線プリチャージ
／制御回路は、選択ワード線に接続するメモリセルに対
応して配置されるビット線に隣接して配置されるビット
線を、プリチャージ状態に維持するためのビット線プリ
チャージ回路を含む。

【００５８】また、好ましくは、ビット線プリチャージ
／制御回路は、メモリセルデータ読出時、隣接ビット線
の一方をプリチャージ状態に維持しかつ他方のプリチャ
ージを停止するビット線プリチャージ回路を含む。この
場合、１行のメモリセルに対して所定数として２本のワ
ード線が配設される。

【００５９】メモリセル選択時、隣接列においては、少
なくとも一方の列は、非選択状態であり、選択メモリセ
ルデータは読出されない。したがって、隣接列に同時に
メモリセルデータが読出さることはなく、ビット線間の
寄生容量を通した容量結合によるメモリセルデータの読
出電圧の変化は生じない。応じて、選択メモリセルデー
タに対するビット線間干渉を抑制することができ、ビッ
ト線間電圧差が小さくなるのを抑制することができ、ビ
ット線間振幅を高速に変化させることができ,高速にか
つ正確にデータの読出を行なうことができる。

【００６０】また、隣接列において非選択列をプリチャ
ージ状態に維持することにより、この非選択列をシール
ド層として利用することができ、確実に、ビット線間干
渉を抑制することができる。特に、対をなすビット線の
間に別のビット線対のビット線を配置することにより、
各ビット対においてビット線間干渉を確実に抑制するこ
とができ、正確かつ高速にデータの読出を行なうことが
できる。

【００６１】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従うスタティック型半導体記憶装置
の全体の構成を概略的に示す図である。図１において
は、従来と同様、メモリセルアレイＭＡには、複数行複
数列にスタティック型メモリセルＭが配置される。図１
においても、２行４列に配列されるメモリセルＭ１−Ｍ
８を代表的に示す。

【００６２】本実施の形態１においては、メモリセル行
それぞれに対応して、２本のワード線ＷＬｉ１およびＷ
Ｌｉ２が配置される。ワード線ＷＬ１１およびＷＬ１２
にはそれぞれ奇数列のメモリセルおよび偶数列のメモリ
セルが接続される。図１においては、行方向に整列して
配置されるメモリセルＭ１−Ｍ４に対しワード線ＷＬ１
１およびＷＬ１２が配設され、また、別の行に整列して
配置されるメモリセルＭ５−Ｍ８に対し、ワード線ＷＬ
２１およびＷＬ２２が配置される。ワード線ＷＬ１１に
は、メモリセルＭ１およびＭ３が接続され、ワード線Ｗ
Ｌ１２には、メモリセルＭ２およびＭ４が接続される。
ワード線ＷＬ２１にはメモリセルＭ５およびＭ７が接続
され、ワード線ＷＬ２２には、メモリセルＭ６およびＭ
８が接続される。

【００６３】メモリセルの各列に対応してビット線対Ｂ
１，／Ｂ１−Ｂ４，／Ｂ４が配置される。ビット線対Ｂ
ｉおよび／Ｂｉ（ｉ＝１−４）には対応の列のメモリセ
ルが接続される。これらのビット線対Ｂ１，／Ｂ１−Ｂ
４，／Ｂ４に対し、ビット線プリチャージ回路１におい
て、ビット線負荷回路Ｌ１−Ｌ４が配設される。

【００６４】ビット線負荷回路Ｌ１−Ｌ４は、選択ワー
ド線に応じて選択的に活性／非活性化される。ビット線
負荷回路Ｌ１−Ｌ４の活性／非活性の制御は、プリチャ
ージ制御回路３により行なわれる。このプリチャージ制
御回路３は、クロック信号Ｔとカラムアドレス信号Ｙ０
とを受け、プリチャージ信号／ＰＣ１および／ＰＣ２を
選択的に非活性化する。プリチャージ信号／ＰＣ１は、
奇数列に対応して設けられるビット線負荷回路Ｌ１およ
びＬ３に与えられ、プリチャージ信号／ＰＣ２は偶数列
に対応して配置されるビット線負荷回路Ｌ２およびＬ４
に与えられる。メモリセルアクセス時においては、プリ
チャージ信号／ＰＣ１および／ＰＣ２の一方が活性化さ
れ、他方が非活性状態とされる。したがってメモリセル
選択時、奇数列のビット線にメモリセルデータが読出さ
れる場合、偶数列に対するビット線負荷回路は活性状態
を維持し、プリチャージ動作を行なう。

【００６５】ワード線ＷＬ１１およびＷＬ１２には、そ
れぞれ奇数列のメモリセルおよび偶数列のメモリセルが
接続され、またワード線ＷＬ２１およびＷＬ２２にも、
奇数列のメモリセルおよび偶数列のメモリセルが接続し
ている。すなわち、ロウデコード回路４により、１つの
ワード線ＷＬｊｉが選択された場合、ｊ行において、偶
数列または奇数列のメモリセルが選択され、残りのメモ
リセルは非選択状態を維持する。非選択のメモリセル列
に対応するビット線は、プリチャージ状態に保持され、
選択列のビット線に対する容量結合ノイズの発生が抑制
される。

【００６６】このロウデコード回路４は、Ｘアドレス信
号Ｘとクロック信号Ｔとカラムアドレス信号Ｙ０とを受
ける。このカラムアドレス信号Ｙ０により、偶数列およ
び奇数列が特定される。ロウデコード回路４は、このカ
ラムアドレス信号Ｙ０に従って、Ｘアドレス信号Ｘが指
定する行に対応するワード線のうち、カラムアドレス信
号Ｙ０が指定する偶数列または奇数列のメモリセルが接
続するワード線を選択状態へ駆動する。

【００６７】カラムデコード回路５は、クロック信号Ｔ
に同期してカラムアドレス信号Ｙ０およびＹ１をデコー
ドし、カラム選択信号ＤＹ１−ＤＹ４の１つを選択状態
へ駆動する。

【００６８】また、従来と同様、カラム選択信号ＤＹ１
−ＤＹ４に従って、選択列に対応するビット線を内部デ
ータ線ＤＬ，／ＤＬに接続するマルチプレクサ２が設け
られる。このマルチプレクサ２においては、従来と同
様、ビット線対Ｂ１，／Ｂ１―Ｂ４，／Ｂ４それぞれに
対応して設けられ、かつそれぞれカラム選択信号ＤＹ１
−ＤＹ４に従って選択的に導通し、対応のビット線対を
内部データ線ＤＬ，／ＤＬに接続するカラム選択ゲート
ＣＧ１−ＣＧ４が設けられる。

【００６９】内部データ線ＤＬおよび／ＤＬは、書込信
号ＷＥとクロック信号Ｔを受ける読出／書込回路６へ結
合される。次に、この図１に示すスタティック型半導体
記憶装置の動作を、図２に示すタイミング図を参照して
簡単に説明する。

【００７０】クロック信号ＴがＬレベルのときには、プ
リチャージ制御回路３は、プリチャージ信号／ＰＣ１お
よび／ＰＣ２をともにＬレベルに保持し、ビット線プリ
チャージ回路１においてはビット線負荷回路Ｌ１−Ｌ４
がすべて活性化され、ビット線対Ｂ１，／Ｂ１−Ｂ４，
／Ｂ４はすべてＨレベルにプリチャージされる。また、
ロウデコード回路４およびカラムデコード回路５は、ク
ロック信号ＴがＬレベルであるため、非活性状態にあ
り、それらの出力信号はすべてＬレベルである。

【００７１】時刻ｔ０において、クロック信号ＴがＨレ
ベルに立上がると、メモリセル選択動作が活性化される
（メモリアクセスサイクルが始まる）。まず、プリチャ
ージ制御回路３は、カラムアドレス信号Ｙ０に従って、
プリチャージ信号／ＰＣ１および／ＰＣ２の一方をＨレ
ベルに駆動し他方はＬレベルに保持する。図２において
は、まず、プリチャージ信号／ＰＣ１がＨレベル、プリ
チャージ信号／ＰＣ２がＬレベルに設定される状態を一
例として示す。また、ロウデコード回路４は、Ｘアドレ
ス信号Ｘに従って、アドレス指定されたメモリセル行を
選択しかつこの選択行のうちカラムアドレス信号Ｙ０が
指定する列群のビット線に接続されるメモリセルに対応
するワード線を選択状態へ駆動する。図２においては、
ワード線ＷＬ１１が、選択状態へ駆動される。この状態
において、奇数列に配置されたメモリセルＭ１，Ｍ３が
選択され、ビット線対Ｂ１，／Ｂ１、Ｂ３，／Ｂ３に、
メモリセルデータが読出される。すなわち、ビット線Ｂ
１，／Ｂ１において一方のビット線が放電され、その電
圧レベルが低下し、他方のビット線はプリチャージ電圧
レベル（電源電圧レベル）を維持する。このデータ読出
時において、偶数列のビット線Ｂ２，／Ｂ２、Ｂ４，／
Ｂ４は、プリチャージ状態を維持しており、隣接ビット
線対間の容量結合は存在せず、各ビット線対のビット線
間電圧差の低下を抑制することができ、ビット線間電圧
を早く変化させて（ビット線間振幅を高速で変化させ
て）、早いタイミングで、読出／書込回路６におけるセ
ンスアンプを活性化してデータを読出すことができる。

【００７２】時刻ｔ１においてクロック信号ＴがＬレベ
ルに立下がると、メモリセルのデータの読出が完了し、
ビット線プリチャージ回路１においてビット線負荷回路
Ｌ１−Ｌ４がすべて活性化され、ビット線対Ｂ１，／Ｂ
１−Ｂ４，／Ｂ４がすべてＨレベルに再びプリチャージ
される。

【００７３】時刻ｔ２において、再びメモリセルデータ
の読出動作が行なわれる場合、今度は、カラムアドレス
Ｙ０により偶数列が指定される。この場合、プリチャー
ジ制御回路３は、プリチャージ信号／ＰＣ１をＬレベル
の活性状態に維持し、一方プリチャージ信号／ＰＣ２を
Ｈレベルに非活性状態に駆動する。応じて、ビット線負
荷回路Ｌ１およびＬ３が活性状態を維持し、一方偶数列
に対して設けられたビット線負荷回路Ｌ２およびＬ４が
非活性化され、偶数列に対応して設けられたビット線対
Ｂ２，／Ｂ２、Ｂ４，／Ｂ４に対するプリチャージ動作
が完了する。ワード線ＷＬ１２が、ロウデコード回路４
により選択状態へ駆動され、偶数列に対して設けられた
ビット線Ｂ２，／Ｂ２、Ｂ４，／Ｂ４に、メモリセルデ
ータが読出される。この場合においても、奇数列のビッ
ト線Ｂ１，／Ｂ１、Ｂ３，／Ｂ３は、対応のビット線負
荷回路が活性状態にありＨレベルにプリチャージされて
おり、その電圧レベルはＨレベルに固定されており、ビ
ット線間容量結合による、メモリセルデータのノイズの
重畳は防止される。これにより、選択列のビット線のＨ
レベルの電圧レベルが低下するのを抑制することがで
き、ビット線振幅を高速で変化させることができ、応じ
て高速でデータの読出を行なうことができる。

【００７４】なお、カラムデコード回路５は、カラムア
ドレス信号Ｙ０およびＹ１に従ってカラム選択信号ＤＹ
１−ＤＹ４の１つを選択し、カラム選択ゲートＣＧ１−
ＣＧ４の１つが導通する。これにより、時刻ｔ２から始
まるメモリセルアクセスサイクルにおいて、偶数列のビ
ット線のうち、カラムアドレス信号Ｙ１が指定する列に
対応するビット線が内部データ線ＤＬおよび／ＤＬに接
続される。読出／書込回路６においては、書込信号ＷＥ
がＬレベルであり（図２には示さず）、そのセンスアン
プが活性化され、内部データ線ＤＬおよび／ＤＬに読出
されたデータをセンスアンプにより増幅して外部へ出力
する。

【００７５】時刻ｔ３においてクロック信号ＴがＬレベ
ルに立下がると、再び、メモリアレイはプリチャージ状
態に復帰し、またロウデコード回路４、カラムデコード
回路５および読出／書込回路６が非活性状態に復帰す
る。

【００７６】上述のように、各行に対して複数のワード
線を配設し、選択列のグループに応じて活性化すること
により、１つの行において、選択メモリセルが接続する
ビット線対（選択列）に対して隣接するビット線対（非
選択列）はプリチャージ状態を維持しており、メモリセ
ルデータの読出に対し、容量結合ノイズが重畳するのを
防止することができ、ビット線間電圧差が低減するのを
抑制でき、高速でデータの読出を行なうことができる。
以下、各部の構成について簡単に説明する。

【００７７】メモリセルＭ１−Ｍ８の構成は、従来の図
１９に示す構成と同じであり、ＣＭＯＳインバータで構
成されるラッチ回路（ＴＲ１−ＴＲ４）と、Ｎチャネル
ＭＯＳトランジスタで構成されるアクセストランジスタ
（ＴＲ５，ＴＲ６）を含む。

【００７８】［プリチャージ制御回路３の構成］図３
は、図１に示すプリチャージ制御回路３の構成を概略的
に示す図である。図３において、プリチャージ制御回路
３は、カラムアドレス信号Ｙ０を反転するインバータ回
路３ａと、インバータ回路３ａの出力信号とクロック信
号Ｔを受けてプリチャージ信号／ＰＣ１を生成するＡＮ
Ｄ回路３ｂと、クロック信号Ｔとカラムアドレス信号Ｙ
０とを受けてプリチャージ信号／ＰＣ２を生成するＡＮ
Ｄ回路３ｃを含む。

【００７９】クロック信号ＴがＬレベルのときには、プ
リチャージ信号／ＰＣ１および／ＰＣ２はともにＬレベ
ルである。クロック信号ＴがＨレベルとなると、ＡＮＤ
回路３ｂおよび３ｃがイネーブルされる。カラムアドレ
ス信号Ｙ０がＬレベルのときには、インバータ回路３ａ
の出力信号がＨレベルとなり、プリチャージ信号／ＰＣ
１がＨレベルとなる。一方、カラムアドレス信号Ｙ０が
Ｈレベルの時には、インバータ回路３ａの出力信号はＬ
レベルであり、ＡＮＤ回路３ｃからのプリチャージ信号
／ＰＣ２がＨレベルとなる。すなわち、カラムアドレス
信号Ｙ０は、Ｌレベルのときに奇数列を指定し、応じ
て、奇数列に対して設けられたビット線負荷回路に対す
るプリチャージ信号／ＰＣ１を非活性化する。このと
き、偶数列のビット線負荷回路Ｌ２、Ｌ４に対するプリ
チャージ信号／ＰＣ２はＬレベルを維持し、これらの偶
数列のビット線はプリチャージ状態を維持する。カラム
アドレス信号Ｙ０がＨレベルのときには、偶数列が指定
され、この偶数列に対するビット線負荷回路を制御する
プリチャージ信号／ＰＣ２がＨレベルとなる。奇数列の
ビット線負荷回路に対するプリチャージ信号／ＰＣ１は
Ｌレベルであり、奇数列のビット線はプリチャージ状態
を維持する。

【００８０】このように列アドレス信号を利用して選択
列を特定してビット線プリチャージ動作を制御すること
により、選択列に対するプリチャージ動作を停止し、か
つ非選択列に対するプリチャージ動作を維持することが
できる。

【００８１】［ロウデコード回路４の構成］図４は、図
１に示すロウデコード回路４の構成の一例を示す図であ
る。図４において、ロウデコード回路４は、カラムアド
レス信号Ｙ０を反転するインバータ回路４ａと、Ｘアド
レス信号Ｘを反転するインバータ回路４ｂと、クロック
信号Ｔとインバータ回路４ａおよび４ｂの出力信号を受
けてワード線ＷＬ１１に対するワード線駆動信号を生成
するＡＮＤ回路４ｃと、クロック信号Ｔとカラムアドレ
ス信号Ｙ０とインバータ回路４ｂの出力信号とを受けて
ワード線ＷＬ１２に対するワード線駆動信号を生成する
ＡＮＤ回路４ｄと、クロック信号ＴとＸアドレス信号Ｘ
とインバータ回路４ａの出力信号とを受けてワード線Ｗ
Ｌ２１に対するワード線駆動信号を生成するＡＮＤ回路
４ｅと、クロック信号ＴとＸアドレス信号Ｘとカラムア
ドレス信号Ｙ０とを受けてワード線ＷＬ２２に対するワ
ード線駆動信号を生成するＡＮＤ回路４ｆを含む。

【００８２】クロック信号ＴがＬレベルのときには、Ａ
ＮＤ回路４ｃ−４ｆの出力信号はすべてＬレベルであ
り、ワード線ＷＬ１１、ＷＬ１２、ＷＬ２１およびＷＬ
２２はすべてＬレベルである。

【００８３】クロック信号ＴがＨレベルとなると、カラ
ムアドレス信号Ｙ０およびＸアドレス信号Ｘに従ってこ
れらのＡＮＤ回路４ｃ−４ｆの出力信号の１つがＨレベ
ルに立上がる。Ｘアドレス信号ＸがＨレベルのときに
は、ＡＮＤ回路４ｅおよび４ｆにより、ワード線ＷＬ２
１およびＷＬ２２の一方が選択状態へ駆動される。この
とき、カラムアドレス信号Ｙ０がＨレベルのときには、
ワード線ＷＬ２２が選択状態へ駆動され、カラムアドレ
ス信号Ｙ０がＬレベルのときには、ワード線ＷＬ２１が
選択状態へ駆動される。

【００８４】一方、Ｘアドレス信号ＸがＬレベルのとき
には、ワード線ＷＬ１１およびＷＬ１２の一方が選択状
態へ駆動される。カラムアドレス信号Ｙ０がＨレベルの
ときには、ワード線ＷＬ１２が選択状態へ駆動され、カ
ラムアドレス信号Ｙ０がＬレベルのときにはワード線Ｗ
Ｌ１１が選択状態へ駆動される。

【００８５】すなわち、偶数列および奇数列を指定する
カラムアドレス信号Ｙ０により、偶数列のメモリセルが
接続するワード線ＷＬ１２およびＷＬ２２が特定されか
つこれらのワード線のうちの一方がＸアドレス信号によ
り指定され、一方、カラムアドレス信号Ｙ０がＬレベル
のときには、奇数列のメモリセルが接続するワード線Ｗ
Ｌ１１およびＷＬ２１が特定されかつこれらのワード線
の一方がＸアドレス信号Ｘにより指定される。

【００８６】プリチャージ制御回路３およびロウデコー
ド回路４に対し偶数列／奇数列を指定するカラムアドレ
ス信号Ｙ０を与えることにより、偶数列のメモリセルま
たは奇数列のメモリセルを選択し、かつ非選択列をプリ
チャージ状態に維持することができる。

【００８７】［カラムデコード回路５の構成］図５は、
図１に示すカラムデコード回路５の構成の一例を示す図
である。図５において、カラムデコード回路５は、カラ
ムアドレス信号Ｙ０を反転するインバータ回路５ａと、
カラムアドレス信号Ｙ１を反転するインバータ回路５ｂ
と、クロック信号Ｔとインバータ回路５ａおよび５ｂの
出力信号を受けてカラム選択信号ＤＹ１を生成するＡＮ
Ｄ回路５ｃと、クロック信号Ｔとカラムアドレス信号Ｙ
０とインバータ回路５ｂの出力信号とを受けてカラム選
択信号ＤＹ２を生成するＡＮＤ回路５ｄと、クロック信
号Ｔとインバータ回路５ａの出力信号とカラムアドレス
信号Ｙ１とを受けてカラム選択信号ＤＹ３を生成するＡ
ＮＤ回路５ｅと、クロック信号Ｔとカラムアドレス信号
Ｙ０およびＹ１とを受けてカラム選択信号ＤＹ４を生成
するＡＮＤ回路５ｆを含む。

【００８８】クロック信号ＴがＬレベルのときには、Ａ
ＮＤ回路５ｃ−５ｆからのカラム選択信号ＤＹ１−ＤＹ
４はすべてＬレベルである。

【００８９】クロック信号ＴがＨレベルとなるとカラム
デコード動作が行なわれ、カラム選択信号ＤＹ１−ＤＹ
４の１つがカラムアドレス信号Ｙ０およびＹ１に従って
選択状態へ駆動される。具体的に、カラムアドレス信号
Ｙ０がＬレベルのときには、奇数列を指定するカラム選
択信号ＤＹ１およびＤＹ３の一方がカラムアドレス信号
Ｙ１に従って選択状態へ駆動される。一方、カラムアド
レス信号Ｙ０がＨレベルのときには、偶数列を指定する
カラム選択信号ＤＹ２およびＤＹ４の一方が、カラムア
ドレス信号Ｙ１に従って選択状態へ駆動される。

【００９０】したがって、ワード線選択時において、カ
ラムアドレス信号Ｙ０に従って、奇数列または偶数列の
メモリセルに接続するワード線が選択状態へ駆動された
とき、カラムデコード回路により、カラムアドレス信号
Ｙ０に従って奇数列または偶数列のカラム選択信号が選
択状態へ駆動され、正確なメモリセルのデータの読出を
行なうことができる。

【００９１】読出／書込回路６の構成は図２２に示す従
来の構成と同じであり、書込信号ＷＥに従って読出／書
込回路に含まれるセンスアンプまたはライトドライバが
選択的に活性化される。

【００９２】［変更例１］図６は、この発明の実施の形
態１の変更例１の構成を示す図である。この図６に示す
構成においては、ビット線Ｂ２および／Ｂ１の位置が交
換され、またビット線Ｂ４とビット線／Ｂ３の位置が交
換される。したがって、ビット線Ｂ１および／Ｂ１の間
には、ビット線Ｂ２が配置され、ビット線Ｂ２および／
Ｂ２の間には、ビット線／Ｂ１が配置される。同様、ビ
ット線Ｂ３および／Ｂ３の間にビット線Ｂ４が配置さ
れ、ビット線Ｂ４および／Ｂ４の間にビット線／Ｂ３が
配置される。

【００９３】すなわち、対をなすビット線Ｂｉ，／Ｂｉ
の間に、別の（隣接）ビット線対のビット線が配置され
る。メモリセル行に対応してそれぞれワード線が２本配
置され、偶数列または奇数列のメモリセルが同時に選択
される。従って、ビット線の配置を除く他の構成は、図
１に示す構成と同じである。

【００９４】この図６に示す変更例１の構成の場合、た
とえばワード線ＷＬ１１が選択された場合、奇数列のビ
ット線Ｂ１および／Ｂ１に相補データが読出され、また
ビット線Ｂ３および／Ｂ３にメモリセルＭ３の相補デー
タが読出される。しかしながら、ビット線Ｂ１および／
Ｂ１の間には、プリチャージ電圧（電源電圧）レベルに
プリチャージされたビット線Ｂ２が配置されており、こ
のビット線Ｂ２がシールド層として機能し、ビット線Ｂ
１および／Ｂ１の容量結合を防止する。同様、ビット線
／Ｂ１およびＢ３の間には、プリチャージ状態に保持さ
れたビット線／Ｂ２が配置されており、ビット線／Ｂ１
およびＢ３の間の容量結合が禁止される。ビット線Ｂ３
および／Ｂ３の間には、ビット線Ｂ４が配置される。ま
た、さらに多くのメモリセルを列方向に配置した場合に
は、ビット線／Ｂ３と図示しないビット線Ｂ５の間に
は、ビット線／Ｂ４が配置される。

【００９５】したがって、メモリセルデータが読出され
るビット線対の間に、プリチャージ状態に保持されるビ
ット線が配置され、このプリチャージ状態のビット線が
シールド層として作用するため、ビット線間干渉を確実
に防止することができ、ビット線間電圧が容量結合によ
り低減されるのを防止でき、高速でデータを読出すこと
ができる。メモリセル選択時、隣接ビット線／Ｂ２およ
びＢ３は一方がプリチャージ状態に保持されるため、こ
れらのビット線間の容量結合によるノイズは生じない。

【００９６】なお、これらのビット線の位置交換はメモ
リセルアレイＭＡ内においてであり、ビット線プリチャ
ージ回路１およびマルチプレクサ２においては、ビット
線は元の位置に復帰しており、それぞれ、プリチャージ
信号／ＰＣ１および／ＰＣ２に従って偶数列／奇数列の
ビット線のプリチャージ動作が行なわれ、またカラム選
択信号ＤＹ１−ＤＹ４に従って列選択動作が行なわれ
る。したがって、メモリセルアレイＭＡ内においてビッ
ト線の位置を交換しても、ビット線プリチャージ回路に
おいてビット線の位置は交換されておらず、正確に非選
択列に対するプリチャージ動作を行なうことができる。
同様に、マルチプレクサ２に対しても、ビット線の位置
は交換されておらず、カラム選択信号ＤＹ１−ＤＹ４に
従って正確に列選択を行なうことができる。

【００９７】［変更例２］図７は、この発明の実施の形
態１の変更例２の配線レイアウトを概略的に示す図であ
る。この図７に示す構成において、メモリセルトランジ
スタを形成するための半導体領域（活性領域）として、
図２２に示す構成と同様、Ｕ字型形状およびＴ字型形状
の半導体領域２０および２１がそれぞれ行方向に整列し
て配置される。これらのメモリセルを形成するための半
導体領域とその上層の第１メタル配線２４ａとの接続
は、図２２に示すレイアウトと同じであり、対応する部
分には同一参照番号を付す。

【００９８】メモリセル領域においてポリシリコン配線
２３ａおよび２３ｂが、それぞれメモリセルトランジス
タのゲートを形成するように列方向にメモリセル領域内
において延在して配置される。同様に、メモリセルトラ
ンジスタのソースおよびドレイン領域を形成するための
第１メタル配線２４ａおよび２４ｂが配置される。この
図７に示すレイアウトにおいては、さらに、ワード線を
構成するポリシリコンが分割して配置される。すなわ
ち、ポリシリコン配線２７ａ、２７ｂおよび２７ｃが２
ビットのメモリセルに対応して分割して配置される。ポ
リシリコン配線２７ａは、第１コンタクト２９ａを介し
て第１メタル配線４１ａに電気的に接続される。ポリシ
リコン配線２７ｂは、第１コンタクト２９ｂを介して第
１メタル配線４１ｂに接続される。同様に、ポリシリコ
ン配線２７ｃは、第１コンタクト２９ｃを介して第１メ
タル配線４１ｃに接続される。これらのポリシリコン配
線２７ａ−２７ｃの各々は、２ビットのメモリセルに対
して１つそれぞれ配置される。図７において、ポリシリ
コン配線２７ａおよび２７ｃが、１ビットのメモリセル
に対して配置される状態を示す。

【００９９】さらに、半導体領域について、ビット線に
接続するために、半導体領域２０ｂ０が、第１コンタク
ト２２ｆを介して第１メタル配線２４ｃに接続される。
ビット線の位置を交換するために、半導体領域２０ａａ
が、第１コンタクト２２ｈを介して行方向に延在する第
１メタル配線４０ｂに接続され、一方、半導体領域（活
性領域）２０ｂａが、第１コンタクト２２ｉを介して第
１メタル配線４０ａに接続される。活性領域（半導体領
域）２０ａｂが、第１コンタクト２２ｊを介して列方向
に延在する第１メタル配線２４ｈに接続される。

【０１００】さらに、活性領域２０ｂｂが、第１コンタ
クト２２ｋを介して行方向に延在する第１メタル配線４
０ｆに接続される。半導体領域（活性領域）２０ａｃ
が、第１コンタクト２２ｌを介して第１メタル配線４０
ｄに接続される。

【０１０１】半導体領域２０ｂｃは、第１コンタクト２
２ｍを介して第１メタル配線４０ｅに接続される。半導
体領域２０ａｄが、第１コンタクト２２ｎを介して第１
メタル配線４０ｃに接続される。

【０１０２】この図７に示す配線レイアウトにおいて、
メモリセルの配置は従来と同じである。第１メタル配線
４０ａ−４０ｆにより、ビット線の位置を交換する。た
だし、１つの第１メタル配線により２ビット線対を同時
に選択するために、ビット線対Ｂ３、／Ｂ３とビット線
対Ｂ４、／Ｂ４の位置が交換されている。偶数列のビッ
ト線を同時に選択するために、ビット線対Ｂ２、／Ｂ２
とビット線対Ｂ４、／Ｂ４が隣接して配置される。図７
においては、下部に対応のビット線を矢印で示す。この
状態においては、まだ、ビット線の位置は交換されてい
ない。

【０１０３】図８は、図７に示す配線レイアウトの上層
の配線のレイアウトを概略的に示す図である。図８は、
図２４に示す構成に対応する。この図８において、図２
４に示すレイアウトと対応する部分には同一参照番号を
付す。

【０１０４】この図８に示す配線レイアウトにおいて
は、第１メタル配線４１ａは、第２コンタクトＫ１を介
して第２メタル配線４２ａに電気的に接続される。この
第２メタル配線４２ａは、第１メタル配線２４ａと整列
して配置される。

【０１０５】図７に示す第１メタル配線２４ｃは、第２
コンタクトＫ２を介して列方向に延在する第２メタル配
線３２ａａに電気的に接続される。

【０１０６】第１メタル配線４０ａは、半導体領域２０
ａａと整列して列方向に延在する第２メタル配線３２ｂ
ａに第２コンタクトＫ３を介して電気的に接続される。

【０１０７】半導体領域２０ｂａに整列して配置される
第２メタル配線３２ａｂは、第２コンタクトＫ４を介し
て第１メタル配線４０ｂに電気的に接続される。これら
の第２メタル配線３２ｂａおよび３２ａｂは、ビット線
として機能し、これらの第１メタル配線４０ａおよび４
０ｂにより、ビット線の位置が交換される。

【０１０８】半導体領域２０ａｂに整列して、第２メタ
ル配線３２ｂｂが配置される。この第２メタル配線３２
ｂｂは、第２コンタクトＫ５を介して図７に示す第１メ
タル配線２４ｈに電気的に接続される。この第２メタル
配線３２ｂｂがビット線／Ｂ２として作用し、この第２
メタル配線３２ｂｂに対応するビット線／Ｂ２の位置は
交換されない。

【０１０９】半導体領域（活性領域）２０ｂｂに整列し
て、列方向に延在して第２メタル配線３２ａｃが配置さ
れ、半導体領域２０ａｃに整列して第２メタル配線３２
ｂｃが配置される。また、半導体領域２０ｂｃおよび２
０ａｄそれぞれに整列して、第２メタル配線３２ａｄお
よび３２ｂｄが列方向に延在して配置される。

【０１１０】第２メタル配線３２ａｃは第２コンタクト
Ｋ６を介して第１メタル配線４０ｃに電気的に接続さ
れ、第２メタル配線３２ｂｃは、第２コンタクトＫ７を
介して第１メタル配線４０ｄに電気的に接続される。第
２メタル配線３２ａｄは、第２コンタクトＫ８を介して
第１メタル配線４０ｅに電気的に接続され、第２メタル
配線３２ｂｄは、第２コンタクトＫ９を介して第１メタ
ル配線４０ｆに接続される。

【０１１１】したがって、図７に示す半導体領域２０ｂ
ｂが第１メタル配線４０ｆを介して第２メタル配線３２
ｂｄに電気的に接続され、また図７に示す半導体領域２
０ａｄが、第１メタル配線４０ｃを介して第２メタル配
線３２ａｃに電気的に接続される。半導体領域２０ａｃ
および２０ｂｃは、それぞれ、第１メタル配線４０ｄお
よび４０ｅを介して第２メタル配線３２ｂｃおよび３２
ａｄにそれぞれ接続される。

【０１１２】分割ポリシリコン配線２７ａ−２７ｃにそ
れぞれ接続する第２メタル配線４２ａ、４２ｂおよび４
２ｃが２対のビット線となる第２メタル配線を間に挟む
ように配置される。第２メタル配線４２ａは第２コンタ
クトＫ１を介して第１メタル配線４１ａに電気的に接続
され、第２メタル配線４２ｂは、第２コンタクトＫ１０
を介して第１メタル配線４１ｂに電気的に接続され、第
２メタル配線４２ｃは、第２コンタクトＫ１１を介して
第２メタル配線４１ｃに電気的に接続される。これらの
第２メタル配線４２ａ−４２ｃは、下層の第１メタル配
線２４ａ、２４ａａおよび２４ａｂと電気的に分離され
ている。

【０１１３】図７に示すポリシリコン配線２７ａ、２７
ｂおよび２７ｃは、それぞれ、第１メタル配線４１ａ、
４１ｂおよび４１ｃを介して第２メタル配線４２ａ、４
２ｂおよび４２ｃにそれぞれ電気的に接続される。

【０１１４】図８に示す配線レイアウトにおいて、ビッ
ト線の位置の交換が行なわれ、同一の属性、すなわち補
のビット線または真のビット線が対をなすように配置さ
れ、対をなすビット線が、接地ノードとなる第２メタル
配線３０ａの間にかつ電源ノードとなる第２メタル配線
３０ｂの間に配置される。したがって、第２メタル配線
のレイアウトは従来と同様であり、単に第１メタル配線
によりメモリセルが接続するビット線の位置が変更され
る。図８においても、ビット線の位置を図の下部に矢印
で示す。

【０１１５】図９は、図８に示す配線レイアウトの上層
の配線のレイアウトを概略的に示す図である。図９にお
いて、行方向に延在して、ワード線となる第３メタル配
線３７ａおよび３７ｂが配設され、またこれらの第３メ
タル配線３７ａおよび３７ｂと平行に第３メタル配線３
５および３６が配設される。第３メタル配線３７ａは、
第２メタル配線４２ａおよび４２ｃにそれぞれ、第３コ
ンタクト３４ｄおよび３４ｅを介して電気的に接続され
る。第３メタル配線３７ｂは、第３コンタクト３４ｃを
介して第２メタル配線４２ｂに電気的に接続される。

【０１１６】第３メタル配線３５は、第３コンタクト３
４ａを介して第２メタル配線３０ａおよび３０ａａおよ
び３０ａｂに電気的に接続される。第３メタル配線３６
は、第２メタル配線３０ｂに、第３コンタクト３４ｂを
介してそれぞれ電気的に接続される。第３メタル配線３
５および３６は、それぞれ接地電圧ＧＮＤおよび電源電
圧ＶＣＣを伝達する。

【０１１７】第３メタル配線３７ａおよび３７ｂは、そ
れぞれワード線ＷＬ１１およびＷＬ１２として作用す
る。第３メタル配線３７ｂは、第３コンタクト３４ｃを
介して第２メタル配線４２ｂに接続される。したがっ
て、この第３メタル配線３７ｂの選択時においては、図
７に示すポリシリコン配線２７ｂにワード線駆動信号が
伝達され、図７に示す半導体領域２０ｂａ、２０ａｂ、
２０ｂｂおよび２０ａｃに接続されるメモリセルが同時
に選択される。一方、ワード線ＷＬ１１の選択時におい
ては、第２メタル配線４２ａおよび４２ｃそれぞれの両
側に下層に形成されるメモリセルが同時に選択される。

【０１１８】図８に示すように、ビット線の位置が交換
されており、これらの第２メタル配線３２ａａ、３２ｂ
ａ、３２ａｂ、３２ｂｂ、３２ａｃ、３２ｂｃ、３２ａ
ｄおよび３２ｂｄは、それぞれビット線Ｂ１、Ｂ２、／
Ｂ１、／Ｂ２、／Ｂ３、／Ｂ４、Ｂ３、およびＢ４とし
て作用する。図７に示すレイアウトにおいて、半導体領
域２０ｂａ、２０ａｂ、２０ｂｂおよび２０ａｃに接続
するメモリセルが同時に選択され、これらの半導体領域
は、それぞれビット線Ｂ２、／Ｂ２、Ｂ４、および／Ｂ
４に相当する。図８に示すようにビット線の位置を交換
することにより、ビット線Ｂ２および／Ｂ１の位置が交
換され、また、ビット線Ｂ４および／Ｂ３の位置が交換
される。ビット線Ｂ１、／Ｂ２、／Ｂ４およびＢ３の位
置は変化しない。このレイアウトにより、異なる列に対
応して配置されるビット線が隣接して配置され、選択メ
モリセルが接続するビット線対の間に非選択状態（プリ
チャージ状態）のビット線を配置することができる。ま
た、いずれの隣接ビット線の対（組）においても、一方
にメモリセルデータが読み出されるとき、他方のビット
線はプリチャージ状態を維持する。したがって、ビット
線対間の干渉（容量結合）およびビット線対内のビット
線間干渉のいずれをも確実に抑制することができる。

【０１１９】図１０は、この発明の実施の形態１の変更
例２の電気的等価回路を示す図である。メモリアレイＭ
Ａにおいて、ビット線Ｂ２および／Ｂ１の位置が交換さ
れ、ビット線Ｂ４および／Ｂ３の位置が交換される。ビ
ット線対Ｂ２および／Ｂ２およびビット線対Ｂ４および
／Ｂ４が、メモリセルを形成する半導体領域において隣
接して配置される。メモリセルＭ２およびＭ４が隣接し
て配置され、メモリセルＭ６およびＭ８が、行方向に隣
接して配置される。選択ワード線に応じて偶数列のビッ
ト線対および奇数列のビット線対の一方に選択メモリセ
ルのデータが読み出される。ここで、偶数列のビット線
はＢｎ，／Ｂ２ｎのビット線を示し、奇数列のビット線
はＢ（２ｎ＋１）、および／Ｂ（２ｎ＋１）で示される
ビット線を示す。

【０１２０】偶数列のビット線対、たとえばビット線対
Ｂ２および／Ｂ２が選択された場合、ビット線Ｂ２は、
ビット線Ｂ１および／Ｂ１の間に配置され、ビット線／
Ｂ２は、ビット線／Ｂ１および／Ｂ３の間に配置され
る。したがって、ビット線Ｂ２および／Ｂ２は、これら
のプリチャージ状態に保持されるビット線Ｂ１、／Ｂ
１、および／Ｂ３によりシールドされ、それらの間に容
量結合ノイズは発生せず、安定に、メモリセルデータに
応じた電圧差をビット線Ｂ２および／Ｂ２の間に生成す
ることができる。ビット線Ｂ４および／Ｂ４において
も、同様、ビット線Ｂ３が間に配置される。

【０１２１】この図１０に示すビット線の位置交換の配
置を、行方向に沿って繰返し配置した場合、ビット線Ｂ
４に隣接してビット線Ｂ５が配置される。この場合、ビ
ット線Ｂ４およびＢ５は同時に選択されることはなく、
ビット線Ｂ４は、ビット線Ｂ３およびＢ５によりシール
ドされて安定にメモリセルデータに応じた電圧レベルに
維持される。これらのレイアウトにおいてはメモリセル
の配置は従来と同じであり、ビット線の位置交換のため
の第１メタル配線が必要とされるだけであり、マスクの
交換のみで、製造工程を増加させることなくビット線の
位置交換を容易に実現することができる。

【０１２２】なお、この図７から図９に示す配線レイア
ウトにおいて、ビット線の位置を交換した場合、ビット
線負荷回路および列選択ゲートに対して、この図７およ
び図８に示すビット線位置交換レイアウトを繰返すこと
により、カラム選択ゲートおよびビット線負荷回路に対
する接続を、元どおり（ビット線の位置交換なし）に復
元することができ、正確にカラム選択動作およびビット
線プリチャージ動作を行なうことができる。

【０１２３】以上のように、この発明の実施の形態１に
従えば、１行に整列するメモリセルのうち、隣接列のメ
モリセルを異なるワード線に接続するように配置し、非
選択ワード線に接続するビット線をプリチャージ状態に
維持しており、ビット線間干渉を抑制することができ
る。

【０１２４】特に、ビット線対の間に別のビット線対の
ビット線を配置し、この別のビット線対のビット線をプ
リチャージ状態に維持することにより、プリチャージ状
態のビット線をシールド層として利用することができ、
ビット線間干渉を確実に抑制して、正確にデータの読出
を行なうことができる。

【０１２５】［実施の形態２］図１１は、この発明の実
施の形態２に従うスタティック型半導体記憶装置の全体
の構成を概略的に示す図である。この図１１に示すスタ
ティック型半導体記憶装置においては、プリチャージ制
御回路３に対し、カラムアドレス信号Ｙ０が与えられ、
プリチャージ制御回路３は、このカラムアドレス信号Ｙ
０とクロック信号Ｔとに従って、プリチャージ信号／Ｐ
Ｃ１および／ＰＣ２を選択的に非活性化する。

【０１２６】また、ロウデコード回路１４に対してはＸ
アドレス信号Ｘのみが与えられる。すなわち、メモリセ
ルアレイＭＡにおいては、メモリセルの行に対応して１
つのワード線ＷＬが配置され、同一行に配列されるメモ
リセルは、同じワード線に接続される。図１１におい
て、メモリセルＭ１−Ｍ４がワード線ＷＬ１に接続さ
れ、メモリセルＭ５−Ｍ８がワード線ＷＬ２に接続され
る。

【０１２７】ロウデコード回路１４は、図１８（Ａ）に
示す構成と同様の構成を備え、Ｘアドレス信号ＸのＨレ
ベルおよびＬレベルに従ってワード線ＷＬ１およびＷＬ
２の一方を選択状態へ駆動する（クロック信号ＴがＨレ
ベルの期間）。他の構成は、図１に示す構成と同じであ
り、対応する部分には同一参照番号を付し、その詳細説
明は省略する。次に、この図１１に示すスタティック型
半導体記憶装置の動作を図１２に示すタイミング図を参
照して説明する。

【０１２８】クロック信号ＴがＬレベルのときには、プ
リチャージ制御回路３は、プリチャージ信号／ＰＣ１お
よび／ＰＣ２をともにＬレベルに駆動し、ビット線プリ
チャージ回路１は、すべて活性化され、ビット線対Ｂ
１，／Ｂ１−Ｂ４，／Ｂ４はすべて電源電圧レベルにプ
リチャージされる。

【０１２９】クロック信号ＴがＨレベルに立上がるとメ
モリセルアクセスサイクルが始まる。いま、カラムアド
レス信号Ｙ０がＬレベルであり、奇数列を指定し、また
Ｘアドレス信号Ｘがワード線ＷＬ１を指定する場合を考
える。この状態において、プリチャージ制御回路３は、
プリチャージ信号／ＰＣ１をＨレベルに駆動し、一方、
プリチャージ信号／ＰＣ２をＬレベルに維持する。ロウ
デコード回路１４が、ワード線ＷＬ１を選択状態へ駆動
し、またカラムデコード回路５が、カラム選択信号ＤＹ
１を選択状態へ駆動する。この状態において、ワード線
ＷＬ１が選択されたとき、メモリセルＭ１−Ｍ４の記憶
データがビット線Ｂ１，／Ｂ１−Ｂ４，／Ｂ４に読出さ
れる。一方、偶数列のビット線対Ｂ２，／Ｂ２およびＢ
４，／Ｂ４は対応のビット線負荷回路Ｌ２およびＬ４に
よりプリチャージ状態を維持している。したがって、こ
れらのメモリセルＭ２およびＭ４のドライブトランジス
タとビット線負荷回路Ｌ２およびＬ４の負荷トランジス
タとビット線負荷の容量比に応じて、カラム電流によ
り、これらのビット線Ｂ２，／Ｂ２およびＢ４，／Ｂ４
のＬレベルの電圧レベルが低下し、ある一定の電圧レベ
ルでその電圧レベルが安定状態となる。したがって、奇
数列のビット線Ｂ１，／Ｂ１およびＢ３，／Ｂ３に対し
ては、この偶数列のビット線Ｂ２，／Ｂ２およびＢ４，
／Ｂ４のＨレベルの電圧レベルの低下した期間のみ、容
量結合による影響が及ぼされ、これらの偶数列のビット
線Ｂ２，／Ｂ２およびＢ４，／Ｂ４の電圧レベルが安定
化すると以降容量結合の影響は及ぼされず、ビット線対
Ｂ１，／Ｂ１およびＢ３，／Ｂ３のＨレベルデータの電
圧レベルは安定化する。

【０１３０】この場合においても、このカラム電流によ
り生じるビット線電圧差は微小であり、また、その電圧
変化期間はきわめて短時間であり、ビット線に読み出さ
れたメモリセルデータに対する影響は小さく、正確に、
早いタイミングでメモリセルデータを読出すことができ
る。

【０１３１】クロック信号ＴがＬレベルに立下がると、
メモリセルアレイＭＡがプリチャージ状態に復帰する。
次のサイクルにおいて、再びワード線ＷＬ１が選択さ
れ、また、カラムアドレス信号Ｙ０がＨレベルであり、
カラム選択信号ＤＹ２が選択状態へ駆動される場合を考
える。この場合、プリチャージ信号／ＰＣ１がＬレベ
ル、プリチャージ信号／ＰＣ２がＨレベルであり、奇数
ビット線は、対応のビット線負荷回路Ｌ１およびＬ３に
よりプリチャージ動作が継続して行なわれ、一方、偶数
列のビット線Ｂ２，／Ｂ２およびＢ４，／Ｂ４が、メモ
リセルデータに応じてその電圧レベルが変化する。

【０１３２】ビット線負荷回路Ｌ１およびＬ３のプリチ
ャージ動作により奇数列のビット線Ｂ１，／Ｂ１および
Ｂ３，／Ｂ３にカラム電流が流れ、これらのビット線の
Ｌレベルの電圧レベルが低下する。しかしながら、上述
のように、このカラム電流によるビット線電圧の変化が
生じても、ビット線負荷回路の負荷トランジスタとメモ
リセルのドライブトランジスタのオン抵抗とビット線抵
抗とにより、このビット線電圧は所定電圧レベルで安定
化し、容量結合の影響は十分小さくすることができる。
応じて、偶数列のビット線に対する容量結合ノイズの影
響を小さくして、メモリセルデータに応じた電圧差を十
分に偶数列のビット線に生じさせて、早いタイミングで
メモリセルデータを読出すことができる。

【０１３３】図１１に示すように、メモリセル行それぞ
れに対応して１つのワード線を設ける構成において、非
選択列をプリチャージ状態に維持することにより、ビッ
ト線間干渉の影響を小さくして、選択列のビット線に大
きな電圧差を生じさせることができ、高速でメモリセル
データを読出すことができる。

【０１３４】［変更例］図１３は、この発明に従う実施
の形態２の変更例のスタティック型半導体記憶装置のメ
モリセル部のレイアウトを概略的に示す図である。図１
３においては、１行に整列して配置される４個のメモリ
セルに対する配線レイアウトを概略的に示す。この図１
３においては、図７に示す配線レイアウトと異なり、１
行に整列して配置されるメモリセルに対し共通にワード
線が配設されるため、ポリシリコン配線２７が行方向に
連続的に延在して配置される。したがって、図７に示す
配線レイアウトにおいて、ワード線を選択的に所定の周
期でメモリセルに接続するための第１メタル配線４１
ａ、４１ｂおよび４１ｃは設けられない。他の配線レイ
アウトは図７に示す構成と同じであり、対応する部分に
は同一参照番号を付しその詳細説明は省略する。

【０１３５】図１４は、図１３に示す配線レイアウトの
上層の配線レイアウトを概略的に示す図である。。この
図１４に示す配線レイアウトは図８に示す配線レイアウ
トと同じであり、対応する部分には同一参照番号を付し
その詳細説明は省略する。この図１４に示す配線レイア
ウトにおいては、第２メタル配線３２ａａ、３２ｂａ、
３２ａｂ、３２ｂｂ、３２ａｃ、３２ｂｃ、３２ａｄお
よび３２ｂｄにより、ビット線が形成される。第１メタ
ル配線４０ａ−４０ｆにより、ビット線の位置が交換さ
れ、１つのビット線対の間に別のビット線対のビット線
が配置される図１５は、図１４に示す配線レイアウトの
上層のレイアウトを概略的に示す図である。この図１５
に示す配線レイアウトにおいては、行方向に延在して第
３メタル配線３７が連続的に配設される。この第３メタ
ル配線３７は、図示しない部分において、図１３に示す
ポリシリコン配線２７と電気的に接続される。このよう
にワード線を２層構造とすることにより、同一行のメモ
リセルに対し高速でワード線駆動信号を伝達する。この
図１５に示す配線レイアウトは、ワード線を選択的に接
続するための第２メタル配線４２ａ、４２ｂおよび４２
ｃが設けられていないことを除いて、図９に示す配線レ
イアウトと同じであり、対応する部分には同一参照番号
を付し、詳細説明は省略する。

【０１３６】図１６は、図１３−図１５に示す配線レイ
アウトの電気的等価回路を示す図である。図１５におい
て、ビット線の位置が交換されるために、メモリセル列
Ｍ４およびＭ８とメモリセル列Ｍ３およびＭ７の位置が
交換される。ビット線Ｂ２および／Ｂ１の位置が交換さ
れ、またビット線Ｂ４および／Ｂ３の位置が交換され
る。したがって、ビット線の配置は、先の実施の形態１
の変更例２のビット線の配置と同じであり、選択列に隣
接するビット線は、すべてプリチャージ状態を維持し、
また同一列上のビット線対の間に、別の列上のビット線
対のビット線が配置され、このビット線間に挿入された
ビット線は、ビット線対間の干渉を抑制するためのシー
ルド層として機能する（電圧レベル低下が停止した後、
一定電圧レベルに保持されるために、シールド層として
機能する）。

【０１３７】したがって、図１１に示す構成に較べて、
より効率的にビット線間干渉を抑制でき、ビット線対間
の電圧差が低減されるのを防止でき、十分な大きさの電
圧差を生成して高速でメモリセルデータを読出すことが
できる。「他の構成」なお、上述の実施の形態１および
２において、メモリセルが、２行４列に配置される場合
を一例として示している。しかしながら、言うまでもな
く、メモリセルアレイにおいて、メモリセルは複数行複
数列に配置される。この行および列の数は任意である。
この実施の形態１および２においては、偶数列／奇数列
群に従って、選択列および非選択列を設定して、対応の
ビット線負荷回路の活性／非活性化を制御している。こ
の全体のレイアウトは、先の実施の形態１および２の構
成を繰り返し配置することにより容易に実現することが
できる。

【０１３８】また、先の実施の形態１および２において
は、偶数列および奇数列により列群を分割している。し
かしながら、選択列に隣接する列が非選択状態に維持さ
れる構成であれば、列の分割群の数は任意である。１つ
の行が２以上の複数の列グループに分割され、選択メモ
リセルを含む列に対するプリチャージ動作のみが停止さ
れ、残りの非選択列に対するプリチャージ動作は維持さ
れるように構成されていればよい。

【０１３９】また、ビット線負荷回路は、クロック信号
Ｔに従って周期的に活性／非活性化が繰返されている。
この動作は、たとえばプロセッサ内蔵のスタティック型
半導体記憶装置を想定している。しかしながら、一般の
スタティック型半導体記憶装置のように、たとえばアド
レス変化検出信号ＡＴＤに従って、ビット線プリチャー
ジを制御するように構成されてもよい。

【０１４０】アドレス変化検出信号ＡＴＤによりメモリ
サイクルの開始が指示され、このアドレス変化検出信号
ＡＴＤに従って内部でワード線活性化タイミング信号が
生成され、ワード線選択期間が規定される場合、このワ
ード線活性化信号に従って、ビット線プリチャージ回路
の活性／非活性化が制御されてもよい。

【０１４１】また、アドレス変化検出信号ＡＴＤに従っ
てワンショットパルスの型で、プリチャージ動作が行な
われる場合、選択列に対してのみワンショットのプリチ
ャージ動作を実行し、残りの非選択列に対してそのプリ
チャージ動作を次にアドレス変化検出信号ＡＴＤが与え
られるまで維持するように構成してもよい。これは、ア
ドレス変化検出信号に従ってワンショットパルスのプリ
チャージ信号を生成する構成に、カラムアドレス信号を
組合せることにより容易に実現される。この場合、同一
列が連続して非選択状態とされる時には、この列のビッ
ト線は連続してプリチャージ状態に維持される。

【０１４２】

【発明の効果】以上のように、この発明に従えば、非選
択列のビット線のプリチャージ回路を活性状態に維持
し、選択列のプリチャージ回路を非活性状態に維持して
おり、ビット線間干渉を抑制することができ、応じてビ
ット線の電圧変化速度を大きくでき、高速でデータの読
出を行なうことができる。

【０１４３】すなわち、選択列のプリチャージを停止
し、かつ該選択列に隣接する列をプリチャージ状態に保
持しており、隣接ビット線間干渉を低減することがで
き、応じてビット線の振幅変化を高速化することがで
き、高速のデータ読出を行なうことができる。

【０１４４】また、ビット線対の間に別のビット線対の
ビット線を配置することにより、ビット線対内において
ビット線間干渉を抑制することができ、確実にビット線
振幅を高速化することができる。

【０１４５】また、１行のメモリセルに複数のワード線
を配置しかつ隣接するそのメモリセルを異なるワード線
に接続することにより、選択列に隣接する列を非選択状
態に保持することができ、容易に隣接ビット線間の干渉
を抑制することができる。

【０１４６】また、１行のメモリセルに２本のワード線
を配置することにより、必要最小限のワード線の追加で
選択列と非選択列とを交互に配置することができ、効率
的にビット線間干渉をメモリセルレイアウトを大幅に変
更することなく低減することができる。

【０１４７】また、各メモリセル行に１本のワード線を
配置する構成においても、非選択ビット線対をプリチャ
ージ状態に保持することにより、選択列に対するビット
線間干渉を抑制することができる。また、ワード線の数
は従来と同様であり、アレイ占有面積の増大を抑制する
ことができる。

【０１４８】また、ビット線プリチャージ／制御回路
を、各ビット線対に対応して配置されるビット線負荷回
路と、列アドレス信号に従って選択的にビット線負荷回
路を非活性化するビット線負荷制御回路とで構成するこ
とにより、簡易な回路構成で容易に非選択ビット線対を
プリチャージ状態に維持しかつ選択ビット線対をプリチ
ャージ解除状態に設定することができる。

【０１４９】また、ビット線のプリチャージ期間とメモ
リセル選択期間とを規定するクロック信号に従って列の
指定信号を選択的にイネーブルしてビット線負荷回路を
活性／非活性化することにより、各動作サイクルに応じ
てビット線のプリチャージを選択的に実行することがで
き、クロック同期型メモリの高速性を損なうことなくビ
ット線対の電圧振幅変化を高速化することができる。

【０１５０】また、同一特性のビット線を隣接して配置
することにより、ビット線のレイアウトの規則性を損な
うことなくビット線対間にそのビット線対のビット線を
配置することができる。

【０１５１】また、２本のワード線を１行のメモリセル
に対応して配置する場合、ワード線コンタクトを規則的
に配置することができ、ワード線およびビット線のレイ
アウトの規則性を維持してメモリセルを配置することが
でき、マスク交換のみで製造工程を増加させることなく
容易に必要とされるビット線およびワード線配置を実現
することができる。

【０１５２】また、ビット線をアクセストランジスタに
接続するための第１導電層と、列方向に配置される第２
導電層と、これらの第１および第２導電層を接続するた
めの第３導電層とで構成することにより、この第３導電
層により第１および第２導電層の接続を切換えることが
でき、容易にビット線の位置を交換することができる。

【０１５３】また、第２導電層をビット線負荷回路に接
続することにより、ビット線負荷回路のレイアウトを変
更することなくビット線の位置交換を容易に実現するこ
とができる。

【０１５４】また、メモリセル電源ノード用のコンタク
トとワード線コンタクト用のコンタクト層とを列方向に
おいて整列して配置することにより、ビット線配線層の
レイアウトに対し何ら悪影響を及ぼすことなくワード線
を列に対応して分割構造とすることができる。

【０１５５】また、選択メモリセルに接続されるビット
線に隣接するビット線をプリチャージ状態に保持するこ
とにより、容易に選択列のビット線に対する容量結合の
影響を抑制することができる。

【０１５６】また、メモリセルデータ読出時に隣接ビッ
ト線対の一方をプリチャージ状態に保持し、他方をプリ
チャージ状態から解除することにより、偶数列選択時お
よび奇数列選択時のいずれにおいてもビット線間干渉を
容易に抑制することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。

【図２】 図１に示す半導体記憶装置の動作を示すタイ
ミング図である。

【図３】 図１に示すプリチャージ制御回路の構成の一
例を示す図である。

【図４】 図１に示すロウデコード回路の構成の一例を
示す図である。

【図５】 図１に示すカラムデコード回路の構成の一例
を示す図である。

【図６】 この発明の実施の形態１の変更例の構成を概
略的に示す図である。

【図７】 この発明の実施の形態１の変更例に従う半導
体記憶装置のメモリアレイ部の配線レイアウトを概略的
に示す図である。

【図８】 図７に示す配線レイアウトの上層の配線のレ
イアウトを概略的に示す図である。

【図９】 図８に示す配線レイアウトの上層の配線のレ
イアウトを概略的に示す図である。

【図１０】 図７−図９に示す配線レイアウトの電気的
等価回路を概略的に示す図である。

【図１１】 この発明の実施の形態２に従う半導体記憶
装置の全体の構成を概略的に示す図である。

【図１２】 図１１に示す半導体記憶装置の動作を示す
タイミング図である。

【図１３】 この発明の実施の形態２の変更例の配線レ
イアウトを概略的に示す図である。

【図１４】 図１３に示す配線レイアウトの上層の配線
のレイアウトを概略的に示す図である。

【図１５】 図１４に示す配線レイアウトの上層の配線
のレイアウトを概略的に示す図である。

【図１６】 図１３−図１５に示す配線レイアウトの電
気的等価回路を概略的に示す図である。

【図１７】 従来のスタティック型半導体記憶装置の全
体の構成を概略的に示す図である。

【図１８】 （Ａ）は、図１７に示すロウデコード回路
の構成を示し、（Ｂ）は、（Ａ）に示すロウデコード回
路の動作を示すタイミング図である。

【図１９】 図１７に示すメモリセルの構成の一例を示
す図である。

【図２０】 図１７に示す読出／書込回路の構成の一例
を概略的に示す図である。

【図２１】 従来のスタティック型半導体記憶装置のデ
ータ読出時の動作を示す信号波形図である。

【図２２】 従来の半導体記憶装置のメモリセルトラン
ジスタ形成領域（活性領域）のレイアウトを概略的に示
す図である。

【図２３】 図２２に示す活性領域上層の配線のレイア
ウトを概略的に示す図である。

【図２４】 図２３に示す配線レイアウトの上層の配線
レイアウトを概略的に示す図である。

【図２５】 図２４に示す配線レイアウトの上層の配線
レイアウトを概略的に示す図である。

【図２６】 図２３−図２５における配線レイアウトの
ビット線間容量を模式的に示す図である。

【図２７】 従来のスタティック半導体記憶装置におけ
るビット線振幅変化を概略的に示す図である。

【符号の説明】

１ ビット線プリチャージ回路、Ｌ１−Ｌ４ ビット線
負荷回路、ＭＡ メモリセルアレイ、Ｍ１−Ｍ８ メモ
リセル、２ マルチプレクサ、ＣＧ１−ＣＧ４カラム選
択ゲート、３ プリチャージ制御回路、４ ロウデコー
ド回路、５カラムデコード回路、６ 読出／書込回路、
２０ａ 半導体領域（活性領域）、２４ａ−２４ｆ 第
１メタル配線、４０ａ−４０ｆ 第１メタル配線、２
７,２７ａ−２７ｃ ポリシリコン配線、３０ａ，３０
ｂ，３０ａａ，３０ａｂ,３２ａａ，３２ｂａ，３２ａ
ｂ，３２ｂｂ，３２ａｃ，３２ｂｃ、３２ａｄ，３２ｂ
ｄ,４２ａ−４２ｃ 第２メタル配線、３５，３６，３
７ａ，３７ｂ 第３メタル配線、ＷＬ１，ＷＬ２，ＷＬ
１１，ＷＬ１２，ＷＬ２１，ＷＬ２２ ワード線、Ｂ
１，／Ｂ１−Ｂ４，／Ｂ４ ビット線。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 行列状に配列される複数のスタティック
   型メモリセル、および前記メモリセルの行に対応して配
   置される複数のワード線を備え、前記ワード線はメモリ
   セルの１行あたり所定数配置され、１行に整列して配置
   されるメモリセルは前記所定数のワード線の予め定めら
   れたワード線に結合され、さらに前記メモリセルの列に
   対応して配置され、各々に対応の列のメモリセルが接続
   する複数のビット線対を備え、各ビット線対において、
   別のビット線対のビット線が間に配置され、さらに列ア
   ドレス信号に従って、選択列に対応するビット線に隣接
   して配置されるビット線をプリチャージ状態に維持する
   ビット線プリチャージ／制御回路を備える、スタティッ
   ク型半導体記憶装置。
2. 【請求項２】 前記所定数は、複数であり、同一行の一
   方または両方の隣接列のメモリセルは異なるワード線に
   接続される、請求項１記載のスタティック型半導体記憶
   装置。
3. 【請求項３】 前記所定数は２であり、データアクセス
   時行方向において隣接するビット線対の一方は選択状態
   でありかつ他方はプリチャージ状態である、請求項１記
   載のスタティック型半導体記憶装置。
4. 【請求項４】 前記所定数は１であり、同一行に配列さ
   れるメモリセルは共通のワード線に接続される、請求項
   １記載のスタティック型半導体記憶装置。
5. 【請求項５】 前記ビット線プリチャージ／制御回路
   は、 各ビット線対に対応して配置され、活性化時対応のビッ
   ト線対をプリチャージする複数のビット線負荷回路と、 列群を指定するための列群指定信号と動作サイクルを規
   定するクロック信号とに応答して、前記ビット線負荷回
   路を選択的に活性化するビット線負荷制御回路とを備え
   る、請求項１記載のスタティック型半導体記憶装置。
6. 【請求項６】 前記クロック信号は、前記ビット線対の
   プリチャージ期間とメモリセル選択期間とを規定し、 前記ビット線負荷制御回路は、前記クロック信号が第１
   の論理レベルのときには各前記ビット線対に対して設け
   られたビット線負荷回路を活性化し、かつ前記クロック
   信号が第２の論理レベルのときには前記複数のビット線
   負荷回路を前記列群指定信号に従って選択的に非活性化
   する、請求項５記載のスタティック型半導体記憶装置。
7. 【請求項７】 前記複数のビット線対の各々は、メモリ
   セル選択時互いに相補なデータを伝達するための第１お
   よび第２のビット線を含み、 同じ属性のビット線が隣接して対をなすように配置され
   るように前記複数のビット線対が配列され、前記属性は
   前記第１および第２のビット線を特定する、請求項１記
   載のスタティック型半導体記憶装置。
8. 【請求項８】 前記複数のメモリセルの各々は、データ
   をラッチするためのラッチ回路と、対応のワード線上の
   信号に応答して前記ラッチ回路を対応のビット線対に結
   合するためのアクセストランジスタ対とを含み、 前記ビット線対の各々は、 対応のアクセストランジスタに接続するための第１導電
   層と、 前記第１導電層上に列方向に延在して配置される第２導
   電層と、 前記第１導電層と前記第２導電層とを接続するための第
   ３導電層とを備え、前記第３導電層は、対応の第１導電
   層を同一行において異なる列に配置されたメモリセルに
   対して配置された第２導電層に接続するための導電層を
   含む、請求項１記載のスタティック型半導体記憶装置。
9. 【請求項９】 前記第２導電層が前記ビット線負荷回路
   に結合される、請求項８記載のスタティック型半導体記
   憶装置。
10. 【請求項１０】 前記メモリセルの各々は、第１および
    第２の電源電圧を受ける第１および第２の電源ノードに
    結合されてデータを記憶するラッチ回路と、対応のワー
    ド線上の信号に応答して前記ラッチ回路を対応のビット
    線対に結合するためのアクセストランジスタ対とを含
    み、 前記ワード線の各々は、 メモリセルに対応して配置され、対応のメモリセルのア
    クセストランジスタに結合されて行選択信号を対応のア
    クセストランジスタに伝達するための第１導電層と、 行選択回路からの主行選択信号を伝達するための主行選
    択線と、 前記主行選択線と前記第１導電層とを接続するためのコ
    ンタクト層とを備え、前記第１および第２の電源電圧を
    伝達するための電源線と前記第１および第２の電源ノー
    ドとの電気的接続を取るための電源コンタクトと前記コ
    ンタクト層とは、前記列の方向において整列して配置さ
    れ、前記コンタクト層は行方向において各ワード線に対
    し所定数の複数の列ごとに配置される、請求項１記載の
    スタティック型半導体記憶装置。
11. 【請求項１１】 前記ビット線プリチャージ／制御回路
    は、 選択ワード線に接続するメモリセルに対応して配置され
    るビット線に隣接して配置されるビット線を、前記プリ
    チャージ状態に維持するためのビット線プリチャージ回
    路を備える、請求項１記載のスタティック型半導体記憶
    装置。
12. 【請求項１２】 前記ビット線プリチャージ／制御回路
    は、メモリセルデータ読出時、行方向に隣接して配置さ
    れるビット線対の一方のビット線をプリチャージ状態に
    維持しかつ他方のビット線のプリチャージを停止するビ
    ット線プリチャージ回路を備え、前記所定数は２であ
    る、請求項１記載のスタティック型半導体記憶装置。