JP2016532988A - マルチプルなワード線設計を有するメモリ - Google Patents

マルチプルなワード線設計を有するメモリ Download PDF

Info

Publication number
JP2016532988A
JP2016532988A JP2016525095A JP2016525095A JP2016532988A JP 2016532988 A JP2016532988 A JP 2016532988A JP 2016525095 A JP2016525095 A JP 2016525095A JP 2016525095 A JP2016525095 A JP 2016525095A JP 2016532988 A JP2016532988 A JP 2016532988A
Authority
JP
Japan
Prior art keywords
read
word line
subset
bit
bit cells
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2016525095A
Other languages
English (en)
Inventor
グラティ、チラグ
シンハ、ラケシュ・クマー
チャバ、リツ
ユン、セイ・スン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of JP2016532988A publication Critical patent/JP2016532988A/ja
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

マルチプルな読み出しワード線設計を有するメモリのための様々な装置および方法が開示されている。メモリは、行に配列された複数のビットセル、複数のビットセルの第１のサブセットに接続された第１の読み出しワード線、および複数のビットセルの第２のサブセットに接続された第２の読み出しワード線を含むことができ、第１および第２のサブセットは、ビットセルの同じ行に位置付けられる。方法は、第１の読み出し動作中、ビットセルの行に配列された複数のビットセルの第１のサブセットに接続された第１の読み出しワード線をアサートすることと、第２の読み出し動作中、複数のビットセルの第２のサブセットに接続された第２の読み出しワード線をアサートすることと、を含むことができ、第１および第２のサブセットは、ビットセルの同じ行に位置付けられる。【選択図】図１

Description

関連する出願への相互参照
[0001]本願は、２０１３年８月２３日に出願された「MEMORY WITH MULTIPLE WORD LINE DESIGN」と題する米国非仮出願番号第１３／９７５，２５４号の優先権を主張し、これは、全体として参照によって本明細書に明示的に組み込まれる。
[0002]本開示は、概して集積回路に関し、より具体的には、マルチプルなワード線設計を有するメモリに関する。
[0003]メモリは、行および列に配列されたビットセルを含むことができる。各行は、多くのビットセルを含むことができる。各ビットセルは、様々な構成で配列されたいくつかのトランジスタを含むことができる。別個の読み出しおよび書き込みワード線は、読み出しおよび書き込み動作をそれぞれ実行することができる。読み出し動作中、既存の設計は単一の読み出しワード線を使用しうる。ビットセルに接続された読み出しワード線がアサートされるとき、そのビットセルに接続された読み出しビット線は放電しうる。読み出しビット線が放電するとき、読み出しビット線は続いて、次の読み出し動作のためにリチャージ（rechage）されなければならない。
[0004]特定の行におけるすべてのビットセルに記憶されたデータを読み出すことが必要でない状況が存在する。したがって、ビットセルのその特定の行におけるすべてのビットセルの読み出しビット線を放電することが常に必要であるわけではないことがある。読み出される必要がないビットセルに接続された読み出しビット線が不必要に放電されるとき、その読み出しビット線は、次の読み出し動作のためにリチャージされる必要がある。このリチャージを実行するために電力が消費される。
[0005]メモリの一態様が開示される。メモリは、行に配列された複数のビットセル、複数のビットセルの第１のサブセットに接続された第１の読み出しワード線、および複数のビットセルの第２のサブセットに接続された第２の読み出しワード線を含むことができ、第１および第２のサブセットは、ビットセルの同じ行に位置付けられる。
[0006]方法の一態様が開示される。方法は、第１の読み出し動作中、ビットセルの行に配列された複数のビットセルの第１のサブセットに接続された第１の読み出しワード線をアサートすることと、第２の読み出し動作中、複数のビットセルの第２のサブセットに接続された第２の読み出しワード線をアサートすることと、を含むことができ、第１および第２のサブセットは、ビットセルの同じ行に位置付けられる。
[0007]装置の一態様が開示される。装置は、第１の読み出し動作中、第１の読み出しワード線をアサートするための手段と、ここにおいて第１の読み出しワード線は、ビットセルの行に配列された複数のビットセルの第１のサブセットに接続される、第２の読み出し動作中、第２の読み出しワード線をアサートするための手段と、ここにおいて第２の読み出しワード線は、複数のビットセルの第２のサブセットに接続される、を含むことができ、第１および第２のサブセットは、ビットセルの同じ行に位置付けられる。
[0008]以下の発明を実施するための形態に基づくと、本明細書で説明されている装置および方法の他の態様が当業者には容易に明らかになり、ここにおいて装置および方法の様々な態様が、例示として図示および説明される。これらの態様は多くの異なる形態で使用され得、その詳細は、本開示の範囲から逸脱することなく様々な方法で変更されうる。したがって、本明細書で提供される図面および発明を実施するための形態は、請求項の範囲を制限するものとしてではなく、本質的に例示するものとして見なされるものとする。
[0009]装置および方法の様々な態様が、添付の図面を参照して、限定ではなく例として発明を実施するための形態において次に提示されることになる。
メモリの一例のアーキテクチャの例である。 メモリの一例のブロック図である。 メモリの実例的なビットセルの概略的表示である。 メモリの実例的なワード線の上方視点の例示である。 メモリによって実行される実例的な動作を例示しているフローチャートである。
[0015]「実例的（exemplary）」という言葉は、「例、実例、または例示としての役目をする」を意味するように本明細書では使用される。「実例的」として本明細書で説明されるあらゆる態様は、必ずしも、他の態様よりも好まれる、または有利であると解釈されるものではない。
[0016]本開示の様々な態様が、添付の図面を参照して以下でより十分に説明されることになる。しかしながら、本開示は、当業者によって多くの異なる形態で具現化され得、本明細書で提示されるあらゆる指定の構造または機能に限定されるものとして解釈されるべきではない。むしろ、これらの態様は、本開示が徹底的で完全となり、当業者に本開示の範囲を十分に伝えることになるように提供される。本明細書における教示に基づいて当業者は、本開示の範囲が、本開示の何らかの他の態様から独立して実行されようと、本開示の何らかの他の態様と組み合わせられようと、本開示のあらゆる態様をカバーするように意図されていることを認識すべきである。例えば、本明細書で述べられている態様のうちの任意の数を使用して装置は使用されうるか、または方法が実施されうる。加えて本開示の範囲は、本開示の他の態様の代わりに、または他の態様に加えて、他の構造および／または機能を使用して実施されるような装置または方法をカバーするように意図されている。本明細書で開示される開示のいずれの態様も請求項の１つまたは複数の要素によって具現化されうることは理解されるべきである。
[0017]特定の態様が本明細書で説明されることになるけれども、これらの態様の多くのバリエーションおよび置換が、本開示の範囲内に落とし込まれる。好まれる態様のいくつかの利益および利点について言及されているけれども、本開示の範囲は、特定の利益、使用、または目的に限定されるようには意図されていない。むしろ、本開示の態様は、異なる回路、技術、システム、ネットワーク、および方法に広く適用可能であるように意図されており、そのうちのいくつかは、例として、図面中および以下の説明中で例示されている。発明を実施するための実施形態および図面は、限定よりもむしろ本開示を単に例示するものに過ぎず、本開示の範囲は、添付の請求項およびそれらの同等物によって定義されている。
[0018]本開示全体を通して説明されている様々な回路は、ハードウェアの様々な形態で使用されうる。例として、これらの回路のいずれも、単独または組み合わせのどちらでも、集積回路としてまたは集積回路の一部として使用されうる。集積回路は、マイクロプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理回路、メモリ、またはあらゆる他の適した集積回路のような最終製品（end product）でありうる。代わりとして集積回路は、マザーボードのような中間製品または最終製品の一部として、他のチップ、ディスクリート回路素子、および／または他のコンポーネントと一体化されうる。最終製品は、例として、セルラ電話、携帯情報端末（ＰＤＡ）、ラップトップコンピュータ、デスクトップコンピュータ（ＰＣ）、コンピュータ周辺デバイス、マルチメディアデバイス、ビデオデバイス、オーディオデバイス、グローバルポジショニングシステム（ＧＰＳ）、ワイヤレスセンサ、またはあらゆる他の適したデバイスを含む、集積回路を含むあらゆる適した製品でありうる。
[0019]図１は、２つのビットセル１１０、１１２を含むメモリ１０２の一例のアーキテクチャの例示である。各ビットセルは、１つまたは複数のポートを含むことができる。２ポートビットセルは、読み出しポートおよび書き込みポートを含むことができる。本明細書では「ビットセル」と称されているけれども、ビットセルは代わりとして、メモリセル、レジスタファイル、あるいは、電荷もしくはビットを記憶することができるおよび／または検索するために使用されうるあらゆる他の類似の回路でありうる。
[0020]書き込み動作中、書き込みワード線（ＷＷＬ）１０４がアサートされ得、これは、データ値がビットセル１１０、１１２に記憶されることを引き起こしうる。この例では、両方のビットセル１１０、１１２は、同じＷＷＬ１０４に接続されている。しかしながら、本発明の範囲から逸脱することなく、１つより多いＷＷＬが使用されうることは、当業者によって理解されるだろう。読み出し動作中、読み出しワード線ＲＷＬ−１ １０６、ＲＷＬ−２ １０８がアサートされうる。この例では、メモリ１０２は２つのビットセル１１０、１１２を含む。しかしながら、本発明の範囲から逸脱することなく、２つより多いビットセルが使用されうることは、当業者によって理解されるだろう。ビットセル１１０は、第１の読み出しワード線ＲＷＬ−１ １０６に接続され、ビットセル１１２は、第２の読み出しワード線ＲＷＬ−２ １０８に接続されている。ＲＷＬ−１ １０６がアサートされるとき、ビットセル１１０が読み出し動作を実行するようにイネーブルされる。ＲＷＬ−２ １０８がアサートされるとき、ビットセル１１２が読み出し動作を実行するようにイネーブルされる。本明細書で提示されているいくつかの実例的な実施形態は、２つの読み出しワード線（ＲＷＬ）を有するメモリ設計を説明しているけれども、本発明の範囲から逸脱することなく、２つより多いＲＷＬ（すなわち、あらゆるマルチプルな数のＲＷＬ）が使用されうることは当業者によって理解されるだろう。ビットセル１１０、１１２から記憶されたビット値を出力するプロセスについての詳細は、さらに以下で提供される。
[0021]図２は、メモリ２０２の一例のブロック図である。プロセッサ（図示せず）は、メモリ２０２から読み出しおよび書き込みを行うために、バス（図示せず）をわたってアドレスおよび制御信号を供給することができる。アドレスおよび制御信号は、メモリ２０２の制御回路２６０によって受け取られうる。しかしながら、当業者には知られているように、アドレスおよび制御信号は、メモリ２０２の外部または内部のどちらかの他のデバイスによって供給されうる。アドレスおよび制御信号を受け取ったことに応じて、制御回路２６０は、アドレスデコーダおよびワード線ドライバ２７０に、書き込みイネーブル信号２６２および／または読み出しイネーブル信号２６４を送ることができる。アドレスデコーダおよびワード線ドライバ２７０は、適切なビットセルをイネーブルするためにアドレスを復号することができる。アドレスデコーダおよびワード線ドライバ２７０は、第１の読み出し動作中、第１の読み出しワード線（例えば、２０６）をアサートするための手段を提供することができ、第１の読み出しワード線（例えば、２０６）は、ビットセルの行に配列された複数のビットセルの第１のサブセット（例えば、２１０、２１４）に接続されている。アドレスデコーダおよびワード線ドライバ２７０は、第２の読み出し動作中、第２の読み出しワード線（例えば、２０８）をアサートするための手段を提供することができ、第２の読み出しワード線（例えば、２０８）は、複数のビットセルの第２のサブセット（例えば、２１２、２１６）に接続されている。
[0022]書き込みイネーブル信号２６２がアドレスデコーダおよびワード線ドライバ２７０によって受け取られるとき、アドレスデコーダおよびワード線ドライバ２７０は、制御回路２６０によって受け取られたアドレスに対応する行に対応する書き込みワード線２０４、２５４をアサートすることができる。例えば、アドレスがビットセル２１０に対応する場合、アドレスデコーダおよびワード線ドライバ２７０は、書き込みワード線２０４をアサートすることになる。読み出しイネーブル信号２６４は、アドレスデコーダおよびワード線ドライバ２７０によって受け取られるとき、アドレスデコーダおよびワード線ドライバ２７０は、制御回路２６０によって受け取られるアドレスに対応する読み出しワード線２０６、２０８、２４２、２４４をアサートすることができる。例えば、アドレスがビットセル２１０またはビットセル２１４に対応する場合、アドレスデコーダおよびワード線ドライバ２７０は、読み出しワード線２０６をアサートすることになるけれども、アドレスデコーダおよびワード線ドライバ２７０は、読み出しワード線２０８をアサートしないだろう。一方で、アドレスがビットセル２１２またはビットセル２１６に対応する場合、アドレスデコーダおよびワード線ドライバ２７０は、読み出しワード線２０６をアサートしないことになり、その代わりにアドレスデコーダおよびワード線ドライバ２７０は、読み出しワード線２０８をアサートするだろう。
[0023]メモリ２０２は、ビットセル２１０、２１２、２１４、２１６、２４６、２４８、２５０、２５２の多くの行および多くの列を含むことができる。図２で例示されている例では、各ビットセル２１０、２１２、２１４、２１６、２４６、２４８、２５０、２５２は、読み出しポートおよび書き込みポートを含む２ポートビットセルである。メモリ２０２は、レジスタファイルでありうる。レジスタファイルは、図２で例示されているメモリ２０２よりもビットセルのより少ない（またはより多い）行および／または列を含むことができる。図３を参照して以下でより詳細に論じられるように、読み出しポートはメモリ２０２の読み出し動作中に使用され、書き込みポートはメモリ２０２の書き込み動作中に使用される。したがって書き込みワード線２０４、２５４は、書き込みポートに接続され、読み出しワード線２０６、２０８、２４２、２４４は読み出しポートに接続される。しかしながら当業者は、本発明の範囲から逸脱することなく、単一のポートまたは２つより多いポートを含むメモリの代わりの実施形態が使用されうることを認識するだろう。
[0024]図２で図示されている例では、ビットセル２１０、２１４は、読み出しワード線２０６に接続されており、ビットセル２１２、２１６は読み出しワード線２０８に接続されている。読み出しワード線２０６をアサートすることは、ビットセル２１０、２１４をイネーブルすることになり（しかしビットセル２１２、２１６はイネーブルしない）、読み出しビット線２２０、２３４における値（例えば、論理値０または１）がＩ／Ｏ回路２８０によって読み出されうる。読み出しワード線２０８をアサートすることは、ビットセル２１２、２１６をイネーブルすることになり（ビットセル２１０、２１４はイネーブルしない）、読み出しビット線２２６、２３８における値（例えば、論理値０または１）は、Ｉ／Ｏ回路２８０によって読み出されうる。書き込みワード線２０４をアサートすることは、ビットセル２１０、２１２、２１４、２１６（すなわち、その特定の行におけるビットセルのすべて）をイネーブルすることになる。
[0025]ビットセル２４６、２４８、２５０、２５２と、読み出しワード線２４２、２４４、および書き込みワード線２５４との関係は、ビットセル２１０、２１２、２１４、２１６と、読み出しワード線２０６、２０８、および書き込みワード線２０４とに関して上記で論じられたものと同様である。
[0026]前述は単に、読み出しワード線、書き込みワード線、およびビットセルの１つの実例的な構成に過ぎない。読み出しワード線、書き込みワード線、およびビットセルの代わりの構成が、本発明の範囲内にありうることは当業者によって理解されるだろう。一構成では、図２で図示されていないけれども、ビットセル２１０が読み出しワード線２０６に接続された唯一のビットセルでありうる一方で、その行におけるすべての他のビットセル２１２、２１４、２１６は、読み出しワード線２０８に接続されうる。別の構成では、図２で図示されていないけれども、ビットセル２１０、２１２、２１４、２１６は、ビットセル２４６、２４８、２５０、２５２が読み出しワード線２４２、２４４に接続されている構成とは異なる構成で、読み出しワード線２０６、２０８に接続されうる。例えば、ビットセル２１０、２１２が読み出しワード線２０６に接続され得、ビットセル２１４、２１６が読み出しワード線２０８に接続されうる一方で、ビットセル２４６、２４８は読み出しワード線２４４に接続され得、ビットセル２５０、２５２は読み出しワード線２４２に接続される。また別の構成では、図２で図示されていないけれども、２つより多い読み出しワード線が、ビットセルの単一の行において使用されうる。例えば、ビットセル２１０、２１２、２１４、２１６は、様々な構成で３つ（またはそれより多い）読み出しワード線に接続されうる。
[0027]Ｉ／Ｏ回路２８０は、メモリ２０２の書き込みおよび読み出し動作において使用されうる。Ｉ／Ｏ回路２８０は、書き込みビット線２１８、２２２、２２４、２２８、２３２、２３０、２３６、２４０に接続されたプリチャージ回路を含むことができる。Ｉ／Ｏ回路２８０はまた、読み出しビット線２２０、２２６、２３４、２３８に接続される１つまたは複数の感知増幅器を含むこともできる。１つまたは複数の感知増幅器は、第１の読み出し動作中、第１の読み出しワード線（例えば、２０６）がアサートされるとき、第１のサブセット（例えば、２１０、２１４）の読み出しビット線（例えば、２２０、２３４）における値を感知するための手段を提供することができる。１つまたは複数の感知増幅器はまた、第２の読み出し動作中、第２の読み出しワード線（例えば、２０８）がアサートされるとき、第２のサブセット（例えば、２１２、２１６）の読み出しビット線（例えば、２２６、２３８）における値を感知するための手段を提供することができる。
[0028]Ｉ／Ｏ回路２８０はまた、１つまたは複数のマルチプレクサを含むこともできる。１つまたは複数のマルチプレクサは、第１のサブセット（例えば、２１０、２１４）の読み出しビット線（例えば、２２０、２３４）の感知された値と第２のサブセット（例えば２１２、２１６）の読み出しビット線（例えば、２２６、２３８）の感知された値を多重化するための手段を提供することができる。いくつかの実施形態では、メモリ２０２（例えば、レジスタファイル）は、ビットセルの各行でマルチプルな「ワード」（例えば、一連のデータ値）を記憶することができる。例えば、ビットセル２４６、２４８、２５０、２５２は、２つのワードを記憶することができる。ＭＵＸ−２多重化構成では、読み出しビット線２２０、２２６は統合するように（together）多重化され得、読み出しビット線２３４、２３８は統合するように多重化されうる。第１のワードは、第１の読み出し動作中に読み出され得、第２のワードは、第２の読み出し動作中に読み出されうる。（第２の「ワード」に関連付けられた）第２のビット線を読み出すために使用される感知増幅器と同じ感知増幅器が、（第１の「ワード」に関連付けられた）第１のビット線を読み出すために使用されうる。例えば、読み出しビット線２２６における値（例えば、論理値０または１）を読み出すために使用される感知増幅器と同じ感知増幅器が、読み出しビット線２２０における値（例えば、論理値０または１）を読み出すために使用されうる。この例において多重化なしでは、２つの別個の感知増幅器が、２つの読み出しビット線２２０、２２６の各々のために必要とされるだろう。しかしながら、多重化を使用すると、単一の感知増幅器が２つの異なる読み出しビット線を読み出すために使用されうる。したがって、多重化を使用すると、より少ない感知増幅器が必要とされうる。
[0029]ＭＵＸ−２多重化構成が本明細書において説明されているけれども、当業者は、本開示の範囲から逸脱することなく、代わりの多重化構成が使用されうることを認識するだろう。
[0030]図３は、メモリのビットセル２１０、２１２の概略的表示である。ビットセル２１０は、書き込みポートおよび読み出しポートを含む。ビットセル２１０では、読み出しポートは、ｎ型トランジスタ３３４、３３６、および読み出しビット線２２０を含む。ビットセル２１０では、書き込みポートは、２つのパスゲートのｎ型トランジスタ３２４、３３２、書き込みワード線２０４、および書き込みビット線２１８、２２２を含む。
[0031]書き込み動作の前に、書き込みビット線２１８、２２２は、ｖｄｄと接地との中間である電圧にプリチャージされうる。書き込み動作中、ビットセル２１０に一（１）の論理値を書き込むために、書き込みビット線２１８はｖｄｄ（例えば、論理値１）に上昇される。書き込みビット線２１８、２２２は、互いの補完物である。例えば、書き込みビット線２１８が高い（例えば、論理値１）とき、書き込みビット線２２２は低い（例えば、論理値０）。したがって、書き込みビット線２１８がｖｄｄ（例えば、論理値１）に上昇されるとき、書き込みビット線２２２は接地（例えば、論理値０）に低下させられる。書き込みワード線２０４がアサートされるとき、パスゲートのｎ型トランジスタ３２４、３３２はオンにされ、書き込みビット線２１８、２２２における値は、それぞれ、ノード３２７、３２８で記憶される。ノード３２７における値は、ビットセル２１０に記憶されたデータ値に対応する。例えば、ノード３２７が高く（例えば、論理値１）、ノード３２８が低い（例えば、論理値０）であるとき、ビットセル２１０は、一（１）の論理値を記憶する。反対に、ノード３２７が低く（例えば、論理値０）、ノード３２８が高い（例えば、論理値１）であるとき、ビットセル２１０は、ゼロ（０）の論理値を記憶する。データ値がビットセル２１０に書き込まれた後、書き込みワード線２０４はデアサート（de-asserted）されうる。
[0032]ビットセル２１２の書き込み動作に関して、パスゲートのｎ型トランジスタ３４６、３５２、インバータ３４８、３５４、および書き込みビット線２２４、２２８は、ビットセル２１０のパスゲートのｎ型トランジスタ３２４、３３２、インバータ３２６、３３０、および書き込みビット線２１８、２２２と同様の方法で互いに関連する。
[0033]図３で例示されている例では、書き込みポート中のノード３２８における値（例えば、論理値０または１）は、読み出しポートに影響を与えることになる。読み出しポートでは、第１の充電回路（ＣＣ：charging circuit）をオンにすることは、ｖｄｄ（例えば、論理値１）に読み出しビット線２２０をプリチャージすることになる。第１のＣＣは、第１の読み出し動作中、第１の読み出しワード線（例えば、２０６）をアサートする前に第１のサブセット（例えば、２１０）の読み出しビット線（例えば、２２０）をプリチャージするための手段を提供する。読み出しワード線２０６がアサートされるとき、ｎ型トランジスタ３３６はオンにされることになる。（書き込みポート中の）ノード３２８における値が高い（例えば、論理値１）場合、ｎ型トランジスタ３３４はオンにされることになり、それにより、読み出しビット線２２０を低く（例えば、論理値０）プルする（pull）。一方でノード３２８における値が低い（例えば、論理値０）場合、ｎ型トランジスタ３３４はオンにされないことになり、それにより、読み出しビット線２２０が高く（例えば、論理値１）留まることができるようになる。読み出しビット線２２０における値（例えば、論理値０または１）は、Ｉ／Ｏ回路２８０（図２を参照）によって検出される。
[0034]ｎ型トランジスタ３２４が（読み出しワード線２０６の代わりに）読み出しワード線２０８に接続されたそのゲートを有することを除いて、ビットセル２１２は、ビットセル２１０と実質的に同様である。ビットセル２１２では、第２のＣＣがイネーブルされるとき、読み出しビット線２２６はｖｄｄ（例えば、論理値１）にプリチャージされる。第２のＣＣは、第２の読み出し動作中、第２の読み出しワード線（例えば、２０８）をアサートする前に第２のサブセット（例えば、２１２）のビット線（例えば、２２６）をプリチャージするための手段を提供する。ノード３５０で記憶された値が高く（例えば、論理値１）（それによりｎ型トランジスタ３４４をオンにし）、読み出しワード線２０８がアサートされる（それによりｎ型トランジスタ３２４をオンにする）とき、読み出しビット線２２６は低く（例えば、論理値０）プルされることになる。ノード３５０における値が低い（例えば、論理値０）場合、読み出しビット線２２６は高く（例えば、論理値１）に留まることになる。読み出しビット線２２６の値（例えば、論理値０または１）は、Ｉ／Ｏ回路２８０（図２を参照）によって検出される。
[0035]読み出しビット線２２０が低く（例えば、論理値０）プルされた後、読み出しビット線２２０は、次の読み出し動作のためにリチャージされる（例えば、論理値１に高くプルされる）必要があるだろう。第１の充電回路（ＣＣ）は、読み出しビット線２２０のリチャージを実行するために使用されうる。第１のＣＣは、第１の読み出し動作中、第１の読み出しワード線（例えば、２０６）をアサートした後に第１のサブセット（例えば、２１０）の読み出しビット線（例えば、２２０）をリチャージするための手段を提供する。読み出しビット線２２６が放電した後、読み出しビット線２２６は、次の読み出し動作のためにリチャージされる必要があるだろう。第２のＣＣは、リチャージを実行するために使用されうる。第２のＣＣは、第２の読み出し動作中、第２の読み出しワード線（例えば、２０８）をアサートした後に第２のサブセット（例えば、２１２）の読み出しビット線（例えば、２２６）をリチャージするための手段を提供する。
[0036]第１のＣＣは、第１の読み出し動作中、イネーブルされうる。第２のＣＣは、第２の読み出し動作中、イネーブルされうる。第１のＣＣは、読み出しワード線２２０が放電された（例えば、論理値０）後の時間にイネーブルされうる。第２のＣＣは、読み出しワード線２２６が放電された（例えば、論理値０）後の時間にイネーブルされうる。したがって、第１および第２のＣＣが同じ時間にイネーブルされない。
[0037]ビットセルの読み出しビット線をリチャージすることは、電力を要求する。既存の設計は、（マルチプルな読み出しワード線とは逆に）単一の読み出しワード線を使用することができる。単一の読み出しワード線設計では、単一の読み出しワード線が、ゼロ（０）のデータ値を記憶するビットセルの読み出しビット線に放電させうる。それらの読み出しビット線を放電することは、次の読み出し動作のためにそれらの読み出しビット線の後続するリチャージを要することになる。例えば、その特定の行におけるビットセルのそのたったいくつか（しかしすべてではない）が読み出される必要があると想定する。この例では、それらのビットセルの読み出しビット線を放電することは、（データが読み出されることになっていなかった）それらのビットセルのうちのいくつかの読み出しビット線が不必要に放電し、後続してリチャージを要求するだろうために、不必要な電力消費を結果としてもたらすだろう。
[0038]メモリの読み出し動作中に消費される電力の多大な部分は、（それらの読み出しビット線が前の読み出し動作中に放電されてしまった後の）読み出しビット線の充電に起因している。前で論じられたように、単一の読み出しワード線設計では、読み出しワード線をアサートすることは、ビットセルの行全体をイネーブルすることになる。ビットセルの５０％がゼロ（０）のデータ値を記憶する場合、読み出しビット線の５０％は、単一の読み出し動作中に放電することになる。しかしながらデュアル読み出しワード線設計では、ビットセルの行の半分のみが、単一の読み出し動作中、イネーブルされる。それらのイネーブルされたビットセルの５０％がゼロ（０）のデータ値を記憶する場合、読み出しビット線の２５％が単一読み出し動作中に放電することになる。前に言及されたように、単一の読み出しワード線設計では、読み出しビット線の５０％が、単一の読み出し動作中に放電することになる。したがってこの例では、単一の読み出し動作中に消費された電力の約２５％が、単一の読み出しワード線設計の代わりにデュアル読み出しワード線設計を使用することによって節約されることになる。
[0039]図３で例示されている例となるビットセルは、８トランジスタ型ビットセル（an eight-transistor bit cel）の一タイプである。しかしながら、本発明の範囲から逸脱することなく、代わりのビットセルが使用されうることは、当業者によって理解されるだろう。例えば、図３では例示されていないけれども、６トランジスタ型ビットセル、または８トランジスタ型ビットセルの他のタイプ、が使用されうる。
[0040]図４は、メモリ２０２の様々な金属層の上方視点の例示である。例えば、書き込みワード線２０４は、金属−２と呼ばれる金属層に位置付けられ得、読み出しワード線２０６、２０８は、金属−３と呼ばれる異なる金属層に位置付けられうる。しかしながら当業者は、メモリ２０２が図４で例示されていない多くの他の金属層を含み、読み出しおよび書き込みワード線の様々な他の構成が、本開示の範囲から逸脱することなく使用されうることを認識するだろう。
[0041]ビア４４４、４４６、４４８は、１つの金属層に位置付けられた読み出しワード線が異なる金属層におけるビットセルの読み出しポートとの接続を有しうるような、異なる金属層間の接続を許容する通路を提供することができる。例えば、ビア４４６は、（金属−３層に位置付けられうる）読み出しワード線２０６と、（異なる層に位置付けられうる）ビットセル２１０の読み出しポート中のｎ型トランジスタ３３６のゲート（図３を参照）との間の接続のために、通路を提供することができる。
[0042]既存の設計では、単一の読み出しワード線（図示せず）の表面積は、図４で図示されている（単一の）書き込みワード線２０４の表面積と同じでありうる。しかしながら図４で図示されているように、２つの読み出しワード線２０６、２０８の組み合わされた表面積は、（単一の）書き込みワード線２０４の表面積を超えない。したがって、２つの読み出しワード線２０６、２０８の組み合わされた表面積は、単一の読み出しワード線（図示せず）の表面積を超えないだろう。したがって、単一の読み出しワード線設計と比較されると、デュアル読み出しワード線設計は読み出しワード線の接地面積（footprint）を増加させない一方で、（前に論じられたように）読み出し動作の性能を維持し、電力消費を減少させる。
[0043]図５は、メモリによって実行される実例的な動作を例示しているフローチャートである。その動作は、方法５００を含むことができる。ブロック５０２では、第１の読み出し動作中、メモリは、第１の読み出しワード線をアサートする前に複数のビットセルの第１のサブセットの読み出しビット線をプリチャージすることができる。例えば、図３を参照すると、第１のＣＣは、ｖｄｄ（例えば、論理値１）に読み出しビット線２２０をプリチャージするようにイネーブルされうる。ブロック５０４では、第２の読み出し動作中、メモリは、第２の読み出しワード線をアサートする前に複数のビットセルの第２のサブセットの読み出しビット線をプリチャージすることができる。例えば、図３を参照すると、第２のＣＣは、ｖｄｄ（例えば、論理値１）に読み出しビット線２２６をプリチャージするようにイネーブルされうる。
[0044]ブロック５０６では、第１の読み出し動作中、メモリは、複数のビットセルの第１のサブセットに接続された第１の読み出しワード線をアサートすることができる。例えば、図２を参照すると、アドレスデコーダおよびワード線ドライバ２７０は、ビットセル２１０、２１４の読み出しポートに接続されている、読み出しワード線２０６をアサートすることができる。ブロック５０８では、第２の読み出し動作中、メモリは、複数のビットセルの第２のサブセットに接続された第２の読み出しワード線をアサートすることができる。例えば、図２を参照すると、アドレスデコーダおよびワード線ドライバ２７０は、ビットセル２１２、２１６の読み出しポートに接続されている、読み出しワード線２０８をアサートすることができる。
[0045]ブロック５１０では、第１の読み出し動作中、メモリは第１の読み出しワード線がアサートされるとき、第１のサブセットの読み出しビット線における値を感知することができる。例えば、図２を参照すると、Ｉ／Ｏ回路２８０における１つまたは複数の感知増幅器（図示せず）は、第１の読み出しワード線２０６がアサートされるとき、第１のサブセット２１０、２１４の読み出しビット線２２０、２３４における値を感知することができる。ブロック５１２では、第２の読み出し動作中、メモリは第２の読み出しワード線がアサートされるとき、第２のサブセットの読み出しビット線における値を感知することができる。例えば、図２を参照すると、Ｉ／Ｏ回路２８０における１つまたは複数の感知増幅器（図示せず）は、第２の読み出しワード線２０８がアサートされるとき、第２のサブセット２１２、２１６の読み出しビット線２２６、２３８における値を感知することができる。
[0046]ブロック５１４では、メモリは、第１のサブセットの読み出しビット線の感知された値と、第２のサブセットの読み出しビット線の感知された値とを多重化することができる。例えば、図２を参照すると、Ｉ／Ｏ回路２８０におけるマルチプレクサ（図示せず）は、第１のサブセット（例えば、２１０）の読み出しビット線（例えば、２２０）の感知された値（例えば、論理値０または１）と、第２のサブセット（例えば、２１２）の読み出しビット線（例えば、２２６）の第２の値（例えば、論理値０または１）とを多重化することができる。
[0047]ブロック５１６では、第１の読み出し動作中、メモリは、第１の読み出しワード線をアサートした後に第１のサブセットの読み出しビット線をリチャージすることができる。例えば、図３を参照すると、ビットセル２１０の第１のＣＣは、第１の読み出しワード線２０６をアサートした後にｖｄｄ（例えば、論理値１）に読み出しビット線２２０をリチャージするようにイネーブルされうる。ブロック５１８では、第２の読み出し動作中、メモリは、第２の読み出しワード線をアサートした後に第２のサブセットの読み出しビット線をリチャージすることができる。例えば、図３を参照すると、ビットセル２１２の第２のＣＣは、第２の読み出しワード線２０８をアサートした後にｖｄｄ（例えば、論理値１）に読み出しビット線２２６をリチャージするようにイネーブルされうる。
[0048]前述の方法５００は、単にメモリによって実行されうる動作の１つの実例的な例示に過ぎない。追加の方法が、本発明の範囲から逸脱することなく、メモリによって実行されうる。さらに、図５で開示されているプロセスにおけるブロックの指定の順序または階層は、単に一例の例示に過ぎない。設計選好に基づいて、プロセスにおけるブロックの指定の順序または階層は、再配列、補正、および／または変更されうる。添付の方法の請求項は、プロセスに関連する様々な限定を含むが、記載されている限定が、図５で描かれている指定の順序または階層によるあらゆる方法に限定されるとは、請求項において明示的にそのように述べられていない限り意図されていない。
[0049]本開示の様々な態様がソフトウェア実装として説明されてきたけれども、当業者は、本開示全体を通して提示された様々なソフトウェアモジュールがハードウェア、またはソフトウェアおよびハードウェアのあらゆる組み合わせで使用されうることを容易に認識するだろう。これらの態様がハードウェアで使用されるか、ソフトウェアで使用されるかは、システム全体に課された設計の制約および特定のアプリケーションに依存する。当業者は各特定のアプリケーションのための様々な方法で、説明された機能を使用することができるけれども、そのような実装決定は本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。前述の説明は、いずれの当業者も本開示の範囲を十分に理解できるようにするために提供されている。本明細書で開示されている様々な態様への変更は当業者には容易に明らかになる。したがって請求項の範囲は、本明細書で提供されている様々な実例的な実施形態に限定されないだろう。単数の要素への参照は、特にそのように述べられていない限り、「１つおよび唯一」を意味するように意図されておらず、その代わりに、単数の要素への参照は「１つまたは複数」を意味するものとする。他の方法で特に述べられていない限り、「いくつか」という用語は、１または複数を指す。請求項のどの要素も、その要素が「〜のための手段」というフレーズを使用して明示的に記載されていない限り、または、方法の請求項のケースでは、その要素が「〜するためのステップ」というフレーズを使用して記載されていない限り、米国特許法第１１２条（ｆ）の規定の下に解釈されるものではない。請求項は、本開示の様々な態様に限定されるようには意図されていないが、請求項の用語と一致した最大範囲が与えられるものとする。当業者に既知である、本開示全体を通して説明されている実例的な実施形態の要素に対するすべての構造的および機能的な均等物は参照によって本明細書に明示的に組み込まれており、請求項によって包含されるように意図されている。
[0049]本開示の様々な態様がソフトウェア実装として説明されてきたけれども、当業者は、本開示全体を通して提示された様々なソフトウェアモジュールがハードウェア、またはソフトウェアおよびハードウェアのあらゆる組み合わせで使用されうることを容易に認識するだろう。これらの態様がハードウェアで使用されるか、ソフトウェアで使用されるかは、システム全体に課された設計の制約および特定のアプリケーションに依存する。当業者は各特定のアプリケーションのための様々な方法で、説明された機能を使用することができるけれども、そのような実装決定は本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。前述の説明は、いずれの当業者も本開示の範囲を十分に理解できるようにするために提供されている。本明細書で開示されている様々な態様への変更は当業者には容易に明らかになる。したがって請求項の範囲は、本明細書で提供されている様々な実例的な実施形態に限定されないだろう。単数の要素への参照は、特にそのように述べられていない限り、「１つおよび唯一」を意味するように意図されておらず、その代わりに、単数の要素への参照は「１つまたは複数」を意味するものとする。他の方法で特に述べられていない限り、「いくつか」という用語は、１または複数を指す。請求項のどの要素も、その要素が「〜のための手段」というフレーズを使用して明示的に記載されていない限り、または、方法の請求項のケースでは、その要素が「〜するためのステップ」というフレーズを使用して記載されていない限り、米国特許法第１１２条（ｆ）の規定の下に解釈されるものではない。請求項は、本開示の様々な態様に限定されるようには意図されていないが、請求項の用語と一致した最大範囲が与えられるものとする。当業者に既知である、本開示全体を通して説明されている実例的な実施形態の要素に対するすべての構造的および機能的な均等物は参照によって本明細書に明示的に組み込まれており、請求項によって包含されるように意図されている。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
行に配列された複数のビットセルと、
前記複数のビットセルの第１のサブセットに接続された第１の読み出しワード線と、
前記複数のビットセルの第２のサブセットに接続された第２の読み出しワード線と
を備え、前記第１および第２のサブセットは、ビットセルの同じ行に位置付けられる、
メモリ。
［Ｃ２］
前記第１の読み出しワード線をアサートする前に前記第１のサブセットの読み出しビット線をプリチャージするように構成された第１の充電回路と、
前記第２の読み出しワード線をアサートする前に前記第２のサブセットの読み出しビット線をプリチャージするように構成された第２の充電回路と
をさらに備える、Ｃ１に記載のメモリ。
［Ｃ３］
前記第１の充電回路は、前記第１の読み出しワード線をアサートした後に前記第１のサブセットの前記読み出しビット線をリチャージするようにさらに構成され、
前記第２の充電回路は、前記第２の読み出しワード線をアサートした後に前記第２のサブセットの前記読み出しビット線をリチャージするようにさらに構成される、
Ｃ２に記載のメモリ。
［Ｃ４］
前記第１の読み出しワード線がアサートされるとき、前記第１のサブセットの読み出しビット線における値を感知し、
前記第２の読み出しワード線がアサートされるとき、前記第２のサブセットの読み出しビット線における値を感知する、
ように構成された１つまたは複数の感知増幅器をさらに備える、Ｃ１に記載のメモリ。
［Ｃ５］
前記第１のサブセットの読み出しビット線の前記感知された値と前記第２のサブセットの読み出しビット線の前記感知された値とを多重化する、
ように構成されたマルチプレクサをさらに備える、Ｃ４に記載のメモリ。
［Ｃ６］
前記複数のビットセルに接続された書き込みワード線をさらに備え、前記第１および第２の読み出しワード線の組み合わされた表面積は、前記書き込みワード線の表面積を超えない、
Ｃ１に記載のメモリ。
［Ｃ７］
前記複数のビットセルに接続された書き込みワード線をさらに備え、前記書き込みワード線、前記第１の読み出しワード線、および前記第２の読み出しワード線は、少なくとも２つの金属層に位置付けられる、
Ｃ１に記載のメモリ。
［Ｃ８］
前記第１および第２の読み出しワード線は、前記少なくとも２つの金属層の第１の金属層に位置付けられ、
前記書き込みワード線は、前記少なくとも２つの金属層の第２の金属層に位置付けられる、
Ｃ７に記載のメモリ。
［Ｃ９］
前記複数のビットセルの各々は、書き込みポートおよび読み出しポートを有する、
Ｃ１に記載のメモリ。
［Ｃ１０］
前記複数のビットセルの各々は、８トランジスタ構成を有する、
Ｃ１に記載のメモリ。
［Ｃ１１］
前記複数のビットセルの各々は、静的ランダムアクセスメモリ（ＲＡＭ）ビットセルである、
Ｃ１に記載のメモリ。
［Ｃ１２］
第１の読み出し動作中、ビットセルの行に配列された複数のビットセルの第１のサブセットに接続された第１の読み出しワード線をアサートすることと、
第２の読み出し動作中、前記複数のビットセルの第２のサブセットに接続された第２の読み出しワード線をアサートすることと
を備え、
前記第１および第２のサブセットは、ビットセルの同じ行に位置付けられる、
方法。
［Ｃ１３］
前記第１の読み出し動作中、前記第１の読み出しワード線をアサートする前に前記第１のサブセットの読み出しビット線をプリチャージすることと、
前記第２の読み出し動作中、前記第２の読み出しワード線をアサートする前に前記第２のサブセットの読み出しビット線をプリチャージすることと
をさらに備える、Ｃ１２に記載の方法。
［Ｃ１４］
前記第１の読み出し動作中、前記第１の読み出しワード線をアサートした後に前記第１のサブセットの前記読み出しビット線をリチャージすることと、
前記第２の読み出し動作中、前記第２の読み出しワード線をアサートした後に前記第２のサブセットの前記読み出しビット線をリチャージすることと
をさらに備える、Ｃ１３に記載の方法。
［Ｃ１５］
前記第１の読み出し動作中、前記第１の読み出しワード線がアサートされるとき、前記第１のサブセットの読み出しビット線における値を感知することと、
前記第２の読み出し動作中、前記第２の読み出しワード線がアサートされるとき、前記第２のサブセットの読み出しビット線における値を感知することと
をさらに備える、Ｃ１２に記載の方法。
［Ｃ１６］
前記第１のサブセットの読み出しビット線の前記感知された値と前記第２のサブセットの読み出しビット線の前記感知された値とを多重化することをさらに備える、
Ｃ１５に記載の方法。
［Ｃ１７］
前記第１および第２の読み出しワード線の組み合わされた表面積は、前記複数のビットセルに接続された書き込みワード線の表面積を超えない、
Ｃ１２に記載の方法。
［Ｃ１８］
前記複数のビットセルに接続された書き込みワード線、前記第１の読み出しワード線、および前記第２の読み出しワード線は、少なくとも２つの金属層に位置付けられる、
Ｃ１２に記載の方法。
［Ｃ１９］
前記第１および第２の読み出しワード線は、前記少なくとも２つの金属層の第１の金属層に位置付けられ、
前記書き込みワード線は、前記少なくとも２つの金属層の第２の金属層に位置付けられる、
Ｃ１８に記載の方法。
［Ｃ２０］
前記複数のビットセルの各々は、書き込みポートおよび読み出しポートを有する、
Ｃ１２に記載の方法。
［Ｃ２１］
前記複数のビットセルの各々は、８トランジスタ構成を有する、
Ｃ１２に記載の方法。
［Ｃ２２］
前記複数のビットセルの各々は、静的ランダムアクセスメモリ（ＲＡＭ）ビットセルである、
Ｃ１２に記載の方法。
［Ｃ２３］
第１の読み出し動作中、第１の読み出しワード線をアサートするための手段、ここにおいて、前記第１の読み出しワード線は、ビットセルの行に配列された複数のビットセルの第１のサブセットに接続される、と、
第２の読み出し動作中、第２の読み出しワード線をアサートするための手段、ここにおいて、前記第２の読み出しワード線は、前記複数のビットセルの第２のサブセットに接続される、と
を備え、前記第１および第２のサブセットは、ビットセルの同じ行に位置付けられる、
装置。
［Ｃ２４］
前記第１の読み出し動作中、前記第１の読み出しワード線をアサートする前に前記第１のサブセットの読み出しビット線をプリチャージするための手段と、
前記第２の読み出し動作中、前記第２の読み出しワード線をアサートする前に前記第２のサブセットの読み出しビット線をプリチャージするための手段と
をさらに備える、Ｃ２３に記載の装置。
［Ｃ２５］
前記第１の読み出し動作中、前記第１の読み出しワード線をアサートした後に前記第１のサブセットの前記読み出しビット線をリチャージするための手段と、
前記第２の読み出し動作中、前記第２の読み出しワード線をアサートした後に前記第２のサブセットの前記読み出しビット線をリチャージするための手段と
をさらに備える、Ｃ２４に記載の装置。
［Ｃ２６］
前記第１の読み出し動作中、前記第１の読み出しワード線がアサートされるとき、前記第１のサブセットの読み出しビット線における値を感知するための手段と、
前記第２の読み出し動作中、前記第２の読み出しワード線がアサートされるとき、前記第２のサブセットの読み出しビット線における値を感知するための手段と
をさらに備える、Ｃ２３に記載の装置。
［Ｃ２７］
前記第１のサブセットの読み出しビット線の前記感知された値と前記第２のサブセットの読み出しビット線の前記感知された値とを多重化するための手段をさらに備える、
Ｃ２６に記載の装置。
［Ｃ２８］
前記第１および第２の読み出しワード線の組み合わされた表面積は、前記複数のビットセルに接続された書き込みワード線の表面積を超えない、
Ｃ２３に記載の装置。
［Ｃ２９］
前記複数のビットセルに接続された書き込みワード線、前記第１の読み出しワード線、および前記第２の読み出しワード線は、少なくとも２つの金属層に位置付けられる、
Ｃ２３に記載の装置。
［Ｃ３０］
前記第１および第２の読み出しワード線は、前記少なくとも２つの金属層の第１の金属層に位置付けられ、
前記書き込みワード線は、前記少なくとも２つの金属層の第２の金属層に位置付けられる、
Ｃ２９に記載の装置。
［Ｃ３１］
前記複数のビットセルの各々は、書き込みポートおよび読み出しポートを有する、
Ｃ２３に記載の装置。
［Ｃ３２］
前記複数のビットセルの各々は、８トランジスタ構成を有する、
Ｃ２３に記載の装置。
［Ｃ３３］
前記複数のビットセルの各々は、静的ランダムアクセスメモリ（ＲＡＭ）ビットセルである、
Ｃ２３に記載の装置。

Claims (33)

  1. 行に配列された複数のビットセルと、
    前記複数のビットセルの第１のサブセットに接続された第１の読み出しワード線と、
    前記複数のビットセルの第２のサブセットに接続された第２の読み出しワード線と
    を備え、前記第１および第２のサブセットは、ビットセルの同じ行に位置付けられる、
    メモリ。
  2. 前記第１の読み出しワード線をアサートする前に前記第１のサブセットの読み出しビット線をプリチャージするように構成された第１の充電回路と、
    前記第２の読み出しワード線をアサートする前に前記第２のサブセットの読み出しビット線をプリチャージするように構成された第２の充電回路と
    をさらに備える、請求項１に記載のメモリ。
  3. 前記第１の充電回路は、前記第１の読み出しワード線をアサートした後に前記第１のサブセットの前記読み出しビット線をリチャージするようにさらに構成され、
    前記第２の充電回路は、前記第２の読み出しワード線をアサートした後に前記第２のサブセットの前記読み出しビット線をリチャージするようにさらに構成される、
    請求項２に記載のメモリ。
  4. 前記第１の読み出しワード線がアサートされるとき、前記第１のサブセットの読み出しビット線における値を感知し、
    前記第２の読み出しワード線がアサートされるとき、前記第２のサブセットの読み出しビット線における値を感知する、
    ように構成された１つまたは複数の感知増幅器をさらに備える、請求項１に記載のメモリ。
  5. 前記第１のサブセットの読み出しビット線の前記感知された値と前記第２のサブセットの読み出しビット線の前記感知された値とを多重化する、
    ように構成されたマルチプレクサをさらに備える、請求項４に記載のメモリ。
  6. 前記複数のビットセルに接続された書き込みワード線をさらに備え、前記第１および第２の読み出しワード線の組み合わされた表面積は、前記書き込みワード線の表面積を超えない、
    請求項１に記載のメモリ。
  7. 前記複数のビットセルに接続された書き込みワード線をさらに備え、前記書き込みワード線、前記第１の読み出しワード線、および前記第２の読み出しワード線は、少なくとも２つの金属層に位置付けられる、
    請求項１に記載のメモリ。
  8. 前記第１および第２の読み出しワード線は、前記少なくとも２つの金属層の第１の金属層に位置付けられ、
    前記書き込みワード線は、前記少なくとも２つの金属層の第２の金属層に位置付けられる、
    請求項７に記載のメモリ。
  9. 前記複数のビットセルの各々は、書き込みポートおよび読み出しポートを有する、
    請求項１に記載のメモリ。
  10. 前記複数のビットセルの各々は、８トランジスタ構成を有する、
    請求項１に記載のメモリ。
  11. 前記複数のビットセルの各々は、静的ランダムアクセスメモリ（ＲＡＭ）ビットセルである、
    請求項１に記載のメモリ。
  12. 第１の読み出し動作中、ビットセルの行に配列された複数のビットセルの第１のサブセットに接続された第１の読み出しワード線をアサートすることと、
    第２の読み出し動作中、前記複数のビットセルの第２のサブセットに接続された第２の読み出しワード線をアサートすることと
    を備え、
    前記第１および第２のサブセットは、ビットセルの同じ行に位置付けられる、
    方法。
  13. 前記第１の読み出し動作中、前記第１の読み出しワード線をアサートする前に前記第１のサブセットの読み出しビット線をプリチャージすることと、
    前記第２の読み出し動作中、前記第２の読み出しワード線をアサートする前に前記第２のサブセットの読み出しビット線をプリチャージすることと
    をさらに備える、請求項１２に記載の方法。
  14. 前記第１の読み出し動作中、前記第１の読み出しワード線をアサートした後に前記第１のサブセットの前記読み出しビット線をリチャージすることと、
    前記第２の読み出し動作中、前記第２の読み出しワード線をアサートした後に前記第２のサブセットの前記読み出しビット線をリチャージすることと
    をさらに備える、請求項１３に記載の方法。
  15. 前記第１の読み出し動作中、前記第１の読み出しワード線がアサートされるとき、前記第１のサブセットの読み出しビット線における値を感知することと、
    前記第２の読み出し動作中、前記第２の読み出しワード線がアサートされるとき、前記第２のサブセットの読み出しビット線における値を感知することと
    をさらに備える、請求項１２に記載の方法。
  16. 前記第１のサブセットの読み出しビット線の前記感知された値と前記第２のサブセットの読み出しビット線の前記感知された値とを多重化することをさらに備える、
    請求項１５に記載の方法。
  17. 前記第１および第２の読み出しワード線の組み合わされた表面積は、前記複数のビットセルに接続された書き込みワード線の表面積を超えない、
    請求項１２に記載の方法。
  18. 前記複数のビットセルに接続された書き込みワード線、前記第１の読み出しワード線、および前記第２の読み出しワード線は、少なくとも２つの金属層に位置付けられる、
    請求項１２に記載の方法。
  19. 前記第１および第２の読み出しワード線は、前記少なくとも２つの金属層の第１の金属層に位置付けられ、
    前記書き込みワード線は、前記少なくとも２つの金属層の第２の金属層に位置付けられる、
    請求項１８に記載の方法。
  20. 前記複数のビットセルの各々は、書き込みポートおよび読み出しポートを有する、
    請求項１２に記載の方法。
  21. 前記複数のビットセルの各々は、８トランジスタ構成を有する、
    請求項１２に記載の方法。
  22. 前記複数のビットセルの各々は、静的ランダムアクセスメモリ（ＲＡＭ）ビットセルである、
    請求項１２に記載の方法。
  23. 第１の読み出し動作中、第１の読み出しワード線をアサートするための手段、ここにおいて、前記第１の読み出しワード線は、ビットセルの行に配列された複数のビットセルの第１のサブセットに接続される、と、
    第２の読み出し動作中、第２の読み出しワード線をアサートするための手段、ここにおいて、前記第２の読み出しワード線は、前記複数のビットセルの第２のサブセットに接続される、と
    を備え、前記第１および第２のサブセットは、ビットセルの同じ行に位置付けられる、
    装置。
  24. 前記第１の読み出し動作中、前記第１の読み出しワード線をアサートする前に前記第１のサブセットの読み出しビット線をプリチャージするための手段と、
    前記第２の読み出し動作中、前記第２の読み出しワード線をアサートする前に前記第２のサブセットの読み出しビット線をプリチャージするための手段と
    をさらに備える、請求項２３に記載の装置。
  25. 前記第１の読み出し動作中、前記第１の読み出しワード線をアサートした後に前記第１のサブセットの前記読み出しビット線をリチャージするための手段と、
    前記第２の読み出し動作中、前記第２の読み出しワード線をアサートした後に前記第２のサブセットの前記読み出しビット線をリチャージするための手段と
    をさらに備える、請求項２４に記載の装置。
  26. 前記第１の読み出し動作中、前記第１の読み出しワード線がアサートされるとき、前記第１のサブセットの読み出しビット線における値を感知するための手段と、
    前記第２の読み出し動作中、前記第２の読み出しワード線がアサートされるとき、前記第２のサブセットの読み出しビット線における値を感知するための手段と
    をさらに備える、請求項２３に記載の装置。
  27. 前記第１のサブセットの読み出しビット線の前記感知された値と前記第２のサブセットの読み出しビット線の前記感知された値とを多重化するための手段をさらに備える、
    請求項２６に記載の装置。
  28. 前記第１および第２の読み出しワード線の組み合わされた表面積は、前記複数のビットセルに接続された書き込みワード線の表面積を超えない、
    請求項２３に記載の装置。
  29. 前記複数のビットセルに接続された書き込みワード線、前記第１の読み出しワード線、および前記第２の読み出しワード線は、少なくとも２つの金属層に位置付けられる、
    請求項２３に記載の装置。
  30. 前記第１および第２の読み出しワード線は、前記少なくとも２つの金属層の第１の金属層に位置付けられ、
    前記書き込みワード線は、前記少なくとも２つの金属層の第２の金属層に位置付けられる、
    請求項２９に記載の装置。
  31. 前記複数のビットセルの各々は、書き込みポートおよび読み出しポートを有する、
    請求項２３に記載の装置。
  32. 前記複数のビットセルの各々は、８トランジスタ構成を有する、
    請求項２３に記載の装置。
  33. 前記複数のビットセルの各々は、静的ランダムアクセスメモリ（ＲＡＭ）ビットセルである、
    請求項２３に記載の装置。
JP2016525095A 2013-08-23 2014-08-21 マルチプルなワード線設計を有するメモリ Ceased JP2016532988A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/975,254 US8929153B1 (en) 2013-08-23 2013-08-23 Memory with multiple word line design
US13/975,254 2013-08-23
PCT/US2014/052024 WO2015027028A1 (en) 2013-08-23 2014-08-21 Memory with multiple word line design

Publications (1)

Publication Number Publication Date
JP2016532988A true JP2016532988A (ja) 2016-10-20

Family

ID=51454986

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016525095A Ceased JP2016532988A (ja) 2013-08-23 2014-08-21 マルチプルなワード線設計を有するメモリ

Country Status (7)

Country Link
US (1) US8929153B1 (ja)
EP (1) EP3036744B1 (ja)
JP (1) JP2016532988A (ja)
KR (1) KR101667779B1 (ja)
CN (1) CN105474321B (ja)
ES (1) ES2822380T3 (ja)
WO (1) WO2015027028A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10553275B2 (en) * 2017-04-18 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Device having write assist circuit including memory-adapted transistors and method for making the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0214488A (ja) * 1988-06-30 1990-01-18 Mitsubishi Electric Corp 半導体記憶装置とこれを用いたデータパス
JP2000322889A (ja) * 1999-05-12 2000-11-24 Nec Ic Microcomput Syst Ltd 半導体記憶装置
JP2002170388A (ja) * 2000-11-30 2002-06-14 Mitsubishi Electric Corp スタティック型半導体記憶装置
JP2002352588A (ja) * 2001-05-07 2002-12-06 Samsung Electronics Co Ltd 半導体メモリセル及び半導体メモリ装置並びに関連方法
JP2006500702A (ja) * 2002-03-27 2006-01-05 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 低電力高性能記憶回路及び関連方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5089991A (en) 1990-01-18 1992-02-18 Micro Unity Systems Engineering, Inc. Non-volatile memory cell
JP3357382B2 (ja) * 1991-05-28 2002-12-16 株式会社日立製作所 多ポートメモリ
JPH117773A (ja) 1997-06-18 1999-01-12 Sony Corp 半導体記憶装置
IL124863A (en) * 1998-06-11 2004-05-12 Dsp Group Ltd Dual access memory array
KR20010062926A (ko) * 1999-12-21 2001-07-09 박종섭 인접한 메모리 셀이 비트 라인을 공유하는 반도체 메모리구조
KR100380347B1 (ko) * 2000-11-21 2003-04-11 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 리드 방법
JP4780874B2 (ja) * 2001-09-04 2011-09-28 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP2004192694A (ja) * 2002-12-10 2004-07-08 Renesas Technology Corp 半導体記憶装置
US6990025B2 (en) * 2003-08-29 2006-01-24 International Business Machines Corporation Multi-port memory architecture
US7027326B2 (en) * 2004-01-05 2006-04-11 International Business Machines Corporation 3T1D memory cells using gated diodes and methods of use thereof
US7136296B2 (en) * 2005-02-28 2006-11-14 International Business Machines Corporation Static random access memory utilizing gated diode technology
US7286437B2 (en) * 2005-06-17 2007-10-23 International Business Machines Corporation Three dimensional twisted bitline architecture for multi-port memory
US7400523B2 (en) * 2006-06-01 2008-07-15 Texas Instruments Incorporated 8T SRAM cell with higher voltage on the read WL
US7525868B2 (en) 2006-11-29 2009-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple-port SRAM device
US7499312B2 (en) 2007-01-05 2009-03-03 International Business Machines Corporation Fast, stable, SRAM cell using seven devices and hierarchical bit/sense line
US7646648B2 (en) * 2007-12-03 2010-01-12 International Business Machines Corporation Apparatus and method for implementing memory array device with built in computational capability
US7719880B2 (en) * 2008-02-12 2010-05-18 Toshiba America Electronic Components, Inc. Method and system for semiconductor memory
JP2009238332A (ja) * 2008-03-27 2009-10-15 Renesas Technology Corp 半導体記憶装置
US8320163B2 (en) * 2009-06-10 2012-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Eight-transistor SRAM memory with shared bit-lines
US8363484B2 (en) * 2011-03-09 2013-01-29 Arm Limited Memory device and method of controlling a write operation within a memory device
US20130077416A1 (en) 2011-09-23 2013-03-28 Arm Limited Memory device and method of performing a read operation within a memory device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0214488A (ja) * 1988-06-30 1990-01-18 Mitsubishi Electric Corp 半導体記憶装置とこれを用いたデータパス
JP2000322889A (ja) * 1999-05-12 2000-11-24 Nec Ic Microcomput Syst Ltd 半導体記憶装置
JP2002170388A (ja) * 2000-11-30 2002-06-14 Mitsubishi Electric Corp スタティック型半導体記憶装置
JP2002352588A (ja) * 2001-05-07 2002-12-06 Samsung Electronics Co Ltd 半導体メモリセル及び半導体メモリ装置並びに関連方法
JP2006500702A (ja) * 2002-03-27 2006-01-05 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 低電力高性能記憶回路及び関連方法

Also Published As

Publication number Publication date
ES2822380T3 (es) 2021-04-30
CN105474321A (zh) 2016-04-06
EP3036744A1 (en) 2016-06-29
KR20160035609A (ko) 2016-03-31
KR101667779B1 (ko) 2016-10-19
WO2015027028A1 (en) 2015-02-26
CN105474321B (zh) 2017-06-06
EP3036744B1 (en) 2020-08-05
US8929153B1 (en) 2015-01-06

Similar Documents

Publication Publication Date Title
US9030863B2 (en) Read/write assist for memories
JP2002334580A (ja) ダイナミック・ランダム・アクセス・メモリの破壊読出アーキテクチャ
US8553484B2 (en) Semiconductor memory device for data sensing
US8495310B2 (en) Method and system including plural memory controllers and a memory access control bus for accessing a memory device
US20080247249A1 (en) Circuit and method for a sense amplifier
US11257539B2 (en) Reduced transport energy in a memory system
WO2014080184A1 (en) Low-power sram cells
US20100091581A1 (en) Memory device and method of operating such a memory device
US8767495B2 (en) Memory having isolation units for isolating storage arrays from a shared I/O during retention mode operation
US7525867B2 (en) Storage circuit and method therefor
US8089823B2 (en) Processor instruction cache with dual-read modes
US20070250657A1 (en) Data inversion device and method
US20200105321A1 (en) Technique to lower switching power of bit-lines by adiabatic charging of sram memories
US9922688B2 (en) Bitline sensing latch
JP2016532988A (ja) マルチプルなワード線設計を有するメモリ
US8493763B1 (en) Self-timed match line cascading in a partitioned content addressable memory array
US8395947B2 (en) Increased DRAM-array throughput using inactive bitlines
US8787059B1 (en) Cascaded content addressable memory array having multiple row segment activation
US8693262B2 (en) Reduced latency memory column redundancy repair
US6226216B1 (en) Sectional column activated memory
US20220319581A1 (en) Memory devices implementing data-access schemes for digit lines proximate to edges of column planes, and related devices, systems, and methods
US20220415377A1 (en) Dual read port latch array bitcell
US20100128514A1 (en) Semiconductor memory devices having bit lines
US7889582B1 (en) Segmented write bitline system and method
JP2011187126A (ja) 記憶回路

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161012

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161101

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20170328