JPH0214488A - 半導体記憶装置とこれを用いたデータパス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置とそれを用いたデータバスに
関し、たとえば、１組のメモリセルの配列に複数のポー
トから同時にデータの書込または続出が可能なマルチポ
ートメモリのような半導体記憶装置と、このようなマル
チポートメモリを用いたデータバスに関する。

［従来の技術］ 第２５図は従来の４語×４ビット構成のマルチポートメ
モリのメモリセルと周辺回路を示すブロック図である。

第２５図において、メモリセル１はデータを記憶するも
のであって、４行、４列に配列されてメモリセルアレイ
を構成している。各メモリセル１をアドレス指定するた
めに、アドレスデコーダ２ａ、２ｂが設けられている。

アドレスデコーダ２ａには書込アドレス信号ＷＡｏ、Ｗ
Ａ、が入力され、アドレスデコーダ２ａの出力端子には
書込ワード線ＷＷ０〜ＷＷ、が接続されている。各書込
ワード線ｗｗｏ−ｗｗ、は行方向に配列された各メモリ
セル１に接続されている。

アドレスデコーダ２ｂには読出アドレス信号ＲＡ０．Ｒ
Ａ、が入力され、出力端子には読出ワード線ＲＷｏ−Ｒ
Ｗ、が接続されている。これらの読出ワード線ＲＷｏ−
ＲＷ、は行方向に配列された各メモリセル１に接続され
ている。列方向に配列された各メモリセル１には書込ビ
ット線ＷＢ。

〜ＷＢ、と読出ビット線ＲＢｏ−ＲＢ、が接続されてい
る。書込ビット線Ｗ　Ｂ　ｏ　＝　Ｗ　Ｂ　ａは書込回
路３０〜３３の出力端子に接続され、各書込回路３０〜
３３の入力端にはデータＤＩｏ−ＤＩ、が入力される。

読出ビット線ＲＢ０〜ＲＢ、はセンスアンプ４０〜４３
の入力端に接続され、各センスアンプ４０〜４３は読出
データＤｏ０〜ＤＯ。

を出力する。

なお、書込アドレス信号ＷＡ０．ＷＡ、、書込ワード線
ｗｗｏ−ｗｗ、、書込ビット線ｗＢ０〜ＷＢ、、アドレ
スデコーダ２ａおよび書込回路３０〜３３は書込ポート
を構成し、読出アドレス信号ＲＡｏ、ＲＡ、、読出ワー
ド線ＲＷ　ｏ　〜ＲＷ　ａ　。

読出ビット線ＲＢ、−ＲＢ、、アドレスデコーダ２ｂお
よびセンスアンプ４０〜４３は読出ポートを構成してい
る。

第２６図は第２５図に示したメモリセルの電気回路図で
ある。

第２６図において、インバータ５ａ、５ｂは入出力端子
Ａ、Ｂを互いに交差接続してフリップフロップを構成し
ており、端子ＡはＮチャネルＭＯＳトランジスタからな
るアクセスゲート６を介して書込ビット線ＷＢに接続さ
れている。アクセスゲート６のゲートは書込ワード線Ｗ
Ｗに接続されている。また、端子Ｂには伝達インバータ
７が接続され、その出力端子ＣはＮチャネルＭＯＳトラ
ンジスタからなるアクセスゲート８を介して読出ビット
ｉＲＢに接続されている。このアクセスゲート８のゲー
トは読出ワード線ＲＷに接続されている。この第２６図
から明らかなとおり、書込ビット線ＷＢは１つのメモリ
セル１の１ポートあたり１つしか接続されていない。

第２７図は書込回路の一例を示す電気回路図である。第
２７図において、書込回路３０は２つのインバータ３０
ａ、３０ｂを直列接続して構成されている。他の書込回
路３１〜３３も書込回路３０と同様にして構成されてい
る。

第２８図はセンスアンプの一例を示す電気回路図である
。第２８図において、センスアンプ４０は２つのインバ
ータ４０ｂ、４０Ｃを直列接続するとともに、インバー
タ４０ｂの入力側に入カブルアツブゲート４０ａを接続
して構成されている。

他のセンスアンプ４１〜４３はセンスアンプ４゜と同様
にして構成されている。

第２９図はセンスアンプの他の例であって、電流センス
型で構成されたものである。

次に、第２５図ないし第２９図を参照して、従来のマル
チポートメモリの書込動作について説明する。書込むべ
きデータＤＩｏ−ＤＩ、は書込回路３０〜３３に与えら
れる。書込回路３０〜３３はデータＤＩ０〜ＤＩ、に応
じて、書込ビット線ＷＢｏ−ＷＢ、を“ドまたは“０”
に駆動する。

メモリセルアレイの４語のうちの書込むべき語は書込ア
ドレス信号ＷＡｏ、ＷＡ、にょってアドレス指定される
。すなわち、アドレスデコーダ２ａは書込アドレス信号
ＷＡｏ、ＷＡ、をデコードし、書込アドレス信号ＷＡｏ
　ｒ　ＷＡ、に応じて、書込ワード線ＷＷ０〜ＷＷ３の
うちのいずれが１つのみを“１”どし、他の３つは“０
”とする。“１″にされた書込ワード線ＷＷに接続され
たメモリセル１のアクセスゲート６は導通し、書込ビッ
ト線ＷＢと端子Ａとが電気的に接続される。書込回路３
０の出力抵抗とアクセスゲート６のオン抵抗の和はイン
バータ５ｂの出力抵抗よりも小さくなるように設定され
ている。その結果、端子Ａ、Ｂの初期値に関係なく、ア
クセスゲート６が導通ずれば、端子Ｂの値はデータＤＩ
で指定された書込ビット線ＷＢの値と同じになる。それ
によって、データの書込が行なわれる。

次に一書込ワード線ＷＷを“０”にすれば、書込ビット
線ＷＢと端子Ａは電気的に遮断され、インバータ５ａ、
５ｂからなるフリップフロップにより、書込ワード線Ｗ
Ｗが“１“から“０“になる直前の端子Ａ、Ｂの値が保
持される。したがって、アドレスデコーダ２ａの作用に
より、“０゛になった書込ワード線ＷＷに接続されたメ
モリセル１には正しいデータが書込まれない。

次に、データの読出動作について説明する。マルチポー
トメモリにおけるデータの続出は読出ポートによって行
なわれる。すなわち、４語のうち、読出すべき語は読出
アドレス信号ＲＡｏ、ＲＡ。

によって指定される。アドレスデコーダ２ｂは読出アド
レス信号ＲＡｏ、ＲＡ、をデコードし、これらの読出ア
ドレス信号ＲＡｏ、ＲＡ、の組合わせに応じて、読出ワ
ード線ＲＷｏ−ＲＷ３のうちのいずれか１つのみを“１
“とじ、他の３つを“０”にする。“１＃にされた読出
ワード線ＲＷに接続されたメモリセル１のアクセスゲー
ト８が導通し、続出ビット線ＲＢは伝達インバータ７と
アクセスゲート８により端子Ｂの値が反転され、端子Ａ
の値に駆動される。

読出ビット線ＲＢｏ−ＲＢ、の値はセンスアンプ４０〜
４３により検知されて増幅され、データＤｏｏ−Ｄｏ、
として出力される。伝達インバータ７の端子Ｂ側から見
た入力インピーダンスは極めて高いため、読出ビット線
ＲＢの初期値が端子Ｃを経由して端子Ｂに伝達すること
はない。したがって、読出動作により、インバータ５ａ
、５ｂからなるフリップフロップに保持される端子Ａ。

Ｂの値が反転することはない。

［発明が解決しようとする課題］ 従来のマルチポートメモリは上述のごとく構成されてい
るため、書込ワード線ＷＷが“１″になると、メモリセ
ルアレイ内の対応する行のすべての列のメモリセル１に
データが書込まれる。このため、１行を１語に対応させ
、１列を１ビットに対応させる必要があった。その結果
、メモリセルアレイの行列比に自由度がなく、１ビット
に対応して配置される書込回路とセンスアンプの幅が狭
く、レイアウトが困難でありしかも高さが高くなってし
まい、画情が増大する。さらに、語数が大きいマルチポ
ートメモリでは、ビット線長が長くなってしまい、遅延
時間および充放電電流が増大するという種々の問題点が
あった。

それゆえに、この発明の主たる目的は、１つのメモリセ
ルアレイの１行をｎ語に対応させ、ｎ列を１ビットに対
応できるような半導体記憶装置を提供することである。

この発明の他の目的は、マルチポートメモリを用いて比
較的簡単に構成できるデータバスを提供することである
。

［課題を解決するための手段］ 第１の発明では、データ記憶ノードを含む複数のメモリ
セルが行方向に複数列配置されたメモリセルアレイと、
それぞれがメモリセルアレイに含まれる同一行のメモリ
セルに接続される第１および第２のワード線と、それぞ
れがメモリセルアレイに含まれる同一列のメモリセルに
接続される第１および第２のビット線と、入力端子と、
出力端子とを含み、入力端子に与えられたデータに応じ
て、第１のビット線が駆動されるとともに、第１のワー
ド線に出力される信号に応じて第１のビット線と第１の
ビット線の接続されたメモリセルのデータ記憶ノードと
の間の電気的接続が制御されることにより第１のビット
線と第１のワード線と入力端子により第１のポートが構
成され、メモリセルのデータ記憶ノードの値に応じたデ
ータに第２のビット線が駆動されるように第２のワード
線が駆動され、第２のビット線の信号に応じたデータが
出力端子に出力されることにより第２のビット線と第２
のワード線と出力端子により第２のポートが構成される
半導体記憶装置であって、第１のワード線はメモリセル
アレイに含まれる各行のメモリセルに対応して複数組設
けられ、各１つのメモリセルは１組の第１のワード線の
うちの一方にのみ接続されるように構成したものである
。

第２の発明は第１のワード線がメモリセルアレイに含ま
れる各行のメモリセルに対して複数組設けられ、各組の
第１のワード線は交差するように設けられ、各１つのメ
モリセルは１組の第１のワード線のうちの一方にのみ接
続されるように構成したものである。

第３の発明はデータ記憶ノードを有し、１ビットのデー
タを記憶するメモリセルが行方向に複数列配置されたメ
モリセルアレイと、メモリセルアレイに含まれる同一行
のメモリセルに接続されるワード線と、メモリセルアレ
イに含まれる同一列のメモリセルに接続されるビット線
を備え、ワード線に与えられる信号に応じてメモリセル
のデータ記憶ノードとビット線の電気的接続が制御され
る半導体記憶装置であって、ワード線は各メモリセルに
対応して複数組配置され、各メモリセルは各組のワード
線のうちの一方のワード線の信号によって電気的接続が
制御され、同一行の隣接するメモリセルは同−組内の異
なるワード線によって制御されるとともに、ビット線を
共有するように構成したものである。

第４の発明は第１および第２のポートを含み、１ビット
ｎワードの半導体記憶装置を用いたデータバスであって
、データ記憶ノードを含むｎワードのメモリセルを行方
向、に複数列配置してメモリセルアレイを構成し、メモ
リセルアレイに含まれる同一行のメモリセルに第１およ
び第２のワード線を接続し、同一列のメモリセルに第１
および第２のビット線を接続し、第１のワード線と第１
のビット線とともに第１のポートを構成する書込手段に
より、入力されたデータを複数のメモリセルのいずれか
に書込み、第２のワード線と第２のビット線とともに第
２のポートを構成する増幅手段によっていずれかのメモ
リセルから読出されたデータを増幅し、そのデータを１
ビットで構成された算術論理演算手段に与えるように構
成したちのである。

［作用］ 第１および第２の発明における半導体記憶装置は、メモ
リセルアレイの１行中の全列のうち、１／ｎのメモリセ
ルの対応する書込ワード線のみが“１″となり、第１の
ポートからのデータがそのメモリセルに書込まれる。

第３の発明では、各メモリセルは各組のワード線のうち
の１本のワード線の信号によって電気的接続が制御され
、同一行の隣接するメモリセルは同−組内の異なるワー
ド線によって制御される。

第４の発明では、入力されたデータが１ビットｎワード
のメモリセルアレイに書込まれ、メモリセルのいずれか
から読出された１ビットのデータは算術論理演算手段に
与えられ、演算される。

［発明の実施例］ 第１図はこの発明の一実施例の具体的なブロック図であ
る。

第１図に示した実施例はｎ−２であって、４語×４ビッ
トで構成され、書込ポートと読出ポートの合計２ポート
が設けられたマルチポートメモリである。メモリセル１
は２行８列に配列されてメモリセルアレイを構成してい
る。まず、書込ポートの構成について説明する。書込ワ
ード線ＷＷ。

。、ＷＷ、、は組をなして第１の行に対応し、列方向に
延びるように設けられている。書込ワード線ｗｗ、　ｏ
、ｗｗ、、も同様に組をなして第２の行に対応し、列方
向に延びている。これらの書込ワード線ＷＷｏ０〜ＷＷ
、、は書込アドレス信号ＷＡ、、ＷＡ、を入力とするア
ドレスデコーダ２Ｃに接続されている。そして、各メモ
リセル１は１組の書込ワード線中の１つに接続されてい
る。

すなわち、上側の列の各メモリセル１は書込ワード線Ｗ
Ｗｏ０とＷＷｏｌに交互に接続され、下側の列の各メモ
リセル１は書込ワード線ＷＷ、　ｏ。

ＷＷ、、に交互に接続されている。

異なる書込ワード線ＷＷｏｏとｗｗｏ、、ｗｗｌｏとＷ
Ｗ、、のそれぞれに対応する書込ビット線の組ＷＢｏｏ
とＷＢｏ、、ＷＢ、　ｏとＷＢ、、。

ＷＢ２ｏとＷＢ２　＋　、ＷＢ３　ｏ　とＷＢ、、は複
数のｎチャネルＭＯＳトランジスタからなるセレクタ１
０を介して共通の書込回路３０，３１．３２および３３
の出力端子に接続される。これらの書込回路３０〜３３
にはデータＤＩｏ−ＤＩ３が与えられている。セレクタ
１０はアドレスデコーダ２ｄの制御信号ＷＴＧ０．ＷＴ
Ｇ、によって制御される。このアドレスデコーダ２ｄに
は書込アドレス信号ＷＡ、が与えられている。

次に、読出ポートについて説明する。読出ワード線ＲＷ
ｏｘとＲＷ、　ｘはメモリセルアレイの各行に１本ずつ
対応して設けられており、各読出ワード線ＲＷｏｘとＲ
Ｗ、　ｘはアドレスデコーダ２ｅに接続されている。こ
のアドレスデコーダ２ｅには読出アドレス信号ＲＡｏが
入力されている。

読出ワード線ＲＷｏｘは上側の行の８個のメモリセル１
のすべてに接続され、読出ワード線ＲＷ。

８は下側の行の８個のメモリセル１のすべてに接続され
ている。読出ビット線ＲＢｏｏとＲＢｏ、。

ＲＢ、　。とＲＢ＋　＋　、ＲＢ２ｏとＲＢ２．、ＲＢ
、０とＲＢ３．は４つの組を構成していて、８個のＮチ
ャネルＭＯＳトランジスタらなるセレクタ１１を介して
それぞれセンスアンプ４０，４１゜４２および４３の入
力端子に接続されている。セレクタ１１はアドレスデコ
ーダ２ｆの出力である制御信号ＲＴ　Ｇ　ｏ　、　　Ｒ
Ｔ　Ｇ　＋に接続されている。

このアドレスデコーダ２ｆには読出アドレス信号ＲＡ、
が与えられている。

上述のごとく構成されたマルチポートメモリにおいて、
１組の書込ワード線ＷＷ０゜とＷＷ。

およびＷＷ、ｏとＷＷ、、はそれぞれ互いに交差しない
ため、メモリセル１の順序は入替わることはない。この
ため、メモリセル１と書込ワード線ｗｗｏｏ−ｗｗ、、
のレイアウトはトポロジーの異なる２種類のものを要す
る。

次に、第１図に示したマルチポートメモリの動作につい
て説明する。従来例と同様にして、書込むべきデータＤ
１０〜ＤＩ、は書込回路３０〜３３に与えられる。一方
、４語のうちデータを書込むべき語は書込アドレス信号
ＷＡｏ、ＷＡ、により指定される。そして、アドレスデ
コーダ２ｄから出力される制御信号ＷＴＧｏが“１″で
あれば、書込ワード線ＷＷｏ０またはＷＷ、。が“１”
とな′す、制御信号ＷＴＧ、が“１”であれば、書込ワ
ー、ド線ＷＷ０．またはＷＷ、、が“１°になるよ、う
に書込アドレスが制御される。書込回路３０〜３３に与
えられたデータＤ１．〜ＤＩ３に応じて、セレタク１０
によって書込ビット線ＷＢ０゜またはＷＢ。、、ＷＢ、
　。またはＷＢ、、、ＷＢ２゜またはＷＢ２．、ＷＢ、
　。またはＷＢ、、が選択される。このため、書込ビッ
ト線の長さは従来例の１／２となるため、データを書込
むときの遅延時間が短縮される。しかも、セレクタ１０
によって選択されない書込ビット線ＷＢｏ０またはＷＢ
ｏ、、ＷＢ、。またはＷＢ、、、ＷＢ２゜またはＷＢ２
．、ＷＢ、。またはＷＢ、、はドライブされないため、
書込ビット線の充放電による消費電力は１／２に減少す
る。

上述のごとくドライブされた書込ビット線の値は、書込
ワード線ＷＷ０゜〜ＷＷ、、のうちの唯一の“１“どな
った書込ワード線に接続された前述の第２６図に示した
メモリセル１のアクセスゲート６を介して端子Ａに伝達
される。書込回路３０〜３３とセレクタ１０の対応する
ＭＯＳトランジスタのオン抵抗を合成した出力抵抗と、
アクセスゲート６のオン抵抗の和はインバータ５ｂの出
力抵抗の値より小さく設定されているので、ノードＡ、
Ｂの初期値に関係なく、ノードＡの値はデータで指定さ
れた書込ビット線の値と同じになる。

それによって、データの書込が行なわれる。

書込ワード線ＷＷｏ　ｏ　”ＷＷ、、が“０”のメモリ
セル１では書込が行なわれずにデータを保持することは
従来例と同じである。したがって、書込アドレス信号Ｗ
Ａｏで選択された行でも書込アドレス信号ＷＡ、で選択
されていない全列数の１／２にあたる４つのメモリセル
１はデータを保持する。

なお、アドレスデコーダ２Ｃとして、第２図に示したよ
うな書込ワード線イネーブル信号ＷＷＦを設けたものを
用いると、書込ワード線イネーブル信号ＷＷＥが１＃で
あれば通常のデコーダとして動作し、書込ワード線イネ
ーブル信号ＷＷＥが“０′であれば、すべての書込ワー
ド線ＷＷ。

ｏ−ＷＷ、、が“０”となってすべてのメモリセル１の
データが保持される。

次に、読出動作について説明する。読出アドレス信号Ｒ
Ａｏがアドレスデコーダ２ｅに与えられると、アドレス
デコーダ２ｅは読出ワード線ＲＷ。８またはＲＷ、　ｘ
を“１″に設定する。それによって、４語のうち、読出
ワード線ＲＷｏｘまたはＲＷ、、に対応する行が指定さ
れて２語か選択され、従来例と同様にして、メモリセル
１のアクセスゲート８とインバータ７により、８本の読
出ビット線ＲＢｏ　ｏ　＝ＲＢａ　＋がそれぞれのメモ
リセル１の端子Ａの値に駆動される。

次に、アドレスデコーダ２ｆは読出アドレス信号ＲＡ、
が与えられると、制御信号ＲＴＧ、またはＲＴＧ　　の
いずれかを“１“に設定する。それによって、セレクタ
１１のうち対応のｎチャネルＭＯＳ）ランジスタが駆動
され、読出ビット線ＲＢｏｏまたはＲＢｏ　＋　、ＲＢ
＋　ｏまたはＲＢ、、。

ＲＢ２ｏまたはＲＢ２．、ＲＢ、　。またはＲＢ。

１が選択され、センスアンプ４０〜４３の入力に与えら
れる。この場合、読出ビット線の長さは従来例に比べて
１／２となり、このときの遅延時間を短縮できる。

上述のごとく、続出アドレス信号ＲＡｏ、ＲＡ、で指定
された語のメモリセル１のデータはセンスアンプ４０〜
４３で増幅され、データＤＯｏ〜Ｄｏ、として出力され
る。

読出ワード線ＲＷを書込ワード線ＷＷのように１行あた
り２本設けなくてもよいのは、従来例で説明したように
、読出ワード線ＲＷが“１″になってもメモリセル１内
の端子Ａ、Ｂの値が反転しないからである。

第３図はこの発明の他の実施例を示すブロック図である
。この第３図に示した実施例は、第１図に示したアドレ
スデコーダ２ｄとセレクタ１０を省略し、書込回路３０
〜３３の出力を直接書込ビット線ＷＢｏｏとＷＢｏ　＋
　、ＷＢ＋　ｏ　とＷＢ、、。

ＷＢ２゜とＷＢ、、、ＷＢ３ｏとＷＢ、、とじて出力す
るようにし、かつアドレスデコーダ２ｅから各行あたり
２本の読出ワード線ＲＷｏ０とＲＷ。、、ＲＷｏ、とＲ
Ｗｏ３を出力するように構成したものである。この実施
例においては、書込ビット線ＷＢｏｏ−ＷＢ、、による
消費電力は従来例と同じであるが、読出ビット線ＲＢｏ
　ｏ　＝ＲＢ２．の充放電による消費電力が１／２に減
少する利点がある。

第４図はこの発明のその他の実施例を示すブロック図で
ある。この第４図に示した実施例は、第３図に示したア
ドレスデコーダ２ｆとセレクタ１１を省略して構成した
ものである。この実施例においては書込ビット線ＷＢｏ
０とＷＢｏ、、ＷＢ、。とＷＢ、、、ＷＢ２ｏとＷＢ、
、、、ＷＢ、。

とＷＢ、、がそれぞれ書込回路３０〜３３に直接接続さ
れ、読出ビット線ＲＢｏ０とＲＢｏ、、ＲＳ＋ＯとＲＢ
＋　＋　＋　ＲＢ２゜とＲＢ２．、ＲＢ３゜とＲＢ、、
はそれぞれセンスアンプ４０〜４３にそれぞれ直接接続
される。

第５図は第１図に示した書込ワード線ＷＷｏ。

に接続されるメモリセル１ａのレイアウト図であり、第
６図は第１図に示した書込ワード線ＷＷ。

、に接続されるメモリセル１ｂのレイアウト図である。

第５図および第６図において、メモリセル１ａと１ｂは
それぞれＹｌ、Ｙ２線どおしまたはＹ３゜Ｙ４線どおし
が重なるように隣接して列方向に繰返し配置され、Ｘｉ
、Ｘ２線またはＸ３．Ｘ４線に対する鏡像反転を行なっ
て行方向に繰返すように配置される。なお、第５図およ
び第６図に示したメモリセルｌａ、ｌｂは前述の第２６
図の回路により構成されており、ＮチャネルＭＯＳトラ
ンジスタ６．８を含むとともに、インバータ５ａを構成
するＮチャネルＭＯＳトランジスタ５ａｎ。

ＰチャネルＭＯＳ）ランジスタ５ａｐと、インバータ５
ｂを構成するＮチャネルＭｏＳトランジスタ５ｂｎとＰ
チャネルＭＯＳ）ランジスタ５ｂｐを含む。バイアホー
ル１は第１金属配線とゲートポリシリコンまたは活性領
域を接続し、バイアホール２は第２金属配線と第１金属
配線とを接続している。活性領域とゲートポリシリコン
の重なりがＭＯＳ）ランジスタのチャネルになり、Ｎウ
ェル内にチャネルが形成されてＰチャネルＭＯＳトラン
ジスタ５ａｐ、５ｂｐとなり、Ｎウェル以外にチャネル
が形成されるとＮチャネルＭＯＳトランジスタ５ａｎ、
５ｂｎとなる。

第７図はこの発明に用いられるメモリセルの他の例を示
す電気回路図である。

前述の第２６図に示したメモリセル１は２つのインバー
タ５ａ、５ｂからなるフリップフロップを用いて構成し
ていたが、この第７図に示したメモリセルは、フリップ
フロップに代えて、電荷蓄積容量１３に蓄えられた電荷
の有無でデータの値を判別するダイナミック型で構成し
たものである。

但し、第７図に示したメモリセルにおいては、続出ビッ
ト線ＲＢに出力されるデータは書込ビット線ＷＢから以
前に書込まれた値の反転になるので、第１図に示した書
込回路３０〜３３またはセンスアンプ４０〜４３でデー
タを再反転しておく必要がある。

第８図はこの発明の他の実施例を示す具体的なブロック
図である。

この第８図に示したマルチポートメモリは、第１図に示
したマルチポートメモリの書込ワード線ｗｗ、　０．ｗ
ｗ。、をツイスト領域９において交差させ、書込ワード
線ｗｗ、　ｏ、ｗｗ、、も同様にしてツイスト領域９に
おいて交差させるように構成したものであり、それ以外
の構成は第１図と同じである。このように、ツイスト領
域９で書込ワード線ＷＷｏ　ｏ　”ＷＷ＋　＋を交差す
るように構成したので、メモリセル１と書込ワード線Ｗ
Ｗ。

。〜ＷＷ、、のレイアウトは、接続する書込ワード線に
関係なく同一のものまたは同一のトポロジーを持つもの
を使用できる。

なお、第８図に示したマルチポートメモリにおける書込
動作および読出動作は第１図に示した例と同じである。

第９図はこの発明のさらに他の実施例を示すブロック図
である。

前述の第８図に示した実施例では、書込ワード線ｗｗｏ
ｏ−ｗｗ、、を１語ごとに交差させたが、第９図に示し
た実施例は書込ワード線ＷＷ０゜〜ＷＷ、、を２語ごと
に交差させるとともに、書込回路３０〜３３およびセン
スアンプ４０〜４３との間でツイストさせるようにした
ものである。このように、書込ワード線ＷＷｏ　ｏ　”
ＷＷ、、を２語ごとに交差させるようにしたことによっ
て、メモリセルを配置する上での面積をさらに減少でき
る。

第１０図はこの発明のさらに他の実施例を示すブロック
図である。

この第１０図に示した実施例は、前述の第３図に示した
実施例の書込ワード線ＷＷｏ０〜ＷＷ１１を１語ごとに
ツイスト領域９で交差させるようにしたものであって、
それ以外の構成は第３図に示した例と同じである。

第１１図はこの発明のさらに他の実施例を示すブロック
図である。

この第１１図に示した実施例は、第４図に示した実施例
の書込ワード線ＷＷ０゜〜ＷＷ、、を１語ごとにツイス
ト領域９で交差させるようにしたものである。

第１２図はこの発明のその他の実施例におけるメモリセ
ルのレイアウトを示す図であり、第１３図はメモリセル
の電気回路図である。

第１２図および第１３図に示したメモリセルは１本の書
込ワード線ＷＷＯｏと２本の読出ワード１１ＲＷ（１、
ＲＷｂが接続されたメモリセルであって、第１３図に示
すようにＮチャネルＭＯＳ）ランジスタからなるインバ
ータ７の出力に２つのＮチャネルＭＯＳ）ランジスタ８
ａ、８ｂが接続されて構成される。すなわち、Ｎチャネ
ルＭＯＳトランジスタ８ａ、８ｂのそれぞれのドレイン
はインバータ７の出力に接続され、それぞれのゲートは
読出ワード線ＲＷａ、ＲＷｂに接続され、それぞれのソ
ースは読出ビット線ＲＢａ、ＲＢｂに接続される。そし
て、このようなメモリセルのレイアウト配置は第１２図
に示すごとくになる。すなわち、第１２図に示したレイ
アウト配置図では、２本の読出ワード線ＲＷａ　、ＲＷ
ｂがそれぞれＮチャネルＭＯＳトランジスタ８ａ、８ｂ
のゲートに接続されるように配置されている。

第１４図はこの発明のさらに他の実施例を示すブロック
図である。

第１４図に示した実施例は、異なる書込ワード線に対応
する隣接するメモリセル１には共通の書込ビット線ＷＢ
０〜ＷＢ、が接続されている。すなわち、書込ワード線
ＷＷｏ０に接続されたメモリセル１と、このメモリセル
１に隣接する書込ワード線ＷＷｏ、に接続されたメモリ
セル１には共通の書込ビット線ＷＢ、が接続されている
。各書込ビット線ＷＢｏ−ＷＢ、はそれぞれ書込回路３
０〜３３に接続されている。それ以外の構成は前述の第
１図に示した実施例と同じである。

この第１４図に示した実施例においては、書込アドレス
信号ＷＡ、、ＷＡ、に応じて、アドレスデコーダ２Ｃが
書込ワード線ｗｗｏｏ−ｗｗ、。

のいずれかを駆動し、データＤＩｏ−ＤＩ、が書込回路
３０〜３３に与えられると、書込回路３０〜３３は書込
ビット線ＷＢｏ−ＷＢ、にデータを出力し、対応のメモ
リセル１にデータが書込まれる。読出動作は前述の第１
図に示したマルチボ−トメモリの動作と同じである。

上述のごとく、書込ビット線ＷＢｏ−ＷＢ３を共通化し
たことにより、ビット線の数が少なくて済み、面積を小
さくすることができる。

第１５図はこの発明のさらにその他の実施例を示すブロ
ック図である。この第１５図に示した実施例は、前述の
第１４図の実施例と同様にして、異なる書込ワード線Ｗ
ＷｏｏとＷＷｏ　＋　、ＷＷ＋０とＷＷ、、に対応する
隣接するメモリセル１に共通の書込ビット線ＷＢｏ−Ｗ
Ｂ、を接続し、書込ビット線ＷＢ０〜ＷＢ、を書込回路
３０〜３３に接続したものであって、それ以外の構成は
前述の第３図に示した実施例と同じである。

第１６図はこの発明のさらにその他の実施例を示すブロ
ック図である。この第１６図に示した実施例は、異なる
書込ワード線ＷＷｏｏとＷＷ。、。

ＷＷ、ｏとＷＷ、、に対応する隣接するメモリセル１に
共通の読出ビット線ＲＢｏ−ＲＢ、を接続し、各読出ビ
ット線ＲＢｏ−ＲＢ、をセンスアンプ４０〜４３に接続
したものであって、それ以外の構成は前述の第４図に示
した実施例と同じである。

第１７図は第１４図〜第１６図に示した２ビット分のメ
モリセルの配置図である。

この第１７図に示したメモリセルは、前述の第２６図に
示したメモリセル１を２ビット分左右対称に配置したも
のであって、中央に共通の書込ビット線ＷＢｏが配置さ
れて左右のメモリセル１に接続されている。この第１７
図から明らかなように、前述の第１５図、第１６図に示
した実施例においては、書込ビット線ＷＢ０を共通にし
たことによって面積を小さくできることは明らかである
。

なお、上述の各実施例では、４語×４ビット構成であっ
て、書込ポートと読出ポートの２ポートを有し、メモリ
セルアレイの１行の１ポートあたり２本のワード線を有
するものを用いて説明したが、これらの数字は自然数ｉ
、ｊ、に、ｍを用いて一般化が可能である。すなわち、
ｉ語×ｊビット、書込ポートを少なくとも１つ含むにポ
ートス９本のワード線として表わすことができる。

第１８図および第１９図はマルチポートメモリのさらに
他の実施例を示すブロック図である。

第１８図に示した実施例は、前述のｎの値が４、すなわ
ち１組のワード線が４本の場合のメモリセルアレイの一
部分を示したものである。第１８図および第１９図に示
した４つのメモリセル１がメモリセルアレイの繰返し単
位となる。第１８図に示した例は２つのメモリセル１で
１本の書込ビット線ＷＢ０またはＷＢ、を共有し、第１
９図に示した例では、４つのメモリセル１が１本の書込
ビット線ＷＢ０を共有している。

第２０図はこの発明の一実施例であるマルチポートメモ
リの応用例としてのマイクロプロセッサのデータバスを
示す概略ブロック図である。

第２０図において、データバスはマルチポートメモリ１
０１とＡＬＵ１０２とシフタ１０３とからなり、マルチ
ポートメモリ１０１の出力とＡＬＵ１０２の入力は４ビ
ット幅の双方向バスによって接続されるとともに、４ビ
ット幅のＸバス１０４とＹバス１０５が接続されている
。ＡＬＵＩＯ２の出力は４ビット幅のバス１０６によっ
てシフタ１０３の入力に接続され、シフタ１０３の出力
はマルチポートメモリ１０１の入力に接続されるととも
に、Ｚバス１０７として出力される。

一般に、ＡＬＵＩ０２やシフタ１０３は、１ビットあた
り製造ウェハプロセスデザインルールの５０〜１００倍
の幅を要するのに対して、メモリセルアレイの１列の幅
はデザインルールの１５〜３０倍で済む。したがって、
後者の場合、１ビットあたりのメモリセルアレイの列数
を２〜４にすれば、マルチポートメモリ１０１とＡＬＵ
１０２やシフタ１０３の間でビットあたりの幅を余分な
隙間を作ることなく同一にすることができる。

第２１図は４ビットデータバスの概略レイアウト図であ
る。第２１図において、データバスはアドレスデコーダ
１１５．制御デコーダ１１３および１１４と、データ部
とに分かれて構成されている。データ部は各ビットに対
応して縦方向に４分割された部分１１１を含む。そして
、この部分１１１によってマルチポートメモリ１０１と
ＡＬＵ１０２とシフタ１０３が構成されている。上側に
はＸバス１０４とＹバス１０５が接続され、下側に２バ
ス１０７が接続されている。

第２２図は第２１図に示したデータバスに用いられるメ
モリセルの電気回路図である。この第２２図に示したメ
モリセルは前述の第１３図と同様にして構成され、１つ
の書込ポートと２つの読出ポートを含んで構成されてい
る。

第２３図は第２１図に示した１ビットのデータバスを拡
大して示す図である。第２３図において、データバス１
００は１ビット幅のＡＬＵ１０２と１ビット幅のシフタ
１０３と１ビット８ワードで構成されたマルチポートメ
モリ１１２を含む。マルチポートメモリ１１２はメモリ
セルｌａ、ｌｂを含み、メモリセルｌａ、ｌｂは前述の
第２２図に示したものが用いられる。そして、メモリセ
ル１ａには書込ワード線ＷＷｏと読出ワード線ＲＷＱ　
Ｏ＊　ＲＷｂ　Ｏと書込ビット線ＷＢと読出ビット線Ｒ
Ｂａ、ＲＢｂが接続され、メモリセル１ｂには書込ワニ
ド線ＷＷ、と読出ワード線ＲＷａ　、。

ＲＷｂ、と書込ビット線ＷＢと読出ビット線ＲＢａ、Ｒ
Ｂｂが接続される。書込ビット線ＷＢは書込回路３を介
してＺバス１０７に接続され、読出ビット１ｉＲＢａは
センスアンプ４０ａを介てＸバス１０４に接続され、読
出ビット線ＲＢらはセンスアンプ４０ｂを介してＹバス
１０５に接続される。

第２４図は１ビット幅のデータバスの他の例を示すブロ
ック図である。

この第２４図に示した例は第２３図に示したセンスアン
プ４０ａ、４０ｂと書込回路３を省略し、書込ビット線
ＷＢをＺバス１０７に直接接続し、読出ビット線ＲＢａ
をＸバス１０４に接続し、読出ビット線ＲＢ、をＹバス
１０５に直接接続するように構成したものである。

［発明の効果］ 以上のように、第１の発明によればメモリセルアレイに
含まれる各行のメモリセルに対して第１のワード線を複
数組設け、各１つのメモリセルを１組の第１のワード線
のうちの１本にのみ接続するようにしたので、メモリセ
ルアレイのレイアウトの縦横の比を自由に設定でき、行
数を減少させることが可能となるばかりでなく、１ビッ
トあたりの列数を増加でき、書込回路やセンスアンプな
どの周辺回路のレイアウトが容易になる。しかも、第１
および第２のビット線の長さを短くでき、これらビット
線の充放電に要する遅延時間と消費電力を小さくできる
。

第２の発明では、第１のワード線をメモリセルアレイに
含まれる各行のメモリセルに対して複数組設け、各組の
第１のワード線を交差するように設け、各１つのメモリ
セルは１組の第１のワード線のうちの１本にのみ接続す
るようにしたので、第１の発明と同様の効果を得ること
ができる。

第３の発明に従えば、複数のワード線を１行のメモリセ
ルアレイに対応して配置し、ビット線を共通化するよう
にしたので、ビット線の数を少なくでき、その分だけ面
積を小さくでき、高い歩留りの半導体記憶装置を得るこ
とができる。

第４の発明に従かえば、マルチポートメモリを用いて容
易にデータバスのレイアウトを行なうことができかつ面
積を小さくできる。

【図面の簡単な説明】

第１図はこの発明の一実施例の具体的なブロック図であ
る。第２図はアドレスデコーダの一例を示す電気回路図
である。第３図はこの発明の他の実施例のブロック図で
ある。第４図はこの発明のさらに他の実施例のブロック
図である。第５図および第６図は第１図、第３図および
第４図に示したマルチポートメモリに用いられるメモリ
セルのレイアウト配置図である。第７図はこの発明の一
実施例のマルチポートメモリに用いられるメモリセルの
電気回路図である。第８図、第９図、第１０図および第
１１図はこの発明のさらに他の実施例を示す具体的なブ
ロック図である。第１２図はこの発明のその他の実施例
におけるメモリセルのレイアウト配置図である。第１３
図はメモリセルの他の例を示す電気回路図である。第１
４図、第１５図および第１６図はこの発明のさらにその
他の実施例を示す具体的なブロック図である。第１７図
は第１４図〜第１６図に示した２ビット分のメモリセル
のレイアウト配置図である。第１８図および第１９図は
この発明のさらに他の実施例におけるメモリセルの接続
図である。第２０図はこの発明の一実施例であるマルチ
ポートメモリの応用例としてのマイクロプロセッサのデ
ータバスを示す概略ブロック図である。第２１図は４ビ
ットデータバスの概略レイアウト図である。第２２図は
マルチポートメモリのメモリセルを示す電気回路図であ
る。第２３図および第２４図は１ビット幅のデータバス
を拡大して示す図である。第２５図は従来のマルチポー
トメモリを示すブロック図である。第２６図は第２５図
に示したメモリセルの具体的な電気回路図である。第２
７図は第２５図に示した書込回路の電気回路図である。 第２８図は第２５図に示したセンスアンプの電気回路図
である。第２９図はセンスアンプの他の例を示す電気回
路図である。 図において、１はメモリセル、２ｃ、　　２ｄ、　　２
ｅ、２ｆはアドレスデコーダ、９はツイスト領域、１０
．１１はセレクタ、３０〜３３は書込回路、４０〜４３
はセンスアンプ、ｗｗｏｏ−ｗｗ、。 は書込ワード線、ＲＷＯＸ　、ＲＷ＋　ｘ　、ＲＷｏ　
。 〜ＲＷｏ、は読出ワード線、ＷＢｏ　ｏ　〜ＷＢ　ｓ　
＋は書込ビット線、ＲＢｏ。〜ＲＢ、、は読出ビット線
を示す。

Claims (4)

【特許請求の範囲】
1. （１）データ記憶ノードを含む複数のメモリセルが行方
   向に複数列配置されたメモリセルアレイ、 それぞれが前記メモリセルアレイに含まれる同一行のメ
   モリセルに接続される第１および第２のワード線、 それぞれが前記メモリセルアレイに含まれる同一列のメ
   モリセルに接続される第１および第２のビット線、 前記第１のビット線を駆動するためのデータが入力され
   る入力端子、および 前記メモリセルから読出されたデータが出力される出力
   端子を含み、 前記入力端子に与えられたデータに応じて、前記第１の
   ビット線が駆動されるとともに、前記第１のワード線に
   出力される信号に応じて、該第１のビット線と該第１の
   ビット線の接続されたメモリセルのデータ記憶ノードと
   の間の電気的接続が制御されることにより、該第１のビ
   ット線と該第１のワード線と該入力端子により第１のポ
   ートが構成され、 前記メモリセルのデータ記憶ノードの値に応じたデータ
   に、前記第２のビット線が駆動されるように前記第２の
   ワード線が駆動され、該第２のビット線の信号に応じた
   データが前記出力端子に出力されることにより、該第２
   のビット線と該第２のワード線と該出力端子により第２
   のポートが構成される半導体記憶装置であって、 前記第１のワード線は前記メモリセルアレイに含まれる
   各行のメモリセルに対して複数組設けられ、各１つのメ
   モリセルは１組の第１のワード線のうちの一方にのみ接
   続されることを特徴とする、半導体記憶装置。
2. （２）データ記憶ノードを含む複数のメモリセルが行方
   向に複数列配置されたメモリセルアレイ、 それぞれが前記メモリセルアレイに含まれる同一行のメ
   モリセルに対して接続される第１および第２のワード線
   、 それぞれが前記メモリセルアレイに含まれる同一列のメ
   モリセルに接続される第１および第２のビット線、 前記第１のビット線を駆動するためのデータが入力され
   る入力端子、および 前記メモリセルアレイから読出されたデータが出力され
   る出力端子を含み、 前記入力端子に与えられたデータに応じて、前記第１の
   ビット線が駆動されるとともに、前記第１のワード線に
   出力される信号に応じて、該第１のビット線と該第１の
   ビット線に接続されたメモリセルのデータ記憶ノードと
   の間の電気的接続が制御されることにより、該第１のビ
   ット線と該第１のワード線と該入力端子により第１のポ
   ートが構成され、 前記メモリセルのデータ記憶ノードの値に応じたデータ
   に、前記第２のビット線が駆動されるように前記第２の
   ワード線が駆動され、該第２のビット線の信号に応じた
   データが前記出力端子に出力されることにより、該第２
   のビット線と該第２のワード線と該出力端子により第２
   のポートが構成された半導体記憶装置であって、 前記第１のワード線は前記メモリセルアレイに含まれる
   各行のメモリセルに対して複数組設けられ、各組の第１
   のワード線は交差するように設けられ、各１つのメモリ
   セルは１組の第１のワード線のうちの一方にのみ接続さ
   れることを特徴とする、半導体記憶装置。
3. （３）データ記憶ノードを有し、１ビットのデータを記
   憶するメモリセルが行方向に複数列配置されたメモリセ
   ルアレイ、 前記メモリセルアレイに含まれる同一行のメモリセルに
   接続されるワード線、および 前記メモリセルアレイに含まれる同一列のメモリセルに
   接続されるビット線を備え、 前記ワード線に与えられる信号に応じて、前記メモリセ
   ルのデータ記憶ノードと前記ビット線の電気的接続が制
   御される半導体記憶装置において、前記ワード線は各メ
   モリセルに対して複数組配置され、各メモリセルは各組
   のワード線のうちの１本のワード線の信号によって前記
   電気的接続が制御され、同一行の隣接するメモリセルは
   同一組内の異なるワード線によって制御されるとともに
   、前記ビット線を共有することを特徴とする、半導体記
   憶装置。
4. （４）第１および第２のポートを含み、１ビットｎワー
   ドの半導体記憶装置を用いたデータバスであって、 データ記憶ノードを含むｎワードのメモリセルが行方向
   に複数列配置されたメモリセルアレイ、それぞれが前記
   メモリセルアレイに含まれる同一行のメモリセルに接続
   される第１および第２のワード線、 それぞれが前記メモリセルアレイに含まれる同一列のメ
   モリセルに接続される第１および第２のビット線、 前記第１のワード線と前記第１のビット線とともに前記
   第１のポートを構成し、入力されたデータを前記複数の
   メモリセルのいずれかに書込むための書込手段、 前記第２のワード線と前記第２のビット線とともに前記
   第２のポートを構成し、前記複数のメモリセルのいずれ
   かから読出されたデータを増幅する増幅手段、および 前記増幅手段から出力されたデータが与えられる１ビッ
   ト構成の算術論理演算手段を備えた、データバス。