JPS62146483A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、半導体記憶装置、特に、ランダムアクセス型
の半導体記憶装置に関する。

〈従来の技術〉 第２図は従来のランダムアクセス型半導体記憶装置を表
わすブロック図であり、図中％　Ｘ　ｌ　＋　ｘ２１−
−−は行デコーダに接続された行線であり、ＹｌとＹ’
ｌ＋Ｙ２とＹ’２＋−−−とはそれぞれ列線対を示して
いる。行線Ｘｌ、Ｘ２−−−と列線対Ｙ、とＹ′１゜Ｙ
、とＹ４ｔ−−−−との各交点には、フリップフロラグ
回路で構成された記憶セルＣ１１，Ｃ１□＋Ｃ２１＋Ｃ
２２−−−が配設されており、記憶セルＣ１１＋ＣＩ□
−ｍ−は行線Ｘ、、Ｘ２−−−と列線対Ｙ、とＹ（＋Ｙ
２とＹ’２＊−−一　とにそれ、それ接続されている。

記憶セルＣ−ＬＬ　＋　ＣＩ２　＋　−−−の第２図中
下方には読み出し回路ｌと書き込み回路２とが互に隣設
して形成されており、記憶セルＣＩｌ　＋　Ｃ１２＋　
−−一と読み出し回路１および書き込み回路２との間の
列線対Ｙ１゜Ｙ　’ｌ　＋−−−−にはそれぞれＭＯＳ
トランジスタ３゜４　、５　、６−−−が介装されてお
り、これらＭＯＳトランジスタ３　、４　、５　、６−
−−のゲートは列選択線７．８−ｍ−を介して列デコー
ダに接続されている。さらに、これら列選択線７　、８
　、−ｍ−と読み出し回路ｌおよび書き込み回路２との
間には、列線対の一方ｙｌ＋　ｙ２ｔ　−−一を接続す
る接続線９と列線対の他方Ｙ　’（、Ｙ’、　、　−−
−を接続する接続線ｌＯ１さらには読み出しモード線１
１と書き込みモード線１２とが廷在しており、読み出し
モード線１１とｖｒき込みモード線１２とは、読み出し
回路１と書き込み回路２との入力部に設けられたＭＯＳ
トランジスタ１３．１４．１５．１６のゲートにそれぞ
れ接続されている。

かかる構成の従来例の作用を述べれば、行デコーダによ
りいずれかの行線Ｘ、、Ｘ２．−−−が選択され、該選
択された行線Ｘｌ、Ｘ２．−−一に接続されている記憶
セルＣ１１＋　Ｃ１２，ｒ−ｍ−が活性化し、列テコー
ダによって選択されたタ１Ｆ選択線７，８−−−−がＭ
ＯＳトランジスタ３，４，５．６−−−をオン状態にす
ると、選択された行線Ｘ１．Ｘ２．−−一−と選択され
た列線対ＹＬとＹ（、Ｙ、とＹ６　との交点に配置され
た記憶セルＣｔ１＋　ｃＨｌ　−−−ＬＤみ読み出し回
路１、および書き込み回路２に接続可能になる。ここで
、読み出しモード線１１に選択信号が現われＭＯＳトラ
ンジスタ１３．１４が、？７１ｉＫなっていると、活性
化された記憶セルｅｌｆ　＋　Ｃ１２ｅ　−−一のうち
選択された列線対に接続されているものが記憶していた
データが１対の列線対に出力され、読み出し回路１で判
別された後、外部に出力される。一方、書き込みモード
＄１２に選択信号が現われているときには、ＭＯＳトラ
ンジスタ１５，１６がオン状態になっているので、外部
から印加されたデータは書き込み回路２から選択された
列線対に印加され、活性化されている記憶セルに記憶さ
れ゛る。

〈発明の解決しようとする問題点〉 上記構成に係わる従来の半導体記憶装置にあっては、読
み出し回路と書き込み回路とが互に隣接して設けられて
いたので、データを構成するビット数が多いにもかかわ
らず、各ビットに対応する記憶セルが少い列線対に接続
されていると、わずかな間隔に読み出し回路１と書き込
み回路２とを形成しなければならず、これら回路１，２
０列線対方向の寸法が増大し、半導体基板上に集積化し
にくいという問題点があった。

く問題点を解決するための手段〉 本発明は上記従来技術におけるレイアウト上の問題点に
鑑み、読み出し回路と書き込み回路とを記憶セルの配列
体の両側にそれぞれ配設したことを要旨とする。

〈実施例〉 第１図は本発明の一実施例を示すブロック図であり、図
中、従来例と同一構成部分には、同一符号のみ付し、詳
細な説明は省略する。記憶セルＣ１ｌ　＋　ｃｔｚ　ｌ
　Ｃ２１ｔ　”１２　Ｏ配列体２０　（７）両側ＫＵ、
読み出し回路２１と書き込み回路２２とがそれぞれ配設
されており、記憶セルの配列体２ｏと読み出し回路２１
との間では、第１列選択線群を構成する列選択線２３　
、２４−−−が列線対ＹｌとＹ′Ｌ＋Ｙ２とＹ４にそれ
ぞれ介在するＭＯＳトランジスタ２５．２６．２７．２
８−ｍ−のゲートに接続されている。記憶セルの配列体
２ｏと書き込み回路２２との間では、第２列選択線群を
構成する列選択線２９．３０が列線対Ｙ１とＹ’ｌ＋Ｙ
２とＹ′２にそれぞれ介在するＭＯＳトランジスタ３１
，３２゜３３．３４のゲートに接続されており、第１列
選択線群と第２列選択線群とは共に列デコーダに接続さ
れている。この列デコーダは第１列選択線群と第２列選
択線群とに同じ列線対ＹｔとＹ’ｌ＋Ｙ２とｙ４＝−を
選択させることもできるが、それぞれの列選択線群に異
なる列線対Ｙ！とＹ４ｙＹ２とＹ６を選択させることも
できる。各列線対の一方Ｙ１．Ｙ２は互に接続線３５で
接続さ扛ており、しかも、接続線３５は配列体２０の両
側において同一の列線Ｙ、、Ｙ、を接続する。同様に、
列線対の他方Ｙ　ｉ　、　Ｙ　６も配列体２０の両側で
互に接続線３６により接続されている。

３７．３８は読み出しモード線と書き込みモード線であ
り、それぞれ読み出し回路２１の入力部と書き込み回路
２２の入力部とに設けられたＭＯＳトランジスタ３９．
４０．４１．４２のゲートに接続されている。第３図は
各記憶セルを構成するＭＯＳトランジスタから成るフリ
ップフロップである。

次に、−実施例の作用を説明する。通常の単なる読み出
しモードと単なる書き込みモードとは従来例と同様なの
で省略し、記憶セルＣ２１からデータを読み出し、かつ
、記憶セルＣＺ２にデータを書き込む同時動作モードに
ついて説明する。

ます、行デコーダにより行線Ｘ２に活性信号が印加され
ると、該行線Ｘ２に接続されている記憶セルＣ２１＋　
Ｃ２２が活性化し、続いて、列デコーダが列選択線２４
と列選択線２９とに選択信号を印加すると、Ｍ２Ｓ）ラ
ンジスタ２５，２６，３３゜３４がオン状態になる。こ
のとき、膿］時動作モードなので、読み出しモード線３
７と書き込みモード線３８とに選択信号が印加され、Ｍ
ＯＳ　トランジスタ３９．４０．４１．４２が全てオン
状態になるので、記憶セルＣ２１のデータは読み出し回
路２１で判別され、外部に出力されると共に、書き込み
回路２２から記憶セルＣ２２に新たなデータが付与され
る。

く効果〉 以上説明してきたように、本発明によれば、記憶セルの
配列体の両側にそれぞれ読み出し回路と書き込み回路を
設けたので、それぞれの回路全行線の延在方向に拡張す
ることができ、半導体基板上にレイアウトし易くなると
いう効果を得られる。

さらに一実施例では、２組の列選択手段を設けたので、
異なる記憶セルにデータの読み出しと書き込みとを同時
に行なえるといり利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
従来例を示すブロック図、第３図は第１図の記憶セルの
回路図である。 Ｘ、、Ｘ２・・・・・・行線、Ｙ　１．　Ｙ’、　、　
Ｙ２．　Ｙ’、・・・・・・列線対、Ｃ１１＋　Ｃ１２
＋　ＣＺｌｔ　Ｃｔｚ　”””記憶セル、２゜・・・・
・・配列体、２１・・・・・・読み出し回路、２２・・
−・・・書き込み回路、２３．２４．２５．２６，２７
．２８・・・・−・第１列選択手段、２９．３０．３１
．３２　。 ３３．３４・・・・・・第２列選択手段。 躬　ブ　Ｌ２く」 葛３図

Claims (2)

【特許請求の範囲】
1. （１）行選択手段に接続され活性化信号を伝達する複数
   の行線と、列選択手段に接続されデータ信号を伝達する
   複数の列線対と、複数の行線と複数の列線対との名交叉
   部に配置され１対の列線と１本の行線とに接続された複
   数の記憶セルの配列体と、書き込み信号に応答して外部
   から印加されたデータに基き列選択手段に選択された列
   線対にデータ信号を印加する書き込み回路と、読み出し
   信号に応答して行選択手段に選択された行線と列選択手
   段に選択された列線対との交点に配置された記憶セルか
   ら出力されるデータ信号を判読し該記憶セルが記憶して
   いた情報を外部に出力する読み出し回路とを含む半導体
   記憶装置において、前記書き込み回路と読み出し回路と
   を記憶セルの配列体の両側にそれぞれ配設したことを特
   徴とする半導体記憶装置。
2. （２）前記記憶セルの配列体と書き込み回路との間に第
   １の列選択手段を設け、記憶セルの配列体と読み出し回
   路との間に第２の列選択手段を設け、第１の列選択手段
   と第２の列選択手段とがそれぞれ異った列線対を選択で
   きるようにした半導体記憶装置。