JPH0279295A

JPH0279295A - 半導体メモリ

Info

Publication number: JPH0279295A
Application number: JP63229761A
Authority: JP
Inventors: Yusuke Otomo; 祐輔大友; Tadanobu Nikaido; 忠信二階堂
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1988-09-16
Filing date: 1988-09-16
Publication date: 1990-03-19
Anticipated expiration: 2010-08-02
Also published as: JPH0772992B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の属゜する技術分野〕本発明は，指定アドレスへの書き込みを禁止するプロテ
クト機能の実現可能な半導体メモリに関するものである
。

〔従来の技術〕

第５図は、従来の半導体メモリの一例図であり、半導体
メモリ内の各ブロックの配置および接続関係を示す図で
ある。また、第６図は第５図内のプルアップ回路１２の
基本セルのレイアウトを示す図、第７図はマルチプレク
サ回路１６の基本セルのレイアウトを示す図である。な
お、上記のごとき従来の半導体メモリは，例えば、アイ
エスエスシーシーダイジェストオブテクニカルペイパー
ズ（　１９８５　ＩＳＳＣＣ　ＤＩＧＥＳＴ　ＯＦ　Ｔ
ＥＩＣ｝ＩＮＩｃＡＬ　ＰＡＰｆ！ＲＳｐｐ５８〜５９
　　“Ａ　２５６Ｋ　ＣＭＯ３ＳＲＡＭ　ｗｉｔｈ　Ｖ
ａｒｉａｂｌｅ−工ｍｐｅｄａｎｃｅ　Ｌｏａｄｓ”）
または特開昭６０−２５８７９１号公報、または電子通
信学会誌１９８４．　Ｎα１１．　Ｖｏ１６７、　ｐｐ
Ｈ３６〜１１３７　　等に記載されている。

図示のごとく、従来の半導体メモリ２は、ライトイネー
ブル信号ＷＥ　（またはその反転信号ＷＥＮ）のバッフ
ァ７、データ人力バッファ８．データ出力バツフア９、
アドレスバッファＩＯ、ビット線プルアップ回路１２、
デコーダ回路１３．メモリセルアレイ１４．マルチプレ
クサ１６、センスアンプ・データ入出力回路１７等から
構成されている。

その他、ＡＤはアドレス信号、Ｄｏはデータ出力、ＤＩ
はデータ入力、ＷＥはライトイネーブル信号（ＷＥの反
転信号はＷＥＮで示すが、両者はインバータ１段の追加
又は削除で同じとみなせるので、以下、ＷＥで示す）、
１１および１５はメモリセルアレイ１４内の端処理用セ
ルであり、符号１８はその部分の結線が複数であること
を示す。なお。

上記１１．１２．１３．１４．１５．１６間の接続は図
示を省略しているが、それらは隣合う同志が相互に接続
されている。また後述する本発明の実施例との比較に不
用なチップセレクト回路等は省略している。

第５図の回路において、データの書き込み時にＷＥ倍信
号より動作を制御されるものは、データ人力バッフ７８
、データ出力バッファ９．プルアップ回路１２、マルチ
プレクサ１６に含まれるデータ線イコライズ回路および
センスアンプ・データ入出力回路１７．であり、従来の
半導体メモリではこれらの回路のＷＥ制御系は、一系統
になっている。

ところで、データベース、アドレス管理等に使用するメ
モリに必要とされる機能としてプロテクト機能がある。

これは、データイニシャライズを行う時のように、順次
、アドレスをインクリメントして内容を書き換える際に
、常時読み出しの状態としておくデータやイニシャライ
ズを行いたくないデータの書き換えを禁止する機能であ
る。

〔発明が解決しようとする課題〕

上記のプロテクト機能を前記のごとき従来の半導体メモ
リで実現しようとすると次のような問題が生ずる。すな
わち、記憶したデータを書き込みからプロテクトするに
は、まず、プロテクトを判定するビットを従来のデータ
に加えて蓄積する必要がある。ここで、成るアドレスＡ
のデータのプロテクト判定を行うビットはアドレスＡに
蓄積する。

プロテクトの基本動作は、読み出したプロテクト判定ビ
ットとＷＥ倍信号のＡＮＤ論理出力をＷＥ倍信号置き換
えることであり、プロテクト機能の実行に必要なメモリ
動作は、以下の４つの動作である。

すなわち、０判定ビツトを読み出した後、データビットの書き込み
を行う（非プロテクト時）。

■データビットの読み出し中に判定ビットの書き込みを
行う。

０判定ビツトを読み出し、データビットを読み出す（プ
ロテクト時）。

■データビット、判定ビット共に書き込む。

上記の■〜■のうち、■および■は、従来の半導体メモ
リの動作と同じであり、問題はない、しかし、従来の半
導体メモリでは同一ワードを構成するビットの一部を読
み出し、他を書き込みとすることが出来ないため、■お
よび■の動作を実行しようとすると、読み出しビットへ
の書き込みも同時に行われて、記憶データが破壊されて
しまう。

次に、従来の半導体メモリのＷＥ制御系および該制御系
を複数の系統に構成しにくい点について説明する。

第５図のライトイネーブル信号ＷＥ　（またはその反転
信号ＷＥＮ）のバッファ７からの出力信号で制御する基
本セルは、ビット線プルアップ回路部１２の、基本セル
、データ線イコライズ回路を含むマルチプレクサ部１６
の基本セル、センスアンプ・データ入出力回路部１７の
基本セル、データ入力バッファ８．データ出力バッファ
９である。なお、基本セルとは図形入力装置におけるス
トラフチャあるいは自動配置配線時のエンドレベルセル
である。

上記の各部のうち、センスアンプ・データ入出力回路部
１７の基本セル、データ人力バッファ８、データ出力バ
ッファ９は１通常はビット毎に用いるので、ビット毎に
分離しているＷＥ端子をそれぞれ異なるＷＥ倍信号接続
することが可能である。

しかし、プルアップ回路１２の基本セルは第６図に、マ
ルチプレクサ回路１６の基本セルは第７図にそれぞれに
示すように、ＷＥまたはＷＥＮが一系統であることを前
提として作るため、ＷＥＮ信号線（またはＷＥ信号線）
１０３あるいは２１５は、基本セル１０２あるいは２０
１を横列に並べた場合に、メモリアレイ全体でビット毎
に切れることなく接続するようにセルを通過する様な基
本セルパターンとなっており、別種のセルパターンを用
意しなければ複数のＷＥ制御系を持つことが困難である
。

従って、従来の半導体メモリでは、ＷＥ制御系が一系統
しかなく、読み出しワードの一部のビットへの書き込み
、および書き込みワードの一部のビットからの読み出し
ができないため、プロテクト機能を実現することが出来
ないという欠点があった。

本発明は、上記のごとき従来技術の問題を解決し、プロ
テクト機能を実現することの可能な半導体メモリを提供
することを目的とする。

なお、前記第６図および第７図において、１０１はプル
アップ回路外枠、１０２は電源線（アルミ電極層Ａｆｉ
ｚ）、　１０３はＷＥまたはＷＥＮ信号線、１０４は１
０３と１０５とのコンタクト、１ｏ５はビット線プルア
ップＴｒゲート、１０６はＡＱ、とソース上のＡＱＬと
のコンタクト、１０７はソースとＡＱ、とのコンタクト
、１０８はソース上のアルミ電極層ＡＱ１．１０９はド
レイン、とＡＱ工とのコンタクト、１１０はドレイン上
のＡＱ、、１１１はドレイン上ＡＱ１とビット線１（Ａ
ｍｚ）とのスルーホール、１１２はビット線１，１１３
はビット線１’、１１４はビット線２，１１５はビット
線２′、１１６はセル外枠、２０１はマルチプレクサ回
路セル外枠、２０２はマルチプレクサ論理部、２ｏ３．
２０４はコラムアドレス線、２０５，２０６はデータ線
コンタクト。

２０７．２０８は’／−スとＡＱｌとノコンタクト、２
０９はデータ線１，２１０はデータ線２，２１１はデー
タ線イコライズＴｒゲート、２１２．２１３はドレイン
とＡｆｉ□とのコンタクト、２１４は電源線、２１５は
ＷＥまたはＷＥＮ信号線、２１６はポリシリコンとＡＱ
ｌとのコンタクトである。

〔課題を解決するための手段〕

上記の目的を達成するため、第１請求項に記載の発明に
おいては、複数のワード及びビットからなる読み出し・
書き込み可能なメモリセルアレイを持つ半導体メモリに
おいて、該メモリセルアレイのワードを構成する少なく
とも１つ以上のビットについて他のビットと独立なライ
トイネーブル制御系を備えるように構成している。

すなわち、第１請求項に記載の発明においては、半導体
メモリを、従来のデータに加えてプロテクト用情報をも
取り扱うことが出来るように、複数のライトイネーブル
信号でビット毎に独立して制御することが出来るように
構成したものである。

それによって前記した従来技術の問題の主要因であると
ころの、ライトイネーブル制御系が一系統しかないこと
による問題を解決することが出来る。

この第１請求項に記載の発明は１例えば後記第１図の実
施例に相当する。

また、第２ｔＩＩ求項に記載の発明においては、第１請
求項に記載の独立なライトイネーブル制御系で制御され
るビットによって他のビットのライトイネーブル信号を
無効にする論理手段を備えるように構成している。

すなわち、第２ｗＩ求項に記載の発明においては、半導
体メモリ素子内にプ°ロテクト用論理手段を備えたもの
である。この第２請求項に記載のｉ明は。

例えば後記第４図の実施例に相当する。

また、第３請求項に記載の発明においては、第１または
第２請求項に記載の発明を実現するための具体的なレイ
アウトを規定したものであり、複数のセルが相互に密着
して配置されるライトイネーブル信号線をもつ基本セル
として、′該基本セル内のライトイネーブル信号線を隣
接する基本セルのライトイネーブル線と配置の時点では
接続しないようにレイアウトした基本セルを用いたもの
である。この第３請求項に記載の発明は、例えば後記筒
２，３図の実施例に相当する。

〔実施例〕

第１図は本発明の第１の実施例図であり、半導体メモリ
内の各ブロックの配置および接続関係を示す図である。

なお、第１図において前記第５図と同符号は同一物を示
す。

第１図において、−点鎖線で囲まれた部分がＲＡＭ３３
であり、この中にプロテクト用１ビツト分のメモリセル
アレイ２１を加え、その−上部には、通常のライトイネ
ーブル信号ＷＥ　（またはライトイネーブル反転信号Ｗ
ＥＮ、以下、゛同じ）とは別のライトイネーブル信号Ｗ
ＥＩ（またはライトイネーブル反転信号ＷＥＮＩ、以下
、同じ）で独立に制御するプルアップ回路セル３０、下
部にはＷＥＩ信号で独立に制御するマルチプレクサ回路
セル３１およびセンスアンプ・データ入出力回路セル３
２を加えている。さらに、ＷＥＩ信号のバッファ２５、
プロテクト判定用データＰＢＤの入力バッファ２６およ
びプロテクト判定用読み出しデータＳＰの出力バッファ
２７を加え、メモリセルアレイ２１に対してＷＥＩ信号
によってＷＥ倍信号は独立な書き込み、読み出しが可能
となるように％ＷＥＩ信号線をプルアップ回路セル３０
、マルチプレクサ回路セル３１、センスアンプ・データ
入出力回路セル３２に接続する。また、データの入出力
配線、マルチプレクサへのコラムアドレス選択線は、従
来の半導体メモリと同様の配線を行う。

第１図の装置は、前記第５図の従来型半導体メモリの構
成と比較すると；ライトイネーブル信号ＷＥによってメ
モリセルアレイ１４が読み出しくまたは書き込み）状態
になっている場合でも、別のライトイネーブル信号ＷＥ
Ｉによってメモリセルアレイ２１は独立に書き込み・読
み出しできるようにした点が異なっている。

なお、ＲＡＭ３３の外部には、外部プロテクトイネーブ
ル回路２０を設け、バッファ７へ与えるＷＥ〜信号を制
御するようにしている。すなわち、外部プロテクトイネ
ーブル回路２０には、ＷＥ倍信号プロテクト判定用読み
出しデータＳＰおよびプロテクトアクティブ信号ＰＥが
入力する。このプロテクトアクティブ信号ＰＥは、ＲＡ
Ｍ３３をプロテクト機能を持つものとして使用する場合
は“０″、通常のＲＡＭとして使用する場合は１”とな
る。

そして、ＰＥ信号が“０”の場合（プロテクト機能を持
つ場合）には、外部プロテクトイネーブル回路２０の出
力（バッファ７の入力）は、プロテクト判定用読み出し
データＳＰが“０”のときは常時“Ｏ”、ＳＰ倍信号１
″１”のときは外部から入力するＷＥ倍信号等しくなる
。一方、ＰＥ信号が“１”の場合（通常のＲＡＭとして
使用の場合）には、外部プロテクトイネーブル回路２０
の出力は常に外部から与えられるＷＥＭｌに等しくなる
。

したがってプロテクトアクティブ信号ＰＥに応じてＲＡ
Ｍ３３をプロテクト機能を持つ素子と通常のＲＡＭとの
両方に切り替えて使用することが出来る。なお、外部プ
ロテクトイネーブル回路２０の具体的な回路構成は、後
記第４図の３０１〜３０６で構成。

される回路と同様なものである。

第２図は、上記のＲＡＭ３３を実現する際のビット線プ
ルアップ回路セルのレイアウトを示す図である。

第２図に示すごとく、この実施例においては。

ＷＥ信号線１１７をセルの外枠１１６まで伸ばさず、セ
ルの内側で止めている。このセルを横列に密着して配置
した場合は、ＷＥ信号線が隣接セルの信号線と接続しな
い。したがって、該セルのプルアップトランジスタ（第
２図中では２個を示す）に接続するビット線対（１１２
，１１３）　、（Ｌｉ２．１１５）をデータ１ビツト用
にマルチプレックスする構成では、１ワードを構成する
ビットを別個のＷＥ倍信号独立に制御することが可能と
なる。

また、上記セルを基本セルとして用いると、１ワード内
の複数のビットを同一のＷＥ倍信号制御する場合でも、
横列に並んだ該セルの上位の階層（積層された半導体素
子の上の層）でＷＥ信号線１１７同志を接続すればよい
ので、第１図のセル１２と３０とを区別して基本セルを
複数個作成する必要がない。

第３図は、ＲＡＭ３３を実現する際のマルチプレクサ回
路セルのレイアウトを示す図である。

このセルにおいては、ＷＥ信号線２１８をセルの外枠２
１７まで伸ばさず、セル内部で止めている。

したがって前記第２図に示したプルアップ回路セルと同
様に、ビット線対（１１２，１１３）、（１１４，１１
５）をデータ１ビツト用にマルチプレックスする楕成に
おいて、データの各ビットを別個のＷＥ倍信号独立に制
御することが可能となる。また、上位の階層でＷＥ線２
１８同志を接続すれば、複数のビットを同一のＷＥ倍信
号制御することも出来る。したがって該セルを基本セル
とすれば、プロテクト機能を付加するために基本セルを
複数種類作る必要がないので、ＲＡＭ３３は容易に作成
することが出来る。

次に、第４図は本発明の第２の実施例図であり、半導体
メモリ内の各ブロックの配置および接続関係を示す図で
ある。なお、第４図において、３３は前記第１図のＲＡ
Ｍ３３を示し、その他、第１図と同符号は同一物を示す
。

第４図の実施例は、前記第１図に示したＲＡＭ３３に、
プロテクト機能及びプロテクト用に備えたビットを通常
のデータ用に一系統のＷＥ倍信号制御できる論理手段を
加えたＲＡＭ３００である。

第４図において、トランスファーゲート３０４及び３０
６では、内部に人力するＷＥＩ信号をＷＥ倍信号同様の
信号とするか否かを選択する。すなわち、トランスファ
ーゲート３０４とＮ０Ｒ３０３にはプロテクトアクティ
ブ信号ＰＥが入力するが、このＰＥ信号は、ＲＡＭ３０
０をプロテクト機能を持つものとして使用する場合は１
１　Ｑ　ｌｊ１通常のＲＡＭとして使用する場合は１１
１　ＪＪとなる。また、プロテクト判定用読み出しデー
タＳＰは、ラッチ回路３０５でラッチしくＴＭはラッチ
回路３０５のタイミング信号）、ＰＥ信号が′０″の場
合（プロテクト機能を持つ場合）にのみＮ０Ｒ３０３の
出力（ＮＡＮＤ３０１の一方の入力）がラッチ回路３０
５のデータに等しくなる。そして入力したＷＥ倍信号イ
ンバータ３０２で反転した反転信号をＮＡＮＤ３０１の
もう一方の入力としているので、ＰＥ信号がＪＪ　Ｏｌ
ｊの場合には、ＮＡＮＤ３０１の出力（ＲＡＭ３３のバ
ッファ７に入力するＷＥ）は、プロテクト判定用読み出
しデータＳＰがｌ（ＯＩ＋のときは常時“０７１、ＳＰ
倍信号“１″のときは外部から入力するＷＥ倍信号等し
くなる。一方、ＰＥ信号が“′１″の場合（通常のＲＡ
Ｍとして使用の場合）には、ＮＯＲ３０３の出力は常に
“１”になり、ＮＡＮＤ３０１の出力は常に外部から与
えられるＷＥ倍信号等しくなる。

上記のように第４図の実施例においては、プロテクト機
能をＲＡＭモジュール内に小規模の論理手段で含み、か
つ、一系統のＷＥ倍信号プロテクト用に備えたビットを
通常のデータ用に使用するようにも制御することが出来
る。

また、上記のように論理手段を内部に集積化しているこ
とにより、外部負荷容量が付かないため、高速なプロテ
クト判定が可能となること、及び通常のＲＡＭ用途とプ
ロテクト機能付きＲＡＭ用途との両方に使用することが
出来るという利点がある。

なお、この実施例においては、ラッチ回路３０５のタイ
ミング信号ＴＭを外部から入力する例を示したが、アド
レス変化を検出してパルスを発生する回路をＲＡＭ３０
０内に設けることにより、外部クロックを要することな
くＲＡＭ３００を非同期に使用することも可能である。

〔発明の効果〕

以上説明したように本発明においては、同一メモリセル
アレイに対して複数のライトイネーブル制御系を設けた
ことにより、１ワードを植成するビット毎に独立にｉき
込み・読み出しを行うことが出来るので、プロテクト機
能を実現することが可能となる。

また、ビット線プルアップ回路セルとマルチプレクサセ
ルのＷＥまたはＷＥＮ制御線を隣接セル間で未接続とし
、上位の階層で接続するようにすることにより、該セル
を従来の半導体メモリと共用することができ、プロテク
ト機能を有するメモリの作成が容易となる。

また、プロテクト用論理を内部に集積化することにより
、少ない面積ペナルティで高速なプロテクト判定機能を
メモリ自身で行うことが可能となる。

またプロテクトアクティブ信号、プロテクトアクチイブ
判定論理手段の付加により、本発明の半導体メモリを通
常のＲＡＭ用途とプロテクト機能付きＲＡＭ用途の両方
に使用できる、等多くの優れた効果が得られる。

【図面の簡単な説明】

第１図は本発明のプロテクト機能を持つメモリ装置の構
成を示す一実施例図、第２図は本発明の半導体メモリに
使用するビット線プルアップ回路セルパターンを示す図
、第３図は本発明の半導体メモリに使用するマルチプレ
クサ回路セルパターンを示す図、第４図は本発明のプロ
テクト機能論理手段及びプロテクトアクティブ判定論理
手段を備えた半導体メモリの構成を示す実施例図、第５
図は従来の半導体メモリの一例図、第６図は従来の半導
体メモリに使用するビット線プルアップ回路セルパター
ンを示す図、第７図は従来の半導体メモリに使用するマ
ルチプレクサ回路セルパターンを示す図である。く符号の説明〉７・・・ライトイネーブル信号ＷＥのバッファ８・・・
データ人力バッファ９・・・データ出力バッファ１０・・・アドレスバッファ１１、１５・・・メモリセルアレイ１４内の端処理用セ
ル１２・・・ビット線プルアップ回路１３・・・デコーダ回路１４・・・メモリセルアレイｔ６・・・マルチプレクサｌ６１７・・・センスアンプ・データ入出力回路２０・・・
外部プロテクトイネーブル回路２１・・・プロテクト用
１ビツト分のメモリセルアレイ２５・・・ＷＥＩのバッ
ファ２５２６・・・プロテクト判定用データＰＢＤの入力バッフ
ァ２７・・・プロテクト判定用読み出しデータＳＰの出力
バッファ３０・・・プルアップ回路セル３１・・・マルチプレクサ回路セル３２・・・センスアンプ・データ入出力回路セル３３・
・・ＲＡＭ３００・・・ＲＡＭ３０１・・・ＮＡＮＤゲート３０２・・・インバータ３０３・・・ＮＯＲゲート３０４、３０６・・・トランスファゲート３０５・・・
ラッチ回路ＡＤ・・・アドレス信号Ｄｏ・・・データ出力ＤＩ・・・データ入力ＷＥ、ＷＥＩ・・・ライトイネーブル信号ＷＥＮ、ＷＥ
ＮＩ・・・ライトイネーブル反転信号ＳＰ・・・プロテ
クト判定用読み出しデータＰＥ・・・プロテクトアクテ
ィブ信号ＴＭ・・・ラッチ回路３０５のタイミング信号特許出願
人　日本電信電話株式会社

Claims

【特許請求の範囲】１、複数のワード及びビットからなる読み出し・書き込
み可能なメモリセルアレイを持つ半導体メモリにおいて
、該メモリセルアレイのワードを構成する少なくとも１
つ以上のビットについて他のビットと独立なライトイネ
ーブル制御系を備えたことを特徴とする半導体メモリ。２、上記の独立なライトイネーブル制御系で制御される
ビットによって他のビットのライトイネーブル信号を無
効にする論理手段を備えたことを特徴とする第１請求項
に記載の半導体メモリ。３、機能別に回路パターンをレイアウトした基本セルを
配置し、積層された上位の階層で該基本セルの信号線や
電源線を相互に接続する半導体メモリにおいて、複数の
セルが相互に密着して配置されるライトイネーブル信号
線をもつ基本セルとして、該基本セル内のライトイネー
ブル信号線を隣接する基本セルのライトイネーブル線と
配置の時点では接続しないようにレイアウトした基本セ
ルを用いたことを特徴とする第１請求項または第２請求
項に記載の半導体メモリ。