JPH0348600B2 - - Google Patents
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- JPH0348600B2 JPH0348600B2 JP59181380A JP18138084A JPH0348600B2 JP H0348600 B2 JPH0348600 B2 JP H0348600B2 JP 59181380 A JP59181380 A JP 59181380A JP 18138084 A JP18138084 A JP 18138084A JP H0348600 B2 JPH0348600 B2 JP H0348600B2
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- output
- ram
- test
- logic block
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Links
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Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
〔産業上の利用分野〕
本発明はメモリ、例えばRAM（ランダムアク
セスメモリ）内臓のゲートアレイに係り、特に内
臓されているRAMの試験回路に関するものであ
る。 RAM内臓のゲートアレイは第６図に模式図で
示すように１つの半導体基板１にRAM２とゲー
トアレイ３とが搭載されている。ゲートアレイ３
のロジツクはユーザのニーズに応じて設定される
ものである。この種の集積回路のテストは、ゲー
トアレイ３に設定されるロジツクのテストと
RAM２のテストを行う必要がある。 〔従来の技術〕 上述のRAMのテストは、RAMの入／出力は
ロジツクと信号のやり取りをしている関係上、ロ
ジツクを介して行うことが考えられる。ところが
この場合、テスト用の入力信号がＩ／Ｏ端子から
入り、ロジツクのＦ／Ｆ（フリツプフロツプ）や
ANDやORゲートを何段も介してRAMに入力す
るため、階層が深くなり、RAMの入力信号を設
定するのに困難性が生ずる。そこで、第６図のご
とく、RAMへテスト入力信号を直接入力できる
ようにすれば良いが、この場合別個にテスト入力
用のＩ／Ｏピン５をロジツクで使用するＩ／Ｏピ
ン４の他に設けなければならない。さらにロジツ
クで使用する信号線６とテストで使用する信号線
７が同じ信号線でPAMに入力するので次の問題
が生ずる。 ロジツクに余分な負荷（テスト用の信号線
６）がついてしまうためロジツクのスピードが
遅くなつてしまう。 専用のテスト入力用のＩ／Ｏピンを設けるた
め、通常のロジツクの入／出力のＩ／Ｏピンの
数を減らさざるを得ない。 以上は搭載RAMのテスト用の入力の問題であ
るが、RAM出力についてもテスト出力端子を別
個に設ける点で問題があり、テスト出力端子数を
減じる必要もある。 〔発明が解決しようとする問題点〕 本発明は、上述の従来の欠点、すなわちテスト
信号RAMに入、出力するために別個に端子が必
要であり、またロジツクに余分な負荷がついて、
ロジツクのスピードが遅くなるという問題を解決
するものである。 〔問題点を解決するための手段〕 本発明は上記問題点を解決するため、ロジツク
ブロツク３と、 該ロジツクブロツクからの信号入力を行なうた
めの複数の入力ピンと、 該ロジツクブロツクからの信号出力を行なうた
めの複数の出力ピンと、 通常動作モードでは該ロジツクブロツクからの
メモリアクセス用信号に応答した複数ビツトの出
力を該ロジツクブロツクへ与えるメモリ２と、 テストモード設定信号に応答して、通常動作モ
ードでは前記ロジツクブロツクからのメモリアク
セス用信号を選択して前記メモリへ入力し、テス
トモードでは前記複数の入力ピン及び出力ピンに
与えられる外部からのメモリアクセス用信号を選
択して前記メモリへ入力する選択回路１０と、 前記ロジツクブロツクと前記複数の出力ピンと
の間に接続され前記テストモード設定信号に応答
してテストモードでは高インピーダンス出力状態
となる出力バツフア回路３１と、 前記テストモードに於いて前記メモリの出力ビ
ツト数より少ないビツト数のビツトセレクト信号
に応じて前記メモリの複数ビツト出力のうちの１
ビツトを選択して、単一のピンへ前記ロジツクブ
ロツクを介さず出力させるビツトセレクト回路４
０ とを具備することを特徴とするゲートアレイを提
供する。 本発明においては、RAM等のメモリ搭載のゲ
ートアレイにおいて、メモリ試験選択用ピンを有
し、メモリの単体試験を、ロジツク部の試験とは
別個に行なうための試験回路を持つ。メモリの入
力端子は、メモリ搭載のゲートアレイの入／出力
ピン（以下LSiピンと呼ぶ）と結線されており、
前記メモリ試験選択用ピンへの入力信号をメモリ
テストモードに設定することにより、LSiピンよ
り入力される信号がメモリへ取り込まれる。メモ
リ（RAM）への入力回路の一例を第１図に示
す。アンド回路１１は通常入力IN0を、アンド回
路１２はテスト入力INTをそれぞれ入力とする。
アンド回路１２，１１の他方の入力端子にはそれ
ぞれRAM試験選択用ピンへの入力信号（テスト
モード設定信号）及びその反転信号（TEST、
TEST）を入力する。アンド回路１１，１２の出
力はオア−インバータ回路１３を介してRAMの
入力に接続する。動作は、TESTモード設定信号
がRAMテストモード（“Ｈ”とする）のとき、
アンド回路１２が開きアンド回路１１は閉じるか
らテスト入力信号がアンド回路１２から出力し、
オア−インバータ回路１３を介してその反転信号
がRAMに加えられる。これに対し、逆にテスト
モード設定信号が通常動作モード（“Ｌ”とする）
のときは、アンド回路１１が開き、アンド回路１
２は閉じ、通常入力IN0が選択され、オア−イン
バータ回路１３を介してRAMに加えられる。こ
のように本発明によればテストモード設定信号に
より、RAMテストモードと通常動作モードを切
換え、テスト入力と通常入力のどちらかを選択す
る。 上述のように本発明ではテスト入力と通常入力
とを選択できるので、内部ロジツクで使用してい
るＩ／Ｏを、RAMへのテスト入力と共用でき
る。第２図、第３図にこのRAMテスト用Ｉ／Ｏ
マイクロ（入／出力用のバツフアセル）例を示
す。第２図は１個のLSiピン１０１の共用を示
し、バツフア（インバータ）２１〜２３からな
り、バツフア２１の出力を分岐してバツフア２
２，２３を介してそれぞれ内部ロジツク及び
RAMのテスト入力側に接続する。ロジツク側か
らみるとRAMのテスト側はみえず、負荷となら
ないから通常動作時にロジツクの動作の遅れの恐
れはない。第３図は内部ロジツクが出力として使
つている端子（LSiピン１０３）をRAMテスト
の入力として使う回路であり、テストモード設定
信号のRAMテストモード（“Ｈ”とする）によ
り内部ロジツクの出力バツフア３１を高インピー
ダンスになし、LSiピン１０３をバツフア３２を
介してRAMテスト入力を接続する。 一方RAMのテストモードにおける出力の方
は、RAMの全出力（全ビツト）を用いても良い
が、あるいはビツトセレクト信号により出力ビツ
ト数を減少し、例えば１ビツト乃至数ビツトの出
力データにエンコードして出力しても良い。後者
に用いるビツトセレクト回路例を第４図に示して
いる。これは第４図Ａに示すセレクト回路を要素
となし、これを樹枝状に接続してビツトセレクト
回路を構成する。該回路はビツトセレクト信号
TSとその反転信号（図ではXTSと示す）に
よりビツト出力を選択する。図Ｂの回路はRAM
出力が24ビツト（０〜24）の場合、５種のビツト
セレクト信号（TS４〜TS８）とその反転信号
（XTS４〜XTS８）を用いて順次１ビツトずつ
出力する。従つて、RAMテスト出力ピンをこの
場合１本にすることができる。 〔実施例〕 第５図に本発明の一実施例を示す。図におい
て、RAM２とロジツクブロツク３が備えられた
RAM搭載のゲートアレイが示されており、
RAM２が入力にアドレスレジスタ５１、デコー
ダ５２、ライトアンプ５３、センスアンプ５４等
を備える点に関しては従来と同様である。通常動
作モードにいおいてロジツクブロツク３への入力
に用いられるLSiピン１０１，１０２には第２図
の入／出力用のバツフアセル２０が備えられ、ロ
ジツクブロツク３の出力として用いられるLSiピ
ン１０３，１０４には第３図の内部ロジツクの出
力とRAMテスト入力信号の入力とを共用するた
めの入／出力用のバツフアセル３０が備えられて
いる。１０５はRAM試験選択用ピンであり、テ
ストモード設定信号（TEST）を入力する。１０
は第１図のRAM入力モード選択回路であり、ピ
ン１０１，１０２の入／出力用のバツフアセル２
０と、ピン１０３，１０４の入／出力用のバツフ
アセル３０の２つに分岐した出力の１つがそれぞ
れRAM入力モード選択回路１０のアンド回路１
１に入力する。一方アンド回路１２にはロジツク
ブロツク３の出力が入力（通常入力）する。アン
ド回路１１の他方の入力端子にはインバータ５５
を介してRAM試験選択用ピン１０５のテストモ
ード設定信号の反転信号が入力する。ピン
１０１，１０２の入／出力用のバツフアセル２０
の分岐した他方の出力はロジツクブロツクに入力
する。以上のピン１０１，１０２に接続される回
路２０及び１０の動作は第１図、第２図で説明し
たのと同じで、ピン１０１，１０２はピン１０５
のテストモード設定信号が通常モード（“Ｌ”と
する）のときロジツクブロツク３への入力端子と
してのみ使用でき、ロジツクブロツクの出力はア
ンド回路１２，オア−インバータ回路１３を経由
してRAM入力となる。一方、ピン１０５のテス
トモード設定信号がRAMテストモード（“Ｈ”
とする）のとき、RAM入力モード選択回路１０
が切換えられ、ピン１０１，１０２はアンド回路
１１、オア−インバータ回路１３を介してRAM
入力に接続されるから、ピン１０１，１０２をテ
スト信号の入力に用いることができる。 ピン１０３，１０４の入／出力用のバツフアセ
ル３０とこれに接続するRAM入力モード選択回
路１０の動作は第１図、第３図で述べたのと同じ
であり、RAM試験選択用ピン１０５の入力モー
ドが通常動作モード（“Ｌ”とする）のときロジ
ツクブロツク３の出力とピン１０３，１０４が接
続され、一方RAM入力モード選択回路１０にお
いてアンドゲート１１が開き、１２が閉じロジツ
クブロツク３の出力がアンド−オア−インバータ
回路１１，１３を介してRAM入力に接続する。
一方ピン１０５の入力信号がRAMテストモード
（“Ｈ”とする）のとき、入／出力用のバツフアセ
ル３０はロジツクブロツクの出力をピン１０３，
１０４と切離し、ピン１０３，１０４はアンド−
オア−インバータ回路１２，１３を介してRAM
入力に接続する。従つて、ピン１０３，１０４か
らテスト信号を入力できる。 一方RAMのテスト出力側についてみると、ビ
ツトセレクト信号入力回路５０のピン１０７，１
０８から２種類のビツトセレクト信号を入力し、
第４図と同様のビツトセレクト回路４０で１ビツ
トの出力信号にエンコードしてテスト出力ピン１
０６に出力している。 第５図について、ピン１０９〜１０１２の
RAM書込み入力部６０、ライトアンプ５３、セ
ンスアンプ５４については従来と同じであるので
説明を省略する。 〔発明の効果〕 以上に説明したように、本発明によればゲート
アレイ内のRAM等のメモリテスト用LSiピンと
内部ロジツクのLSiピンを共用でき、内部ロジツ
クで使用できる入／出力端子数を減ずることな
く、RAM等のメモリ単体の試験が実現できる。
また通常動作モードにおいてLSiピンを共用する
テスト入力ラインはロジツクの入／出力と切離さ
れるから、負荷となることがなく、ロジツクの動
作スピードに影響しない。
セスメモリ）内臓のゲートアレイに係り、特に内
臓されているRAMの試験回路に関するものであ
る。 RAM内臓のゲートアレイは第６図に模式図で
示すように１つの半導体基板１にRAM２とゲー
トアレイ３とが搭載されている。ゲートアレイ３
のロジツクはユーザのニーズに応じて設定される
ものである。この種の集積回路のテストは、ゲー
トアレイ３に設定されるロジツクのテストと
RAM２のテストを行う必要がある。 〔従来の技術〕 上述のRAMのテストは、RAMの入／出力は
ロジツクと信号のやり取りをしている関係上、ロ
ジツクを介して行うことが考えられる。ところが
この場合、テスト用の入力信号がＩ／Ｏ端子から
入り、ロジツクのＦ／Ｆ（フリツプフロツプ）や
ANDやORゲートを何段も介してRAMに入力す
るため、階層が深くなり、RAMの入力信号を設
定するのに困難性が生ずる。そこで、第６図のご
とく、RAMへテスト入力信号を直接入力できる
ようにすれば良いが、この場合別個にテスト入力
用のＩ／Ｏピン５をロジツクで使用するＩ／Ｏピ
ン４の他に設けなければならない。さらにロジツ
クで使用する信号線６とテストで使用する信号線
７が同じ信号線でPAMに入力するので次の問題
が生ずる。 ロジツクに余分な負荷（テスト用の信号線
６）がついてしまうためロジツクのスピードが
遅くなつてしまう。 専用のテスト入力用のＩ／Ｏピンを設けるた
め、通常のロジツクの入／出力のＩ／Ｏピンの
数を減らさざるを得ない。 以上は搭載RAMのテスト用の入力の問題であ
るが、RAM出力についてもテスト出力端子を別
個に設ける点で問題があり、テスト出力端子数を
減じる必要もある。 〔発明が解決しようとする問題点〕 本発明は、上述の従来の欠点、すなわちテスト
信号RAMに入、出力するために別個に端子が必
要であり、またロジツクに余分な負荷がついて、
ロジツクのスピードが遅くなるという問題を解決
するものである。 〔問題点を解決するための手段〕 本発明は上記問題点を解決するため、ロジツク
ブロツク３と、 該ロジツクブロツクからの信号入力を行なうた
めの複数の入力ピンと、 該ロジツクブロツクからの信号出力を行なうた
めの複数の出力ピンと、 通常動作モードでは該ロジツクブロツクからの
メモリアクセス用信号に応答した複数ビツトの出
力を該ロジツクブロツクへ与えるメモリ２と、 テストモード設定信号に応答して、通常動作モ
ードでは前記ロジツクブロツクからのメモリアク
セス用信号を選択して前記メモリへ入力し、テス
トモードでは前記複数の入力ピン及び出力ピンに
与えられる外部からのメモリアクセス用信号を選
択して前記メモリへ入力する選択回路１０と、 前記ロジツクブロツクと前記複数の出力ピンと
の間に接続され前記テストモード設定信号に応答
してテストモードでは高インピーダンス出力状態
となる出力バツフア回路３１と、 前記テストモードに於いて前記メモリの出力ビ
ツト数より少ないビツト数のビツトセレクト信号
に応じて前記メモリの複数ビツト出力のうちの１
ビツトを選択して、単一のピンへ前記ロジツクブ
ロツクを介さず出力させるビツトセレクト回路４
０ とを具備することを特徴とするゲートアレイを提
供する。 本発明においては、RAM等のメモリ搭載のゲ
ートアレイにおいて、メモリ試験選択用ピンを有
し、メモリの単体試験を、ロジツク部の試験とは
別個に行なうための試験回路を持つ。メモリの入
力端子は、メモリ搭載のゲートアレイの入／出力
ピン（以下LSiピンと呼ぶ）と結線されており、
前記メモリ試験選択用ピンへの入力信号をメモリ
テストモードに設定することにより、LSiピンよ
り入力される信号がメモリへ取り込まれる。メモ
リ（RAM）への入力回路の一例を第１図に示
す。アンド回路１１は通常入力IN0を、アンド回
路１２はテスト入力INTをそれぞれ入力とする。
アンド回路１２，１１の他方の入力端子にはそれ
ぞれRAM試験選択用ピンへの入力信号（テスト
モード設定信号）及びその反転信号（TEST、
TEST）を入力する。アンド回路１１，１２の出
力はオア−インバータ回路１３を介してRAMの
入力に接続する。動作は、TESTモード設定信号
がRAMテストモード（“Ｈ”とする）のとき、
アンド回路１２が開きアンド回路１１は閉じるか
らテスト入力信号がアンド回路１２から出力し、
オア−インバータ回路１３を介してその反転信号
がRAMに加えられる。これに対し、逆にテスト
モード設定信号が通常動作モード（“Ｌ”とする）
のときは、アンド回路１１が開き、アンド回路１
２は閉じ、通常入力IN0が選択され、オア−イン
バータ回路１３を介してRAMに加えられる。こ
のように本発明によればテストモード設定信号に
より、RAMテストモードと通常動作モードを切
換え、テスト入力と通常入力のどちらかを選択す
る。 上述のように本発明ではテスト入力と通常入力
とを選択できるので、内部ロジツクで使用してい
るＩ／Ｏを、RAMへのテスト入力と共用でき
る。第２図、第３図にこのRAMテスト用Ｉ／Ｏ
マイクロ（入／出力用のバツフアセル）例を示
す。第２図は１個のLSiピン１０１の共用を示
し、バツフア（インバータ）２１〜２３からな
り、バツフア２１の出力を分岐してバツフア２
２，２３を介してそれぞれ内部ロジツク及び
RAMのテスト入力側に接続する。ロジツク側か
らみるとRAMのテスト側はみえず、負荷となら
ないから通常動作時にロジツクの動作の遅れの恐
れはない。第３図は内部ロジツクが出力として使
つている端子（LSiピン１０３）をRAMテスト
の入力として使う回路であり、テストモード設定
信号のRAMテストモード（“Ｈ”とする）によ
り内部ロジツクの出力バツフア３１を高インピー
ダンスになし、LSiピン１０３をバツフア３２を
介してRAMテスト入力を接続する。 一方RAMのテストモードにおける出力の方
は、RAMの全出力（全ビツト）を用いても良い
が、あるいはビツトセレクト信号により出力ビツ
ト数を減少し、例えば１ビツト乃至数ビツトの出
力データにエンコードして出力しても良い。後者
に用いるビツトセレクト回路例を第４図に示して
いる。これは第４図Ａに示すセレクト回路を要素
となし、これを樹枝状に接続してビツトセレクト
回路を構成する。該回路はビツトセレクト信号
TSとその反転信号（図ではXTSと示す）に
よりビツト出力を選択する。図Ｂの回路はRAM
出力が24ビツト（０〜24）の場合、５種のビツト
セレクト信号（TS４〜TS８）とその反転信号
（XTS４〜XTS８）を用いて順次１ビツトずつ
出力する。従つて、RAMテスト出力ピンをこの
場合１本にすることができる。 〔実施例〕 第５図に本発明の一実施例を示す。図におい
て、RAM２とロジツクブロツク３が備えられた
RAM搭載のゲートアレイが示されており、
RAM２が入力にアドレスレジスタ５１、デコー
ダ５２、ライトアンプ５３、センスアンプ５４等
を備える点に関しては従来と同様である。通常動
作モードにいおいてロジツクブロツク３への入力
に用いられるLSiピン１０１，１０２には第２図
の入／出力用のバツフアセル２０が備えられ、ロ
ジツクブロツク３の出力として用いられるLSiピ
ン１０３，１０４には第３図の内部ロジツクの出
力とRAMテスト入力信号の入力とを共用するた
めの入／出力用のバツフアセル３０が備えられて
いる。１０５はRAM試験選択用ピンであり、テ
ストモード設定信号（TEST）を入力する。１０
は第１図のRAM入力モード選択回路であり、ピ
ン１０１，１０２の入／出力用のバツフアセル２
０と、ピン１０３，１０４の入／出力用のバツフ
アセル３０の２つに分岐した出力の１つがそれぞ
れRAM入力モード選択回路１０のアンド回路１
１に入力する。一方アンド回路１２にはロジツク
ブロツク３の出力が入力（通常入力）する。アン
ド回路１１の他方の入力端子にはインバータ５５
を介してRAM試験選択用ピン１０５のテストモ
ード設定信号の反転信号が入力する。ピン
１０１，１０２の入／出力用のバツフアセル２０
の分岐した他方の出力はロジツクブロツクに入力
する。以上のピン１０１，１０２に接続される回
路２０及び１０の動作は第１図、第２図で説明し
たのと同じで、ピン１０１，１０２はピン１０５
のテストモード設定信号が通常モード（“Ｌ”と
する）のときロジツクブロツク３への入力端子と
してのみ使用でき、ロジツクブロツクの出力はア
ンド回路１２，オア−インバータ回路１３を経由
してRAM入力となる。一方、ピン１０５のテス
トモード設定信号がRAMテストモード（“Ｈ”
とする）のとき、RAM入力モード選択回路１０
が切換えられ、ピン１０１，１０２はアンド回路
１１、オア−インバータ回路１３を介してRAM
入力に接続されるから、ピン１０１，１０２をテ
スト信号の入力に用いることができる。 ピン１０３，１０４の入／出力用のバツフアセ
ル３０とこれに接続するRAM入力モード選択回
路１０の動作は第１図、第３図で述べたのと同じ
であり、RAM試験選択用ピン１０５の入力モー
ドが通常動作モード（“Ｌ”とする）のときロジ
ツクブロツク３の出力とピン１０３，１０４が接
続され、一方RAM入力モード選択回路１０にお
いてアンドゲート１１が開き、１２が閉じロジツ
クブロツク３の出力がアンド−オア−インバータ
回路１１，１３を介してRAM入力に接続する。
一方ピン１０５の入力信号がRAMテストモード
（“Ｈ”とする）のとき、入／出力用のバツフアセ
ル３０はロジツクブロツクの出力をピン１０３，
１０４と切離し、ピン１０３，１０４はアンド−
オア−インバータ回路１２，１３を介してRAM
入力に接続する。従つて、ピン１０３，１０４か
らテスト信号を入力できる。 一方RAMのテスト出力側についてみると、ビ
ツトセレクト信号入力回路５０のピン１０７，１
０８から２種類のビツトセレクト信号を入力し、
第４図と同様のビツトセレクト回路４０で１ビツ
トの出力信号にエンコードしてテスト出力ピン１
０６に出力している。 第５図について、ピン１０９〜１０１２の
RAM書込み入力部６０、ライトアンプ５３、セ
ンスアンプ５４については従来と同じであるので
説明を省略する。 〔発明の効果〕 以上に説明したように、本発明によればゲート
アレイ内のRAM等のメモリテスト用LSiピンと
内部ロジツクのLSiピンを共用でき、内部ロジツ
クで使用できる入／出力端子数を減ずることな
く、RAM等のメモリ単体の試験が実現できる。
また通常動作モードにおいてLSiピンを共用する
テスト入力ラインはロジツクの入／出力と切離さ
れるから、負荷となることがなく、ロジツクの動
作スピードに影響しない。
第１図は本発明の一実施例に用いるRAM入力
選択回路を示す図、第２図及び第３図はそれぞれ
本発明の一実施例における入／出力用のバツフア
セルを示す図、第４図は本発明の実施例で用いる
テスト出力回路を示す図、第５図は本発明の一実
施例を示す図、第６図は従来のRAM搭載のゲー
トアレイの模式図。 （主な符号）、２……RAM、３……ゲートア
レイ（ロジツクブロツク）、１０……RAM入力
モード選択回路、１１，１２……アンド回路、１
３……ノオア回路（オア−インバータ）、２０…
…入／出力用のバツフアセル、２１，２２，２３
……インバータ、（バツフア）、３０……入／出力
用のバツフアセル、３１……出力バツフア、３２
……入力バツフア、１０１，１０２，１０３，１
０４……（LSi）ピン、１０５……（RAM試験
選択用）ピン。
選択回路を示す図、第２図及び第３図はそれぞれ
本発明の一実施例における入／出力用のバツフア
セルを示す図、第４図は本発明の実施例で用いる
テスト出力回路を示す図、第５図は本発明の一実
施例を示す図、第６図は従来のRAM搭載のゲー
トアレイの模式図。 （主な符号）、２……RAM、３……ゲートア
レイ（ロジツクブロツク）、１０……RAM入力
モード選択回路、１１，１２……アンド回路、１
３……ノオア回路（オア−インバータ）、２０…
…入／出力用のバツフアセル、２１，２２，２３
……インバータ、（バツフア）、３０……入／出力
用のバツフアセル、３１……出力バツフア、３２
……入力バツフア、１０１，１０２，１０３，１
０４……（LSi）ピン、１０５……（RAM試験
選択用）ピン。
Claims (1)
- 【特許請求の範囲】 １ ロジツクブロツク３と、 該ロジツクブロツクへの信号入力を行なうため
の複数の入力ピンと、 該ロジツクブロツクからの信号出力を行なうた
めの複数の出力ピンと、 通常動作モードでは該ロジツクブロツクからの
メモリアクセス用信号に応答した複数ビツトの出
力を該ロジツクブロツクへ与えるメモリ２と、 テストモード設定信号に応答して、通常動作モ
ードでは前記ロジツクブロツクからのメモリアク
セス用信号を選択して前記メモリへ入力し、テス
トモードでは前記複数の入力ピン及び出力ピンに
与えられる外部からのメモリアクセス用信号を選
択して前記メモリへ入力する選択回路１０と、 前記ロジツクブロツクと前記複数の出力ピンと
の間に接続され前記テストモード設定信号に応答
してテストモードでは高インピーダンス出力状態
となる出力バツフア回路３１と、 前記テストモードに於いて前記メモリの出力ビ
ツト数より少ないビツト数のビツトセレクト信号
に応じて前記メモリの複数ビツト出力のうちの１
ビツトを選択して、単一のピンへ前記ロジツクブ
ロツクを介さず出力させるビツトセレクト回路４
０、 とを具備することを特徴とするゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181380A JPS6159697A (ja) | 1984-08-30 | 1984-08-30 | ゲ−トアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181380A JPS6159697A (ja) | 1984-08-30 | 1984-08-30 | ゲ−トアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6159697A JPS6159697A (ja) | 1986-03-27 |
| JPH0348600B2 true JPH0348600B2 (ja) | 1991-07-24 |
Family
ID=16099716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59181380A Granted JPS6159697A (ja) | 1984-08-30 | 1984-08-30 | ゲ−トアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159697A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105400A (ja) * | 1987-10-19 | 1989-04-21 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0712172Y2 (ja) * | 1988-05-02 | 1995-03-22 | 極東開発工業株式会社 | タンク車における加熱装置 |
| JPH07113899B2 (ja) * | 1988-07-26 | 1995-12-06 | 三菱電機株式会社 | 半導体集積回路 |
| JPH02289999A (ja) * | 1989-04-28 | 1990-11-29 | Nec Corp | マイクロコンピュータ |
| JP2695240B2 (ja) * | 1989-05-31 | 1997-12-24 | 富士通株式会社 | 半導体集積回路装置 |
| JP2654604B2 (ja) * | 1993-08-11 | 1997-09-17 | 日本電気株式会社 | 論理回路 |
| KR0138233B1 (ko) * | 1994-12-16 | 1998-06-15 | 김광호 | 마이크로 컨트롤러의 테스트회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5415650A (en) * | 1977-06-21 | 1979-02-05 | Handotai Kenkyu Shinkokai | Semiconductor ic |
-
1984
- 1984-08-30 JP JP59181380A patent/JPS6159697A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5415650A (en) * | 1977-06-21 | 1979-02-05 | Handotai Kenkyu Shinkokai | Semiconductor ic |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6159697A (ja) | 1986-03-27 |
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