JPS6220632B2 - - Google Patents
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- JPS6220632B2 JPS6220632B2 JP54144694A JP14469479A JPS6220632B2 JP S6220632 B2 JPS6220632 B2 JP S6220632B2 JP 54144694 A JP54144694 A JP 54144694A JP 14469479 A JP14469479 A JP 14469479A JP S6220632 B2 JPS6220632 B2 JP S6220632B2
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- JP
- Japan
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- circuit
- address
- signal
- input
- time
- Prior art date
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- 238000010586 diagram Methods 0.000 description 11
- 230000000295 complement effect Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 2
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- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、メモリ回路に係り、特に集積回路化
された非同期型ICメモリ回路に関する。
された非同期型ICメモリ回路に関する。
外部クロツクを用いない非同期型メモリ回路の
ライトサイクルに於ては、アドレス入力の論理変
化から外部より供給される書き込み信号（外部ラ
イト信号）の入力迄の時間が規定されており、通
常これをアドレスセツトアツプ時間ｔASの意味す
る所は、ライトサイクルの前のサイクルで選択さ
れていたアドレスに誤書き込みをしないように、
そのアドレスに対応するワードライン又はビツト
ラインが非選択になつた後に外部ライト信号に対
応する内部のライト信号が発生するように、アド
レス入力と外部ライト信号との間に時間に関する
一定の制約を設けたものである。
ライトサイクルに於ては、アドレス入力の論理変
化から外部より供給される書き込み信号（外部ラ
イト信号）の入力迄の時間が規定されており、通
常これをアドレスセツトアツプ時間ｔASの意味す
る所は、ライトサイクルの前のサイクルで選択さ
れていたアドレスに誤書き込みをしないように、
そのアドレスに対応するワードライン又はビツト
ラインが非選択になつた後に外部ライト信号に対
応する内部のライト信号が発生するように、アド
レス入力と外部ライト信号との間に時間に関する
一定の制約を設けたものである。
さて、このｔASという規格を満たすために、従
来行なわれていたメモリ回路の設計例について述
べる。以下、一例としてｔASが零の場合について
考える。
来行なわれていたメモリ回路の設計例について述
べる。以下、一例としてｔASが零の場合について
考える。
第１図に示される従来例のメモリ回路、すなわ
ち、アドレスバツフア回路Ｂ、アドレスデコーダ
回路DE、メモリセルアレイＣ、入出力バツフア
回路IO及びライト信号バツフア回路WBで構成さ
れるメモリ回路において、外部ライト信号は
遅延回路Ｄを通りインバータ回路Ｉにより内部ラ
イト信号Ｗとして取り込まれ、入出力バツフア回
路IOを制御する。
ち、アドレスバツフア回路Ｂ、アドレスデコーダ
回路DE、メモリセルアレイＣ、入出力バツフア
回路IO及びライト信号バツフア回路WBで構成さ
れるメモリ回路において、外部ライト信号は
遅延回路Ｄを通りインバータ回路Ｉにより内部ラ
イト信号Ｗとして取り込まれ、入出力バツフア回
路IOを制御する。
第２図を参照し動作について説明する。時刻
T21においてROW側のアドレス入力Ａiが論理変
化すると、変化前後のアドレスに対応する２つの
ワードラインWLk，WLeが時間ＴA後の時刻T22に
おいてクロス変化し旧いアドレスに代わつて新し
いアドレスが選択される。一方、外部ライト信号
は上記時刻T21において入力され、遅延回路
Ｄを経てインバータ回路Ｉに入力され、時間ＴW
を経た時刻T23において内部ライト信号Ｗとして
取り込まれる。この信号Ｗにより、上記の新しい
アドレスにデータが書き込まれる。ここで上記の
旧いアドレスに書き込みをしないためには、 ＴA＜ＴW ………(1) であることが必要である。従来は、第１図におけ
る遅延回路Ｄの遅延時間を調整することにより、
(1)式を満たすように設計するのが一般的であつ
た。しかし、上記遅延時間は、製造のバラツキ、
電源変動等により大きく変化するものであり、そ
の分の余裕度を見込んで設計する必要があり、そ
の余裕度を見積ること自体難かしいことであるば
かりでなく、余裕度を見込むことにより内部ライ
ト信号の巾ＴWPが短かくなり確実な書き込みが困
難になつたり、高速動作が困難になる等の欠点が
あつた。
T21においてROW側のアドレス入力Ａiが論理変
化すると、変化前後のアドレスに対応する２つの
ワードラインWLk，WLeが時間ＴA後の時刻T22に
おいてクロス変化し旧いアドレスに代わつて新し
いアドレスが選択される。一方、外部ライト信号
は上記時刻T21において入力され、遅延回路
Ｄを経てインバータ回路Ｉに入力され、時間ＴW
を経た時刻T23において内部ライト信号Ｗとして
取り込まれる。この信号Ｗにより、上記の新しい
アドレスにデータが書き込まれる。ここで上記の
旧いアドレスに書き込みをしないためには、 ＴA＜ＴW ………(1) であることが必要である。従来は、第１図におけ
る遅延回路Ｄの遅延時間を調整することにより、
(1)式を満たすように設計するのが一般的であつ
た。しかし、上記遅延時間は、製造のバラツキ、
電源変動等により大きく変化するものであり、そ
の分の余裕度を見込んで設計する必要があり、そ
の余裕度を見積ること自体難かしいことであるば
かりでなく、余裕度を見込むことにより内部ライ
ト信号の巾ＴWPが短かくなり確実な書き込みが困
難になつたり、高速動作が困難になる等の欠点が
あつた。
本発明の目的は、上記したアドレスセツトアツ
プ時間ｔASに関する欠点を取り除き、製造バラツ
キ等に対する余裕度を見込む必要のないメモリ回
路を提供することにある。
プ時間ｔASに関する欠点を取り除き、製造バラツ
キ等に対する余裕度を見込む必要のないメモリ回
路を提供することにある。
本発明の構成及び実施例について説明する前に
内部同期型メモリ回路について説明する。本発明
の出願人は既に特願昭54−46848において、非同
期型であつてしかも同期型と同程度の速度電力積
のメモリ回路を提案した。この既出願の発明によ
るメモリ回路は、外部からクロツクを受けること
なく内部でクロツク（内部クロツク）を発生させ
るもので、内部クロツクは少くとも１つ以上のア
ドレス入力の論理変化が起きた場合にのみ発生さ
れるようにしたものである。即ち、上記出願によ
るメモリ回路は、アドレス入力の論理変化を検知
する手段と、少くとも１つ以上のアドレス入力に
関して論理変化が起こつた場合にのみ内部クロツ
クを発生させる手段とを含むことを特徴とする。
上記検知手段は、アドレス入力を遅延させる回路
と、前記アドレス入力及び前記遅延回路の出力を
各々第１及び第２の入力とする排他的論理和回路
とで構成でき、上記内部クロツク発生手段は、前
記排他的論理和回路の出力を入力とするOR回路
で構成できる。この既出願発明によるメモリ回路
は、内部で発生した内部クロツクをあたかも同期
型における外部からのクロツクと同様に利用する
もので、メモリ回路は基本的には同期型の構成を
とる。この意味で、このメモリ回路を内部同期型
メモリ回路と呼ぶことにする。
内部同期型メモリ回路について説明する。本発明
の出願人は既に特願昭54−46848において、非同
期型であつてしかも同期型と同程度の速度電力積
のメモリ回路を提案した。この既出願の発明によ
るメモリ回路は、外部からクロツクを受けること
なく内部でクロツク（内部クロツク）を発生させ
るもので、内部クロツクは少くとも１つ以上のア
ドレス入力の論理変化が起きた場合にのみ発生さ
れるようにしたものである。即ち、上記出願によ
るメモリ回路は、アドレス入力の論理変化を検知
する手段と、少くとも１つ以上のアドレス入力に
関して論理変化が起こつた場合にのみ内部クロツ
クを発生させる手段とを含むことを特徴とする。
上記検知手段は、アドレス入力を遅延させる回路
と、前記アドレス入力及び前記遅延回路の出力を
各々第１及び第２の入力とする排他的論理和回路
とで構成でき、上記内部クロツク発生手段は、前
記排他的論理和回路の出力を入力とするOR回路
で構成できる。この既出願発明によるメモリ回路
は、内部で発生した内部クロツクをあたかも同期
型における外部からのクロツクと同様に利用する
もので、メモリ回路は基本的には同期型の構成を
とる。この意味で、このメモリ回路を内部同期型
メモリ回路と呼ぶことにする。
次に、上記内部同期型メモリ回路について第３
図ないし第５図を参照して説明する。
図ないし第５図を参照して説明する。
内部同期型メモリ回路は、第３図に示すように
アドレスバツフア回路Ｂ、アドレスデコーダ回路
DE、メモリセルアレイＣ、入出力バツフア回路
IO及び内部クロツク発生回路Ｇで構成される。
内部クロツク発生回路Ｇから発生される内部クロ
ツクCEが上記各ブロツクに供給される。上記内
部クロツク発生回路は、第４図に示すように、ア
ドレス入力A0，A1，………，Ａoの各々を排他的
論理和回路EX0，EX1，………，EXoの各々の一
入力及び遅延回路D0，D1，………，Ｄoの各々の
入力に供給すると共に、遅延回路D0，D1，……
…，Ｄoの各々の出力DA0，DA1，………，DAoを
対応する排他的論理和回路EX0，EX1，………，
EXoの各々の他の入力に供給する。排他的論理和
回路EX0，EX1，………，EXoの各々の出力
OS0，OS1，………，OSoをOR回路ORに入力
し、OR回路ORから内部クロツクCEを出力する
ことにより構成される。
アドレスバツフア回路Ｂ、アドレスデコーダ回路
DE、メモリセルアレイＣ、入出力バツフア回路
IO及び内部クロツク発生回路Ｇで構成される。
内部クロツク発生回路Ｇから発生される内部クロ
ツクCEが上記各ブロツクに供給される。上記内
部クロツク発生回路は、第４図に示すように、ア
ドレス入力A0，A1，………，Ａoの各々を排他的
論理和回路EX0，EX1，………，EXoの各々の一
入力及び遅延回路D0，D1，………，Ｄoの各々の
入力に供給すると共に、遅延回路D0，D1，……
…，Ｄoの各々の出力DA0，DA1，………，DAoを
対応する排他的論理和回路EX0，EX1，………，
EXoの各々の他の入力に供給する。排他的論理和
回路EX0，EX1，………，EXoの各々の出力
OS0，OS1，………，OSoをOR回路ORに入力
し、OR回路ORから内部クロツクCEを出力する
ことにより構成される。
第５図により動作について説明する。ここでは
一例としてアドレス入力A0が論理変化したとき
について説明する。アドレス入力A0が時刻T51に
て論理変化すると、排他的論理和回路EX0はアド
レス入力A0の遅延信号DA0が遅延回路D0の遅延
時間Ｔdに応じた期間上記論理変化に至らないた
め、時刻T52迄の期間Ｔdにわたつて高レベルの出
力発生する。この高レベルの出力OS0はOR回路
ORを介して内部クロツクCEとして出力される。
時刻T52を過ぎると遅延出力DA0はアドレス入力
A0と同一論理レベルとなり、出力OS0は低レベル
となる。さらに時刻T53でアドレス入力A0のレベ
ルが復帰すると再び時刻T54迄の遅延回路D0の遅
延時間Ｔdにわたつてアドレス入力A0とその遅延
信号DA0とに不一致が生じ、排他的論理和回路
EX0の出力OS0が高レベルとなり、高レベルの内
部クロツクCEとして出力される。以上は、アド
レス入力A0のみが論理変化した場合であるが、
１つ以上のいずれのアドレス入力が論理変化した
場合も同様の動作が行なわれることは明らかであ
る。以上のようにして発生した内部クロツクCE
をあたかも同期型における外部からのクロツクと
同様に用いることにより各ブロツクが同期的に動
作する。又、各ブロツクが必ずしもすべて同期的
に動作する必要はなく、例えばアドレスバツフア
回路Ｂが非同期的に動作するようにしても何ら差
し支えはない。更に、各ブロツクの制御信号とし
て必ずしも内部クロツクCEを直接用いる必要は
なく、内部クロツクCEを用いて通常よく知られ
た方法で作られる制御信号で各ブロツクを動作さ
せるようにしても何ら差し支えない。
一例としてアドレス入力A0が論理変化したとき
について説明する。アドレス入力A0が時刻T51に
て論理変化すると、排他的論理和回路EX0はアド
レス入力A0の遅延信号DA0が遅延回路D0の遅延
時間Ｔdに応じた期間上記論理変化に至らないた
め、時刻T52迄の期間Ｔdにわたつて高レベルの出
力発生する。この高レベルの出力OS0はOR回路
ORを介して内部クロツクCEとして出力される。
時刻T52を過ぎると遅延出力DA0はアドレス入力
A0と同一論理レベルとなり、出力OS0は低レベル
となる。さらに時刻T53でアドレス入力A0のレベ
ルが復帰すると再び時刻T54迄の遅延回路D0の遅
延時間Ｔdにわたつてアドレス入力A0とその遅延
信号DA0とに不一致が生じ、排他的論理和回路
EX0の出力OS0が高レベルとなり、高レベルの内
部クロツクCEとして出力される。以上は、アド
レス入力A0のみが論理変化した場合であるが、
１つ以上のいずれのアドレス入力が論理変化した
場合も同様の動作が行なわれることは明らかであ
る。以上のようにして発生した内部クロツクCE
をあたかも同期型における外部からのクロツクと
同様に用いることにより各ブロツクが同期的に動
作する。又、各ブロツクが必ずしもすべて同期的
に動作する必要はなく、例えばアドレスバツフア
回路Ｂが非同期的に動作するようにしても何ら差
し支えはない。更に、各ブロツクの制御信号とし
て必ずしも内部クロツクCEを直接用いる必要は
なく、内部クロツクCEを用いて通常よく知られ
た方法で作られる制御信号で各ブロツクを動作さ
せるようにしても何ら差し支えない。
以上のように、先出願発明によれば、外部から
クロツクを受けることなく内部でクロツクを発生
することにより、非同期型の使い易さと、同期型
の速度電力積を合わせ持つた改良されたメモリ回
路を得ることが出来る。以上、内部同期型メモリ
回路について説明した。
クロツクを受けることなく内部でクロツクを発生
することにより、非同期型の使い易さと、同期型
の速度電力積を合わせ持つた改良されたメモリ回
路を得ることが出来る。以上、内部同期型メモリ
回路について説明した。
本発明によるメモリ回路は、内部同期型であつ
て外部ライト信号が内部クロツクにより同期され
てメモリ回路内部に取り込まれることを特徴とす
る。
て外部ライト信号が内部クロツクにより同期され
てメモリ回路内部に取り込まれることを特徴とす
る。
本発明の実施例について、第６図、第７図を参
照して説明する。第６図に示すように、内部クロ
ツク発生回路Ｇより内部クロツクCEが発生され
る。この内部クロツク発生回路は第４図に示した
ものが用いられる。内部クロツクCEを入力とし
てこれを順次遅延処理、さらには論理処理するこ
とにより制御信号発生回路Ｇ１から制御信号CE
１〜CE４が発生される。アドレスバツフア回路
Ｂ、アドレスデコーダ回路DE、メモリセルアレ
イＣ入出力バツフア回路IOは各々制御信号CE１
〜CE４により制御される。更に、内部ライト信
号Ｗは、外部ライト信号の逆相信号とアドレ
スデコーダ回路の制御信号CE２とを入力とする
AND回路Ａより出力される。
照して説明する。第６図に示すように、内部クロ
ツク発生回路Ｇより内部クロツクCEが発生され
る。この内部クロツク発生回路は第４図に示した
ものが用いられる。内部クロツクCEを入力とし
てこれを順次遅延処理、さらには論理処理するこ
とにより制御信号発生回路Ｇ１から制御信号CE
１〜CE４が発生される。アドレスバツフア回路
Ｂ、アドレスデコーダ回路DE、メモリセルアレ
イＣ入出力バツフア回路IOは各々制御信号CE１
〜CE４により制御される。更に、内部ライト信
号Ｗは、外部ライト信号の逆相信号とアドレ
スデコーダ回路の制御信号CE２とを入力とする
AND回路Ａより出力される。
第７図に示すタイミング図を用いて動作につい
て説明する。時刻T71においてROWアドレス入力
Ａiが変化すると、内部クロツクCEが発生し一定
期間Ｔd後の時刻T72において消滅する。アドレス
デコーダ回路DEの制御信号CE２は時刻T71から
時刻T72の期間低レベルとなつてアドレスデコー
ダ回路DEをリセツト状態にし、時刻T72において
高レベルとなつてイネーブル状態にする。これに
対応して、ワードラインWLk，WLeは上記リセツ
ト状態の時には共に低レベルにあり、時刻T72に
おいて選択されたワードラインWLeが高レベルと
なる。一方、T71において入力された外部ライト
信号は時刻T72において前記制御信号CE２が
高レベルとなつて初めて内部ライト信号Ｗとして
メモリ回路内部に取り込まれる。そこで時刻T72
において、選択されたメモリセルへの書き込みが
可能となる。時刻T73において外部ライト信号
が高レベルとなると、内部ライト信号Ｗが低
レベルとなつて書き込み可能状態が終了する。
て説明する。時刻T71においてROWアドレス入力
Ａiが変化すると、内部クロツクCEが発生し一定
期間Ｔd後の時刻T72において消滅する。アドレス
デコーダ回路DEの制御信号CE２は時刻T71から
時刻T72の期間低レベルとなつてアドレスデコー
ダ回路DEをリセツト状態にし、時刻T72において
高レベルとなつてイネーブル状態にする。これに
対応して、ワードラインWLk，WLeは上記リセツ
ト状態の時には共に低レベルにあり、時刻T72に
おいて選択されたワードラインWLeが高レベルと
なる。一方、T71において入力された外部ライト
信号は時刻T72において前記制御信号CE２が
高レベルとなつて初めて内部ライト信号Ｗとして
メモリ回路内部に取り込まれる。そこで時刻T72
において、選択されたメモリセルへの書き込みが
可能となる。時刻T73において外部ライト信号
が高レベルとなると、内部ライト信号Ｗが低
レベルとなつて書き込み可能状態が終了する。
以上の説明から明らかなように、内部ライト信
号Ｗはアドレスデコーダ回路DEを制御する信号
CE２に同期して発生されるので、前のサイクル
で選択された旧いアドレスへ書き込むことはあり
得ない。即ち、ｔASという規格は論理的に満足さ
れる訳であり、製造のバラツキ、電源変動等に対
する余裕度を考慮する必要がない。
号Ｗはアドレスデコーダ回路DEを制御する信号
CE２に同期して発生されるので、前のサイクル
で選択された旧いアドレスへ書き込むことはあり
得ない。即ち、ｔASという規格は論理的に満足さ
れる訳であり、製造のバラツキ、電源変動等に対
する余裕度を考慮する必要がない。
以上の説明においては、ｔAS＝Ｏosとしたが、
本発明は、この仮定により制限を受けるものでは
ないことは明らかである。又、ROWアドレス入
力が変化した場合について説明したが、いずれの
アドレス入力が変化した場合でも本発明が有効で
あることは明らかである。
本発明は、この仮定により制限を受けるものでは
ないことは明らかである。又、ROWアドレス入
力が変化した場合について説明したが、いずれの
アドレス入力が変化した場合でも本発明が有効で
あることは明らかである。
又、外部ライト信号を取り込む際の同期信号と
してアドレスデコーダ回路の制御信号を用いたが
他の制御信号を用いてもよいことは明らかであ
る。
してアドレスデコーダ回路の制御信号を用いたが
他の制御信号を用いてもよいことは明らかであ
る。
なお、制御信号発生回路は通常よく知られた手
法により容易に設計出来る。次に本発明を適用し
たメモリ回路の具体例を第８図および第９図を参
照して説明する。
法により容易に設計出来る。次に本発明を適用し
たメモリ回路の具体例を第８図および第９図を参
照して説明する。
本具体例ではＰチヤンネルMOSTとＮチヤン
ネルMOSTとを用いたＣ−MOS構成の場合につ
いて示す。ＸデコーダはＰチヤンネルMOST
Q14〜Q17およびＮチヤンネルMOST Q51〜Q57を
含む。ここでコントロール信号CE２が本発明に
おいてアドレス信号の変化を検知して発生される
信号OSiを適当な遅延処理して得られるものであ
り、ここではこの信号CE２がＰチヤンネル
MOST Q14，Q15のゲートに与えられて低レベル
のときこれらのトランジスタをリセツト用、すな
わちダイヤミツクタイプの負荷として動作させ
る。また信号CE２はＮチヤンネルMOST Q53，
Q54のゲートにも与えられ高レベルのときこのＸ
デコーダ回路をイネーブル状態とする。このよう
にこの例では相補の信号CE２，２を設けるか
わりに回路側で１つの信号CE２を相補的に利用
するように構成されている。メモリセルはＰチヤ
ンネルMOST ＱP1，ＱP2、ＮチヤンネルMOST
ＱN1，ＱN2により構成され、一対の交叉接続点は
それぞれゲートがワード線WLkに接続されたトラ
ンスフアーゲートとしてのＮチヤンネルMOST
ＱT1，ＱT2を介して一対のデイジツト線D1，1に
接続される。このデイジツトD1，D2はＰチヤン
ネルMOST Q11〜Q13により、コントロール信号
CE３が低レベルの期間、リセツト状態、すなわ
ちプリチヤージされる。ＰチヤンネルMOST
Q29〜Q31、ＮチヤンネルMOST Q58〜Q61はセン
スアンプを構成し、コントロール信号CE４′の低
レベル期間にリセツト状態とされ、コントロール
信号CE４′の高レベル期間でイネーブル状態とな
る。Ｙデコーダ１０は同様にコントロール信号
CE２′の低レベルでリセツト高レベルでイネーブ
ル状態とされ、イネーブル状態においてＹ選択
MOST Q60をコントロールする。出力ラツチ回
路１３はセンタアンプの出力をゲートQ27，Q28
を介して受けてコントロール信号CE４に応答し
てこれを保持し、ＰチヤンネルMOST Q25，Q26
のプツシユープル形式の出力回路を駆動し、出力
を入出力端子Ｉ／Ｏに供給する。Ｐチヤンネル
MOST Q18〜Q20は書き込み回路のリセツト機能
を有し、コントロール信号CE５の低レベルに応
じてデイジツト線D1，1をプリチヤージする。
アンドゲート１１，１２、ＰチヤンネルMOST
Q21〜Q24は書き込み駆動回路であり、CE５が高
レベルのとき内部書き込み信号Ｗの高レベル時に
入出力端子Ｉ／Ｏのデータを相補の形でそれぞれ
２つのプツシユープル形式のインバータを介して
デイジツト線D1，1に与えるように動作する。
ネルMOSTとを用いたＣ−MOS構成の場合につ
いて示す。ＸデコーダはＰチヤンネルMOST
Q14〜Q17およびＮチヤンネルMOST Q51〜Q57を
含む。ここでコントロール信号CE２が本発明に
おいてアドレス信号の変化を検知して発生される
信号OSiを適当な遅延処理して得られるものであ
り、ここではこの信号CE２がＰチヤンネル
MOST Q14，Q15のゲートに与えられて低レベル
のときこれらのトランジスタをリセツト用、すな
わちダイヤミツクタイプの負荷として動作させ
る。また信号CE２はＮチヤンネルMOST Q53，
Q54のゲートにも与えられ高レベルのときこのＸ
デコーダ回路をイネーブル状態とする。このよう
にこの例では相補の信号CE２，２を設けるか
わりに回路側で１つの信号CE２を相補的に利用
するように構成されている。メモリセルはＰチヤ
ンネルMOST ＱP1，ＱP2、ＮチヤンネルMOST
ＱN1，ＱN2により構成され、一対の交叉接続点は
それぞれゲートがワード線WLkに接続されたトラ
ンスフアーゲートとしてのＮチヤンネルMOST
ＱT1，ＱT2を介して一対のデイジツト線D1，1に
接続される。このデイジツトD1，D2はＰチヤン
ネルMOST Q11〜Q13により、コントロール信号
CE３が低レベルの期間、リセツト状態、すなわ
ちプリチヤージされる。ＰチヤンネルMOST
Q29〜Q31、ＮチヤンネルMOST Q58〜Q61はセン
スアンプを構成し、コントロール信号CE４′の低
レベル期間にリセツト状態とされ、コントロール
信号CE４′の高レベル期間でイネーブル状態とな
る。Ｙデコーダ１０は同様にコントロール信号
CE２′の低レベルでリセツト高レベルでイネーブ
ル状態とされ、イネーブル状態においてＹ選択
MOST Q60をコントロールする。出力ラツチ回
路１３はセンタアンプの出力をゲートQ27，Q28
を介して受けてコントロール信号CE４に応答し
てこれを保持し、ＰチヤンネルMOST Q25，Q26
のプツシユープル形式の出力回路を駆動し、出力
を入出力端子Ｉ／Ｏに供給する。Ｐチヤンネル
MOST Q18〜Q20は書き込み回路のリセツト機能
を有し、コントロール信号CE５の低レベルに応
じてデイジツト線D1，1をプリチヤージする。
アンドゲート１１，１２、ＰチヤンネルMOST
Q21〜Q24は書き込み駆動回路であり、CE５が高
レベルのとき内部書き込み信号Ｗの高レベル時に
入出力端子Ｉ／Ｏのデータを相補の形でそれぞれ
２つのプツシユープル形式のインバータを介して
デイジツト線D1，1に与えるように動作する。
第９図にアドレスの変化を受けて内部フロツク
OSiが発生され、さらに信号OSiに基いて周知の
方法等により各機能回路に最適な各コントロール
信号CE２〜CE５のタイミング関係の一例を示
す。データ出力（Ｉ／Ｏ端子での）は各機能ブロ
ツクのリセツトが終了してイネーブル状態になつ
てからアクセスされたアドレスのデータが有効と
なる。
OSiが発生され、さらに信号OSiに基いて周知の
方法等により各機能回路に最適な各コントロール
信号CE２〜CE５のタイミング関係の一例を示
す。データ出力（Ｉ／Ｏ端子での）は各機能ブロ
ツクのリセツトが終了してイネーブル状態になつ
てからアクセスされたアドレスのデータが有効と
なる。
第１図は、従来例を示すメモリ回路のブロツク
図、第２図は、そのタイミング図、第３図は、内
部同期型メモリ回路のブロツク図、第４図は、第
３図に於ける内部クロツク発生回路の一例を示す
回路図、第５図は、そのタイミング図、第６図は
本発明の実施例を示すメモリ回路のブロツク図、
第７図は、そのタイミング図、第８図は本発明を
適用したメモリ回路を示す図、第９図は第８図の
回路で用いられるタイミング信号を示す図であ
る。 A0，A1，………，Ａo，Ａi……アドレス入力、
Ｂ……アドレスバツフア回路、DE……アドレス
デコーダ回路、Ｃ……メモリセルアレイ、IO…
…入出力バツフア回路、WB……ライト信号バツ
フア回路、Ｇ……内部クロツク発生回路、CE…
…内部クロツク、D0，D1，………，Ｄo，Ｄ……
遅延回路、EX0，EX1，………，EXo……排他的
論理和回路、OR……OR回路、Ｉ……インバータ
回路、Ｇ１……制御信号発生回路、CE１〜CE４
……制御信号、Ａ……AND回路、……外部ラ
イト信号、Ｗ……内部ライト信号。
図、第２図は、そのタイミング図、第３図は、内
部同期型メモリ回路のブロツク図、第４図は、第
３図に於ける内部クロツク発生回路の一例を示す
回路図、第５図は、そのタイミング図、第６図は
本発明の実施例を示すメモリ回路のブロツク図、
第７図は、そのタイミング図、第８図は本発明を
適用したメモリ回路を示す図、第９図は第８図の
回路で用いられるタイミング信号を示す図であ
る。 A0，A1，………，Ａo，Ａi……アドレス入力、
Ｂ……アドレスバツフア回路、DE……アドレス
デコーダ回路、Ｃ……メモリセルアレイ、IO…
…入出力バツフア回路、WB……ライト信号バツ
フア回路、Ｇ……内部クロツク発生回路、CE…
…内部クロツク、D0，D1，………，Ｄo，Ｄ……
遅延回路、EX0，EX1，………，EXo……排他的
論理和回路、OR……OR回路、Ｉ……インバータ
回路、Ｇ１……制御信号発生回路、CE１〜CE４
……制御信号、Ａ……AND回路、……外部ラ
イト信号、Ｗ……内部ライト信号。
Claims (1)
- １ アドレス入力の論理変化を検知する手段と、
少くとも１つ以上のアドレス入力に関して論理変
化が起こつた場合にのみ内部クロツクを発生させ
る手段と、外部より供給される書き込み信号を前
記内部クロツクにより同期せしめる手段とを含む
ことを特徴とするメモリ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14469479A JPS5668990A (en) | 1979-11-08 | 1979-11-08 | Memory circuit |
| US06/139,595 US4337525A (en) | 1979-04-17 | 1980-04-11 | Asynchronous circuit responsive to changes in logic level |
| EP80102068A EP0017990B1 (en) | 1979-04-17 | 1980-04-17 | Integrated memory circuit |
| DE8080102068T DE3070410D1 (en) | 1979-04-17 | 1980-04-17 | Integrated memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14469479A JPS5668990A (en) | 1979-11-08 | 1979-11-08 | Memory circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63031126A Division JPH01138673A (ja) | 1988-02-13 | 1988-02-13 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5668990A JPS5668990A (en) | 1981-06-09 |
| JPS6220632B2 true JPS6220632B2 (ja) | 1987-05-08 |
Family
ID=15368090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14469479A Granted JPS5668990A (en) | 1979-04-17 | 1979-11-08 | Memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5668990A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4414547A (en) * | 1981-08-05 | 1983-11-08 | General Instrument Corporation | Storage logic array having two conductor data column |
| JPS5835783A (ja) * | 1981-08-24 | 1983-03-02 | Fujitsu Ltd | 半導体メモリ |
| JPS58169383A (ja) * | 1982-03-30 | 1983-10-05 | Fujitsu Ltd | 半導体記憶装置 |
| US4513372A (en) * | 1982-11-15 | 1985-04-23 | Data General Corporation | Universal memory |
| JPS60179993A (ja) * | 1984-02-27 | 1985-09-13 | Toshiba Corp | ランダムアクセスメモリ |
| JPS60182595A (ja) * | 1984-03-01 | 1985-09-18 | Toshiba Corp | ランダムアクセスメモリ |
| JPS60253091A (ja) * | 1984-05-30 | 1985-12-13 | Fujitsu Ltd | 半導体記憶装置 |
| JPH07109714B2 (ja) * | 1985-12-10 | 1995-11-22 | 松下電子工業株式会社 | ワ−ド線駆動回路 |
| JPS62277692A (ja) * | 1986-05-27 | 1987-12-02 | Fujitsu Ltd | 半導体記憶装置用出力バツフア回路 |
| JP2569538B2 (ja) * | 1987-03-17 | 1997-01-08 | ソニー株式会社 | メモリ装置 |
| JPS6387692A (ja) * | 1987-03-20 | 1988-04-18 | Toshiba Corp | 半導体メモリ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54152931A (en) * | 1978-05-24 | 1979-12-01 | Hitachi Ltd | Semiconductor memory device |
-
1979
- 1979-11-08 JP JP14469479A patent/JPS5668990A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54152931A (en) * | 1978-05-24 | 1979-12-01 | Hitachi Ltd | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5668990A (en) | 1981-06-09 |
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