KR0154586B1 - 반도체 기억장치 - Google Patents
반도체 기억장치Info
- Publication number
- KR0154586B1 KR0154586B1 KR1019950013620A KR19950013620A KR0154586B1 KR 0154586 B1 KR0154586 B1 KR 0154586B1 KR 1019950013620 A KR1019950013620 A KR 1019950013620A KR 19950013620 A KR19950013620 A KR 19950013620A KR 0154586 B1 KR0154586 B1 KR 0154586B1
- Authority
- KR
- South Korea
- Prior art keywords
- circuit
- latch circuit
- output
- clock signal
- latch
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000000872 buffer Substances 0.000 claims abstract description 65
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 18
- 230000008054 signal transmission Effects 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 abstract description 17
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 35
- 238000010586 diagram Methods 0.000 description 7
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 3
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 3
- 230000001934 delay Effects 0.000 description 3
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 2
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 2
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Abstract
본 발명은 회로 면적의 증대를 방지하면서 동작 속도의 고속화를 도모하고, 신호 래치회로간의 신호 전달 시간을 동일하게 하지 않고, 각 신호 래치회로를 배설할 수 있는 동기형 DRAM을 제공하는 것을 목적으로 한다.
입력 버퍼회로(21)로부터 출력 버퍼회로(14)까지의 신호 전달 경로에 복수의 래치회로(24)가 개재되며, 각 래치회로(24)의 래치 동작이 동일한 클록신호(CLK)에 기초하여 제어되어 상기 클록신호(CLK)의 1주기로 각 래치회로(24)간의 신호 전달이 행해진다. 래치회로(24)에는 클록신호(CLK)의 입력 타이밍을 전단의 래치회로에서 해당 래치회로까지의 신호 전달시간에 적합하게 하는 제어신호 발생회로(160을 통하여 상기 클록 신호 (CLK)가 입력된다.
Description
제1도는 본 발명의 원리 설명도.
제2도는 일실시예의 동기형 DRAM을 도시하는 블럭도.
제3도는 센스 버퍼 및 I/O게이트를 도시하는 회로도.
제4도는 제어신호 발생 회로의 구체적인 구성을 도시하는 회로도.
제5도는 일실시예의 동작 설명도.
제6도는 종래예의 동기형 DRAM을 도시하는 블럭도.
제7도는 종래예의 센스 버퍼 및 I/O 게이트를 도시하는 회로도
제8도는 종래예의 동작설명도.
* 도면의 주요부분에 대한 부호의 설명
14 : 출력 버퍼 16 : 제어신호 발생회로
21 : 입력 버퍼 22 : 신호 전달회로
23 : 데이터 전달회로 24 : 래치회로
CS : 동작 제어신호 Dout : 독출 데이터
CLK : 클록신호
본 발명은 클록신호에 동기한 데이터의 입출력 동작을 행하는 반도체 기억장치에 관한 것이다.
최근 반도체 집적회로를 구성하는 프로세서 유닛의 동작 속도는 점점 고속화되고 있다. 따라서, 이러한 프로세서 유닛에 접속되는 반도체 기억장치의 동작 속도의 고속화가 요청되고 있다. 동작 속도의 고속화에 유리한 반도체 기억장치의 한 종류로서 데이터의 입출력 동작을 클록신호에 동기하여 행하는 동기형 DRAM이 있다. 그리고, 이러한 동기형 DRAM 의 회로 면적을 증대시키지 않고 동작의 고속화를 점점 필요로 하고 있다.
종래의 동기형 DRAM의 일례를 제6도 및 제7도에 의하여 설명한다.
외부회로에서 입력되는 클록신호(CLK)는 클록버퍼(1)를 통하여 제어신호 래치회로(2), 행어드레스 래치회로(3), 열어드레스 래치회로(4), 다수의 래치회로(5) 및 출력 래치회로(6)에 입력된다.
외부에서 입력되는 제어신호(RAS, CAS) 및 기록 제어신호(WE)는 명령 디코더(7)를 통하여 상기 제어 신호 래치회로(2)에 입력된다. 상기 제어신호 래치회로(2)는 상기 클록신호(CLK)에 기초하여 각 제어신호(RAS, CAS, WE)를 래치하여 메모리 셀 어레이(8)의 주변회로에 출력된다.
외부에서 입력되는 어드레스신호(AD)는 어드레스버퍼(9)를 통하여 상기 행드레스 래치회로(3) 및 열어드레스 래치회로(4)에 입력된다.
행어드레스 래치회로(3)는 상기 클록신호(CLK)에 기초하여 행어드레스 신호를 래치하여 행디코더(10)에 출력한다.
열어드레스 래치회로(4)는 상기 클록신호(CLK)에 기초하여 열어드레스 신호를 래치하여 열디코더(11)에 출력한다.
상기 행디코더(10)는 행어드레스 신호를 디코드한 출력신호를 상기 메모리셀 어레이(8)에 출력하고, 동일 메모리셀 어레이(8)내의 다수의 워드선중에서 행드레스 신호에 기초한 특정한 워드선을 선택한다.
상기 열디코더(11)는 열어드레스 신호를 디코드한 출력신호를 상기 래치회로(5)에 출력시킨다. 상기 래치회로(5)는 상기 클록신호(CLK)에 기초하여 열디코더(11)의 출력신호를 래치하여 센스버퍼 및 I/O 게이트(12)에 출력시킨다.
상기 센스버퍼 및 I/O 게이트(12)는 열디코더(11)의 출력신호에 기초하여 메모리셀 어레이(8)내의 다수의 열(비트선쌍)중에서 열어드레스 신호에 기초한 특정한 열을 선택한다.
상기 메모리 셀 어레이(8)는 워드선 및 비트선에 접속된 다수의 기억셀로 구성된다. 그리고, 셀 정보의 독출 동작시에는 상기 행디코더(10) 및 열디코더(11)의 출력신호에 기초하여 선택된 기억 셀로부터 독출된 셀 정보가 센스 버퍼 및 I/O 게이트(12)를 통하여 데이터 셀렉터(13)에 출력된다.
상기 데이터 셀렉터(13)는 상기 센스 버퍼 및 I/O 게이트(12)로부터 출력되는 셀 정보를 상기 출력 래치회로(6)에 출력시킨다. 상기 출력 래치회로(6)는 상기 클록신호(CLK)에 기초하여 상기 데이터 셀렉터(13)의 출력신호를 래치하여 출력 버퍼(14)에 출력시킨다 그리고 독출된 셀 정보가 상기 출력 버퍼(14)로부터 독출 데이터(Dout)로서 출력된다.
또한, 기록 동작시에는 외부에서 입력되는 기록 데이터가 입력 버퍼를 통하여 라이트 앰프(도시 생략)에 입력되어 상기 어드레스 신호(AD)에 의해 선택된 기억 셀에 대하여 그 기록 데이터가 동일 라이트 앰프에서 기록된다.
상기 래치회로(5), 센스 버퍼 및 I/O 게이트(12) 및 메모리셀 어레이(8)의 구체적인 구성을 제(7)도에 의거하여 설명한다.
상기 메모리셀 어레이(8) 내에 배설되는 다수쌍의 비트선(BLO, BLO∼BLn, BLn)에는 각각 다수의 기억셀(15)이 접속되고, 각 기억셀(15)에는 각각 상기 워드선(WL)이 접속된다. 상기 워드선(WL)은 상기 행디코더(10)의 출력신호에 기초하여 어느 하나가 선택된다.
상기 비트선()은 각각 I/O 게이트를 구성하는 전송 트랜지스터(Trn)를 통하여 데이터 버스(DB, DB)에 접속된다. 각 비트선쌍에 접속되는 상기 전송 트랜지스터(Trn)의 게이트에는 각 비트선쌍마다 설치되는 상기 래치회로(5)의 출력신호가 입력된다. 그리고, 각 래치회로(5)에 상기 열디코더(11)의 출력신호와, 상기 클록신호(CLK)가 입력된다.
상기 데이터 버스(DB, DB)에는 센스 버퍼(12a)가 접속되며, 동일한 데이터 버스(DB, DB)에 독출된 셀 정보는 동일 센스 버퍼(12a)에서 증폭되어 상기 데이터 셀렉터(13)에 출력된다.
상기 동기형 DRAM의 동작을 제8 도에 의해서 설명한다. 독출 동작시에 있어서, 클록신호(CLK)가 입력되면, 행어드레스 래치회로(3)는 어드레스 버퍼(9)로부터 출력되는 행어드레스 신호를 순차적으로 래치하여 행 디코더(10)에 출력시킨다.
또한, 클록신호(CLK)의 하나의 펄스인 제1 클록신호 CLK1이 입력되면, 열어드레스 래치회로(4)는 어드레스 버퍼(9)로부터 출력되는 열어드레스 신호를 래치하여 열 디코더(11)에 출력시킨다. 그러면, 열 디코더(11)는 열어드레스 신호를 디코드하여 래치회로(5)에 출력시킨다.
이어서, 제2 클록신호(CLK2)에 기초하여, 래치회로(5)는 열디코더(11)의 출력신호를 래치하여 센스 버퍼 및 I/O 게이트(12)에 출력시킨다. 그러면, 행디코더(10) 및 열디코더(11)의 출력신호에 기초하여 선택된 기억 셀에서 독출된 셀 정보가 센스 버퍼(12a) 및 데이터 셀렉터(13)를 통하여 출력 래치회로(6)에 출력된다.
이어서, 제3 클록신호(CLK3)에 기초하여 출력 래치회로(6)는 데이터 셀렉터(13)의 출력신호를 래치하여 출력버퍼(14)에 출력하고, 동일 출력 버퍼(14)로부터 출력 데이터(Dout)가 출력된다.
따라서, 상기와 같은 동기형 DRAM에서는 클록신호(CLK)이 1 주기마다 각 래치 회로에서 신호가 래치되어 다음단의 회로에 출력되고, 각 클록신호(CLK)의 1 주기마다 출력 버퍼(14)로부터 출력 데이터(Dout)가 출력된다. 또한, 클록신호(CLK)의 3 펄스째에 1 사이클의 독출 동작이 행해진다.
이러한 동작에 의해, 각 래치회로 사이에서 신호가 안정되게 전송되고, 클록신호(CLK)의 주파수를 끌어 올림으로써, 신호를 전송하는 시간 간격을 단축하여 셀 정보의 독출 속도를 향상시킬 수 있다.
상기와 같은 동기형 DRAM 에서는 클록신호(CLK)의 주기는 각 래치회로가 래치 동작을 행하여 그 출력신호가 다음단의 래치회로에 입력될 때까지의 시간 이상으로 설정할 필요가 있다. 그리고, 각 래치회로간의 신호 전달시간(t1)을 동일하게 설정할 필요가 있다.
또한, 상기 동기형 DRAM 에서는 열디코더(11)와 센스 버퍼 및 I/O 게이트(12)와의 사이에 개재되는 래치회로(5)를 각 열마다 1개씩 설치할 필요가 있기 때문에 동일한 래치회로(5)의 회로 면적이 증대하여 칩이 대형화되는 문제점이 있다.
본 발명의 목적은 회로 면적의 증대를 방지하면서 동작 속도의 고속화를 도모하고, 또한 신호 래치회로간의 신호 전달시간을 동일하게 하지 않고, 각 신호 래치회로를 배설할 수 있는 동기형 DRAM을 제공하는 것에 있다.
제1도는 본 발명의 원리설명도이다. 즉, 외부에서 입력 버퍼회로(21)에 동작 제어신호(CS)가 입력되며, 입력된 제어신호(CS)가 복수의 신호 전달회로(22)를 통하여 메모리 셀 어레이(8)에 출력되어 해당 메모리셀 어레이(8)내의 기억 셀이 선택된다. 선택된 기억 셀에서 셀 정보가 독출되고, 상기 셀 정보가 복수의 데이터 전달회로(23)를 통하여 출력 버퍼회로(14)에 입력되고, 상기 셀 정보가 상기 출력 버퍼회로(14)를 통하여 독출 데이터 Dout로서 외부에 출력된다. 상기 입력 버퍼회로(21)로부터 출력 버퍼회로(14)까지의 신호 전달 경로에 복수의 래치회로(24)가 개재되며, 상기 각 래치회로(24)의 래치 동작이 동일 클록신호(CLK)에 기초하여 제어되고, 상기 클록신호(CLK)의 1 주기로 각 래치회로(24)간의 신호 전달이 행해진다. 상기 래치회로(24)에는 상기 클록신호(CLK)의 입력 타이밍을 전단의 래치회로에서 해당 래치회로까지의 신호 전달시간에 적합하게 하는 제어신호 발생회로(16)를 통하여 상기 클록신호(CLK)가 입력된다.
또한, 제2 도 및 제3도를 도시하는 바와 같이 상기 래치회로는 어드레스 버퍼(9)의 다음단에 설치된 열어드레스 래치회로(4)와, 센스 버퍼(12a)의 다음단에 설치된 래치회로(17)와, 상기 출력 버퍼회로(14)의 전단에 설치된 출력 래치회로(6)로 구성된다. 상기 열어드레스 래치회로(4) 및 출력 래치회로(6)에는 상기 클록신호(CLK)가 입력되며, 상기 래치회로(17)에는 상기 제어신호 발생회로(16)를 통하여 상기 클록신호(CLK)가 입력된다. 또한, 상기 제어신호 발생회로(16)는 칩상에 형성된 복수의 뱅크에 각각 형성된다.
각 래치회로(24)간의 신호 전달시간이 다르더라도 각 래치회로(24)에 소정의 입력 신호가 입력된 후에 제어신호 발생회로(16)에 의해 동일 래치회로(24)에 클록신호가 입력되어 입력의 래치 동작이 행해진다.
또한, 제2 도 및 제3도에 있어서는 열어드레스 래치회로(4)가 클록신호(CLK)에 기초하여 열어드레스 신호를 래치하여 출력하고 나서, 상기 열어드레스 신호에 대응하는 기억 셀에서 독출된 셀 정보가 래치회로(17)에 입력될 때까지의 신호 전달 시간에 대응하도록 제어신호 발생회로(16)는 상기 클록신호(CLK)를 지연시켜 래치회로(17)에 출력한다.
또한, 칩상에 형성된 복수의 뱅크에 각각 제어신호 발생회로(16)를 형성하면, 동일 제어신호 발생 회로(16)의 지연 시간을 각 뱅크마다 설정할 수 있다.
[실시예]
이하, 본 발명을 구체화한 일실시예를 나타낸다. 또, 상기 종래예와 동일한 구성 부분은 동일 부호를 부여하고 그 설명을 생략한다.
제2도에 도시하는 동기형 DRAM은 상기 종래예의 동기형 DRAM에 있어서 열디코더(11)와 센스 버퍼 및 I/O 게이트(12)와의 사이에 설치된 래치회로(5)가 생략되어 있다.
또한, 상기 센스 버퍼 및 I/O 게이트(12)와 데이터 셀렉터(13)와의 사이에 래치회로(17)가 구비되며, 동일 래치회로(17)는 상기 클록신호(CLK)가 입력되는 제어신호 발생회로(16)의 출력신호에 기초하여 동작한다. 그 외의 구성은 상기 종래예와 동일하다.
상기 열디코더(11), 센스 버퍼 및 I/O 게이트(12) 및 래치회로의 접속 구성을 제3도에 의해서 설명한다. 상기 메모리셀 어레이(8)내에 배설되는 다수쌍의 비트선(BLO, BLO∼BLn, BLn)에는 각각 다수의 기억 셀(15)이 접속되고, 각 기억 셀(1)에는 각각 상기 워드선(WL)이 접속된다. 상기 워드선(WL)은 상기 행디코어(10)의 출력신호에 기초하여 어느 하나가 선택된다.
상기 비트선()은 각각 전송 트랜지스터(Trn)를 통하여 데이터 버스()에 접속된다. 각 비트선 한쌍에 접속되는 상기 전송 트랜지스터(Trn)의 게이트에는 상기 열디코더(11)의 출력 신호가 입력된다.
상기 데이터 버스()에는 센스 버퍼(12a)가 접속되며, 동일 데이터 버스()에 독출된 셀 정보는 동일 센스 버퍼(12a)에서 증폭되어 상기 래치회로(17)에 출력된다. 상기 데이터 버스()에는 예를 들어 8쌍의 비트선쌍이 접속되고, 동일 데이터 버스()에 하나의 센스 버퍼(12a)가 접속된다.
상기 래치회로(17)는 센스 버퍼(12a)에서 출력되는 셀 정보를 상기 제어신호 발생회로(16)의 출력신호에 기초하여 래치하여 상기 데이터 셀렉터(13)에 출력시킨다.
상기 제어신호 발행회로(16)의 구체적인 구성을 제4도에 의해서 설명한다. 상기 클록신호(CLK)는 예를 들어 6 단의 인버터 회로(18)와 각 인버터 회로(18) 간에 개재되는 저항 R과의 직렬 회로에 입력된다.
3 단째부터 종단까지의 인버터 회로(18)의 입력 단자는 용량 C을 통하여 저전위측 전원 Vss 에 접속된다. 그리고, 종단의 인버터 회로(18)의 출력신호(CLKa)가 상기 래치회로(17)에 출력된다.
이와 같이 구성된 제어신호 발생회로(16)로서는 입력되는 클록신호(CLK)를 상기 인버터 회로(18), 저항 R 및 용량 C에서 설정되는 지연 시간으로 지연시켜서 클록신호(CLKa)로서 출력시킨다. 그리고, 그 지연 시간과 상기 클록신호(CLK)의 1 주기분의 시간과의 합은 상기 열어드레스 래치회로(4)로부터 열디코더(11)에 열어드레스 신호가 출력되고 나서 상기 래치회로(17)에 센스 버퍼(12a)의 출력신호가 입력될 때까지 시간보다 길어지도록 설정된다.
다음에, 상기한 바와 같이 구성된 동기형 DRAM 의 동작을 제(5)도에 의해서 설명한다.
독출 동작 시간에 있어서 클록신호(CLK)가 입력되면, 행어드레스 래치회로(3)는 어드레스 버퍼(9)로부터 출력되는 행어드레스 신호를 순차적으로 래치하여 행디코더(10)에 출력시킨다.
또한, 클록신호(CLK)의 하나의 펄스인 제1 클록신호 CLK1가 입력되면, 열어드레스 래치회로(4)는 어드레스 버퍼(9)로부터 출력되는 열어드레스 신호를 래치하여 열디코더(11)에 출력시킨다. 열디코더(11)는 열어드레스 신호를 디코드하여 센스 버퍼 및 I/O 게이트(12)에 출력시킨다.
그러면, 행디코더(10) 및 열디코더(11)의 출력신호에 기초하여 선택된 기억 셀에서 독출된 셀 정보가 센스 버퍼(12a)에서 래치회로(17)에 출력된다.
이어서, 제(2) 클록신호(CLK2)에 기초하여 제어신호 발생회로(16)는 제(2) 클록신호(CLK2)를 지연시켜서 클록신호(CLK2a)로서 래치회로(17)에 출력된다.
래치회로(17)는 지연된 클록신호(CLK2a)에 기초하여 센스 버퍼(12a)의 출력신호를 래치하여 데이터 셀렉터(13)에 출력시킨다. 데이터 셀렉터(13)는 센스 버퍼(12a)로부터 출력된 셀 정보를 출력 래치회로(6)에 출력시킨다.
이어서, 제(3) 클록신호(CLK3)에 기초하여 출력 래치회로(6)는 데이터 셀렉터(13)의 출력신호를 래치하여 출력 버퍼(14)에 출력하여 동일 출력 버퍼회로(14)로부터 독출 데이터(Dout)가 출력된다.
이상과 같이 상기 동기형 DRAM에서는 래치회로(17)는 클록신호(CLK)를 제어신호 발생회로(16)에 의해 지연시킨 클록신호(CLKa)로 구동된다.
그리고, 열어드레스 래치회로(4)로부터 열어드레스 신호가 출력된 후 독출된 셀 정보가 센스 버퍼(12a)에서 래치회로(17)에 입력되고 나서 클록신호(CLKa)가 동일 래치회로(17)에 출력된다.
따라서, 열어드레스 래치회로(4)로부터 열어드레스 신호가 출력된 후, 독출된 셀 정보가 센스 버퍼(12a)에서 래치회로(17)에 입력될때까지의 신호 전달 시간(t2)을 클록신호(CLK)의 주기에 맞추어 설정할 필요는 없다.
이러한 구성에 의해, 제어신호 발생회로(16)의 지연시간을 조정함으로써, 클록신호(CLK)에 기초하여 열어드레스 래치회로(4), 래치회로(17) 및 출력 래치회로(6)를 구동할 수 있다.
이 때문에, 클록신호의 주기를 각 래치회로간의 신호 전달 시간의 가장 긴 시간에 맞추어 설정할 필요는 없고, 클록신호(CLK)의 주파수를 높게 할 수 있다. 따라서, 셀 정보의 독출 속도를 향상시킬 수 있다.
또한, 각 열에 래치회로를 설치할 필요는 없고, 각 센스 버퍼(12a)의 다음단에 하나의 래치회로(17)를 설치하면 된다. 센스 버퍼(12a)가 예를 들어 8열에 하나씩 구비되어 있다고 한다면, 상기 종래예에서는 열디코더(11)의 다음단에 각각 설치되어 있는 8개의 래치회로(5)를 본 실시예에서는 센스 버퍼(12a)의 차단에 하나를 구비하면 되므로, 래치회로의 회로 면적을 축소할 수 있다.
또한, 동기형 DRAM은 칩상에 복수의 뱅크가 구비되며, 각 뱅크에서 각각 독립하여 독출 또는 기록 동작을 행하도록 할 수 있다.
이러한 DRAM 에서는 각 뱅크에 각각 제어신호 발생회로를 설치함으로써, 각 뱅크를 독립하여 동작시키면서, 동작 속도의 향상을 도모할 수 있다.
상기 실시예에서 파악할 수 있는 청구범위이외의 기술 사상에 관해서 이하에 그 효과와 함께 기재한다.
(1) 외부에서 입력 버퍼회로에 동작 제어신호 및 기록데이터가 입력되며, 입력된 동작 제어신호 및 기록 데이터를 복수의 신호 전달회로를 통하여 메모리셀 어레이에 출력하여 상기 메모리셀 어레이내의 기억 셀을 선택하고, 상기 선택된 기억 셀에 상기 기록 데이터를 기록하고, 상기 입력 버퍼회로에서 기억 셀까지의 신호 전달 경로에 복수의 래치회로를 개재시켜서 상기 각 래치회로의 래치 동작을 공통의 클록신호에 기초하여 제어하는 반도체 기억장치로서, 상기 래치회로에는 상기 클록신로의 입력 타이밍을 전단의 래치회로에서 해당 래치회로까지의 신호 전달 시간에 적합하게 하는 제어신호 발생회로를 통하여 상기 클록신호를 입력시킨다. 각 래치회로간의 신호 전달 시간이 다르더라도 각 래치회로에 소정의 입력신호가 입력된 후에 제어신호 발생회로에 의해 동일 래치회로에 클록신호가 입력되어 입력 래치 동작이 행해진다.
이상 상술한 바와 같이, 본 발명은 회로 면적의 증대를 방지하면서 동작 속도의 고속화를 도모하고, 또한 신호 래치회로간의 신호 전달 시간을 동일하게 하지 않고, 각 신호 래치회로를 배설할 수 있는 동기형 DRAM을 제공할 수 있다.
Claims (3)
- 외부로부터 입력버퍼(21)에 동작 제어신호(CS)가 입력되며, 입력된 동작 제어신호(CS)를 복수의 신호 전달회로(22)를 통하여 메모리 셀 어레이(8)에 출력하여 상기 메모리 셀 어레이(8)내의 기억 셀을 선택하고, 상기 선택된 기억 셀에서 셀 정보를 독출하여 상기 셀 정보를 복수의 데이터 전달회로(23)를 통하여 출력 버퍼회로(14)에 입력하며, 상기 셀정보를 상기 출력버퍼(14)를 통하여 독출 데이터(Dout)로서 외부로 출력하고, 상기 입력 버퍼(21)로부터 출력 버퍼(14)까지의 신호 전달경로에 복수의 래치회로(24)를 개재시켜서 상기 각 래치회로(24)의 래치동작을 동일 클록신호(CLK)에 기초하여 제어하며, 상기 클록신호(CLK)의 1 주기로 각 래치회로(24)간의 신호 전달을 행하는 반도체 기억장치로서, 상기 래치회로(24)에는 상기 클록신호(CLK)의 입력 타이밍을 전단의 래치회로에서 해당 래치회로까지의 신호전달시간에 적합하게 하는 제어신호 발생회로(16)을 통하여 상기 클록신호(CLK)를 입력하는 것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서, 상기 래치회로는 어드레스 버퍼(9)의 다음단에 설치된 열어드레스 래치회로(4)와, 센스 버퍼(12a)의 다음단에 설치된 래치회로(17)와, 상기 출력 버퍼회로(14)의 전단에 설치된 출력 래치회로(6)로 구성되며, 상기 열어드레스 래치회로(4) 및 출력 래치회로(6)에는 상기 클록신호(CLK)를 입력하고, 상기 래치회로(17)에는 상기 제어신호 발생회로(16)을 통하여 상기 클록신호(CLK)를 입력한 것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서, 상기 제어신호 발생회로(16)는 칩상에 형성된 복수의 뱅크에 각각 형성되는 것을 특징으로 하는 반도체 기억장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11818594A JP3177094B2 (ja) | 1994-05-31 | 1994-05-31 | 半導体記憶装置 |
| JP94-118185 | 1994-05-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950034777A KR950034777A (ko) | 1995-12-28 |
| KR0154586B1 true KR0154586B1 (ko) | 1998-10-15 |
Family
ID=14730258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950013620A KR0154586B1 (ko) | 1994-05-31 | 1995-05-29 | 반도체 기억장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5631866A (ko) |
| JP (1) | JP3177094B2 (ko) |
| KR (1) | KR0154586B1 (ko) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796673A (en) * | 1994-10-06 | 1998-08-18 | Mosaid Technologies Incorporated | Delay locked loop implementation in a synchronous dynamic random access memory |
| JP3252678B2 (ja) * | 1995-10-20 | 2002-02-04 | 日本電気株式会社 | 同期式半導体メモリ |
| JP2874619B2 (ja) * | 1995-11-29 | 1999-03-24 | 日本電気株式会社 | 半導体記憶装置 |
| JPH1011966A (ja) * | 1996-06-27 | 1998-01-16 | Mitsubishi Electric Corp | 同期型半導体記憶装置および同期型メモリモジュール |
| US5886929A (en) * | 1997-04-21 | 1999-03-23 | Artisan Components, Inc. | High speed addressing buffer and methods for implementing same |
| JP3123473B2 (ja) * | 1997-07-24 | 2001-01-09 | 日本電気株式会社 | 半導体記憶装置 |
| TW374919B (en) * | 1997-08-28 | 1999-11-21 | Hitachi Ltd | Synchronous memory unit |
| KR100265599B1 (ko) * | 1997-12-31 | 2000-10-02 | 김영환 | 데이터 윈도우 제어장치 및 그 방법 |
| EP1068619B1 (en) | 1998-04-01 | 2005-02-16 | Mosaid Technologies Incorporated | Semiconductor memory asynchronous pipeline |
| CA2233789C (en) * | 1998-04-01 | 2013-06-11 | Ian Mes | Semiconductor memory asynchronous pipeline |
| US6122203A (en) * | 1998-06-29 | 2000-09-19 | Cypress Semiconductor Corp. | Method, architecture and circuit for writing to and reading from a memory during a single cycle |
| DE19928454B4 (de) * | 1998-06-29 | 2010-01-21 | Fujitsu Microelectronics Ltd. | Speichervorrichtung mit Reihendecodierer |
| US5986970A (en) * | 1998-06-29 | 1999-11-16 | Cypress Semiconductor Corp. | Method, architecture and circuit for writing to a memory |
| US6347394B1 (en) | 1998-11-04 | 2002-02-12 | Micron Technology, Inc. | Buffering circuit embedded in an integrated circuit device module used for buffering clocks and other input signals |
| KR100499623B1 (ko) * | 1998-12-24 | 2005-09-26 | 주식회사 하이닉스반도체 | 내부 명령신호 발생장치 및 그 방법 |
| JP2001168848A (ja) * | 1999-12-07 | 2001-06-22 | Mitsubishi Electric Corp | デジタル同期回路 |
| KR100391147B1 (ko) * | 2000-10-24 | 2003-07-16 | 삼성전자주식회사 | 멀티 파이프라인 구조를 가지는 고속 동기 반도체 메모리및 그의 동작방법 |
| US6700823B1 (en) * | 2002-10-30 | 2004-03-02 | Lattice Semiconductor Corporation | Programmable common mode termination for input/output circuits |
| US7577029B2 (en) * | 2007-05-04 | 2009-08-18 | Mosaid Technologies Incorporated | Multi-level cell access buffer with dual function |
| US10438650B1 (en) * | 2018-07-20 | 2019-10-08 | Micron Technology, Inc. | Memory device with a signal control mechanism |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4845664A (en) * | 1986-09-15 | 1989-07-04 | International Business Machines Corp. | On-chip bit reordering structure |
| JP2991479B2 (ja) * | 1990-11-16 | 1999-12-20 | 富士通株式会社 | 半導体集積回路及び半導体記憶装置 |
| JP2830594B2 (ja) * | 1992-03-26 | 1998-12-02 | 日本電気株式会社 | 半導体メモリ装置 |
| US5384745A (en) * | 1992-04-27 | 1995-01-24 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
| JPH0715312A (ja) * | 1993-06-15 | 1995-01-17 | Fujitsu Ltd | 半導体記憶装置 |
| JP3304531B2 (ja) * | 1993-08-24 | 2002-07-22 | 富士通株式会社 | 半導体記憶装置 |
-
1994
- 1994-05-31 JP JP11818594A patent/JP3177094B2/ja not_active Expired - Lifetime
-
1995
- 1995-05-19 US US08/444,579 patent/US5631866A/en not_active Expired - Lifetime
- 1995-05-29 KR KR1019950013620A patent/KR0154586B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| US5631866A (en) | 1997-05-20 |
| JPH07326190A (ja) | 1995-12-12 |
| JP3177094B2 (ja) | 2001-06-18 |
| KR950034777A (ko) | 1995-12-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0154586B1 (ko) | 반도체 기억장치 | |
| US6516382B2 (en) | Memory device balanced switching circuit and method of controlling an array of transfer gates for fast switching times | |
| US5537354A (en) | Semiconductor memory device and method of forming the same | |
| US5883855A (en) | High speed semiconductor memory with burst mode | |
| US5535169A (en) | Semiconductor memory device | |
| US7327613B2 (en) | Input circuit for a memory device | |
| KR100321816B1 (ko) | 반도체기억장치 | |
| US5546355A (en) | Integrated circuit memory having a self-timed write pulse independent of clock frequency and duty cycle | |
| US5400274A (en) | Memory having looped global data lines for propagation delay matching | |
| KR100384775B1 (ko) | 쿼드 데이터 레이트 싱크로노스 에스램의 리드/라이트를위한 워드라인 및 비트라인 구동 방법 및 그 회로 | |
| KR19980018543A (ko) | 레지스터의 수가 감소된 동기식 반도체 메모리 | |
| US6693844B2 (en) | Sending signal through integrated circuit during setup time | |
| KR100473747B1 (ko) | 클럭 신호에 동기하여 동작하는 반도체 기억 장치 | |
| CN1992070B (zh) | 缓冲器控制电路及其控制方法、以及半导体存储器件 | |
| JPH09320261A (ja) | 半導体記憶装置および制御信号発生回路 | |
| US7016235B2 (en) | Data sorting in memories | |
| JP2002076879A (ja) | 半導体装置 | |
| EP0660328B1 (en) | Method of controlling semiconductor storage circuit | |
| US6606272B2 (en) | Method and circuit for processing output data in pipelined circuits | |
| US6169702B1 (en) | Memory device having a chip select speedup feature and associated methods | |
| KR100200923B1 (ko) | 좁은 데이타 스큐를 갖는 동기형 반도체 메모리 장치 | |
| JPH01196790A (ja) | 半導体メモリ装置 | |
| JPH06162775A (ja) | 半導体メモリ装置 | |
| JPH0620480A (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130621 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20140626 Year of fee payment: 17 |