JPH07326190A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH07326190A
JPH07326190A JP6118185A JP11818594A JPH07326190A JP H07326190 A JPH07326190 A JP H07326190A JP 6118185 A JP6118185 A JP 6118185A JP 11818594 A JP11818594 A JP 11818594A JP H07326190 A JPH07326190 A JP H07326190A
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circuit
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clock signal
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Tomoharu Oka
智治 岡
Yukinori Kodama
幸徳 児玉
Katsumi Shigenobu
勝美 重信
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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Abstract

(57)【要約】 【目的】本発明は回路面積の増大を防止しながら、動作
速度の高速化を図り、かつ信号ラッチ回路間の信号伝達
時間を同一にすることなく、各信号ラッチ回路を配設可
能とするシンクロナスＤＲＡＭを提供することを目的と
する。 【構成】入力バッファ回路２１から出力バッファ回路１
４までの信号伝達経路に複数のラッチ回路２４が介在さ
れ、各ラッチ回路２４のラッチ動作が同一のクロック信
号ＣＬＫに基づいて制御されて、前記クロック信号ＣＬ
Ｋの１周期で各ラッチ回路２４間の信号伝達が行われ
る。ラッチ回路２４には、クロック信号ＣＬＫの入力タ
イミングを前段のラッチ回路から当該ラッチ回路までの
信号伝達時間に適合させる制御信号発生回路１６を介し
て前記クロック信号ＣＬＫが入力される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、クロック信号に同期
したデータの入出力動作を行う半導体記憶装置に関する
ものである。
【０００２】近年、半導体集積回路を構成するプロセッ
サユニットの動作速度は益々高速化されている。従っ
て、このようなプロセッサユニットに接続される半導体
記憶装置の動作速度の高速化が要請されている。動作速
度の高速化に有利な半導体記憶装置の一種類としてデー
タの入出力動作をクロック信号に同期して行うシンクロ
ナスＤＲＡＭがある。そして、このようなシンクロナス
ＤＲＡＭの回路面積を増大させることなく、動作を益々
高速化することが必要となっている。
【０００３】
【従来の技術】従来のシンクロナスＤＲＡＭの一例を図
６及び図７に従って説明する。外部回路から入力される
クロック信号ＣＬＫはクロックバッファ１を介して、制
御信号ラッチ回路２、ロウアドレスラッチ回路３、コラ
ムアドレスラッチ回路４、多数のラッチ回路５及び出力
ラッチ回路６に入力される。
【０００４】外部から入力される制御信号ＲＡＳバー、
ＣＡＳバー及び書き込み制御信号ＷＥバーは、コマンド
デコーダ７を介して前記制御信号ラッチ回路２に入力さ
れる。前記制御信号ラッチ回路２は前記クロック信号Ｃ
ＬＫに基づいて前記各制御信号ＲＡＳバー、ＣＡＳバ
ー，ＷＥバーをラッチして、メモリセルアレイ８の周辺
回路に出力する。
【０００５】外部から入力されるアドレス信号ＡＤは、
アドレスバッファ９を介して前記ロウアドレスラッチ回
路３及びコラムアドレスラッチ回路４に入力される。ロ
ウアドレスラッチ回路３は、前記クロック信号ＣＬＫに
基づいてロウアドレス信号をラッチして、ロウデコーダ
１０に出力する。
【０００６】コラムアドレスラッチ回路４は、前記クロ
ック信号ＣＬＫに基づいてコラムアドレス信号をラッチ
して、コラムデコーダ１１に出力する。前記ロウデコー
ダ１０は、ロウアドレス信号をデコードした出力信号を
前記メモリセルアレイ８に出力し、同メモリセルアレイ
８内の多数のワード線の中から、ロウアドレス信号に基
づく特定のワード線を選択する。
【０００７】前記コラムデコーダ１１は、コラムアドレ
ス信号をデコードした出力信号を前記ラッチ回路５に出
力する。前記ラッチ回路５は、前記クロック信号ＣＬＫ
に基づいてコラムデコーダ１１の出力信号をラッチして
センスバッファ及びＩ／Ｏゲート１２に出力する。
【０００８】前記センスバッファ及びＩ／Ｏゲート１２
は、コラムデコーダ１１の出力信号に基づいてメモリセ
ルアレイ８内の多数のコラム（ビット線対）の中からコ
ラムアドレス信号に基づく特定のコラムを選択する。
【０００９】前記メモリセルアレイ８はワード線及びビ
ット線に接続された多数の記憶セルで構成される。そし
て、セル情報の読み出し動作時には、前記ロウデコーダ
１０及びコラムデコーダ１１の出力信号に基づいて選択
された記憶セルから読み出されたセル情報が、センスバ
ッファ及びＩ／Ｏゲート１２を介してデータセレクタ１
３に出力される。
【００１０】前記データセレクタ１３は、前記センスバ
ッファ及びＩ／Ｏゲート１２から出力されるセル情報を
前記出力ラッチ回路６に出力する。前記出力ラッチ回路
６は、前記クロック信号ＣＬＫに基づいて前記データセ
レクタ１３の出力信号をラッチし、出力バッファ１４に
出力する。そして、読み出されたセル情報が前記出力バ
ッファ１４から読み出しデータＤout として出力され
る。
【００１１】また、書き込み動作時には外部から入力さ
れる書き込みデータが、入力バッファを介してライトア
ンプ（図示しない）に入力され、前記アドレス信号ＡＤ
により選択された記憶セルに対し、その書き込みデータ
が同ライトアンプで書き込まれる。
【００１２】前記ラッチ回路５、センスバッファ及びＩ
／Ｏゲート１２及びメモリセルアレイ８の具体的構成を
図７に従って説明する。前記メモリセルアレイ８内に配
設される多数対のビット線ＢＬ０，バーＢＬ０〜ＢＬ
ｎ，バーＢＬｎにはそれぞれ多数の記憶セル１５が接続
され、各記憶セル１５にはそれぞれ前記ワード線ＷＬが
接続される。前記ワード線ＷＬは前記ロウデコーダ１０
の出力信号に基づいて、いずれか一本が選択される。
【００１３】前記ビット線ＢＬ０，バーＢＬ０〜ＢＬ
ｎ，バーＢＬｎは、それぞれＩ／Ｏゲートを構成する転
送トランジスタＴrnを介してデータバスＤＢ，バーＤＢ
に接続される。各ビット線対に接続される前記転送トラ
ンジスタＴrnのゲートには、各ビット線対毎に設けられ
る前記ラッチ回路５の出力信号が入力される。そして、
各ラッチ回路５に前記コラムデコーダ１１の出力信号
と、前記クロック信号ＣＬＫが入力される。
【００１４】前記データバスＤＢ，バーＤＢにはセンス
バッファ１２ａが接続され、同データバスＤＢ，バーＤ
Ｂに読みだされたセル情報は、同センスバッファ１２ａ
で増幅されて前記データセレクタ１３に出力される。
【００１５】前記シンクロナスＤＲＡＭの動作を図８に
従って説明する。読み出し動作時において、クロック信
号ＣＬＫが入力されると、ロウアドレスラッチ回路３は
アドレスバッファ９から出力されるロウアドレス信号を
順次ラッチしてロウデコーダ１０に出力する。
【００１６】また、クロック信号ＣＬＫの１つのパルス
である第一のクロック信号ＣＬＫ１が入力されると、コ
ラムアドレスラッチ回路４はアドレスバッファ９から出
力されるコラムアドレス信号をラッチしてコラムデコー
ダ１１に出力する。すると、コラムデコーダ１１はコラ
ムアドレス信号をデコードしてラッチ回路５に出力す
る。
【００１７】次いで、第二のクロック信号ＣＬＫ２に基
づいて、ラッチ回路５はコラムデコーダ１１の出力信号
をラッチしてセンスバッファ及びＩ／Ｏゲート１２に出
力する。すると、ロウデコーダ１０及びコラムデコーダ
１１の出力信号に基づいて選択された記憶セルから読み
出されたセル情報がセンスバッファ１２ａ及びデータセ
レクタ１３を介して出力ラッチ回路６に出力される。
【００１８】次いで、第三のクロック信号ＣＬＫ３に基
づいて、出力ラッチ回路６はデータセレクタ１３の出力
信号をラッチして出力バッファ１４に出力し、同出力バ
ッファ１４から出力データＤout が出力される。
【００１９】従って、上記のようなシンクロナスＤＲＡ
Ｍでは、クロック信号ＣＬＫの１周期毎に各ラッチ回路
で信号がラッチされて次段の回路に出力され、各クロッ
ク信号ＣＬＫの１周期毎に出力バッファ１４から出力デ
ータＤout が出力される。また、クロック信号ＣＬＫの
３パルス目で１サイクルの読み出し動作が行われる。
【００２０】このような動作により、各ラッチ回路間で
信号が安定して転送され、クロック信号ＣＬＫの周波数
を引き上げることにより、信号を転送する時間間隔を短
縮して、セル情報の読み出し速度を向上させることが可
能となる。
【００２１】
【発明が解決しようとする課題】上記のようなシンクロ
ナスＤＲＡＭでは、クロック信号ＣＬＫの周期は各ラッ
チ回路がラッチ動作を行って、その出力信号が次段のラ
ッチ回路に入力されるまでの時間以上に設定する必要が
ある。そして、各ラッチ回路間の信号伝達時間ｔ１を同
一に設定する必要がある。
【００２２】また、上記シンクロナスＤＲＡＭでは、コ
ラムデコーダ１１とセンスバッファ及びＩ／Ｏゲート１
２との間に介在されるラッチ回路５を、各コラム毎に１
つずつ設ける必要があるため、同ラッチ回路５の回路面
積が増大して、チップが大型化するという問題点があ
る。
【００２３】この発明の目的は、回路面積の増大を防止
しながら、動作速度の高速化を図り、かつ信号ラッチ回
路間の信号伝達時間を同一にすることなく、各信号ラッ
チ回路を配設可能とするシンクロナスＤＲＡＭを提供す
ることにある。
【００２４】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、外部から入力バッファ回路２１に
動作制御信号ＣＳが入力され、入力された動作制御信号
ＣＳが複数の信号伝達回路２２を介してメモリセルアレ
イ８に出力されて該メモリセルアレイ８内の記憶セルが
選択される。選択された記憶セルからセル情報が読み出
され、前記セル情報が複数のデータ伝達回路２３を介し
て出力バッファ回路１４に入力され、前記セル情報が前
記出力バッファ回路１４を介して読み出しデータＤout
として外部に出力される。前記入力バッファ回路２１か
ら出力バッファ回路１４までの信号伝達経路に複数のラ
ッチ回路２４が介在され、前記各ラッチ回路２４のラッ
チ動作が同一のクロック信号ＣＬＫに基づいて制御され
て、前記クロック信号ＣＬＫの１周期で各ラッチ回路２
４間の信号伝達が行われる。前記ラッチ回路２４には、
前記クロック信号ＣＬＫの入力タイミングを前段のラッ
チ回路から当該ラッチ回路までの信号伝達時間に適合さ
せる制御信号発生回路１６を介して前記クロック信号Ｃ
ＬＫが入力される。
【００２５】また、図２及び図３に示すように前記ラッ
チ回路は、アドレスバッファ９の次段に設けられたコラ
ムアドレスラッチ回路４と、センスバッファ１２ａの次
段に設けられたラッチ回路１７と、前記出力バッファ回
路１４の前段に設けられた出力ラッチ回路６とから構成
される。前記コラムアドレスラッチ回路４及び出力ラッ
チ回路６には前記クロック信号ＣＬＫが入力され、前記
ラッチ回路１７には前記制御信号発生回路１６を介して
前記クロック信号ＣＬＫが入力される。
【００２６】また、前記制御信号発生回路１６は、チッ
プ上に形成された複数のバンクにそれぞれ形成される
【００２７】
【作用】各ラッチ回路２４間の信号伝達時間が異なって
も、各ラッチ回路２４に所定の入力信号が入力された後
に、制御信号発生回路１６により同ラッチ回路２４にク
ロック信号が入力されて、入力のラッチ動作が行われ
る。
【００２８】また、図２及び図３においては、コラムア
ドレスラッチ回路４がクロック信号ＣＬＫに基づいてコ
ラムアドレス信号をラッチして出力してから、当該コラ
ムアドレス信号に対応する記憶セルから読み出されたセ
ル情報がラッチ回路１７に入力されるまでの信号伝達時
間に対応するように、制御信号発生回路１６は前記クロ
ック信号ＣＬＫを遅延させてラッチ回路１７に出力す
る。
【００２９】また、チップ上に形成された複数のバンク
にそれぞれ制御信号発生回路１６を形成すると、同制御
信号発生回路１６の遅延時間を各バンク毎に設定可能と
なる。
【００３０】
【実施例】以下、この発明を具体化した一実施例を示
す。なお、前記従来例と同一構成部分は同一符号を付し
てその説明を省略する。
【００３１】図２に示すシンクロナスＤＲＡＭは、前記
従来例のシンクロナスＤＲＡＭにおいてコラムデコーダ
１１とセンスバッファ及びＩ／Ｏゲート１２との間に設
けられたラッチ回路５が省略されている。
【００３２】また、前記センスバッファ及びＩ／Ｏゲー
ト１２とデータセレクタ１３との間にラッチ回路１７が
設けられ、同ラッチ回路１７は前記クロック信号ＣＬＫ
が入力される制御信号発生回路１６の出力信号に基づい
て動作する。その他の構成は、前記従来例と同様であ
る。
【００３３】前記コラムデコーダ１１、センスバッファ
及びＩ／Ｏゲート１２及びラッチ回路の接続構成を図３
に従って説明する。前記メモリセルアレイ８内に配設さ
れる多数対のビット線ＢＬ０，バーＢＬ０〜ＢＬｎ，バ
ーＢＬｎにはそれぞれ多数の記憶セル１５が接続され、
各記憶セル１５にはそれぞれ前記ワード線ＷＬが接続さ
れる。前記ワード線ＷＬは前記ロウデコーダ１０の出力
信号に基づいて、いずれか一本が選択される。
【００３４】前記ビット線ＢＬ０，バーＢＬ０〜ＢＬ
ｎ，バーＢＬｎは、それぞれ転送トランジスタＴrnを介
してデータバスＤＢ，バーＤＢに接続される。各ビット
線対に接続される前記転送トランジスタＴrnのゲートに
は、前記コラムデコーダ１１の出力信号が入力される。
【００３５】前記データバスＤＢ，バーＤＢにはセンス
バッファ１２ａが接続され、同データバスＤＢ，バーＤ
Ｂに読み出されたセル情報は、同センスバッファ１２ａ
で増幅されて前記ラッチ回路１７に出力される。前記デ
ータバスＤＢ，バーＤＢには例えば８対のビット線対が
接続され、同データバスＤＢ，バーＤＢに１つのセンス
バッファ１２ａが接続される。
【００３６】前記ラッチ回路１７は、センスバッファ１
２ａから出力されるセル情報を前記制御信号発生回路１
６の出力信号に基づいてラッチして、前記データセレク
タ１３に出力する。
【００３７】前記制御信号発生回路１６の具体的構成を
図４に従って説明する。前記クロック信号ＣＬＫは例え
ば６段のインバータ回路１８と各インバータ回路１８間
に介在される抵抗Ｒとの直列回路に入力される。
【００３８】３段目から終段までのインバータ回路１８
の入力端子は容量Ｃを介して低電位側電源Ｖssに接続さ
れる。そして、終段のインバータ回路１８の出力信号Ｃ
ＬＫａが前記ラッチ回路１７に出力される。
【００３９】このように構成された制御信号発生回路１
６では、入力されるクロック信号ＣＬＫを前記インバー
タ回路１８、抵抗Ｒ及び容量Ｃで設定される遅延時間で
遅延させてクロック信号ＣＬＫａとして出力する。そし
て、その遅延時間と、前記クロック信号ＣＬＫの１周期
分の時間との和は、前記コラムアドレスラッチ回路４か
らコラムデコーダ１１にコラムアドレス信号が出力され
てから、前記ラッチ回路１７にセンスバッファ１２ａの
出力信号が入力されるまでの時間より長くなるように設
定される。
【００４０】次に、上記のように構成されたシンクロナ
スＤＲＡＭの動作を図５に従って説明する。読み出し動
作時において、クロック信号ＣＬＫが入力されると、ロ
ウアドレスラッチ回路３はアドレスバッファ９から出力
されるロウアドレス信号を順次ラッチしてロウデコーダ
１０に出力する。
【００４１】また、クロック信号ＣＬＫの１つのパルス
である第一のクロック信号ＣＬＫ１が入力されると、コ
ラムアドレスラッチ回路４はアドレスバッファ９から出
力されるコラムアドレス信号をラッチしてコラムデコー
ダ１１に出力する。コラムデコーダ１１はコラムアドレ
ス信号をデコードしてセンスバッファ及びＩ／Ｏゲート
１２に出力する。
【００４２】すると、ロウデコーダ１０及びコラムデコ
ーダ１１の出力信号に基づいて選択された記憶セルから
読み出されたセル情報がセンスバッファ１２ａからラッ
チ回路１７に出力される。
【００４３】次いで、第二のクロック信号ＣＬＫ２に基
づいて、制御信号発生回路１６は第二のクロック信号Ｃ
ＬＫ２を遅延させてクロック信号ＣＬＫ２ａとしてラッ
チ回路１７に出力する。
【００４４】ラッチ回路１７は、遅延されたクロック信
号ＣＬＫ２ａに基づいて、センスバッファ１２ａの出力
信号をラッチしてデータセレクタ１３に出力する。デー
タセレクタ１３はセンスバッファ１２ａから出力された
セル情報を出力ラッチ回路６に出力する。
【００４５】次いで、第三のクロック信号ＣＬＫ３に基
づいて、出力ラッチ回路６はデータセレクタ１３の出力
信号をラッチして出力バッファ１４に出力し、同出力バ
ッファ回路１４から読み出しデータＤout が出力され
る。
【００４６】以上のようにこのシンクロナスＤＲＡＭで
は、ラッチ回路１７はクロック信号ＣＬＫを制御信号発
生回路１６により遅延させたクロック信号ＣＬＫａで駆
動される。
【００４７】そして、コラムアドレスラッチ回路４から
コラムアドレス信号が出力された後、読み出されたセル
情報がセンスバッファ１２ａからラッチ回路１７に入力
されてからクロック信号ＣＬＫａが同ラッチ回路１７に
出力される。
【００４８】従って、コラムアドレスラッチ回路４から
コラムアドレス信号が出力された後、読み出されたセル
情報がセンスバッファ１２ａからラッチ回路１７に入力
されるまでの信号伝達時間ｔ２をクロック信号ＣＬＫの
周期に合わせて設定する必要はない。
【００４９】このような構成により、制御信号発生回路
１６の遅延時間を調整することにより、クロック信号Ｃ
ＬＫに基づいてコラムアドレスラッチ回路４、ラッチ回
路１７及び出力ラッチ回路６を駆動することができる。
【００５０】このため、クロック信号の周期を各ラッチ
回路間の信号伝達時間の最も長い時間に合わせて設定す
る必要はなく、クロック信号ＣＬＫの周波数を高くする
ことができる。従って、セル情報の読み出し速度を向上
させることができる。
【００５１】また、各コラムにラッチ回路を設ける必要
はなく、各センスバッファ１２ａの次段に一つのラッチ
回路１７を設ければよい。センスバッファ１２ａが例え
ば８コラムに１つずつ設けられているとすれば、前記従
来例ではコラムデコーダ１１の次段にそれぞれ設けられ
ていた８つのラッチ回路５を、本実施例ではセンスバッ
ファ１２ａの次段に一つ設ければよいので、ラッチ回路
の回路面積を縮小することができる。
【００５２】また、シンクロナスＤＲＡＭは、チップ上
に複数のバンクが設けられ、各バンクでそれぞれ独立し
て読み出しあるいは書き込み動作を行うようにすること
が可能である。
【００５３】このようなＤＲＡＭでは、各バンクにそれ
ぞれ制御信号発生回路を設けることにより、各バンクを
独立して動作させながら、動作速度の向上を図ることが
できる。
【００５４】上記実施例から把握できる請求項以外の技
術思想について、以下にその効果とともに記載する。 （１）外部から入力バッファ回路に動作制御信号及び書
き込みデータが入力され、入力された動作制御信号及び
書き込みデータを複数の信号伝達回路を介してメモリセ
ルアレイに出力して該メモリセルアレイ内の記憶セルを
選択し、前記選択された記憶セルに前記書き込みデータ
を書き込み、前記入力バッファ回路から記憶セルまでの
信号伝達経路に複数のラッチ回路を介在させ、前記各ラ
ッチ回路のラッチ動作を共通のクロック信号に基づいて
制御する半導体記憶装置であって、前記ラッチ回路に
は、前記クロック信号の入力タイミングを前段のラッチ
回路から当該ラッチ回路までの信号伝達時間に適合させ
る制御信号発生回路を介して前記クロック信号を入力す
る。各ラッチ回路間の信号伝達時間が異なっても、各ラ
ッチ回路に所定の入力信号が入力された後に、制御信号
発生回路により同ラッチ回路にクロック信号が入力され
て、入力のラッチ動作が行われる。
【００５５】
【発明の効果】以上詳述したように、この発明は回路面
積の増大を防止しながら、動作速度の高速化を図り、か
つ信号ラッチ回路間の信号伝達時間を同一にすることな
く、各信号ラッチ回路を配設可能とするシンクロナスＤ
ＲＡＭを提供することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】一実施例のシンクロナスＤＲＡＭを示すブロッ
ク図である。
【図３】センスバッファ及びＩ／Ｏゲートを示す回路図
である。
【図４】制御信号発生回路の具体的構成を示す回路図で
ある。
【図５】一実施例の動作説明図である。
【図６】従来例のシンクロナスＤＲＡＭを示すブロック
図である。
【図７】従来例のセンスバッファ及びＩ／Ｏゲートを示
す回路図である。
【図８】従来例の動作説明図である。
【符号の説明】
１４ 出力バッファ １６ 制御信号発生回路 ２１ 入力バッファ ２２ 信号伝達回路 ２３ データ伝達回路 ２４ ラッチ回路 ＣＳ 動作制御信号 Ｄout 読み出しデータ ＣＬＫ クロック信号

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 外部から入力バッファ（２１）に動作制
    御信号（ＣＳ）が入力され、入力された動作制御信号
    （ＣＳ）を複数の信号伝達回路（２２）を介してメモリ
    セルアレイ（８）に出力して該メモリセルアレイ（８）
    内の記憶セルを選択し、前記選択された記憶セルからセ
    ル情報を読み出し、前記セル情報を複数のデータ伝達回
    路（２３）を介して出力バッファ回路（１４）に入力
    し、前記セル情報を前記出力バッファ（１４）を介して
    読み出しデータ（Ｄout ）として外部に出力し、前記入
    力バッファ（２１）から出力バッファ（１４）までの信
    号伝達経路に複数のラッチ回路（２４）を介在させ、前
    記各ラッチ回路（２４）のラッチ動作を同一のクロック
    信号（ＣＬＫ）に基づいて制御して、前記クロック信号
    （ＣＬＫ）の１周期で各ラッチ回路（２４）間の信号伝
    達を行う半導体記憶装置であって、 前記ラッチ回路（２４）には、前記クロック信号（ＣＬ
    Ｋ）の入力タイミングを前段のラッチ回路から当該ラッ
    チ回路までの信号伝達時間に適合させる制御信号発生回
    路（１６）を介して前記クロック信号（ＣＬＫ）を入力
    することを特徴とする半導体記憶装置。
  2. 【請求項２】 前記ラッチ回路は、アドレスバッファ
    （９）の次段に設けられたコラムアドレスラッチ回路
    （４）と、センスバッファ（１２ａ）の次段に設けられ
    たラッチ回路（１７）と、前記出力バッファ回路（１
    ４）の前段に設けられた出力ラッチ回路（６）とから構
    成され、前記コラムアドレスラッチ回路（４）及び出力
    ラッチ回路（６）には前記クロック信号（ＣＬＫ）を入
    力し、前記ラッチ回路（１７）には前記制御信号発生回
    路（１６）を介して前記クロック信号（ＣＬＫ）を入力
    したことを特徴とする請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記制御信号発生回路（１６）は、チッ
    プ上に形成された複数のバンクにそれぞれ形成されるこ
    とを特徴とする請求項１記載の半導体記憶装置。
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