JP2697634B2 - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
- Publication number
- JP2697634B2 JP2697634B2 JP6236528A JP23652894A JP2697634B2 JP 2697634 B2 JP2697634 B2 JP 2697634B2 JP 6236528 A JP6236528 A JP 6236528A JP 23652894 A JP23652894 A JP 23652894A JP 2697634 B2 JP2697634 B2 JP 2697634B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- internal clock
- circuit
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は同期型半導体記憶装置に
関する。
関する。
【０００２】
【従来の技術】従来、ダイナミック・ランダム・アクセ
ス・メモリー（ＤＲＡＭ）を使用する同期型半導体記憶
装置においては、様々な高速動作の工夫がなされている
にもかかわらず、システムクロックが１００ＭＨｚ（１
０ｎｓ）を越えるＲＩＳＣ型のＭＰＵのような高速のシ
ステムに対応するためには、従来のＤＲＡＭでは、当該
ＤＲＡＭに対するアクセスタイムがシステム性能の向上
に支障を来たしているという問題がある。この対応策と
しては、外部クロック同期の同期型半導体記憶装置が提
案されている。この同期型半導体記憶装置を実現する技
術にはいろいろのものがあるが、その中に３段パイプラ
イン技術がある。これは、列アドレス入力から読出し・
書込みの動作を、二つのラッチ回路により３分割して並
列に動作させることにより、高速化を実現しようとする
技術である。
ス・メモリー（ＤＲＡＭ）を使用する同期型半導体記憶
装置においては、様々な高速動作の工夫がなされている
にもかかわらず、システムクロックが１００ＭＨｚ（１
０ｎｓ）を越えるＲＩＳＣ型のＭＰＵのような高速のシ
ステムに対応するためには、従来のＤＲＡＭでは、当該
ＤＲＡＭに対するアクセスタイムがシステム性能の向上
に支障を来たしているという問題がある。この対応策と
しては、外部クロック同期の同期型半導体記憶装置が提
案されている。この同期型半導体記憶装置を実現する技
術にはいろいろのものがあるが、その中に３段パイプラ
イン技術がある。これは、列アドレス入力から読出し・
書込みの動作を、二つのラッチ回路により３分割して並
列に動作させることにより、高速化を実現しようとする
技術である。
【０００３】図４は従来の同期型半導体記憶装置の構成
を示すブロック図、図５および図６は、それぞれ当該同
期型半導体記憶装置のＡＣＴＩＶＥコマンド入力時およ
びＲＥＡＤ／ＷＲＩＴＥコマンド入力時における信号波
形図である。以下、図４、図５および図６を参照して、
同期型半導体記憶装置の動作について説明する。
を示すブロック図、図５および図６は、それぞれ当該同
期型半導体記憶装置のＡＣＴＩＶＥコマンド入力時およ
びＲＥＡＤ／ＷＲＩＴＥコマンド入力時における信号波
形図である。以下、図４、図５および図６を参照して、
同期型半導体記憶装置の動作について説明する。
【０００４】図４、および図５（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）およ
び（ｉ）において、時刻ｔ0 において、端子５２にＡＣ
ＴＩＶＥコマンド（行アドレス系動作コマンド、ＣＳバ
ーとＲＡＳバーがＬＯＷレベル、ＣＡＳバーとＷＥバー
がＨＩＧＨレベル：以下、ＣＳバー、ＲＡＳバー、ＣＡ
ＳバーおよびＷＥバーを、それぞれＣＳＢ、ＲＡＳＢ、
ＣＡＳＢおよびＷＥＢと呼ぶ）が入力されると、当該Ａ
ＣＴＩＶＥコマンドは入力回路２１を通してデコードさ
れ、ラッチ回路２２（Ｄ型フリップフロップ回路）に入
力される。また、時刻ｔ0 における端子５３に対するク
ロック入力は、入力回路３４を通して内部クロック信号
発生回路３５に入力されて、内部クロック信号発生回路
３５において内部クロック信号（１）３６が生成されて
出力され、ラッチ回路２、２２および３１、論理回路３
７および４３、書き込み制御回路２６、読み出し制御回
路２７、遅延回路３９等に送られる。そして、論理回路
３７からは、内部クロック信号（１）３６の入力を受け
て、内部クロック信号（２）３８が生成されて出力さ
れ、遅延回路３９からは、別途他の入力信号との相互作
用を介して、内部クロック信号（５）４０、内部クロッ
ク信号（６）４１および内部クロック信号（７）４２が
生成されて出力される。また論理回路４３からは、前記
内部クロック信号（１）３６の入力とともに、遅延回路
３９より出力される内部クロック信号（７）４２の入力
と、前記読み出し制御回路２７より出力される内部クロ
ック（３）許可信号３０の入力を受けて、同様に内部ク
ロック信号（３）４４が生成されて出力される。
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）およ
び（ｉ）において、時刻ｔ0 において、端子５２にＡＣ
ＴＩＶＥコマンド（行アドレス系動作コマンド、ＣＳバ
ーとＲＡＳバーがＬＯＷレベル、ＣＡＳバーとＷＥバー
がＨＩＧＨレベル：以下、ＣＳバー、ＲＡＳバー、ＣＡ
ＳバーおよびＷＥバーを、それぞれＣＳＢ、ＲＡＳＢ、
ＣＡＳＢおよびＷＥＢと呼ぶ）が入力されると、当該Ａ
ＣＴＩＶＥコマンドは入力回路２１を通してデコードさ
れ、ラッチ回路２２（Ｄ型フリップフロップ回路）に入
力される。また、時刻ｔ0 における端子５３に対するク
ロック入力は、入力回路３４を通して内部クロック信号
発生回路３５に入力されて、内部クロック信号発生回路
３５において内部クロック信号（１）３６が生成されて
出力され、ラッチ回路２、２２および３１、論理回路３
７および４３、書き込み制御回路２６、読み出し制御回
路２７、遅延回路３９等に送られる。そして、論理回路
３７からは、内部クロック信号（１）３６の入力を受け
て、内部クロック信号（２）３８が生成されて出力さ
れ、遅延回路３９からは、別途他の入力信号との相互作
用を介して、内部クロック信号（５）４０、内部クロッ
ク信号（６）４１および内部クロック信号（７）４２が
生成されて出力される。また論理回路４３からは、前記
内部クロック信号（１）３６の入力とともに、遅延回路
３９より出力される内部クロック信号（７）４２の入力
と、前記読み出し制御回路２７より出力される内部クロ
ック（３）許可信号３０の入力を受けて、同様に内部ク
ロック信号（３）４４が生成されて出力される。
【０００５】前記ＡＣＴＩＶＥコマンドは、ラッチ回路
２２において内部クロック信号（１）３６によりラッチ
され、ラッチされたＡＣＴＩＶＥコマンドは、行アドレ
ス制御回路１３に入力されて、当該行アドレス制御回路
１３からはＡバンク行アドレス許可信号（以下、ＡＲＡ
Ｅと云う）１４と、Ｂバンク行アドレス許可信号（以
下、ＢＲＡＥと云う）１５が出力される。また、端子５
０に入力される行アドレスＡＤＤ（Ｘ）は、入力回路１
を通してラッチ回路２（Ｄ型フリップフロップ回路）に
入力されて、当該ラッチ回路２において内部クロック信
号（１）３６によりラッチされる。ラッチされた行アド
レスＡＤＤ（Ｘ）は、その後、行アドレスバッファ３を
通して行デコーダ８に入力され、行デコーダ８において
は、行アドレスＡＤＤ（Ｘ）に対応する行選択線９が選
択される。図４の同期型半導体記憶装置は２バンク構成
による一例である。バンクとは、行アドレス選択とプリ
チャージを、各バンクごとにアドレス選択により独立し
て実行することができるもので、２バンク構成の同期型
半導体記憶装置は行アドレスの制御回路を２組保持して
いる。前述のように、図４におけるＡＲＡＥは、Ａバン
ク行アドレス許可信号で、ＢＲＡＥは、Ｂバンク行アド
レス許可信号であり、各バンクのＡＣＴＩＶＥコマンド
信号が入力されると、これらのＡＲＡＥおよびＢＲＡＥ
はＨＩＧＨレベルになる。図５の信号波形図は、Ａバン
クが選択された場合の一例を示しており、ＡＲＡＥがＨ
ＩＧＨレベルとなっている。
２２において内部クロック信号（１）３６によりラッチ
され、ラッチされたＡＣＴＩＶＥコマンドは、行アドレ
ス制御回路１３に入力されて、当該行アドレス制御回路
１３からはＡバンク行アドレス許可信号（以下、ＡＲＡ
Ｅと云う）１４と、Ｂバンク行アドレス許可信号（以
下、ＢＲＡＥと云う）１５が出力される。また、端子５
０に入力される行アドレスＡＤＤ（Ｘ）は、入力回路１
を通してラッチ回路２（Ｄ型フリップフロップ回路）に
入力されて、当該ラッチ回路２において内部クロック信
号（１）３６によりラッチされる。ラッチされた行アド
レスＡＤＤ（Ｘ）は、その後、行アドレスバッファ３を
通して行デコーダ８に入力され、行デコーダ８において
は、行アドレスＡＤＤ（Ｘ）に対応する行選択線９が選
択される。図４の同期型半導体記憶装置は２バンク構成
による一例である。バンクとは、行アドレス選択とプリ
チャージを、各バンクごとにアドレス選択により独立し
て実行することができるもので、２バンク構成の同期型
半導体記憶装置は行アドレスの制御回路を２組保持して
いる。前述のように、図４におけるＡＲＡＥは、Ａバン
ク行アドレス許可信号で、ＢＲＡＥは、Ｂバンク行アド
レス許可信号であり、各バンクのＡＣＴＩＶＥコマンド
信号が入力されると、これらのＡＲＡＥおよびＢＲＡＥ
はＨＩＧＨレベルになる。図５の信号波形図は、Ａバン
クが選択された場合の一例を示しており、ＡＲＡＥがＨ
ＩＧＨレベルとなっている。
【０００６】次に、データ読み出し時の動作について説
明する。図４および図６（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）およ
び（ｊ）において、時刻ｔ0 において、端子５２にＲＥ
ＡＤコマンド（読み出し動作コマンド：ＣＳＢとＣＡＳ
ＢがＬＯＷレベル、ＲＡＳＢとＷＥＢがＨＩＧＨレベ
ル）が入力され、端子５０にアドレスＡＤＤ（Ａ1 ）が
入力されると、ＲＥＡＤコマンドは、入力回路２１を通
してデコードされラッチ回路２２に入力される。前記Ｒ
ＥＡＤコマンドは、ラッチ回路２２において内部クロッ
ク信号（１）３６によりラッチされ、ラッチされたＲＥ
ＡＤコマンド信号２５は、列アドレス制御回路１１に入
力されるとともに、読み出し制御回路２７に送られる。
列アドレス制御回路１１においては、ＲＥＡＤコマンド
信号２５の入力を受けて列アドレス許可信号１２が出力
され、列アドレスバッファ３に入力される。また前記ア
ドレスＡＤＤ（Ａ1 ）は、入力回路１を通してラッチ回
路２に入力されて、内部クロック信号（１）３６により
ラッチされ、ラッチされたアドレスＡＤＤ（Ａ1 ）は、
列アドレスバッファ３を通して列デコーダ４に入力され
る。この列デコーダ４より出力されるアドレスＡＤＤ
（Ａ1 ）は、ラッチ回路５（Ｄ型ラッチ回路）におい
て、論理回路３７より出力される内部クロック信号
（２）３８によりラッチされ、当該アドレスに対応する
列選択線６が選択される。これにより、読み出すべきメ
モリセルが選択されることになる。次に、メモリセルア
レイ１０から、センスアンプ１６を経由して読み出され
るデータ出力は、Ｒ／Ｗ（ＲＥＡＤ／ＷＲＩＴＥ）バス
１７を経由してデータアンプ１８において増幅され、時
刻ｔ2 のクロック入力に対応する内部クロック信号
（３）４４により、ラッチ回路（Ｄ型フリップフロップ
回路）１９においてラッチされて、出力回路２０を介し
て端子５１に出力される。図６は、バースト長（同時に
読み出し、書き込みを実行するビット長）が４ビットの
場合の動作波形図であり、一連の動作は、１サイクルご
とに次のビットの読み出し動作が実行されて並列に処理
される。即ち、２ビット目（Ａ２）は時刻ｔ1 〜ｔ3 、
３ビット目（Ａ３）は時刻ｔ2 〜ｔ4 、４ビット目（Ａ
４）は時刻ｔ3 〜ｔ5 の３クロックにおいてそれぞれ実
行される。
明する。図４および図６（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）およ
び（ｊ）において、時刻ｔ0 において、端子５２にＲＥ
ＡＤコマンド（読み出し動作コマンド：ＣＳＢとＣＡＳ
ＢがＬＯＷレベル、ＲＡＳＢとＷＥＢがＨＩＧＨレベ
ル）が入力され、端子５０にアドレスＡＤＤ（Ａ1 ）が
入力されると、ＲＥＡＤコマンドは、入力回路２１を通
してデコードされラッチ回路２２に入力される。前記Ｒ
ＥＡＤコマンドは、ラッチ回路２２において内部クロッ
ク信号（１）３６によりラッチされ、ラッチされたＲＥ
ＡＤコマンド信号２５は、列アドレス制御回路１１に入
力されるとともに、読み出し制御回路２７に送られる。
列アドレス制御回路１１においては、ＲＥＡＤコマンド
信号２５の入力を受けて列アドレス許可信号１２が出力
され、列アドレスバッファ３に入力される。また前記ア
ドレスＡＤＤ（Ａ1 ）は、入力回路１を通してラッチ回
路２に入力されて、内部クロック信号（１）３６により
ラッチされ、ラッチされたアドレスＡＤＤ（Ａ1 ）は、
列アドレスバッファ３を通して列デコーダ４に入力され
る。この列デコーダ４より出力されるアドレスＡＤＤ
（Ａ1 ）は、ラッチ回路５（Ｄ型ラッチ回路）におい
て、論理回路３７より出力される内部クロック信号
（２）３８によりラッチされ、当該アドレスに対応する
列選択線６が選択される。これにより、読み出すべきメ
モリセルが選択されることになる。次に、メモリセルア
レイ１０から、センスアンプ１６を経由して読み出され
るデータ出力は、Ｒ／Ｗ（ＲＥＡＤ／ＷＲＩＴＥ）バス
１７を経由してデータアンプ１８において増幅され、時
刻ｔ2 のクロック入力に対応する内部クロック信号
（３）４４により、ラッチ回路（Ｄ型フリップフロップ
回路）１９においてラッチされて、出力回路２０を介し
て端子５１に出力される。図６は、バースト長（同時に
読み出し、書き込みを実行するビット長）が４ビットの
場合の動作波形図であり、一連の動作は、１サイクルご
とに次のビットの読み出し動作が実行されて並列に処理
される。即ち、２ビット目（Ａ２）は時刻ｔ1 〜ｔ3 、
３ビット目（Ａ３）は時刻ｔ2 〜ｔ4 、４ビット目（Ａ
４）は時刻ｔ3 〜ｔ5 の３クロックにおいてそれぞれ実
行される。
【０００７】次に、データ書き込み時の動作について説
明する。この場合の動作も、前述の読み出し時の場合と
殆ど同様である。図６において、時刻ｔ8 において、端
子５２からはＷＲＩＴＥコマンド（書き込み動作コマン
ド：ＣＳＢとＣＡＳＢとＷＥＢがＬＯＷレベル、ＲＡＳ
ＢがＨＩＧＨレベル）が入力され、端子５１から書き込
みデータ（ＤＱ）が入されて、端子５０からはアドレス
ＡＤＤ（Ｂ１）が入力される。ＷＲＩＴＥコマンドは、
入力回路２１を通してデコードされてラッチ回路２２に
入力される。ラッチ回路２２においては、ＷＲＩＴＥコ
マンドは、時刻ｔ8 のクロック入力に対応して内部クロ
ック信号発生回路３５より出力される内部クロック信号
（１）３６によりラッチされ、ＷＲＩＴＥコマンド信号
２４が出力されて書き込み制御回路２６に送られる。端
子５１より入力される書き込みデータ（ＤＱ）は、入力
回路３２を通してラッチ回路３１（Ｄ型フリップフロッ
プ回路）に入力され、時刻ｔ8 のクロック入力に対応し
て内部クロック信号発生回路３５より出力される内部ク
ロック信号（１）３６によりラッチされ、書き込み制御
回路２６に入力される。また、一方、アドレスＡＤＤ
（Ｂ１）は、入力回路１を通してラッチ回路２に入力さ
れ、時刻ｔ8 のクロック入力に対応して内部クロック信
号発生回路３５より出力される内部クロック信号（１）
３６によりラッチされ、ラッチされたアドレスＡＤＤ
（Ｂ1 ）は、列アドレスバッファ３を通して列デコーダ
４に入力される。この列デコーダ４より出力されるアド
レスＡＤＤ（Ｂ1 ）は、ラッチ回路５（Ｄ型ラッチ回
路）において、時刻ｔ9 のクロック入力に対応して論理
回路３７より出力される内部クロック信号（２）３８に
よりラッチされ、当該アドレスＡＤＤ（Ｂ1 ）に対応す
る列選択線６が選択される。これにより、メモリセルア
レイ１０の書き込むべきメモリセルが選択される。それ
と同時に時刻ｔ9 の内部クロック信号（１）３６によ
り、書き込み制御回路２６から出力される書き込みデー
タ（ＤＱ）は、Ｒ／Ｗ（ＲＥＡＤ／ＷＲＩＴＥ）バス１
７を経由してセンスアンプ１６において増幅され、メモ
リセルアレイ１０の対応するメモリセルに書き込まれ
る。そして、時刻ｔ10のクロック入力からの内部クロッ
ク信号（２）３８により列選択番号９が非選択となり、
書き込みが終了する。読み出しの場合と同様に、書き込
みの場合においても４ビットの動作が並列に処理され
る。即ち、２ビット目（Ｂ２）は時刻ｔ9 〜ｔ11、３ビ
ット目（Ｂ３）は時刻ｔ10〜ｔ12、４ビット目（Ｂ４）
は時刻ｔ11〜ｔ13の３クロックにおいてそれぞれ実行さ
れる。
明する。この場合の動作も、前述の読み出し時の場合と
殆ど同様である。図６において、時刻ｔ8 において、端
子５２からはＷＲＩＴＥコマンド（書き込み動作コマン
ド：ＣＳＢとＣＡＳＢとＷＥＢがＬＯＷレベル、ＲＡＳ
ＢがＨＩＧＨレベル）が入力され、端子５１から書き込
みデータ（ＤＱ）が入されて、端子５０からはアドレス
ＡＤＤ（Ｂ１）が入力される。ＷＲＩＴＥコマンドは、
入力回路２１を通してデコードされてラッチ回路２２に
入力される。ラッチ回路２２においては、ＷＲＩＴＥコ
マンドは、時刻ｔ8 のクロック入力に対応して内部クロ
ック信号発生回路３５より出力される内部クロック信号
（１）３６によりラッチされ、ＷＲＩＴＥコマンド信号
２４が出力されて書き込み制御回路２６に送られる。端
子５１より入力される書き込みデータ（ＤＱ）は、入力
回路３２を通してラッチ回路３１（Ｄ型フリップフロッ
プ回路）に入力され、時刻ｔ8 のクロック入力に対応し
て内部クロック信号発生回路３５より出力される内部ク
ロック信号（１）３６によりラッチされ、書き込み制御
回路２６に入力される。また、一方、アドレスＡＤＤ
（Ｂ１）は、入力回路１を通してラッチ回路２に入力さ
れ、時刻ｔ8 のクロック入力に対応して内部クロック信
号発生回路３５より出力される内部クロック信号（１）
３６によりラッチされ、ラッチされたアドレスＡＤＤ
（Ｂ1 ）は、列アドレスバッファ３を通して列デコーダ
４に入力される。この列デコーダ４より出力されるアド
レスＡＤＤ（Ｂ1 ）は、ラッチ回路５（Ｄ型ラッチ回
路）において、時刻ｔ9 のクロック入力に対応して論理
回路３７より出力される内部クロック信号（２）３８に
よりラッチされ、当該アドレスＡＤＤ（Ｂ1 ）に対応す
る列選択線６が選択される。これにより、メモリセルア
レイ１０の書き込むべきメモリセルが選択される。それ
と同時に時刻ｔ9 の内部クロック信号（１）３６によ
り、書き込み制御回路２６から出力される書き込みデー
タ（ＤＱ）は、Ｒ／Ｗ（ＲＥＡＤ／ＷＲＩＴＥ）バス１
７を経由してセンスアンプ１６において増幅され、メモ
リセルアレイ１０の対応するメモリセルに書き込まれ
る。そして、時刻ｔ10のクロック入力からの内部クロッ
ク信号（２）３８により列選択番号９が非選択となり、
書き込みが終了する。読み出しの場合と同様に、書き込
みの場合においても４ビットの動作が並列に処理され
る。即ち、２ビット目（Ｂ２）は時刻ｔ9 〜ｔ11、３ビ
ット目（Ｂ３）は時刻ｔ10〜ｔ12、４ビット目（Ｂ４）
は時刻ｔ11〜ｔ13の３クロックにおいてそれぞれ実行さ
れる。
【０００８】上述した動作モードは、読み出し動作時に
おいて、ＲＥＡＤコマンドが入力されてから３クロック
目にデータが出力されるために、“ＣＡＳ ＬＡＴＥＮ
ＣＹ３”と呼ばれており、モードレジスタセットサイク
ル（ＣＡＳ ＬＡＴＥＮＣＹおよびバースト長などを設
定するサイクル：ＣＳＢ、ＲＡＳＢ、ＣＡＳＢおよびＷ
ＥＢがＬＯＷレベルとなる）が入力される場合におい
て、モード設定回路３３により設定される。動作モード
には、この他に、“ＣＡＳ ＬＡＴＥＮＣＹ２”と“Ｃ
ＡＳ ＬＡＴＥＮＣＹ １”の動作モードがあり、前者
の場合には、２クロック目にデータが出力されるため
に、内部クロック信号（２）３８はＨＩＧＨレベルに固
定される。即ち、ラッチ回路５（Ｄ型ラッチ回路）を、
常時信号が通過する状態とすることにより、ラッチ部が
２箇所となり、１クロック目にはパイプライン１段目と
２段目を動作させ、２クロック目には３段目を動作させ
るようにする。また、後者の場合において、ラッチ回路
１９がＤ型ラッチ回路の場合には、内部クロック信号
（２）３８と内部クロック信号（３）４４を、それぞれ
ＨＩＧＨレベルに固定することは可能であるが、ラッチ
回路１９がＤ型フリップフロップ回路である場合には、
内部クロック信号（２）３８をＨＩＧＨレベルに固定
し、内部クロック信号（３）４４を、遅延回路３９を用
いて内部クロック信号（７）４２より生成するようにし
て、１クロックでパイプライン１段目、２段目および３
段目を全て連続して動作させる。また、前記“ＣＡＳ
ＬＡＴＥＮＣＹ １”と“ＣＡＳＬＡＴＥＮＣＹ ２”
の動作モードにおいては、書き込み制御回路２６および
読み出し制御回路２７の出力信号も、それぞれ“ＣＡＳ
ＬＡＴＥＮＣＹ ３”の動作モードにおける出力信号
のタイミングが異なるため、内部クロック信号（１）３
６の代りに、遅延回路３９より出力される内部クロック
信号（５）４０および内部クロック信号（６）４１を介
して生成される。
おいて、ＲＥＡＤコマンドが入力されてから３クロック
目にデータが出力されるために、“ＣＡＳ ＬＡＴＥＮ
ＣＹ３”と呼ばれており、モードレジスタセットサイク
ル（ＣＡＳ ＬＡＴＥＮＣＹおよびバースト長などを設
定するサイクル：ＣＳＢ、ＲＡＳＢ、ＣＡＳＢおよびＷ
ＥＢがＬＯＷレベルとなる）が入力される場合におい
て、モード設定回路３３により設定される。動作モード
には、この他に、“ＣＡＳ ＬＡＴＥＮＣＹ２”と“Ｃ
ＡＳ ＬＡＴＥＮＣＹ １”の動作モードがあり、前者
の場合には、２クロック目にデータが出力されるため
に、内部クロック信号（２）３８はＨＩＧＨレベルに固
定される。即ち、ラッチ回路５（Ｄ型ラッチ回路）を、
常時信号が通過する状態とすることにより、ラッチ部が
２箇所となり、１クロック目にはパイプライン１段目と
２段目を動作させ、２クロック目には３段目を動作させ
るようにする。また、後者の場合において、ラッチ回路
１９がＤ型ラッチ回路の場合には、内部クロック信号
（２）３８と内部クロック信号（３）４４を、それぞれ
ＨＩＧＨレベルに固定することは可能であるが、ラッチ
回路１９がＤ型フリップフロップ回路である場合には、
内部クロック信号（２）３８をＨＩＧＨレベルに固定
し、内部クロック信号（３）４４を、遅延回路３９を用
いて内部クロック信号（７）４２より生成するようにし
て、１クロックでパイプライン１段目、２段目および３
段目を全て連続して動作させる。また、前記“ＣＡＳ
ＬＡＴＥＮＣＹ １”と“ＣＡＳＬＡＴＥＮＣＹ ２”
の動作モードにおいては、書き込み制御回路２６および
読み出し制御回路２７の出力信号も、それぞれ“ＣＡＳ
ＬＡＴＥＮＣＹ ３”の動作モードにおける出力信号
のタイミングが異なるため、内部クロック信号（１）３
６の代りに、遅延回路３９より出力される内部クロック
信号（５）４０および内部クロック信号（６）４１を介
して生成される。
【０００９】従って、アドレスアクセスバスが３０ｎｓ
のデバイスであれば、要約すると、下記の内容が、各動
作モードにおける実現可能な最小のサイクルとなる。
のデバイスであれば、要約すると、下記の内容が、各動
作モードにおける実現可能な最小のサイクルとなる。
【００１０】“ＣＡＳ ＬＡＴＥＮＣＹ ３”では、サ
イクルタイム １０ｎｓ “ＣＡＳ ＬＡＴＥＮＣＹ ２”では、サイクルタイム
１５ｎｓ “ＣＡＳ ＬＡＴＥＮＣＹ １”では、サイクルタイム
３０ｎｓ
イクルタイム １０ｎｓ “ＣＡＳ ＬＡＴＥＮＣＹ ２”では、サイクルタイム
１５ｎｓ “ＣＡＳ ＬＡＴＥＮＣＹ １”では、サイクルタイム
３０ｎｓ
【発明が解決しようとする課題】上述した従来の同期型
半導体記憶装置においては、内部クロック信号の基準信
号として機能する内部クロック信号（１）が、コマンド
信号入力、アドレス入力およびデータ入力のそれぞれに
対応するラッチ回路、書き込み制御回路および読み出し
制御回路、論理回路および遅延回路等を含む多くの回路
に対するタイミング制御信号として使用されており、図
７に示されるように、半導体チップ内における、外部ク
ロック信号入力の端子５３に対応するパッド６５の横に
配置されている入力回路３４および内部クロック信号発
生回路３５からは、両サイドの各パッド６５から入力さ
れるコマンドのラッチ回路２２、アドレスのラッチ回路
２、制御回路、論理回路および遅延回路等が配置されて
いる領域に対し全て配線を連結して、内部クロック信号
（１）３６を伝達させる必要がある。これにより、特に
“ＣＡＳ ＬＡＴＥＮＣＹ ３”の動作モードにおいて
は、配線・ゲート負荷容量の影響受けて、内部クロック
信号（１）の波形がかなりなまった状態となり、アクセ
スタイムが著しく遅延するという欠点がある。
半導体記憶装置においては、内部クロック信号の基準信
号として機能する内部クロック信号（１）が、コマンド
信号入力、アドレス入力およびデータ入力のそれぞれに
対応するラッチ回路、書き込み制御回路および読み出し
制御回路、論理回路および遅延回路等を含む多くの回路
に対するタイミング制御信号として使用されており、図
７に示されるように、半導体チップ内における、外部ク
ロック信号入力の端子５３に対応するパッド６５の横に
配置されている入力回路３４および内部クロック信号発
生回路３５からは、両サイドの各パッド６５から入力さ
れるコマンドのラッチ回路２２、アドレスのラッチ回路
２、制御回路、論理回路および遅延回路等が配置されて
いる領域に対し全て配線を連結して、内部クロック信号
（１）３６を伝達させる必要がある。これにより、特に
“ＣＡＳ ＬＡＴＥＮＣＹ ３”の動作モードにおいて
は、配線・ゲート負荷容量の影響受けて、内部クロック
信号（１）の波形がかなりなまった状態となり、アクセ
スタイムが著しく遅延するという欠点がある。
【００１１】
【課題を解決するための手段】本発明の同期型半導体記
憶装置は、ダイナミック・ランダム・アクセス・メモリ
ーを形成するメモリセルアレイと、外部より入力される
行アドレス／列アドレスを含むアドレス信号を受けて入
力するアドレス入力手段と、前記アドレス入力手段を介
して得られるアドレス情報を受けて、前記メモリセルア
レイに対するメモリセル選択信号を生成して出力するア
ドレス設定手段と、外部からの行アドレス選択制御／読
み出し制御／書き込み制御を含むコマンド信号を受けて
入力するコマンド入力手段と、前記コマンド入力手段を
介して得られるコマンド情報を受けて、前記メモリセル
アレイに対応するデータの読み出し動作ならびにデータ
の書き込み動作を制御するデータ読み書き制御手段と、
前記データ読み書き制御手段による制御作用を介して、
前記メモリセルアレイから読み出されるデータを出力す
るデータ出力手段と、前記メモリセルアレイに書き込む
ためのデータを入力するデータ入力手段と、外部からの
クロック信号を受けて入力するクロック入力手段と、前
記クロック入力手段を介して得られるクロック情報を受
けて、所定の基準内部クロック信号を生成して出力する
内部クロック生成手段と、前記前記基準内部クロック信
号を受けてタイミングの異なる内部クロック信号を生成
し、前記アドレス入力手段、前記アドレス設定手段、前
記コマンド入力手段、前記データ読み書き制御手段、前
記データ出力手段および前記データ入力手段に対するタ
イミング制御用のクロック信号として出力する内部クロ
ックタイミング制御手段とを備える同期型半導体記憶装
置において、前記クロック入力手段が、第１および第２
の二つのクロック入力手段を備えて構成され、前記内部
クロック生成手段が、前記第１のクロック入力手段を介
して得られるクロック情報を受けて、前記アドレス入力
手段、前記アドレス設定手段、前記コマンド入力手段、
前記データ読み書き制御手段、前記データ出力手段およ
び前記データ入力手段に対して作用する第１の基準内部
クロック信号を生成して出力する第１の内部クロック生
成手段と、前記第２のクロック入力手段を介して得られ
るクロック情報を受けて、前記データ出力手段に対して
のみ作動する第２の基準内部クロック信号を生成して出
力する第２の内部クロック生成手段とを備えて構成され
て、前記第１の内部クロック生成手段より出力される第
１の基準内部クロック信号、前記データ読き書き制御手
段より出力される特定の内部クロック許可信号、前記コ
マンド入力手段より出力される読み出しコマンド信号お
よびモードレジスタサイクルに対応して設定されるレベ
ル信号を入力して、前記第２のクロック入力手段に対す
る電源供給の可否を制御する電源供給信号を生成して出
力する論理回路手段を備えることを特徴としている。
憶装置は、ダイナミック・ランダム・アクセス・メモリ
ーを形成するメモリセルアレイと、外部より入力される
行アドレス／列アドレスを含むアドレス信号を受けて入
力するアドレス入力手段と、前記アドレス入力手段を介
して得られるアドレス情報を受けて、前記メモリセルア
レイに対するメモリセル選択信号を生成して出力するア
ドレス設定手段と、外部からの行アドレス選択制御／読
み出し制御／書き込み制御を含むコマンド信号を受けて
入力するコマンド入力手段と、前記コマンド入力手段を
介して得られるコマンド情報を受けて、前記メモリセル
アレイに対応するデータの読み出し動作ならびにデータ
の書き込み動作を制御するデータ読み書き制御手段と、
前記データ読み書き制御手段による制御作用を介して、
前記メモリセルアレイから読み出されるデータを出力す
るデータ出力手段と、前記メモリセルアレイに書き込む
ためのデータを入力するデータ入力手段と、外部からの
クロック信号を受けて入力するクロック入力手段と、前
記クロック入力手段を介して得られるクロック情報を受
けて、所定の基準内部クロック信号を生成して出力する
内部クロック生成手段と、前記前記基準内部クロック信
号を受けてタイミングの異なる内部クロック信号を生成
し、前記アドレス入力手段、前記アドレス設定手段、前
記コマンド入力手段、前記データ読み書き制御手段、前
記データ出力手段および前記データ入力手段に対するタ
イミング制御用のクロック信号として出力する内部クロ
ックタイミング制御手段とを備える同期型半導体記憶装
置において、前記クロック入力手段が、第１および第２
の二つのクロック入力手段を備えて構成され、前記内部
クロック生成手段が、前記第１のクロック入力手段を介
して得られるクロック情報を受けて、前記アドレス入力
手段、前記アドレス設定手段、前記コマンド入力手段、
前記データ読み書き制御手段、前記データ出力手段およ
び前記データ入力手段に対して作用する第１の基準内部
クロック信号を生成して出力する第１の内部クロック生
成手段と、前記第２のクロック入力手段を介して得られ
るクロック情報を受けて、前記データ出力手段に対して
のみ作動する第２の基準内部クロック信号を生成して出
力する第２の内部クロック生成手段とを備えて構成され
て、前記第１の内部クロック生成手段より出力される第
１の基準内部クロック信号、前記データ読き書き制御手
段より出力される特定の内部クロック許可信号、前記コ
マンド入力手段より出力される読み出しコマンド信号お
よびモードレジスタサイクルに対応して設定されるレベ
ル信号を入力して、前記第２のクロック入力手段に対す
る電源供給の可否を制御する電源供給信号を生成して出
力する論理回路手段を備えることを特徴としている。
【００１２】なお、前記論理回路手段は、第１の入力端
に前記特定の内部クロック許可信号が入力され、第２の
入力端に前記第１の基準内部クロック信号が入力される
第１のフリップフロップ回路と、入力端が前記第１のフ
リップフロップ回路の出力側に接続されて縦続接続され
る３個のインバータと、入力端が前記第１のフリップフ
ロップ回路の出力端ならびに前記縦続接続される３個の
インバータの出力端に接続されるＮＯＲ回路と、第１の
入力端に前記コマンド入力手段より出力される読み出し
コマンド信号が入力され、第２の入力端が前記ＮＯＲ回
路の出力端に接続される第２のフリップフロップ回路
と、入力端がモードレジスタサイクルに対応して設定さ
れるレベル信号を伝達するモード設定信号線ならびに前
記第２のフリップフロップ回路の出力端に接続されて、
出力端に前記電源供給信号を伝達出力する信号線が接続
されるＡＮＤ回路とを備えて構成してもよい。
に前記特定の内部クロック許可信号が入力され、第２の
入力端に前記第１の基準内部クロック信号が入力される
第１のフリップフロップ回路と、入力端が前記第１のフ
リップフロップ回路の出力側に接続されて縦続接続され
る３個のインバータと、入力端が前記第１のフリップフ
ロップ回路の出力端ならびに前記縦続接続される３個の
インバータの出力端に接続されるＮＯＲ回路と、第１の
入力端に前記コマンド入力手段より出力される読み出し
コマンド信号が入力され、第２の入力端が前記ＮＯＲ回
路の出力端に接続される第２のフリップフロップ回路
と、入力端がモードレジスタサイクルに対応して設定さ
れるレベル信号を伝達するモード設定信号線ならびに前
記第２のフリップフロップ回路の出力端に接続されて、
出力端に前記電源供給信号を伝達出力する信号線が接続
されるＡＮＤ回路とを備えて構成してもよい。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１４】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、アドレス
ＡＤＤの入力な対応する入力回路１と、行アドレス選択
／読み出し／書き込みを制御するコマンド信号入力に対
応する入力回路２１と、外部のクロック入力に対応する
入力回路３４および４５と、データ出力に対応する出力
回路２０と、データ入力に対応する入力回路３２と、ラ
ッチ回路２、５、１９、２２および３１と、列アドレス
バッファ３と、列デコーダ４と、行アドレスバッファ７
と、行デコーダ８と、メモリセルアレイ１０と、列アド
レス制御回路１１と、行アドレス制御回路１３と、セン
スアンプ１６と、データアンプ１８と、書き込み制御回
路２６と、読み出し制御回路２７と、モード設定回路３
３と、内部クロック信号発生回路３５および４６と、論
理回路３７、４３および４８と、遅延回路３９とを備え
て構成される。また、図２は上記の論理回路４８の内部
構成を示す回路図であり、当該論理回路４８は、フリッ
プフロップ回路５４および５９と、インバータ５５、５
６および５７と、ＮＯＲ回路５８と、ＡＮＤ回路６０と
を備えて構成される。そして、図３（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、
（ｉ）、（ｊ）、（ｋ）、（ｌ）、（ｍ）および（ｎ）
は、本実施例の“ＣＡＳ ＬＡＴＥＮＣＹ ３”の動作
モード時における信号波形図である。なお、図１と図４
との対比により明らかなように、本実施例の前述の従来
例との相違点は、本実施例においては、新たに外部のク
ロック入力に対応する入力回路４５および内部クロック
信号発生回路４６と、論理回路４８が付加されているこ
とである。これらの入力回路４５、内部クロック信号発
生回路４６および論理回路４８の付加により、論理回路
４３を介して、データ出力の同期回路におけるラッチ回
路１９に対する内部クロック信号（３）４４は、当該ラ
ッチ回路１９に対する専用の内部クロック信号として供
給される。
である。図１に示されるように、本実施例は、アドレス
ＡＤＤの入力な対応する入力回路１と、行アドレス選択
／読み出し／書き込みを制御するコマンド信号入力に対
応する入力回路２１と、外部のクロック入力に対応する
入力回路３４および４５と、データ出力に対応する出力
回路２０と、データ入力に対応する入力回路３２と、ラ
ッチ回路２、５、１９、２２および３１と、列アドレス
バッファ３と、列デコーダ４と、行アドレスバッファ７
と、行デコーダ８と、メモリセルアレイ１０と、列アド
レス制御回路１１と、行アドレス制御回路１３と、セン
スアンプ１６と、データアンプ１８と、書き込み制御回
路２６と、読み出し制御回路２７と、モード設定回路３
３と、内部クロック信号発生回路３５および４６と、論
理回路３７、４３および４８と、遅延回路３９とを備え
て構成される。また、図２は上記の論理回路４８の内部
構成を示す回路図であり、当該論理回路４８は、フリッ
プフロップ回路５４および５９と、インバータ５５、５
６および５７と、ＮＯＲ回路５８と、ＡＮＤ回路６０と
を備えて構成される。そして、図３（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、
（ｉ）、（ｊ）、（ｋ）、（ｌ）、（ｍ）および（ｎ）
は、本実施例の“ＣＡＳ ＬＡＴＥＮＣＹ ３”の動作
モード時における信号波形図である。なお、図１と図４
との対比により明らかなように、本実施例の前述の従来
例との相違点は、本実施例においては、新たに外部のク
ロック入力に対応する入力回路４５および内部クロック
信号発生回路４６と、論理回路４８が付加されているこ
とである。これらの入力回路４５、内部クロック信号発
生回路４６および論理回路４８の付加により、論理回路
４３を介して、データ出力の同期回路におけるラッチ回
路１９に対する内部クロック信号（３）４４は、当該ラ
ッチ回路１９に対する専用の内部クロック信号として供
給される。
【００１５】図１において、ＡＣＴＩＶＥコマンド（行
アドレス系動作コマンド：ＣＳＢとＲＡＳＢがＬＯＷレ
ベル、ＣＡＳＢとＷＥＢがＨＩＧＨレベル）が入力され
る場合の動作、データ読み出し時に、ＲＥＡＤコマンド
（読み出し動作コマンド：ＣＳＢおよびＣＡＳＢがＬＯ
Ｗレベル、ＲＡＳＢおよびＷＥＢがＨＩＧＨレベル）
と、アドレスＡＤＤ（Ａ1 ）が入力される場合の動作、
およびデータ書き込み時に、ＷＲＩＴＥコマンド（書き
込み動作コマンド：ＣＳＢ、ＣＡＳＢおよびＷＥＢがＬ
ＯＷレベル、ＲＡＳＢがＨＩＧＨレベル）が入力される
場合の動作については、それぞれ基本的には前述の従来
例の場合と同様である。従って、説明の重複を避けるた
めに、ここでは、本発明の従来例と異なる点に焦点を当
てて、本発明の特徴とする“ＣＡＳ ＬＡＴＥＮＣＹ
３”の動作モードにおける動作を主体として説明するも
のとする。
アドレス系動作コマンド：ＣＳＢとＲＡＳＢがＬＯＷレ
ベル、ＣＡＳＢとＷＥＢがＨＩＧＨレベル）が入力され
る場合の動作、データ読み出し時に、ＲＥＡＤコマンド
（読み出し動作コマンド：ＣＳＢおよびＣＡＳＢがＬＯ
Ｗレベル、ＲＡＳＢおよびＷＥＢがＨＩＧＨレベル）
と、アドレスＡＤＤ（Ａ1 ）が入力される場合の動作、
およびデータ書き込み時に、ＷＲＩＴＥコマンド（書き
込み動作コマンド：ＣＳＢ、ＣＡＳＢおよびＷＥＢがＬ
ＯＷレベル、ＲＡＳＢがＨＩＧＨレベル）が入力される
場合の動作については、それぞれ基本的には前述の従来
例の場合と同様である。従って、説明の重複を避けるた
めに、ここでは、本発明の従来例と異なる点に焦点を当
てて、本発明の特徴とする“ＣＡＳ ＬＡＴＥＮＣＹ
３”の動作モードにおける動作を主体として説明するも
のとする。
【００１６】図１に示される実施例は、従来例の場合と
同様に、２バンク構成による同期型半導体記憶装置であ
る。本実施例においては、外部クロック信号が入力され
る端子５３に対応する入力回路としては、入力回路３４
および４５の二つの入力回路が設けられており、また、
これらの入力回路３４および４５に対応して、二つの内
部クロック信号発生回路３５および４６が設けられてい
る。新たに設けられた入力回路４５および内部クロック
信号発生回路４６は、データ出力回路のラッチ回路１９
に対する専用の内部クロック信号（３）４４のみを生成
するための独立した回路であり、“ＣＡＳ ＬＡＴＥＮ
ＣＹ ３”の動作モードにおいては、内部クロック信号
発生回路４６から出力される内部クロック信号（４）４
７は、論理回路４３を介して、ラッチ回路１９に対する
専用の内部クロック信号（３）４４としてラッチ回路１
９に入力される。また“ＣＡＳ ＬＡＴＥＮＣＹ ２”
の動作モードにおいては、内部クロック信号発生回路３
５から出力される内部クロック信号（１）３６が、論理
回路４３を介して、内部クロック信号（３）４４として
ラッチ回路１９に入力され、“ＣＡＳ ＬＡＴＥＮＣＹ
１”の動作モードにおいては、論理回路３９から出力
される内部クロック信号（７）４２が、論理回路４３を
介して、内部クロック信号（３）４４としてラッチ回路
１９に入力される。
同様に、２バンク構成による同期型半導体記憶装置であ
る。本実施例においては、外部クロック信号が入力され
る端子５３に対応する入力回路としては、入力回路３４
および４５の二つの入力回路が設けられており、また、
これらの入力回路３４および４５に対応して、二つの内
部クロック信号発生回路３５および４６が設けられてい
る。新たに設けられた入力回路４５および内部クロック
信号発生回路４６は、データ出力回路のラッチ回路１９
に対する専用の内部クロック信号（３）４４のみを生成
するための独立した回路であり、“ＣＡＳ ＬＡＴＥＮ
ＣＹ ３”の動作モードにおいては、内部クロック信号
発生回路４６から出力される内部クロック信号（４）４
７は、論理回路４３を介して、ラッチ回路１９に対する
専用の内部クロック信号（３）４４としてラッチ回路１
９に入力される。また“ＣＡＳ ＬＡＴＥＮＣＹ ２”
の動作モードにおいては、内部クロック信号発生回路３
５から出力される内部クロック信号（１）３６が、論理
回路４３を介して、内部クロック信号（３）４４として
ラッチ回路１９に入力され、“ＣＡＳ ＬＡＴＥＮＣＹ
１”の動作モードにおいては、論理回路３９から出力
される内部クロック信号（７）４２が、論理回路４３を
介して、内部クロック信号（３）４４としてラッチ回路
１９に入力される。
【００１７】図１において、論理回路４８は、入力回路
４５に対する電源供給信号４９を生成して出力する回路
であり、電源供給信号４９は、ＲＥＡＤコマンド信号
（ＲＥＡＤ）２５と、内部クロック信号（３）４４の出
力可否を制御する内部クロック（３）許可信号（ＲＥＡ
ＤＥＮ）３０と、内部クロック信号（１）３６と、モー
ド設定信号線ＣＬＴ３を介して、モード設定回路３３よ
り送られてくるレベル信号の入力を受けて生成される。
図２に示される論理回路４８において、“ＣＡＳＬＡＴ
ＥＮＣＹ ３”の動作モードにおいては、信号線ＣＬＴ
３のレベルはＨＩＧＨレベルとなる。この動作状態にお
いて、端子６１に入力されるＲＥＡＤコマンド信号（Ｒ
ＥＡＤ）２５がＨＩＧＨレベルになり、読み出し制御回
路２７から出力されて、端子６２に入力される内部クロ
ック（３）許可信号（ＲＥＡＤＥＮ）３０がＨＩＧＨレ
ベルになると、フリップフロップ回路５４、インバータ
５５〜５７、ＮＯＲ回路５８、フリップフロップ回路５
９およびＡＮＤ回路６０を介して、端子６４より出力さ
れる電源供給信号（ＲＥＰＳ）４９はＨＩＧＨレベルに
セットされ、入力回路４５に入力されて入力回路４５に
は電源が供給される。これにより、端子５３に入力され
る外部クロック信号を受けて、入力回路４５および内部
クロック信号発生回路４６より出力される内部クロック
信号（４）４７が論理回路４３に入力される。論理回路
４３においては、読み込み制御回路２７より入力される
ＨＩＧＨレベルの内部クロック（３）許可信号（ＲＥＡ
ＤＥＮ）３０により制御されて、内部クロック信号
（４）４７が選択されて内部クロック信号（３）４４と
して出力され、ラッチ回路１９に入力される。また、読
み込み制御回路２７より出力される内部クロック（３）
許可信号（ＲＥＡＤＥＮ）３０がＬＯＷレベルとなり、
読み出し動作が終了すると、次の内部クロック信号
（１）３６のタイミングより、論理回路４８より出力さ
れる電源供給信号（ＲＥＰＳ）４９はＬＯＷレベルにリ
セットされ、入力回路４５に対する電源供給は停止され
る。なお、同期型半導体記憶装置における入力回路は、
一般的に入力のＳＥＴＵＰ／ＨＯＬＤ仕様を満たすため
に、図８に示されるように、応答速度の速いカレントミ
ラー回路が用いられており、インバータ６６および７３
と、ＰＭＯＳトランジスタ６７、６８、６９および７０
と、ＮＭＯＳトランジスタ７１および７２とを備えて構
成されている。この入力回路は、端子７６からの入力レ
ベルと、端子７５に入力されるリファレンスレベル（Ｖ
ref ）とのレベル差を入力して、そのレベル差を増幅し
て出力する増幅回路である。この入力回路が入力回路４
５に適用される場合には、電源供給信号がＨＩＧＨレベ
ルで入力される状態においては、常時電流が流れ続ける
状態となる。
４５に対する電源供給信号４９を生成して出力する回路
であり、電源供給信号４９は、ＲＥＡＤコマンド信号
（ＲＥＡＤ）２５と、内部クロック信号（３）４４の出
力可否を制御する内部クロック（３）許可信号（ＲＥＡ
ＤＥＮ）３０と、内部クロック信号（１）３６と、モー
ド設定信号線ＣＬＴ３を介して、モード設定回路３３よ
り送られてくるレベル信号の入力を受けて生成される。
図２に示される論理回路４８において、“ＣＡＳＬＡＴ
ＥＮＣＹ ３”の動作モードにおいては、信号線ＣＬＴ
３のレベルはＨＩＧＨレベルとなる。この動作状態にお
いて、端子６１に入力されるＲＥＡＤコマンド信号（Ｒ
ＥＡＤ）２５がＨＩＧＨレベルになり、読み出し制御回
路２７から出力されて、端子６２に入力される内部クロ
ック（３）許可信号（ＲＥＡＤＥＮ）３０がＨＩＧＨレ
ベルになると、フリップフロップ回路５４、インバータ
５５〜５７、ＮＯＲ回路５８、フリップフロップ回路５
９およびＡＮＤ回路６０を介して、端子６４より出力さ
れる電源供給信号（ＲＥＰＳ）４９はＨＩＧＨレベルに
セットされ、入力回路４５に入力されて入力回路４５に
は電源が供給される。これにより、端子５３に入力され
る外部クロック信号を受けて、入力回路４５および内部
クロック信号発生回路４６より出力される内部クロック
信号（４）４７が論理回路４３に入力される。論理回路
４３においては、読み込み制御回路２７より入力される
ＨＩＧＨレベルの内部クロック（３）許可信号（ＲＥＡ
ＤＥＮ）３０により制御されて、内部クロック信号
（４）４７が選択されて内部クロック信号（３）４４と
して出力され、ラッチ回路１９に入力される。また、読
み込み制御回路２７より出力される内部クロック（３）
許可信号（ＲＥＡＤＥＮ）３０がＬＯＷレベルとなり、
読み出し動作が終了すると、次の内部クロック信号
（１）３６のタイミングより、論理回路４８より出力さ
れる電源供給信号（ＲＥＰＳ）４９はＬＯＷレベルにリ
セットされ、入力回路４５に対する電源供給は停止され
る。なお、同期型半導体記憶装置における入力回路は、
一般的に入力のＳＥＴＵＰ／ＨＯＬＤ仕様を満たすため
に、図８に示されるように、応答速度の速いカレントミ
ラー回路が用いられており、インバータ６６および７３
と、ＰＭＯＳトランジスタ６７、６８、６９および７０
と、ＮＭＯＳトランジスタ７１および７２とを備えて構
成されている。この入力回路は、端子７６からの入力レ
ベルと、端子７５に入力されるリファレンスレベル（Ｖ
ref ）とのレベル差を入力して、そのレベル差を増幅し
て出力する増幅回路である。この入力回路が入力回路４
５に適用される場合には、電源供給信号がＨＩＧＨレベ
ルで入力される状態においては、常時電流が流れ続ける
状態となる。
【００１８】本発明においては、内部クロック信号
（４）４７を生成するために、外部クロック信号の入力
に対応する入力回路および内部クロック信号発生回路と
して、従来ある入力回路３４および内部クロック信号発
生回路３５とは別に、入力回路４５および内部クロック
信号発生回路４６を分離して設けている理由は、同期型
半導体記憶装置のスタンバイ電流の無為な増加を防止す
るためである。即ち、入力回路と内部クロック信号発生
回路の途中過程にあるバッファで分離した場合に、分離
された前段のバッファのサイズを大きくしないと、必ず
その駆動能力が不足する状態となる。従って、必然的に
入力回路に含まれる前記カレントミラー回路のサイズも
大きくしないことには、内部クロック信号の遅延時間も
大きくなるという問題を生じる。この遅延時間を防止す
るために入力カレントミラー回路に流れる電流も大きく
なり、スタンバイ電流も増大する。同期型半導体記憶装
置においては、パワーダウンモードにおけるスタンバイ
電流は、外部クロック信号入力に対応する端子５３に接
続される入力カレントミラー回路の電流が約８０％を占
めているために、出来る限り当該クロック入力カレント
ミラー回路のサイズを小さくすることが望ましい。本発
明のように、入力回路３４と入力回路４５とを分離した
場合には、入力カレントミラー回路も分離されており、
入力回路４５における内部クロック信号（４）４７用の
入力カレントミラー回路は、“ＣＡＳ ＬＡＴＥＮＣＹ
３”の動作モードにおける読み出し動作時においての
み電源を供給するだけでよい。これによりスタンバイ電
流の増加は全くなく、読み出し電流が若干増加すること
があっても、全体に占める割合は相対的に少ない値であ
る。また、負荷が２分されるために入力回路３４のサイ
ズも多少小さくすることができる。
（４）４７を生成するために、外部クロック信号の入力
に対応する入力回路および内部クロック信号発生回路と
して、従来ある入力回路３４および内部クロック信号発
生回路３５とは別に、入力回路４５および内部クロック
信号発生回路４６を分離して設けている理由は、同期型
半導体記憶装置のスタンバイ電流の無為な増加を防止す
るためである。即ち、入力回路と内部クロック信号発生
回路の途中過程にあるバッファで分離した場合に、分離
された前段のバッファのサイズを大きくしないと、必ず
その駆動能力が不足する状態となる。従って、必然的に
入力回路に含まれる前記カレントミラー回路のサイズも
大きくしないことには、内部クロック信号の遅延時間も
大きくなるという問題を生じる。この遅延時間を防止す
るために入力カレントミラー回路に流れる電流も大きく
なり、スタンバイ電流も増大する。同期型半導体記憶装
置においては、パワーダウンモードにおけるスタンバイ
電流は、外部クロック信号入力に対応する端子５３に接
続される入力カレントミラー回路の電流が約８０％を占
めているために、出来る限り当該クロック入力カレント
ミラー回路のサイズを小さくすることが望ましい。本発
明のように、入力回路３４と入力回路４５とを分離した
場合には、入力カレントミラー回路も分離されており、
入力回路４５における内部クロック信号（４）４７用の
入力カレントミラー回路は、“ＣＡＳ ＬＡＴＥＮＣＹ
３”の動作モードにおける読み出し動作時においての
み電源を供給するだけでよい。これによりスタンバイ電
流の増加は全くなく、読み出し電流が若干増加すること
があっても、全体に占める割合は相対的に少ない値であ
る。また、負荷が２分されるために入力回路３４のサイ
ズも多少小さくすることができる。
【００１９】次に、図３の信号波形図を参照して、本実
施例の“ＣＡＳ ＬＡＴＥＮＣＹ３”の動作モードにつ
いて説明する。
施例の“ＣＡＳ ＬＡＴＥＮＣＹ３”の動作モードにつ
いて説明する。
【００２０】まず、従来例の場合と同様に、或る行選択
線が選択されている状態にあるものとする。時刻ｔ0 に
おいてＲＥＡＤコマンド（読み出しコマンド：ＣＳＢお
よびＣＡＳＢがＬＯＷレベル、ＲＡＳＢおよびＷＥＢが
ＨＩＧＨレベル）と、アドレスＡＤＤ（Ａ１）が入力さ
れる。ＲＥＡＤコマンドは、入力回路２１を通してデコ
ードされ、ラッチ回路２２（Ｄ型フリップフロップ回
路）に入力される。また時刻ｔ0 における外部クロック
入力は、入力回路３４を通して内部クロック信号発生回
路３５に入力され、内部クロック信号発生回路３５にお
いて内部クロック信号（１）３６が生成される。ラッチ
回路２２に入力されたＲＥＡＤコマンドは、この内部ク
ロック信号（１）３６によりラッチされ、ＲＥＡＤ信号
（ＲＥＡＤ）２５として出力されて読み出し制御回路２
６に送られる。読み出し制御回路２６においては、ＲＥ
ＡＤ信号（ＲＥＡＤ）２５の入力を受けて、データアン
プ制御信号２８、出力許可信号２９および内部クロック
（３）許可信号（ＲＥＡＤＥＮ）３０等が、それぞれ所
要のタイミングにおいて出力される。ＲＥＡＤ信号（Ｒ
ＥＡＤ）２５は、論理回路４８に対しても入力されてお
り、入力回路４５に対する電源供給信号４９をＨＩＧＨ
レベルにセットするように作用し、これにより入力回路
４５には電源が供給されて、時刻ｔ1 におけるクロック
入力に対応して、入力回路４５および内部クロック信号
発生回路４６により内部クロック信号（４）４７が生成
されて出力される。
線が選択されている状態にあるものとする。時刻ｔ0 に
おいてＲＥＡＤコマンド（読み出しコマンド：ＣＳＢお
よびＣＡＳＢがＬＯＷレベル、ＲＡＳＢおよびＷＥＢが
ＨＩＧＨレベル）と、アドレスＡＤＤ（Ａ１）が入力さ
れる。ＲＥＡＤコマンドは、入力回路２１を通してデコ
ードされ、ラッチ回路２２（Ｄ型フリップフロップ回
路）に入力される。また時刻ｔ0 における外部クロック
入力は、入力回路３４を通して内部クロック信号発生回
路３５に入力され、内部クロック信号発生回路３５にお
いて内部クロック信号（１）３６が生成される。ラッチ
回路２２に入力されたＲＥＡＤコマンドは、この内部ク
ロック信号（１）３６によりラッチされ、ＲＥＡＤ信号
（ＲＥＡＤ）２５として出力されて読み出し制御回路２
６に送られる。読み出し制御回路２６においては、ＲＥ
ＡＤ信号（ＲＥＡＤ）２５の入力を受けて、データアン
プ制御信号２８、出力許可信号２９および内部クロック
（３）許可信号（ＲＥＡＤＥＮ）３０等が、それぞれ所
要のタイミングにおいて出力される。ＲＥＡＤ信号（Ｒ
ＥＡＤ）２５は、論理回路４８に対しても入力されてお
り、入力回路４５に対する電源供給信号４９をＨＩＧＨ
レベルにセットするように作用し、これにより入力回路
４５には電源が供給されて、時刻ｔ1 におけるクロック
入力に対応して、入力回路４５および内部クロック信号
発生回路４６により内部クロック信号（４）４７が生成
されて出力される。
【００２１】アドレス入力ＡＤＤ（Ａ１）は、入力回路
１を通してラッチ回路（Ｄ型フリップフロップ回路）２
に入力され、内部クロック信号（１）３６によりラッチ
され、ラッチされたアドレスＡＤＤ（Ａ１）は、列アド
レスバッファ３を通して列デコーダ４に入力される。こ
の列デコーダ４より出力されるアドレスＡＤＤ（Ａ１）
は、ラッチ回路（Ｄ型ラッチ回路）５において、時刻ｔ
1 におけるクロック入力に対応して、論理回路３７より
出力される内部クロック信号（２）３８によりラッチさ
れ、メモリセルアレイ１０の読み出すべきメモリセルが
選択される。次いで、メモリセルアレイ１０から、セン
スアンプ１６を経由して読み出されるデータ出力は、Ｒ
／Ｗ（ＲＥＡＤ／ＷＲＩＴＥ）バス１７を経由してデー
タアンプ１８において増幅され、時刻ｔ2 のクロック入
力に対応して、内部クロック信号発生回路４６において
生成された内部クロック信号（４）４７の入力を受け
て、論理回路４３より出力される内部クロック信号
（３）４４により、ラッチ回路（Ｄ型フリップフロップ
回路）１９においてラッチされ、出力回路２０を介して
端子５１に出力される。この場合に、論理回路４３にお
いては、読み出し制御回路２７より入力されるＨＩＧＨ
レベルの内部クロック（３）許可信号（ＲＥＡＤＥＮ）
３０により制御されて、上記の内部クロック信号（４）
４７に対応する内部クロック信号（３）４４が選択され
て出力される。そして、読出し動作が終了すると内部ク
ロック（３）許可信号（ＲＥＡＤＥＮ）３０はＬＯＷレ
ベルとなり、これにより、論理回路４８より出力される
電源供給信号（ＲＥＰＳ）４９はＬＯＷレベルとなり、
入力回路４５に対する電源供給は停止される。従って、
時刻ｔ7 からのクロック入力に対応する内部クロック信
号（４）４７は、内部クロック信号発生回路４６より発
生されることがない。図３は、図６の場合と同様に、バ
ースト長が４ビットの場合における動作信号波形図であ
り、一連の動作は、１サイクルごとに次のビットの読み
出し動作が実行されて、並列に処理される。即ち、２ビ
ット目（Ａ２）は時刻ｔ1 〜ｔ3 、３ビット目（Ａ３）
は時刻ｔ2 〜ｔ4、４ビット目（Ａ４）は時刻ｔ3 〜ｔ
5 の３クロックにおいてそれぞれ実行される。なお、書
き込み動作については前述の従来例の場合と同様であ
り、説明は省略する。
１を通してラッチ回路（Ｄ型フリップフロップ回路）２
に入力され、内部クロック信号（１）３６によりラッチ
され、ラッチされたアドレスＡＤＤ（Ａ１）は、列アド
レスバッファ３を通して列デコーダ４に入力される。こ
の列デコーダ４より出力されるアドレスＡＤＤ（Ａ１）
は、ラッチ回路（Ｄ型ラッチ回路）５において、時刻ｔ
1 におけるクロック入力に対応して、論理回路３７より
出力される内部クロック信号（２）３８によりラッチさ
れ、メモリセルアレイ１０の読み出すべきメモリセルが
選択される。次いで、メモリセルアレイ１０から、セン
スアンプ１６を経由して読み出されるデータ出力は、Ｒ
／Ｗ（ＲＥＡＤ／ＷＲＩＴＥ）バス１７を経由してデー
タアンプ１８において増幅され、時刻ｔ2 のクロック入
力に対応して、内部クロック信号発生回路４６において
生成された内部クロック信号（４）４７の入力を受け
て、論理回路４３より出力される内部クロック信号
（３）４４により、ラッチ回路（Ｄ型フリップフロップ
回路）１９においてラッチされ、出力回路２０を介して
端子５１に出力される。この場合に、論理回路４３にお
いては、読み出し制御回路２７より入力されるＨＩＧＨ
レベルの内部クロック（３）許可信号（ＲＥＡＤＥＮ）
３０により制御されて、上記の内部クロック信号（４）
４７に対応する内部クロック信号（３）４４が選択され
て出力される。そして、読出し動作が終了すると内部ク
ロック（３）許可信号（ＲＥＡＤＥＮ）３０はＬＯＷレ
ベルとなり、これにより、論理回路４８より出力される
電源供給信号（ＲＥＰＳ）４９はＬＯＷレベルとなり、
入力回路４５に対する電源供給は停止される。従って、
時刻ｔ7 からのクロック入力に対応する内部クロック信
号（４）４７は、内部クロック信号発生回路４６より発
生されることがない。図３は、図６の場合と同様に、バ
ースト長が４ビットの場合における動作信号波形図であ
り、一連の動作は、１サイクルごとに次のビットの読み
出し動作が実行されて、並列に処理される。即ち、２ビ
ット目（Ａ２）は時刻ｔ1 〜ｔ3 、３ビット目（Ａ３）
は時刻ｔ2 〜ｔ4、４ビット目（Ａ４）は時刻ｔ3 〜ｔ
5 の３クロックにおいてそれぞれ実行される。なお、書
き込み動作については前述の従来例の場合と同様であ
り、説明は省略する。
【００２２】
【発明の効果】以上説明したように、本発明は、データ
出力段の同期回路に専用されるデータ出力専用内部クロ
ック信号を生成する手段として、所定の外部クロックを
入力する専用クロック入力回路と、当該専用クロック入
力回路の出力を受けて、前記データ出力専用内部クロッ
ク信号を生成する内部クロック信号発生回路と、読出し
動作時においてのみ前記専用クロック入力回路に電源を
供給する論理回路とを、他のアドレス入力、コマンド入
力およびデータ出力等の同期回路に使用される入力回路
／出力回路、ならびにこれらの入力回路／出力回路に供
給される内部クロック信号を生成する内部クロック信号
発生回路とは別個に、独立して設けることにより、スタ
ンバイ電流を増大させることなく、内部クロック信号に
おける無為の時間遅れを解消し、“ＣＡＳ ＬＡＴＥＮ
ＣＹ ３”の動作時におけるアクセスタイムを高速化す
ることができるという効果がある。
出力段の同期回路に専用されるデータ出力専用内部クロ
ック信号を生成する手段として、所定の外部クロックを
入力する専用クロック入力回路と、当該専用クロック入
力回路の出力を受けて、前記データ出力専用内部クロッ
ク信号を生成する内部クロック信号発生回路と、読出し
動作時においてのみ前記専用クロック入力回路に電源を
供給する論理回路とを、他のアドレス入力、コマンド入
力およびデータ出力等の同期回路に使用される入力回路
／出力回路、ならびにこれらの入力回路／出力回路に供
給される内部クロック信号を生成する内部クロック信号
発生回路とは別個に、独立して設けることにより、スタ
ンバイ電流を増大させることなく、内部クロック信号に
おける無為の時間遅れを解消し、“ＣＡＳ ＬＡＴＥＮ
ＣＹ ３”の動作時におけるアクセスタイムを高速化す
ることができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】前記実施例の論理回路４８の構成を示すブロッ
ク図である。
ク図である。
【図３】前記実施例の“ＣＡＳ ＬＡＴＥＮＣＹ ３”
の動作時における信号波形図である。
の動作時における信号波形図である。
【図４】従来例の構成を示すブロック図である。
【図５】ＡＣＴＩＶＥコマンド入力時における信号波形
図である。
図である。
【図６】ＲＥＡＤ／ＷＲＩＴＥコマンド入力時における
信号波形図である。
信号波形図である。
【図７】半導体チップ内の内部クロック信号（１）の配
線図である。
線図である。
【図８】入力回路の一例の構成を示す回路図である。
１、２１、３２、３４、４５ 入力回路 ２、５、１９、２２、３１ ラッチ回路 ３ 列アドレスバッファ ４ 列デコーダ ６ 列選択信号 ７ 行アドレスバッファ ８ 行デコーダ ９ 行選択信号 １０ メモリセルアレイ １１ 列アドレス制御回路 １２ 列アドレス許可信号 １３ 行アドレス制御回路 １４ ＡＲＡＥ（Ａバンク行アドレス許可信号） １５ ＢＲＡＥ（Ｂバンク行アドレス許可信号） １６ センスアンプ １７ Ｒ／Ｗ（ＲＥＡＤ・ＷＲＩＴＥ）バス １８ データアンプ ２０ 出力回路 ２３ ＡＣＴＩＶＥコマンド信号 ２４ ＷＲＩＴＥコマンド信号 ２５ ＲＥＡＤコマンド信号 ２６ 書き込み制御回路 ２７ 読み出し制御回路 ２８ データアンプ制御信号 ２９ 出力許可信号 ３０ 内部クロック（３）許可信号 ３３ モード設定回路 ３５、４５ 内部クロック信号発生回路 ３６ 内部クロック信号（１） ３７、４３、４８ 論理回路 ３８ 内部クロック信号（２） ３９ 遅延回路 ４０ 内部クロック信号（５） ４１ 内部クロック信号（６） ４２ 内部クロック信号（７） ４４ 内部クロック信号（３） ４７ 内部クロック信号（４） ４９ 電源供給信号 ５０〜５３、６１〜６４、７４〜７７ 端子 ５４、５９ フリップフロップ回路 ５５〜５８、６６、７３ インバータ ６０ ＡＮＤ回路 ６５ パッド ６７〜７０ ＰＭＯＳトランジスタ ７１、７６ ＮＭＯＳトランジスタ
Claims (2)
- 【請求項１】 ダイナミック・ランダム・アクセス・メ
モリーを形成するメモリセルアレイと、外部より入力さ
れる行アドレス／列アドレスを含むアドレス信号を受け
て入力するアドレス入力手段と、前記アドレス入力手段
を介して得られるアドレス情報を受けて、前記メモリセ
ルアレイに対するメモリセル選択信号を生成して出力す
るアドレス設定手段と、外部からの行アドレス選択制御
／読み出し制御／書き込み制御を含むコマンド信号を受
けて入力するコマンド入力手段と、前記コマンド入力手
段を介して得られるコマンド情報を受けて、前記メモリ
セルアレイに対応するデータの読み出し動作ならびにデ
ータの書き込み動作を制御するデータ読み書き制御手段
と、前記データ読み書き制御手段による制御作用を介し
て、前記メモリセルアレイから読み出されるデータを出
力するデータ出力手段と、前記メモリセルアレイに書き
込むためのデータを入力するデータ入力手段と、外部か
らのクロック信号を受けて入力するクロック入力手段
と、前記クロック入力手段を介して得られるクロック情
報を受けて、所定の基準内部クロック信号を生成して出
力する内部クロック生成手段と、前記前記基準内部クロ
ック信号を受けてタイミングの異なる内部クロック信号
を生成し、前記アドレス入力手段、前記アドレス設定手
段、前記コマンド入力手段、前記データ読み書き制御手
段、前記データ出力手段および前記データ入力手段に対
するタイミング制御用のクロック信号として出力する内
部クロックタイミング制御手段とを備える同期型半導体
記憶装置において、 前記クロック入力手段が、第１および第２の二つのクロ
ック入力手段を備えて構成され、 前記内部クロック生成手段が、前記第１のクロック入力
手段を介して得られるクロック情報を受けて、前記アド
レス入力手段、前記アドレス設定手段、前記コマンド入
力手段、前記データ読み書き制御手段、前記データ出力
手段および前記データ入力手段に対して作用する第１の
基準内部クロック信号を生成して出力する第１の内部ク
ロック生成手段と、前記第２のクロック入力手段を介し
て得られるクロック情報を受けて、前記データ出力手段
に対してのみ作動する第２の基準内部クロック信号を生
成して出力する第２の内部クロック生成手段とを備えて
構成されて、 前記第１の内部クロック生成手段より出力される第１の
基準内部クロック信号、前記データ読き書き制御手段よ
り出力される特定の内部クロック許可信号、前記コマン
ド入力手段より出力される読み出しコマンド信号および
モードレジスタサイクルに対応して設定されるレベル信
号を入力して、前記第２のクロック入力手段に対する電
源供給の可否を制御する電源供給信号を生成して出力す
る論理回路手段を備えることを特徴とする同期型半導体
記憶装置。 - 【請求項２】 前記論理回路手段が、第１の入力端に前
記特定の内部クロック許可信号が入力され、第２の入力
端に前記第１の基準内部クロック信号が入力される第１
のフリップフロップ回路と、入力端が前記第１のフリッ
プフロップ回路の出力側に接続されて縦続接続される３
個のインバータと、入力端が前記第１のフリップフロッ
プ回路の出力端ならびに前記縦続接続される３個のイン
バータの出力端に接続されるＮＯＲ回路と、第１の入力
端に前記コマンド入力手段より出力される読み出しコマ
ンド信号が入力され、第２の入力端が前記ＮＯＲ回路の
出力端に接続される第２のフリップフロップ回路と、入
力端がモードレジスタサイクルに対応して設定されるレ
ベル信号を伝達するモード設定信号線ならびに前記第２
のフリップフロップ回路の出力端に接続されて、出力端
に前記電源供給信号を伝達出力する信号線が接続される
ＡＮＤ回路とを備えて構成される請求項１記載の同期型
半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6236528A JP2697634B2 (ja) | 1994-09-30 | 1994-09-30 | 同期型半導体記憶装置 |
| KR1019950034035A KR0184622B1 (ko) | 1994-09-30 | 1995-09-29 | 동기형 반도체 기억장치 |
| US08/537,461 US5581512A (en) | 1994-09-30 | 1995-10-02 | Synchronized semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6236528A JP2697634B2 (ja) | 1994-09-30 | 1994-09-30 | 同期型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08102189A JPH08102189A (ja) | 1996-04-16 |
| JP2697634B2 true JP2697634B2 (ja) | 1998-01-14 |
Family
ID=17002028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6236528A Expired - Fee Related JP2697634B2 (ja) | 1994-09-30 | 1994-09-30 | 同期型半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5581512A (ja) |
| JP (1) | JP2697634B2 (ja) |
| KR (1) | KR0184622B1 (ja) |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2907081B2 (ja) * | 1995-09-26 | 1999-06-21 | 日本電気株式会社 | 半導体記憶装置 |
| JP2904076B2 (ja) * | 1995-11-10 | 1999-06-14 | 日本電気株式会社 | 半導体記憶装置 |
| JP2874619B2 (ja) * | 1995-11-29 | 1999-03-24 | 日本電気株式会社 | 半導体記憶装置 |
| JP3277112B2 (ja) * | 1996-01-31 | 2002-04-22 | 株式会社東芝 | 半導体記憶装置 |
| JP3183159B2 (ja) * | 1996-03-29 | 2001-07-03 | 日本電気株式会社 | 同期型ｄｒａｍ |
| JP4014669B2 (ja) * | 1996-04-22 | 2007-11-28 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| JP3893167B2 (ja) | 1996-04-26 | 2007-03-14 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| JPH1021684A (ja) * | 1996-07-05 | 1998-01-23 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| US5808959A (en) * | 1996-08-07 | 1998-09-15 | Alliance Semiconductor Corporation | Staggered pipeline access scheme for synchronous random access memory |
| JP4090088B2 (ja) * | 1996-09-17 | 2008-05-28 | 富士通株式会社 | 半導体装置システム及び半導体装置 |
| US6230245B1 (en) * | 1997-02-11 | 2001-05-08 | Micron Technology, Inc. | Method and apparatus for generating a variable sequence of memory device command signals |
| JPH10228772A (ja) * | 1997-02-18 | 1998-08-25 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP3825862B2 (ja) * | 1997-02-27 | 2006-09-27 | 株式会社ルネサステクノロジ | 同期型ダイナミック型半導体記憶装置 |
| US5748539A (en) * | 1997-03-05 | 1998-05-05 | Sun Microsystems, Inc. | Recursive multi-channel interface |
| US6175894B1 (en) | 1997-03-05 | 2001-01-16 | Micron Technology, Inc. | Memory device command buffer apparatus and method and memory devices and computer systems using same |
| JPH10320975A (ja) * | 1997-05-14 | 1998-12-04 | Sharp Corp | 半導体型記憶装置 |
| US5825711A (en) * | 1997-06-13 | 1998-10-20 | Micron Technology, Inc. | Method and system for storing and processing multiple memory addresses |
| US5996043A (en) * | 1997-06-13 | 1999-11-30 | Micron Technology, Inc. | Two step memory device command buffer apparatus and method and memory devices and computer systems using same |
| US6484244B1 (en) | 1997-06-17 | 2002-11-19 | Micron Technology, Inc. | Method and system for storing and processing multiple memory commands |
| KR100274591B1 (ko) * | 1997-07-29 | 2001-01-15 | 윤종용 | 동기형 버스트 매스크 롬 및 그것의 데이터 독출 방법 |
| US6263448B1 (en) | 1997-10-10 | 2001-07-17 | Rambus Inc. | Power control system for synchronous memory device |
| KR100274602B1 (ko) * | 1997-11-20 | 2000-12-15 | 윤종용 | 동기형 메모리 장치 |
| KR100252054B1 (ko) * | 1997-12-04 | 2000-04-15 | 윤종용 | 웨이브 파이프라이닝 제어구조를 가지는 동기식 반도체 메모리장치 및 데이터 출력방법 |
| US6202119B1 (en) | 1997-12-19 | 2001-03-13 | Micron Technology, Inc. | Method and system for processing pipelined memory commands |
| KR100265599B1 (ko) * | 1997-12-31 | 2000-10-02 | 김영환 | 데이터 윈도우 제어장치 및 그 방법 |
| JP3789222B2 (ja) * | 1998-01-16 | 2006-06-21 | 富士通株式会社 | Ｄｌｌ回路及びそれを内蔵するメモリデバイス |
| KR100510458B1 (ko) * | 1998-03-16 | 2005-10-24 | 삼성전자주식회사 | 동기식 반도체 기억 장치를 위한 어드레스 래치장치 및 방법 |
| US6026031A (en) * | 1998-05-13 | 2000-02-15 | Micron Technology, Inc. | Relaxed write timing for a memory device |
| US6055208A (en) | 1998-06-05 | 2000-04-25 | Micron Technology, Inc. | Method and circuit for sending a signal in a semiconductor device during a setup time |
| JP3125749B2 (ja) * | 1998-06-11 | 2001-01-22 | 日本電気株式会社 | 同期型半導体メモリ |
| DE19928454B4 (de) * | 1998-06-29 | 2010-01-21 | Fujitsu Microelectronics Ltd. | Speichervorrichtung mit Reihendecodierer |
| JP2000048565A (ja) * | 1998-07-29 | 2000-02-18 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| US6175905B1 (en) | 1998-07-30 | 2001-01-16 | Micron Technology, Inc. | Method and system for bypassing pipelines in a pipelined memory command generator |
| US6178488B1 (en) | 1998-08-27 | 2001-01-23 | Micron Technology, Inc. | Method and apparatus for processing pipelined memory commands |
| JP3076309B2 (ja) | 1998-09-17 | 2000-08-14 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
| JP3307344B2 (ja) | 1998-10-29 | 2002-07-24 | 日本電気株式会社 | 半導体記憶装置 |
| KR100287542B1 (ko) * | 1998-11-26 | 2001-04-16 | 윤종용 | 웨이브 파이프라인 스킴을 구비한 동기형 반도체 메모리 장치및 그것의 데이터 패스 제어 방법 |
| JP3725715B2 (ja) * | 1998-11-27 | 2005-12-14 | 株式会社東芝 | クロック同期システム |
| JP3362775B2 (ja) * | 1998-12-25 | 2003-01-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｄｒａｍ及びｄｒａｍのデータ・アクセス方法 |
| JP2000268565A (ja) | 1999-03-16 | 2000-09-29 | Toshiba Corp | 同期型半導体記憶装置 |
| US6501670B1 (en) * | 1999-07-02 | 2002-12-31 | G-Link Technology | High speed memory architecture and busing |
| JP2007149341A (ja) * | 2007-03-19 | 2007-06-14 | Fujitsu Ltd | メモリデバイス |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61110396A (ja) * | 1984-11-05 | 1986-05-28 | Fujitsu Ltd | 半導体記憶装置 |
| JP2925600B2 (ja) * | 1989-11-07 | 1999-07-28 | 富士通株式会社 | 半導体記憶装置 |
| JP2938706B2 (ja) * | 1992-04-27 | 1999-08-25 | 三菱電機株式会社 | 同期型半導体記憶装置 |
| JP2977385B2 (ja) * | 1992-08-31 | 1999-11-15 | 株式会社東芝 | ダイナミックメモリ装置 |
| JP2627475B2 (ja) * | 1992-10-07 | 1997-07-09 | 三菱電機株式会社 | 半導体メモリ装置 |
-
1994
- 1994-09-30 JP JP6236528A patent/JP2697634B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-29 KR KR1019950034035A patent/KR0184622B1/ko not_active IP Right Cessation
- 1995-10-02 US US08/537,461 patent/US5581512A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5581512A (en) | 1996-12-03 |
| JPH08102189A (ja) | 1996-04-16 |
| KR960012012A (ko) | 1996-04-20 |
| KR0184622B1 (ko) | 1999-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2697634B2 (ja) | 同期型半導体記憶装置 | |
| JP2697633B2 (ja) | 同期型半導体記憶装置 | |
| US5537354A (en) | Semiconductor memory device and method of forming the same | |
| US5999458A (en) | Latch circuit, data output circuit and semiconductor device having the circuits | |
| US6094375A (en) | Integrated circuit memory devices having multiple data rate mode capability and methods of operating same | |
| US9007868B2 (en) | Semiconductor device having data terminal supplied with plural write data in serial | |
| JP3177094B2 (ja) | 半導体記憶装置 | |
| JP2003249077A (ja) | 半導体記憶装置及びその制御方法 | |
| KR100299889B1 (ko) | 동기형신호입력회로를갖는반도체메모리 | |
| EP1035548B1 (en) | Synchronous semiconductor memory device | |
| JPH1116353A (ja) | 同期式半導体メモリ装置 | |
| JP3681877B2 (ja) | 半導体装置の内部クロック発生回路及び内部クロック発生方法 | |
| US6073219A (en) | Semiconductor memory device with high speed read-modify-write function | |
| JP2907081B2 (ja) | 半導体記憶装置 | |
| KR20020096867A (ko) | Ｃａｓ 레이턴시가 1 동작과 ｃａｓ 레이턴시가 2 이상인동작을 양립시키는 것이 가능한 반도체 기억 장치 | |
| US6671788B2 (en) | Synchronous semiconductor memory device having a burst mode for improving efficiency of using the data bus | |
| JP2004104681A (ja) | 入力バッファ回路 | |
| JPH1069776A (ja) | 半導体メモリのデータライン等化制御回路 | |
| US6376869B1 (en) | Semiconductor device | |
| JPH09180443A (ja) | 半導体メモリ回路 | |
| JPH01196790A (ja) | 半導体メモリ装置 | |
| KR20010004353A (ko) | 반도체메모리장치의 데이터 기록 동작 제어 장치 | |
| US6246633B1 (en) | Semiconductor memory device permitting stabilized operation and high-speed access | |
| JPH09251774A (ja) | 半導体記憶装置 | |
| JPH09251773A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970819 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090919 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090919 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100919 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120919 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130919 Year of fee payment: 16 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |