JP2007149341A - メモリデバイス - Google Patents

Abstract

【課題】同期用のクロックの供給回数を減らして、消費電流を削減する。
【解決手段】本発明は、メモリの非パワーダウン状態において、データ出力回路へのクロックの供給を、リードコマンド受信後のリード状態に限定し、アクティブ状態やライト状態の時にはクロックの供給を行わないことを特徴とする。更に、最良の形態においては、データ出力回路へのクロックの供給を、リードコマンド受信後のリード状態において、リードコマンドを受領してから、設定されたキャスレイテンシに対応するクロック数後に開始し、前記データ出力回路からの読み出しデータの出力が開始した後、設定されたバーストレングスに対応するクロック数後に停止する。従って、非パワーダウン状態であっても、読み出しデータがデータ出力回路から外部に実際に出力される期間のみ、クロックを供給することにより、大電流駆動が必要なクロック供給回数を減らすことができる。
【選択図】図１

Description

本発明は、クロックに同期して内部の回路が動作する高速メモリデバイスに関し、特にクロックの供給に伴う消費電流を節約したメモリデバイスに関する。

クロック同期型のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）は、供給されるクロックに同期して入力バッファが外部供給信号を入力し、クロックに同期して内部の回路をパイプライン方式で動作させ、クロックに同期して読み出したデータをデータ出力回路から出力する。クロックに同期させることで、高速動作を実現している。

かかるＳＤＲＡＭは、クロックに同期して供給される制御信号の組み合わせから、アクティブ状態、リード状態、ライト状態、そしてプリチャージ状態等に制御される。そして、一般には、アクティブ状態に制御するアクティブコマンドを受信してから後に、リード状態にするリードコマンドまたはライト状態にするライトコマンドが供給され、そして、最後にプリチャージコマンドを受信してからスタンバイ状態になる。また、パワーダウン状態以外の期間においては、外部から供給されるクロックを取り込み、内部クロックを発生し、その内部クロックを内部の回路に供給する。また、パワーダウン状態では、クロックの取り込みが禁止され、内部クロックは発生しない。

内部クロックが供給される内部の回路は、第１に、データやアドレス等の信号をクロックに同期して入力する入力バッファ、第２に、クロック同期型のパイプライン構成でメモリセルからのデータを読み出す読み出し内部回路、第３に、読み出されたデータをクロックに同期して外部に出力するデータ出力回路を含む。従って、従来のＳＤＲＡＭ等のクロック同期型のメモリデバイスでは、非パワーダウン状態において、取り込んだクロックが分岐され、上記の入力バッファ、読み出し内部回路およびデータ出力回路にそれぞれ供給される。
特開平８−１０２１８９号公報

しかしながら、クロック同期型のメモリデバイスでは、高速化と共に低消費電力化の要請がある。高速化の為にクロックの周波数をより高周波にすることは、内部回路へのクロックの供給に伴う駆動動作の頻度をより高くし、それに伴い消費電力が高くなることを意味し、高速化と低消費電力化とはそれぞれ相反する要請である。

特に、内部クロックが供給される先の１つである、データ出力回路は、チップ上に複数配置されるデータ入出力端子（ＤＱ端子）に隣接して配置される。従って、内部クロックを供給するクロック供給配線は、クロック供給回路から複数のデータ出力回路まで長距離にわたり延びる配線である。このような長距離に延びる複数のクロック供給配線は、大きな負荷を有し、かかる負荷を駆動するクロック供給回路は、大型の駆動トランジスタを必要とし、その結果、消費電流の増大を招いている。

そこで、本発明の目的は、内部の回路へクロックを供給するクロック供給回路の消費電流を削減したクロック同期型のメモリデバイスを提供することにある。

更に、本発明の目的は、クロック供給回路のデータ出力回路へのクロック供給に伴う消費電流を小さくしたクロック同期型のメモリデバイスを提供することにある。

上記の目的を達成する為に、本発明は、メモリの非パワーダウン状態において、データ出力回路へのクロックの供給を、リードコマンド受信後のリード状態に限定し、アクティブ状態やライト状態の時にはクロックの供給を行わないことを特徴とする。更に、最良の形態においては、データ出力回路へのクロックの供給を、リードコマンド受信後のリード状態において、リードコマンドを受領してから、設定されたキャスレイテンシに対応するクロック数後に開始し、前記データ出力回路からの読み出しデータの出力が開始した後、設定されたバーストレングスに対応するクロック数後に停止する。従って、非パワーダウン状態であっても、読み出しデータがデータ出力回路から外部に実際に出力される期間のみ、クロックを供給することにより、大電流駆動が必要なクロック供給回数を減らすことができる。

一方、本発明の別の形態において、更に、供給されるデータやアドレスの信号をクロックに同期して入力する入力バッファへのクロックの供給は、非パワーダウン状態において、リード状態およびリード状態以外の時も行う。更に、クロックに同期して前記メモリセル領域内のデータを読み出す読み出し内部回路にも、リード状態およびリード状態以外の時にクロックの供給を行う。メモリの非パワーダウン状態において、入力バッファへの入力信号のタイミングはあらかじめ予測できないので、入力バッファへのクロックの供給は、リード状態にかかわらず継続する。また、メモリの非パワーダウン状態において、読み出し内部回路はパイプライン動作しているので、クロックの停止はパイプライン動作の混乱を招くので、読み出し内部回路へのクロックの供給は、リード状態にかかわらず継続する。

上記の目的を達成する為に、本発明は、供給されるクロックを内部の回路に供給し、前記クロックに同期して前記内部の回路が動作するメモリデバイスにおいて、
データを記憶するメモリセル領域と、
前記クロックに同期して供給される信号を入力する入力バッファと、
前記クロックに同期して前記メモリセル領域内のデータを読み出す読み出し内部回路と、
前記クロックに同期して前記読み出し内部回路からの読み出しデータを出力するデータ出力回路と、
前記供給されたクロックを前記データ出力に供給するクロック供給回路とを有し、
前記クロック供給回路は、前記データ出力回路から前記読み出しデータが出力されるリード状態の時に、前記クロックを前記データ出力回路に供給し、前記リード状態以外の時に、当該クロックを前記データ出力回路に供給しないことを特徴とする。

また、より好ましい発明では、更に、前記クロック供給回路は、リードコマンド受信後の前記リード状態において、前記リードコマンドを受領してから、設定されたキャスレイテンシに対応するクロック数後から、前記データ出力回路からの読み出しデータの出力が開始した後、設定されたバーストレングスに対応するクロック数後までの期間、前記クロックを前記データ出力回路に供給することを特徴とする。

以下、本発明の実施の形態について図面を参照して説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。

図１は、本発明の実施の形態例におけるＳＤＲＡＭの全体構成図である。メモリセルアレイＭＣＡは、複数のワード線ＷＬとビット線ＢＬ，／ＢＬとが設けられ、その交差部に１トランジスタと１キャパシタからなるメモリセルが設けられる。行方向のローアドレスは、アドレスバッファ１０で取り込まれ、ローデコーダ１２でデコードされ、選択されたワード線ＷＬが駆動される。ワード線ＷＬの駆動に伴い、ビット線対ＢＬ，／ＢＬに記憶データに応じて微小電圧が生成され、ビット線対に接続されたセンスアンプＳＡにより、その微小電圧が増幅される。ここまでが、行側（ＲＡＳ系）の動作である。

センスアンプＳＡにより検出された読み出しデータは、コラムアドレスバッファ１４で取り込まれたアドレスをデコードするコラムデコーダ１６により選択され、データバス線対ＤＢ，／ＤＢに出力される。データバス線対ＤＢ，／ＤＢは、データバスアンプ１８で増幅され、増幅された読み出しデータが、パイプラインゲート２０、データバス制御回路２２を介して、データ出力回路４０に供給される。上記のデータバスアンプ１８及びデータバス制御回路２２等により、データ読み出し内部回路３０が構成される。このデータ読み出し内部回路３０は、コラムアドレスの取り込み以降の、コラム系の読み出し内部回路に該当する。

データ出力回路４０は、図示しないデータ入力回路と共に、入出力端子ＤＱに接続される。データ出力回路４０には、読み出し内部回路３０からの読み出しデータＤＡと、出力段のＣＭＯＳインバータ（４８，４９）のトランジスタを高インピーダンス状態に制御する高インピーダンス制御信号Ｈｚとが供給される。高インピーダンス制御信号ＨｚがＨレベルであると、ＮＯＲゲート４７の出力がＬレベルとなり、ＮＡＮＤゲート４６の出力がＨレベルとなり、その結果、トランジスタ４８，４９は共に非導通状態となり、入出力端子ＤＱに対して高インピーダンス状態となる。この時に、図示しないデータ入力回路側にデータが取り込まれる。高インピーダンス制御信号ＨｚがＬレベルの時は、ＮＯＲゲート４７及びＮＡＮＤゲート４６の出力は、読み出しデータＤＡのレベル次第で、ＨまたはＬレベルとなり、いずれか一方のトランジスタ４８，４９が導通して、入出力端子ＤＱを駆動する。

コマンドデコーダ５２には、外部からコマンド用の制御信号／ＣＡＳ，／ＲＡＳ，／ＷＥ，／ＣＳが供給され、デコードされて、対応する図示しないモード制御信号が出力され、内部の対応する回路にその動作制御の為に供給される。

ＳＤＲＡＭの一つの特徴は、クロックＣＬＫに同期して、外部からの信号を取り込み、内部の回路が動作し、外部にデータを出力することにある。従って、外部から供給されたクロックＣＬＫは、図示される通り、クロック入力バッファ５４で入力され、増幅されて内部クロックＩ−ＣＬＫとして、それぞれの対応する回路に供給される。即ち、データ出力回路４０に対しては、第１のクロック供給回路５６を介して制御クロックＣＬＫ１が供給される。この制御クロックＣＬＫ１に応答して、データ出力回路４０のゲート４２，４４が開き、読み出しデータＤＡ及び高インピーダンス制御信号Ｈｚが供給され、データ出力回路４０が動作する。

メモリセルアレイからデータを取り出すデータ読み出し内部回路３０には、第２のクロック供給回路５８（インバータよりなる）を介して制御クロックＣＬＫ２が供給される。データ読み出し内部回路３０は、パイプライン構成をなし、制御クロックＣＬＫ２に応答して、パイプラインゲート２０が開かれ、内部の動作がクロックに同期する。更に、アドレス信号を入力するアドレスバッファ１４には、第３のクロック供給回路６０，６２を介して制御クロックＣＬＫ３が供給される。そして、アドレスバッファ１４では、この制御クロックＣＬＫ３の立ち上がりエッジのタイミングで、外部からのアドレス信号Ａｄｄが入力される。

以上の通り、外部から供給されたクロックＣＬＫは、非パワーダウン状態の時、内部に取り込まれ、分岐され、それぞれのクロック供給回路を通じて、データ出力回路４０，データ読み出し内部回路３０及びアドレスバッファ１４にそれぞれ供給される。それぞれの回路４０，３０，１４は、その供給された制御クロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３に応答して、それぞれの動作を行う。また、パワーダウン状態の時は、パワーダウンモード信号ＰＤにより、外部からのクロックＣＬＫの内部への取り込みは、禁止される。従って、内部回路にはクロックは供給されない。

図２は、ＳＤＲＡＭのチップ全体を示す図である。図２には、チップ１内の入出力端子群ＤＱ０〜ＤＱ７、それに対応するデータ出力回路４０、クロック入力端子ＣＬＫ、クロック供給回路５６が示される。図２に示される通り、複数のデータ入出力端子ＤＱが、チップ内の広い範囲にわたり配置され、それぞれの入出力端子に隣接してデータ出力回路４０が配置される。従って、それらのデータ出力回路４０にクロックＣＬＫを供給するためには、クロック供給回路５６が、距離が長く負荷の重いクロック供給配線７０を駆動する必要がある。このクロック供給配線７０は、配線長が長く、容量負荷が大きいので、その駆動には多くの電流消費を必要とする。

従って、図１に示される通り、データ出力回路４０へのクロックの供給を、アクティブコマンドが供給されたアクティブ状態からプリチャージコマンドが供給されてプリチャージ状態になるまでの期間の内、データ出力回路４０の読み出しデータの出力が必要な期間のみ、制御クロックＣＬＫ１をデータ出力回路４０に供給する。そのために、クロック供給回路５６には、ＮＡＮＤゲート６３が設けられ、その一方の入力にクロックＩ−ＣＬＫが供給され、その他方の入力に、クロック供給制御信号Ｒｅａｄｚ，Ｒｅｄｃｚから生成されるインバータ６４の出力信号が供給される。従って、これらのクロック供給制御信号Ｒｅａｄｚ，Ｒｅｄｃｚのいずれか一方がＨレベルの間、ＮＡＮＤゲート６３が開かれ、クロックＩ−ＣＬＫが制御クロックＣＬＫ１としてデータ出力回路４０に供給される。

このクロック供給制御信号Ｒｅａｄｚ，Ｒｅｄｃｚは、例えば、アクティブ状態の後のリード状態において、クロック供給を許可するＨレベルになる。アクティブ状態やライト状態においては、クロック供給制御信号Ｒｅａｄｚ，Ｒｅｄｃｚは、クロック供給を禁止するＬレベルになる。

更に別の例では、実はこの例のほうが好ましいが、クロック供給制御信号Ｒｅａｄｚ，Ｒｅｄｃｚは、リードコマンドを受信後のリード状態の期間内であって、リードコマンドを受信してから、設定されたキャスレイテンシ分のクロック周期後からクロック供給許可状態（Ｈレベル）となり、バーストレングス分の読み出しデータの出力が完了してから、クロック供給禁止状態（Ｌレベル）になる。これらのキャスレイテンシやバーストレングスは、予め上位のメモリコントローラにより設定される。従って、この設定値に応じて、データ出力回路４０へのクロックの供給の開始タイミングと終了タイミングが最適化される様に、制御される。

図３は、クロック供給制御信号Ｒｅａｄｚ，Ｒｅｄｃｚを生成する回路構成を示す図である。この例では、上記の別の好ましい例を実現する。クロック供給制御信号Ｒｅａｄｚ，Ｒｅｄｃｚは、クロック供給制御信号発生回路７２により生成される。メモリデバイスには、上位のメモリコントローラから制御信号／ＣＡＳ，／ＲＡＳ，／ＷＥ，／ＣＳが供給される。これらの制御信号は、入力バッファ７４で、制御クロックＣＬＫ３に同期して内部に取り込まれる。これらの制御信号は、コマンドデコーダ５２内でデコードされる。即ち、制御信号の組み合わせが、図示しないＮＡＮＤゲート等からなるデコード回路でデコードされ、それぞれの制御信号を出力する。図３には、リードコマンド信号ＲＥＡＤとインタラプト信号ＩＮＴ、キャスレイテンシ信号ＣＬ、バーストレングス信号ＢＬが示される。これらデコードの結果生成される制御信号に従って、内部の各回路が制御される。

モードレジスタ設定回路７６は、コマンドデコーダ５２から供給されるキャスレイテンシ信号ＣＬ、バーストレングス信号ＢＬに応答して、データ入力端子ＤＡＴＡから供給されるキャスレイテンシの値ＣＬとバーストレングスの値ＢＬとを、モードレジスタ７８内の対応するレジスタＣＬ、ＢＬにそれぞれセットする。このモードレジスタ７８への設定は、通常、メモリデバイスの電源起動時に上位のメモリデバイスからのデータに従って行われる。

キャスレイテンシとは、リードコマンドを受領してから最初の読み出しデータが入出力端子ＤＱから出力されるまでのクロック数である。また、バーストレングスとは、バーストモードにおける連続する出力データの数である。これらの変数は、メモリデバイスの起動時にモードレジスタ７８に設定される。

コマンドデコーダ５２は、制御信号の組み合わせからリードコマンドを受領したことを検出し、リードコマンド信号ＲＥＡＤを出力する。このリードコマンド信号ＲＥＡＤは、クロック供給制御信号発生回路７２に供給され、クロック供給制御信号の生成を促す。また、コマンドデコーダ５２は、制御信号の組み合わせからライトコマンドを受領したことを検出し、図示しないライトコマンド信号と共に、インタラプト信号ＩＮＴを出力する。このインタラプト信号ＩＮＴは、図示しない内部回路と共に、クロック供給制御信号発生回路７２にも供給され、クロック供給制御信号の停止を促す。

クロック供給制御信号発生回路７２は、リードコマンド信号ＲＥＡＤをラッチしそれに応答して、キャスレイテンシＣＬとバーストレングスＢＬに応じた期間の間、クロック供給制御信号を発生し、クロック供給回路５６にクロックＩ−ＣＬＫの供給を許可する。それ以外の期間は、クロック供給回路５６からのクロックＩ−ＣＬＫの供給は、禁止される。

図４は、クロック供給の動作を示すタイミングチャート図である。図４は、キャスレイテンシＣＬ＝２，バーストレングスＢＬ＝４に設定された場合のタイミングチャート図である。メモリデバイスの内部には、非パワーダウンモードの期間において、外部からのクロックＣＬＫが内部クロックＩ−ＣＬＫとして取り込まれる。そして、非パワーダウンモードの期間において、その内部クロックＩ−ＣＬＫは、それぞれ制御クロックＣＬＫ２，ＣＬＫ３として、データ読み出し内部回路３０やアドレスバッファ１４等に継続的に供給される。

図４の例では、時刻ｔ０において、アクティブコマンドＡＣＴＩＶＥが供給された後に、時刻ｔ１において、リードコマンドＲＥＡＤが供給される。アクティブコマンドＡＣＴＩＶＥに応答して、ローアドレスが取り込まれ、ローデコーダ１２によりワード線ＷＬが選択され、駆動される。そして、ビット線対ＢＬ，／ＢＬに発生した微小電圧が、センスアンプＳＡにより検出され増幅される。

次に、時刻ｔ１において、リードコマンドＲＥＡＤが供給されと、それに応答して、コラムアドレスがアドレスバッファ１４で取り込まれ、コラムデコーダ１６によりコラムが選択され、選ばれたコラムのセンスアンプＳＡの出力がデータバス線対ＤＢ，／ＤＢに接続される。そして、ＣＡＳ系の回路であるデータ読み出し内部回路３０内のパイプラインゲートが、制御クロックＣＬＫ２に応答して開き、データの読み出し動作が行われる。そして、リードコマンドＲＥＡＤが供給されてから設定されたキャスレイテンシＣＬ＝２のクロック数後のタイミングから、データ出力回路４０が読み出しデータＤＡ０を出力する。その後、バーストレングスＢＬ＝４の数のデータＤＡ０〜ＤＡ３が、クロックＣＬＫの立ち上がりエッジに同期して、出力される。

従って、データ出力回路４０には、少なくとも読み出しデータＤＡ０〜ＤＡ３を出力する時刻ｔ３からｔ６までの期間、制御クロックＣＬＫ１が供給される必要がある。そこで、クロック供給制御信号発生回路７２は、リードコマンド信号ＲＥＡＤに応答して、モードレジスタ７８に設定されているキャスレイテンシＣＬ＝２を参照して、時刻ｔ１から２クロック後の時刻ｔ３より一つ前のクロックＩ−ＣＬＫの立ち上がりエッジ（時刻ｔ２）に応答して、第１のクロック供給制御信号ＲｅａｄｚをＨレベルにする。また、時刻ｔ２の立ち上がりエッジからクロックの１周期の期間だけ第２のクロック供給制御ＲｅｄｃｚをＨレベルにする。

これらのクロック供給制御信号のＨレベルは、クロック供給回路５６に供給され、ＮＯＲゲート６５、インバータ６４を介して、ＮＡＮＤゲート６３を開き、クロックＩ−ＣＬＫの供給が許可される。その結果、データ出力回路４０への制御クロックＣＬＫ１は、時刻ｔ３から供給が開始される。図３には、クロック供給回路５６の詳細な構成が示される。即ち、クロックＩ−ＣＬＫのＬレベルで開くゲート６６と、ＮＯＲゲート６５の出力をラッチするラッチ回路６７とが設けられる。従って、図４の例では、時刻ｔ２のクロックの立ち上がりエッジに応答して生成される第２のクロック供給制御信号ＲｅｄｃｚのＨレベルが、次のクロックの立ち下がりエッジでラッチ回路６７にラッチされ、その反転信号により、ＮＡＤゲート６３が開く。従って、確実に時刻ｔ３の立ち上がりエッジからクロックＩ−ＣＬＫの供給が始まる。

第２のクロック供給制御信号ＲｅｄｃｚがＬレベルに下がった後は、第１のクロック供給制御信号ＲｅａｄｚがＨレベルになっているので、同様にして、ＮＡＮＤゲート６３が開いた状態を維持し、その後の制御クロックＣＬＫ１の供給を継続する。内部回路の構成上、時刻ｔ２後において、第１のクロック供給制御信号ＲｅａｄｚのＨレベルへの変化が遅れる場合でも、図４に示す通り、それより先にクロック１周期分だけ制御信号ＲｅｄｃｚｓがＨレベルになるので、確実に時刻ｔ３からクロックＣＬＫ１の供給が開始される。

次に、バーストレングスＢＬ＝４と等しい数の読み出しデータＤＡ０〜ＤＡ３が出力されると、もはやデータ出力回路４０に制御クロックＣＬＫ１を供給する必要がなくなる。従って、クロック供給制御信号発生回路７２は、時刻ｔ３からバーストレングスＢＬ＝４分のクロック後の時刻ｔ６の立ち上がりエッジに応答して、第１のクロック供給制御信号ＲｅａｄｚをＬレベルに切り換える。その結果、時刻ｔ７後以降のクロックＣＬＫ１の供給は禁止される。

以上の通り、クロック供給制御信号発生回路７２は、設定されたキャスレイテンシＣＬとバーストレングスＢＬを参照して、読み出しデータＤＡ０〜ＤＡ３が出力される期間のみ、制御クロックＣＬＫ１をデータ出力回路４０に供給する様に、クロック供給制御信号を生成する。それ以外の期間は、制御クロックＣＬＫ１の供給を禁止する様に、クロック供給制御信号を生成する。従って、制御クロックＣＬＫ１の駆動回数が最小限に限定され、駆動に伴い大電流消費が最小限に抑えられる。

図５は、クロック供給の動作を示す別のタイミングチャート図である。図５の例は、キャスレイテンシＣＬがＣＬ＝３に、バーストレングスＢＬがＢＬ＝６に設定される場合の動作タイミングチャート図である。図４の場合と同様に、非パワーダウン状態において、内部クロックＩ−ＣＬＫが内部に取り込まれ、リード状態にかかわらず、制御クロックＣＬＫ２，ＣＬＫ３がデータ読み出し内部回路３０やアドレスバッファ１４に継続的に供給される。

そして、図５の例では、キャスレイテンシＣＬ＝３であるので、図４よりも１クロック分遅い時刻ｔ３のクロックの立ち上がりエッジに応答して、第２のクロック供給制御信号ＲｅｄｃｚがＨレベルになり、更に遅れて第１のクロック供給制御信号ＲｅａｄｚがＨレベルになる。そして、第１のクロック供給制御信号ＲｅａｄｚのＨレベル状態は、バーストレングスＢＬ＝６に応じた時刻ｔ９の立ち上がりエッジに応答して、終了する。従って、データ出力回路４０への制御クロックＣＬＫ１の供給は、時刻ｔ４の立ち上がりエッジから開始され、時刻ｔ９の立ち上がりエッジ後に終了する。その間に、バーストレングスＢＬ＝６に対応する個数の読み出しデータＤＡ０〜ＤＡ５が、データ出力回路４０から入出力端子ＤＱに出力される。

図５には、バースト読み出し中の時刻ｔ７のクロックの立ち上がりエッジで、ライトコマンドＷＲＩＴＥが供給された場合の第１のクロック供給制御信号Ｒｅａｄｚの波形が、破線で示される。即ち、時刻ｔ７のクロックの立ち上がりエッジでライトコマンドＷＲＩＴＥが供給されると、コマンドデコーダ５２は、図示しないライトコマンド信号を生成するとともに、インタラプト信号ＩＮＴを生成する。ライトコマンドの生成は、それ以降リード動作をキャンセルして、ライト動作を行うことを意味する。従って、ライトコマンドの受領後は、データ出力回路４０への制御クロックＣＬＫ１の供給は不要になる。従って、このインタラプト信号ＩＮＴに応答して、クロック供給制御信号発生回路７２は、第１のクロック供給制御信号ＲｅａｄｚをＬレベルに制御する。その結果、時刻ｔ８以降の制御クロックＣＬＫ１の供給は、停止される。

図３に示したクロック供給制御信号発生回路７２は、リードコマンド信号ＲＥＡＤをラッチし、それに応答してクロック供給制御信号をＨレベルにすることで、リード状態の期間だけ、制御クロックＣＬＫ１をデータ出力回路４０に供給することができる。リードコマンド信号ＲＥＡＤのラッチ状態は、例えば他のコマンド信号により解除するようにすることで、制御クロックＣＬＫ１の供給を停止することができる。

また、上記の実施の形態例に示した通り、クロック供給制御信号発生回路７２が、キャスレイテンシＣＬやバーストレングスＢＬを参照して、リード状態の実際にデータ出力回路４０から読み出しデータＤＡが出力される期間だけ制御クロックＣＬＫ１を供給するようにすることで、より消費電流の節約を図ることができる。

以上説明した通り、本発明によれば、クロック同期型のメモリデバイスにおいて、データ出力回路への制御クロックの供給期間を、リード状態の時に限定することで、制御クロックの供給に伴う駆動電流の消費を少なくすることができる。

更に、本発明によれば、クロック同期型のメモリデバイスにおいて、データ出力回路への制御クロックの供給期間を、リード状態において、予め設定されているキャスレイテンシとバーストレングスに応じて、更に限定的な期間についてのみ制御クロックの供給を制限することにより、更に供給クロックの供給に伴う駆動電流の消費を少なくすることできる。

本発明ＳＤＲＡＭのチップ全体を示す図である。 ＳＤＲＡＭのチップ全体を示す図である。 クロック供給制御信号を生成する回路構成を示す図である。 クロック供給の動作を示すタイミングチャート図である。 クロック供給の動作を示す別のタイミングチャート図である。

符号の説明

ＭＣＡ メモリセルアレイ
ＣＬＫ 供給クロック
Ｉ−ＣＬＫ 内部クロック
ＣＬＫ１，２、３ クロック
ＤＱ 入出力端子
１４ 入力バッファ、アドレスバッファ
３０ データ読み出し内部回路
４０ データ出力回路
５２ コマンドデコーダ
５６ クロック供給回路
７２ クロック供給制御信号生成回路
７８ モードレジスタ

Claims (10)

1. 供給されるクロックに同期して内部の回路が動作するメモリデバイスにおいて、
   データを記憶するメモリセル領域と、
   前記クロックに同期して供給される信号を入力する入力バッファと、
   前記クロックに同期して前記メモリセル領域内のデータを読み出す読み出し内部回路と、
   前記クロックに同期して前記読み出し内部回路からの読み出しデータを出力するデータ出力回路と、
   前記供給されたクロックを前記データ出力回路に供給するクロック供給回路とを有し、
   前記クロック供給回路は、前記データ出力回路から前記読み出しデータが出力されるリード状態の時に、前記クロックを前記データ出力回路に供給し、前記リード状態以外の時に、当該クロックを前記データ出力回路に供給しないことを特徴とするメモリデバイス。
2. 請求項１において、
   前記クロック供給回路は、前記リード状態にかかわらず、前記クロックを前記入力バッファに供給することを特徴とするメモリデバイス。
3. 請求項１において、
   前記クロック供給回路は、前記リード状態にかかわらず、前記クロックを前記入力バッファ及び前記読み出し内部回路に供給することを特徴とするメモリデバイス。
4. 請求項１において、
   更に、リードコマンド受信後の前記リード状態において、前記リードコマンドを受領してから、設定されたキャスレイテンシに対応するクロック数後に、前記クロックの供給を有効化するクロック供給制御信号を生成するクロック供給制御信号生成回路を有し、
   前記クロック供給回路は、前記クロック供給制御信号に応答して、前記クロックを前記データ出力回路に供給することを特徴とするメモリデバイス。
5. 請求項１において、
   更に、リードコマンド受信後の前記リード状態において、前記データ出力回路からの読み出しデータの出力が開始した後、設定されたバーストレングスに対応するクロック数後に、前記クロックの供給を無効化する前記クロック供給制御信号を生成するクロック供給制御信号生成回路を有し、
   前記クロック供給回路は、前記クロック供給制御信号に応答して、前記クロックの前記データ出力回路への供給を停止することを特徴とするメモリデバイス。
6. 請求項４において、
   前記クロック供給制御信号生成回路は、前記リードコマンドを受領してから、設定されたキャスレイテンシに対応するクロック数後よりも前の所定期間において、前記クロックの供給を有効化する第２のクロック供給制御信号を生成し、
   前記クロック供給回路は、前記第２のクロック供給制御信号にも応答して、前記クロックを前記データ出力回路に供給することを特徴とするメモリデバイス。
7. 請求項１において、
   前記クロック供給回路は、リードコマンド受信後の前記リード状態において、前記リードコマンドを受領してから、設定されたキャスレイテンシに対応するクロック数後から、前記データ出力回路からの読み出しデータの出力が開始した後、設定されたバーストレングスに対応するクロック数後までの期間、前記クロックを前記データ出力回路に供給することを特徴とするメモリデバイス。
8. 請求項７において、
   前記クロック供給回路は、前記リード状態にかかわらず、前記クロックを前記入力バッファに供給することを特徴とするメモリデバイス。
9. 請求項７において、
   前記クロック供給回路は、前記リード状態にかかわらず、前記クロックを前記入力バッファ及び前記読み出し内部回路に供給することを特徴とするメモリデバイス。
10. 請求項７において、
    前記クロック供給回路は、リードコマンド受信後の前記リード状態において、前記リードコマンドを受領してから、設定されたキャスレイテンシに対応するクロック数後よりも前の所定期間においても、前記クロックを前記データ出力回路に供給することを特徴とするメモリデバイス。

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