JPH0745067A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0745067A JPH0745067A JP5189930A JP18993093A JPH0745067A JP H0745067 A JPH0745067 A JP H0745067A JP 5189930 A JP5189930 A JP 5189930A JP 18993093 A JP18993093 A JP 18993093A JP H0745067 A JPH0745067 A JP H0745067A
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Abstract
を止め、全力カラムスイッチをディセーブルにして、シ
ンクロナスDRAMの動作電流を削減する。また、自動
プリチャージ機能で、システムの電流を削減する。 【構成】バーストの開始とともにハイレベル、バースト
の最後のサイクルの途中でイネーブルになる終了検知信
号159によりロウレベルとなるフラグ信号158、ま
たはそのシフトレジスタ出力信号と内部クロック信号1
51,183,184の論理積で、パイプライン制御パ
ルス信号154,155,156,157を発生する。
これにより不要時に制御信号を止め、またハザードを防
止する。また、バースト終了後に、カラムデコーダイネ
ーブル信号186をロウレベルにしてからカラムスイッ
チラッチ信号154を1回クロッキングさせて、全カラ
ムスイッチをディセーブルにする。自動プリチャージ
は、フラグ信号158と終了信号159の論理積、また
はそのシフトレジスタ出力で開始する。
Description
得に外部クロックに同期して動作する半導体記憶装置に
関する。
タ出力バッファでバスラインを順に選択することで、デ
ータ読出し、またはデータ書込みの連続動作を行ってい
た。
タ入出力、Ijは内部アドレス、Yjは内部カラムアド
レス、101はアドレス入力初段回路、102はアドレ
ス入力バッファ、103はロウアドレスプリデコーダ、
104はロウアドレスラッチ回路、105はロウアドレ
スデコーダ、106はメモリセル、107はセンスアン
プ、108,109,110,111はメモリセルブロ
ック、148,197はカラムアドレスバッファ、11
4はカラムデコーダ、119,142,143,144
はNAND、120はディジット線データ読出し・書込
み回路、121,122,123,124,125,1
26,127,128はNチャネルMOS電界効果トラ
ンジスタ(以下FETと略記する)、(121,12
2,123,124によりデータ読出し回路、125,
126,127,128によりデータ書込み回路を構成
する)、129はリードI/O線の増幅回路(以下デー
タアンプと記する)、130はライトI/O線への書込
み回路(以下ライトアンプと記する)、131,14
5,146,147はスイッチ回路、132,133は
D−フリップフロップ素子、134はデータ出力バッフ
ァ、135はデータ入力バッファ、136はデータラッ
チ回路、137はリードライトバスへの書込み回路(以
下ライトバッファと記する)、149は制御信号発生回
路、193,194,195,196はセレクタ、15
1,152,155,156は制御信号、162はワー
ド線、163,164はディジット線(対)、166は
カラムスイッチ、167,168はデータ線(以下リー
ドバスと記する)、169,170はデータ線(以下ラ
イトバスと記する)、175,176,177,17
8,179,180,181,182はリードライトバ
ス(各々対をなす)、161,173,174は内部節
点である。図13は、132,133のD−フリップフ
ロップの一例を示す。すなわち、図13(a)に示すシ
ンボルの回路図は図13(b)で、521,522,5
23,524,525はインバータ、526,529,
531,532はPチャネルMOSFET、527,5
28,530,533はNチャネルMOSFET、C,
Dは入力節点、Qは出力節点である。
憶装置の各部の信号波形図である。Ext.Clock
は外部から引火されるシステムクロック(以下外部クロ
ックと記する)、Commandは外部から印加される
コマンド、C1,C2,C3,…,C14はクロックサ
イクル、A0、B0は外部から印加されるカラムアドレ
ス、A1,A2,A3,B1,B2,B3は内部で生成
されるカラムアドレス、ROWは外部から印加されるロ
ウアドレスである。
従来例のブロック図を説明する。
イナミックRAM(以下SDRAMと略記する)、すな
わち外部シスムクロックに同期したダイナミックRAM
(以下DRAMと略記する)を想定するが、SDRAM
に限定されず、外部クロックに同期した半導体記憶装置
に適用されうることは言うまでもない。
エッジで各ピンに印加されたアドレスやコマンドをラッ
チし、さらに外部クロックに同期して内部動作する。図
11のクロックサイクルC1の外部クロックExt.C
lockのクロックエッジで、Activeコマンドが
与えられているが、これは汎用DRAMでロウアドレス
ストローブ(以下RASと略記する)をハイレベル(以
下Hと略記する)からローレベル(以下Lと略記する)
にすることに想定する。すなわち、Activeコマン
ドにより、アドレスピンに印加されたアドレスROWに
対応するワード線が選択される。逆に、クロックサイク
ルC13のPrechargeコマンドは、汎用DRA
MでRASをLからHにすることに相当し、これにより
メモリセルにエータがリストアされ、選択されていたワ
ード線が非選択となり、各部の節点がプリチャージされ
る。
開始される。
数に対し最適な条件で動作させるために、動作モードを
外部からプログラミングする。これは、Mode Re
gister Setコマンドと同時にアドレスピンに
アドレスキーを与えて設定できる。
が重要である。CASレイテンシとは、Readコマン
ドから最初のデータが出力してラッチできるまでのクロ
ック数で定義され、1,2,3が標準化されている、図
11は、CASレイテンシが3の場合の動作波形で、ク
ロックサイクルC4でReadコマンドが与えられると
クロックサイクルC6のクロックでデータが出力しはじ
め、クロックサイクルC7で外部のバス上でラッチ可能
となる。このReadコマンドでカラムアドレスをラッ
チすることになるため、Readコマンドからデータ出
力までの時間の内部動作は、汎用DRAMにおけるアド
レスアクセスのパスに相当する。
RASアクセス時間が60nsのものを例とすると、こ
の汎用DRAMのアドレスアクセス時間は30nsであ
る。ここで、100MHzすなわち1周期の10nsの
動作ではCASレイテンシを3、66MHzすなわち1
周期15nsではCASレイテンシを2,33MHzす
なわち1周期30nsではCASレイテンシを1とする
と、それぞ最初のデータ出力までの時間が最短の30n
sで動作させることができる。
れるが、その長さ、すなわちバースト長もモード設定で
きる。本明細書は従来例、実施例ともにバースト長が4
の場合の回路を示して説明しているが、バースト長が2
や8の場合も同様に考えることができる。
アドレスを入力する必要はなく、最初のカラムアドレス
をスタートアドレスとして内部カウンタで内部アドレス
を生成するが、その内部アドレスの順番も2種類のうち
から選択できる。
ので、バースト長分の下位のビットの間で、順に数が1
つづつ増えていく順番のものである。たとえば、バース
ト長が4の場合、下位2ビットについてのスタートアド
レスを0,1,2,3とするとそれぞれ、0→1→2→
3、1→2→3→0,2→3→0→1,3→0→1→2
のように内部アドレスが進む。ここで、「下位2ビット
について」の意味は、上位のビットは変わらないという
ことである。すなわち、スタートアドレスがたとえば1
A2(h)の場合は、1A2(h)→1A3(h)→1
A0(h)→1A1(h)になる。
ているもので、たとえばバースト長が4の場合、下位2
ビットについてのスタートアドレスを0,1,2,3と
するとそれぞれ、0→1→2→3,1→0→3→2,2
→3→0→1,3→2→1→0と内部アドレスが進むも
のである。
れれば、あとは内部でその読出し、書込み動作を終了す
る。
テンシが3、バースト長が4の場合を例にとって説明す
る。
に外部信号をラッチするための制御信号151,すなわ
ち内部クロックを発生する。
ク151によってActiveコマンドがラッチされる
と、それに従って、アドレス入力バッファ102におい
て同じクロックですでにラッチされている外部アドレス
Aj、すなわち内部アドレスAjは、ロウアドレスプリ
デコーダ103によりデコードされてから、制御信号1
52によりロウアドレスラッチ回路104でラッチされ
る。さらにロウアドレスデコーダ105でワード線16
2が選択され、メモリセル106に蓄えられていたデー
タがディジット線163に伝達され、センスンアンプ1
07によりディジット線対163,164の差電位が増
幅される。
がラッチされるとそれに従って内部アドレスIjはカラ
ムアドレスバッファ148,197にラッチされる。バ
ースト長が4の場合は、カラムアドレスの下位2ビット
のみ、すなわちY0,Y1のみ異なる4つのアドレスが
同時に選択される。選択されたアドレスはカラムデコー
ダ114でデコードされ、カラムスイッチ116をHに
し、センスアンプ107で増幅されているデータをリー
ドバス167,168に読出す。これはデータンアンプ
129で増幅され、スイッチ回路13を介してリードラ
イトバス175/176に出力される。リードライトバ
スはメモリセルアレイ部とデータ入出力部を接続するた
めのものである。Y0,Y1の異なるアドレシについて
も、同様にメモリセルデータはリードライトバス117
/178,179/180,181/182に読出され
る。
トバスに読出された4データをセレクタ193,194
によって順に選択し、制御信号165によるD−フリッ
フロップ132,133のラッチを介してデータ出力バ
ッファ134に伝達し、制御信号157で外部出力され
る。図9では、メモリセルブロック108,109,1
10,111はそれぞれ下位2ビットのアドレス0,
1,2,3が割り当てられているものとする。また、外
部アドレスA0,B0の下位2ビットはそれぞれ0,2
とする。図11に示すように、クロックサイクルC5に
おいて、外部アドレスA0のデータはリードライトバス
175/176に読出されると同時に、続くアドレスA
1,A2,A3のデータもリードライトバス177/1
78,179/180,181/182にそれぞれ読出
され、セレクタ193,194で順に選択される。次に
外部アドレスB0の下位ビットは2のため、そのデータ
はリードライトバス179/180に読出され、それと
同時に、続くアドレスB1,B2,B3のデータはリー
ドライトバス181/182,175/176,177
/178にそれぞれ読出され、セレクタ193,194
で順に選択される。
チ回路136でラッチされたデータは、ライトバッファ
137によりセレクタ193,196で選択されたリー
ドライトバスに伝達され、リード動作と逆にスイッチ回
路131を介し、ライトアンプ130でライトバス16
9,170を増幅し、センスアンプ107へ書込む。
来例の制御信号発生回路である。251,252はリー
ドまたはライトのコマンドが入力されたサイクルでHレ
ベルとなる信号、253,254,255,256はバ
ースト長がそれぞれ1,2,4,8のときにHレベルに
なるモード信号、351,352,353はCASレイ
テンシがそれぞれ1,2,3のときにHレベルになるモ
ード信号である。
ドが入力されるま節点770がHレベルとなるため、デ
ータラッチ回路132,133の制御信号155は内部
クロック信号151毎に動作する。
251がHレベルとなるため、節点763はHレベルに
なる。D−フリップフロップ719,721を介して、
2クロック後に節点768がHレベルとなり、CASレ
イテンシが3でモード信号353がHレベルになってい
るので、節点769がHレベルとなり、データ出力制御
信号157がHとなる。
号251がHレベルになると、節点751がLレベルに
なるため、D−フリップフロップ706,707で構成
されるカウンタがリセットされ、節点752,753が
ともにLレベルとなる。次のC5サイクルでは、制御信
号151がトグル動作し、制御信号251がLレベルと
なり節点751がHレベルとなるため、節点752,7
53はそれぞれH,Lとなる。これ以後はクロック毎に
カウントアップし、C8サイクルで節点752,753
はともにLレベルになり、節点762はHレベルにな
る。C4サイクルと異なり、節点251はLレベルのた
め、R/S−フリップフロップは反転し、節点763は
Lレベルとなる。D−フリップフロップ719,721
を介して2クロック後のC10サイクルでデータ出力制
御信号157はLとなる。
スをラッチする制御信号であるため、プリチャージコマ
ンドが入ったあとのスタンバイ状態でも動作させる必要
がある。
装置では、外部クロックに同期して内部クロックを常に
発生させる必要があり、その内部クロックによりデータ
ラッチ回路やライト制御回路の制御信号が動作するた
め、その分の電流消費量が増えるという欠点があった。
そのうえ、読出し、または書込みのコマンドを入力する
時点で連続動作が終了し次第プリチャージする必要があ
ることがわかっえちても、連続動作が終了してからプリ
チャージコマンドを入力しなければならないため、シス
テムとしてそのための電流消費量が増えるという欠点が
あった
は、外部入力されたクロック信号に同期して発生する制
御信号が、内部発生するフラグ信号と前記クロック信号
の論理積で、前記フラグ信号は、読出し、または書込み
の外部命令が入力されたクロック信号でイネーブルとな
り、あらかじめプロミングされた連続動作数後のクロッ
ク信号の1個前のクロック信号でイネーブルとなる終了
検知信号によりディセーブルとなる第1の信号、または
前記クロック信号で制御され前記第1の信号を入力とす
るシフトレジスタの出力信号である第2の信号、または
前記第1の信号と前記第2の信号の論理和であり、前記
フラグ信号と前記終了検知信号の論理積で半導体記憶装
置をスタンバイ状態にする信号を発生する手段を有し、
外部入力されたカラムアドレスにしたがって選択され、
センスアンプとデータ線を電気的に接続するカラムスイ
ッチをラッチする制御信号は、あらかじめプログラミン
グされた連続動作数に1を加えた回数だけトグル動作す
ることを特徴とする。
る。図1は本発明の一実施例の半導体記憶装置である。
なお、以下、前述した図9の従来の半導体記憶装置と同
一の部分には同一の符号を付して説明する。112,1
13はカラムアドレスバッファ、115はカラムセレク
タラッチ回路、116はNチャネルMOSFET、11
7,118,138,139,140,141はインバ
ータ、191はフラグ信号・終了検知信号発生回路、1
92は内部クロック信号発生回路、198は制御信号発
生回路、119は自動プリチャージ制御信号発生回路、
154はカラムスイッチラッチ信号、160は自動プリ
チャージ制御信号、158はフラグ信号、159はバー
スド終了検知信号、183,184,185は内部 ク
ロックである。
終了検知信号発生回路の回路図、図3は図1の192に
示した内部クロック信号発生回路の回路図、図4は、図
1の198に示した制御信号発生回路の回路図、そして
図5は、図1の199に示した自動プリチャージ制御信
号発生回路の回路図である。
ち、図5の603に示したD−ラッチ素子の回路図、図
14(b)は図14の(a)、すなわち図3の312,
313に示したトランスファースイッチの回路図、図1
5(b)は図15(a)、すなわち図3の309,31
0に示したディレイ素子の回路図である。
の部分には同一の符号を付して説明する。
ぞれ3,2,1の場合における、図1に示した実施例の
各部における信号波形図である。
て、図1,2,3,4,5の半導体記憶装置を説明す
る。
プライン構造をとっており、カラムスイッチ166にお
けるラッチ回路115,およびデータ出力バッファ13
4の直前におけるラッチ回路132,133により3段
階に分割される。
tiveコマンドによる内部動作は、従来例の場合と変
わらない。クロックサイクルC4でReadコマンドが
ラッチされると、それに従って内部アドレスIjはカラ
ムアドレスバッファ112,113にラッチされる。選
択されたアドレスA0はカラムデコーダ114でデコー
ドされ、カラムスイッチラッチ回路115の入力節点1
65をLレベルにする。
御信号154のワンショットパルスを発生し、アドレス
A0はトランスファーゲート116を伝達して、カラム
スイッチ166を選択する。そして、センスアンプ10
7で増幅されているデータをリードバス167,168
に読出し、さらにデータアンプ129で増幅される。こ
こで、カラムアドレスY2,Y3が共にHレベルの場
合、節点161がHレベルとなりスイッチ回路131が
選択されこのデータがリードライトバス171,172
に出力される。スイッチ回路131は、いわばパイプラ
インの2段目で、カラムアドレスY2,Y3はパイプラ
インの1段目で与えられるため、制御信号154により
1クロックサイクルだけカラムアドレスY2,Y3すな
わち節点161がスイッチ回路131選択するのを遅ら
せている。また、このとき、スイッチ回路145,14
6,147はカラムアドレスY2,Y3により非選択に
なるため、リードライトバス171,172に複数デー
タが同時に出力されることはない。
ムアドレスバッファ112はバーストの2番目のアドレ
スA1を内部発生し、カラムデコーダ114でデコード
され、カラムスイッチラッチ回路の入力節点に至る。
信号155のワンショットパルスを発生し、リードライ
トバス171,172のアドレスA0のデータはそれぞ
れ、D−フリップフロップ132,133により節点1
73,174、データ出力バッファ134に伝達し、外
部出力される。
ードされていたアドレスA1は、カラムスイッチラッチ
回路115に伝達、ラッチされ、カラムスイッチを選択
し、アドレスA0の場合と同様にして、リードライトバ
ス171,172にデータが伝わる。また、カラムアド
レスバッファ112はバーストの3番目のアドレスA2
を内部発生し、カラムデコーダ114でデコードされ、
カラムスイッチラッチ回路の入力節点に至る。
路131,145,146,147でアドレス選択を行
うことで、リードライトバスが1組で実現できる。
発生回路について説明する。
に示すクロックサイクルC4でリードコマンドが入力さ
れると、そのサイクルだけ制御信号251がHレベルと
なるため、図2に示すフリップフロップ回路218がセ
ットされ、フラグ信号158がHレベルとなる。このと
き、節点259,260はともにLレベルとなるため、
バースト長が4の場合、モード信号255がHレベルで
節点265,266がLレベルなので、終了検知信号1
59はLレベルである。外部クロックExt.Cloc
kに同期して、発生する内部クロック151にしたが
い、D−フリップフロップ207,208で構成される
カウンタが動作する。クロックサイクルC7で節点25
9,260がHレベルとなるため、このとき終了検知信
号159はHレベルとなる。
ンドが入力されており、同様に動作する。
に、CASレイテンシが3の場合はモード信号353が
Hレベルになるので、内部クロック183,184は内
部クロック151とほぼ、すなわちゲート304,30
9,306,310の分のみの遅れで発生する。また内
部クロック185の立下りは内部クロック151の立上
りの直後、立上りは内部クロック184の立下りの後で
あり、図6に示すような波形になる。したがって、終了
検知信号159がHレベルとなったあと、内部クロック
185がHレベルになってから、フリップフロップ回路
18がリセットされ、フラグ信号158はLレベルとな
る。
ラグ信号158がHレベルになるため、そのサイクルで
クロック信号185がHレベルになるエッジでD−フリ
ップフロップ412がHレベルを節点455に伝達す
る。CASレイテンシが3であるため、モード信号35
1,352はともにLレベル、すなわち節点457はL
レベルであるため、次のクロックサイクルC5のクロッ
ク信号151によりカラムスイッチラッチ信号154は
トグル動作を行う。
ク信号185の立上りエッジでフラグ信号158がLレ
ベルになるが、次のクロック信号185の立上りエッジ
まで節点453がHレベルである。すなわち、クロック
サイクルC12のクロック信号185の立上りエッジで
節点453,186がLレベルになる。
ッチラッチ信号154のパルスが発生し、クロック信号
151がLレベルになり、その後クロック信号185が
Hレベルになると、節点455がLレベルになり、それ
以後クロック信号151が発生してもカラムスイッチラ
ッチ信号154は発生しない。
タは8個なのに対し、カラムスイッチラッチ信号154
は9回発生する。
ルスは、カラムデコーダイネーブル信号186がLレベ
ルになったあとに発生するため、全カラムスイッチをL
レベルにすることになる。カラムスイッチがHレベルだ
と、高速動作のためにプリチャージされているリードバ
ス167,168からカラムスイッチを介して接地線に
貫通電流が流れる。そのため本実施例のように連続動作
終了後に全カラムスイッチをLレベルにすることで、消
費電力を削減することができる。
データラッチ回路の制御信号155については、CAS
レイテンシが3の場合、2個のD−フリップフロップ4
10,413により、フラグ信号158が2クロック分
シフトするため、図6に示すような波形となる。
CASレイテンシが3の場合、1個のD−フリップフロ
ップ411により、フラグ信号158が1クロック分シ
フトするため、ライトのコマンドの入った次のクロック
からパルス信号が発生する。
いて述べる。図6に示すクロックサイクルC8におい
て、自動プリチャージ月リードコマンドが入力される
と、フラグ信号651がHレベルとなる。自動プリチャ
ージのフラグ信号651とパイプライン制御系のイネー
ブル信号158の論理積652は、D−ラッチ603に
より、クロック信号185がLレベルの期間中に節点6
54に伝達されるため、節点654はクロックサイクル
C8でHレベルになる。クロックサイクルC11で内部
クロック185がHレベルになるにしたがい、バースト
終了検知信号159がHレベルとなるため、節点654
との論理積655はHレベルになる。ここで、CASレ
イテンシ3を示すモード信号353がHで、CASレイ
テンシ1,2を示すモード信号351,352がLであ
るため、クロックサイクルC12で、内部クロック15
1がHになり、185がLになると、D−フリップフロ
ップ610により節点658がHレベルとなる。さらに
2個のD−フリップフロップ611,612により2ク
ロックシフトし、クロックサイクルC14の内部クロッ
ク151の立上りにより自動プリチャージスタート信号
160がHになる。
合、制御信号発生回路が本方式に実現するように動作す
ることを示すことができた。
ASレイテンシが3の場合のパイプラインの1段目と2
段目が同一サイクル内で動く。すなわち、図7でクロッ
クサイクルC3でリードコマンドが与えられると、最初
のアドレスA0のデータは、クロックサイクルC3で増
幅され、リードライトバス167−168で読み出さ
れ、次のクロックC4で外部出力される。このとき、カ
ラムスイッチはラッチする必要がないため、カラムスイ
ッチラッチ信号154はHレベルに固定される。さら
に、制御信号155,157は1クロックサイクル遅れ
で動作する。
352のみHレベル、モード信号351,353はLレ
ベルになるため、図4に示すように、節点457がHレ
ベルになるのでカラムスイッチラッチ信号154はHレ
ベルに固定される。さらに節点463がLレベルに固定
され、節点462は節点459と同じレベルになるた
め、イネーブル信号158は、1クロックサイクルで節
点464に伝達されることになり、制御信号155,1
57は1クロックサイクル遅れで動作する。なお、クロ
ック信号185の立上りは、クロック信号151の立下
りからディレイ素子308のディレイ後になる。
ASレイテンシが3の場合のパイプラインの1段目、2
段目、3段目のすべてが同一サイクル内で動く。すなわ
ち、図8でクロックサイクルC2でリードコマンドが与
えられると、最初のアドレスA0のデータはクロックサ
イクルC3で増幅され、リードライトバス167/16
8まで読出され、さらに外部出力される。このとき、C
ASレイテンシが2の場合と同様、カラムスイッチラッ
チ信号154はHレベルに固定される。しかし、制御信
号155,157は同じサイクル内で遅れて動作する。
すなわち、クロック信号183は、ディレイ素子307
のディレイ時間後に動作し、またイネーブル信号158
は、モード信号351がHレベルであるため1クロック
サイクルも遅れることなく伝達される。
されたクロック信号に同期して発生する制御信号が、内
部発生するフラグ信号と前記クロック信号の論理積で、
前記フラグ信号は、読出し、または書込みの外部命令が
入力されたクロック信号でイネーブルとなり、あらかじ
めプログラミングされた連続動作数後のクロック信号の
1個前のクロック信号でイネーブルとなる終了検知信号
によりディセーブルとなる第1の信号、または前記クロ
ック信号で制御され前記第1の信号を入力とするシフト
レジスタの出力信号である第2の信号、または前記第1
の信号と前記第2の信号の論理和であり、前記フラグ信
号と前記終了検知信号の論理積で半導体記憶装置をスタ
ンバイ状態にする信号を発生する手段を有し、外部入力
されたカラムアドレスにしたがって選択され、センスア
ンプとデータ線を電気的に接続するカラムスイッチをラ
ッチする制御信号は、あらかじめプログラミングされた
連続動作数に1を加えた回数だけトグル動作するため、
不要なリード、ライト動作をしなくなった分だけ電流消
費量が減少し、さらにプリチャージコマンドを入力する
必要がなくなり、その分のシステムとしての電流消費量
が減少するという効果を有する。
路の回路図。
図。
路の回路図。
(CASレイテンシが3の場合)。
(CASレイテンシが2の場合)。
(CASレイテンシが1の場合)。
図。
Claims (4)
- 【請求項1】 外部入力されたクロック信号に同期して
発生する制御信号によって動作する半導体記憶装置にお
いて、該制御信号は、内部発生するフラグ信号と該クロ
ック信号の論理積であることを特徴とする半導体記憶装
置。 - 【請求項2】 上記請求項1の半導体記憶装置におい
て、該フラグ信号は、読出し、または書込みの外部命令
が入力されたクロック信号でイネーブルとなり、あらか
じめプログラミングされた連続動作数後のクロック信号
の1個前のクロック信号でイネーブルとなる終了検知信
号によりディセーブルとなる第1の信号、または該クロ
ック信号で制御され該第1の信号を入力とするシフトレ
ジスタの出力信号である第2の信号、または該第1の信
号と該第2の信号の論理和であることを特徴とする半導
体記憶装置。 - 【請求項3】 上記請求項2の半導体記憶装置におい
て、該フラグ信号と該終了検知信号の論理積で該半導体
記憶装置をスタンバイ状態にする信号を発生する手段を
有することを特徴とする半導体記憶装置。 - 【請求項4】 外部入力されたカラムアドレスにしたが
って選択され、センスアンプとデータ線を電気的に接続
するカラムスイッチをラッチするラッチ制御信号をもつ
上記請求項1の半導体装置において、該ラッチ制御信号
は、あらかじめプログラミングされた連続動作数を1に
加えた回数だけトグル動作すること特徴とする半導体記
憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5189930A JP2956426B2 (ja) | 1993-07-30 | 1993-07-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5189930A JP2956426B2 (ja) | 1993-07-30 | 1993-07-30 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0745067A true JPH0745067A (ja) | 1995-02-14 |
JP2956426B2 JP2956426B2 (ja) | 1999-10-04 |
Family
ID=16249593
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5189930A Expired - Lifetime JP2956426B2 (ja) | 1993-07-30 | 1993-07-30 | 半導体記憶装置 |
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Country | Link |
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JP (1) | JP2956426B2 (ja) |
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- 1993-07-30 JP JP5189930A patent/JP2956426B2/ja not_active Expired - Lifetime
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