JPH10188555A - 半導体記憶装置とデータ読み出し及び書き込み方法 - Google Patents
半導体記憶装置とデータ読み出し及び書き込み方法Info
- Publication number
- JPH10188555A JPH10188555A JP8337204A JP33720496A JPH10188555A JP H10188555 A JPH10188555 A JP H10188555A JP 8337204 A JP8337204 A JP 8337204A JP 33720496 A JP33720496 A JP 33720496A JP H10188555 A JPH10188555 A JP H10188555A
- Authority
- JP
- Japan
- Prior art keywords
- data
- pulse
- signal
- gate
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
Abstract
(57)【要約】
【課題】本発明は、半導体記憶装置に於て、データ読み
出し動作期間の長さ及びデータ書き込み動作期間の長さ
に対する相反する要求を解消し、高い周波数での高速な
動作を可能にすることを目的とする。 【解決手段】半導体記憶装置は、データ書き込み時及び
データ読み出し時に導通してデータを通過させるゲート
と、ゲートの導通期間をデータ書き込み時及びデータ読
み出し時で変化させる制御手段を含むことを特徴とす
る。
出し動作期間の長さ及びデータ書き込み動作期間の長さ
に対する相反する要求を解消し、高い周波数での高速な
動作を可能にすることを目的とする。 【解決手段】半導体記憶装置は、データ書き込み時及び
データ読み出し時に導通してデータを通過させるゲート
と、ゲートの導通期間をデータ書き込み時及びデータ読
み出し時で変化させる制御手段を含むことを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体記憶装
置に関し、詳しくはセンスアンプに対するデータの読み
出し及び書き込み動作が内部生成されたパルスによって
制御される半導体記憶装置に関する。
置に関し、詳しくはセンスアンプに対するデータの読み
出し及び書き込み動作が内部生成されたパルスによって
制御される半導体記憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ（dynamic random access memo
ry）或いはＳＤＲＡＭ（synchronousＤＲＡＭ）等の半
導体記憶装置に於ては、メモリセルに対するデータ読み
出し及び書き込み動作をセンスアンプを介して行う。デ
ータ読み出しの場合には、ワード撰択線を選択すること
によって、選択したメモリセルからデータをビットライ
ンに読み出し、ビットラインのデータをセンスアンプに
書き込んで増幅する。この増幅されたデータを、コラム
撰択線を選択することにより選択したコラムゲートを開
いて、データバスに読みだす。データ書き込みの場合に
は、コラム撰択線を選択することにより選択したコラム
ゲートを開いて、データバス上のデータをセンスアンプ
に書き込む。センスアンプに書き込まれたデータは、ワ
ード撰択線によって選択されたメモリセルに、ビットラ
インを介して書き込まれる。
ry）或いはＳＤＲＡＭ（synchronousＤＲＡＭ）等の半
導体記憶装置に於ては、メモリセルに対するデータ読み
出し及び書き込み動作をセンスアンプを介して行う。デ
ータ読み出しの場合には、ワード撰択線を選択すること
によって、選択したメモリセルからデータをビットライ
ンに読み出し、ビットラインのデータをセンスアンプに
書き込んで増幅する。この増幅されたデータを、コラム
撰択線を選択することにより選択したコラムゲートを開
いて、データバスに読みだす。データ書き込みの場合に
は、コラム撰択線を選択することにより選択したコラム
ゲートを開いて、データバス上のデータをセンスアンプ
に書き込む。センスアンプに書き込まれたデータは、ワ
ード撰択線によって選択されたメモリセルに、ビットラ
インを介して書き込まれる。
【０００３】ビットライン及びデータバスは１ビットの
データに対して一対の信号線を有しており、この一対の
信号線は、データを伝送する前に所定の電圧にチャージ
され（プリチャージ）、短絡によって互いに同電位に設
定される（イコライズ）。このプリチャージ及びイコラ
イズされた一対の信号線間で、電位差としてデータが伝
送されることにより、高速なデータ伝送が可能となる。
データに対して一対の信号線を有しており、この一対の
信号線は、データを伝送する前に所定の電圧にチャージ
され（プリチャージ）、短絡によって互いに同電位に設
定される（イコライズ）。このプリチャージ及びイコラ
イズされた一対の信号線間で、電位差としてデータが伝
送されることにより、高速なデータ伝送が可能となる。
【０００４】このプリチャージ動作及びイコライズ動作
は同時に実行されるが、伝送するデータを信号線に与え
る前に完了している必要がある。読み出し／書き込み動
作が連続して行われる場合、ある読み出し／書き込み動
作が終了した後、次の読み出し／書き込み動作が開始さ
れるまでの短期間の間に、ビットライン及びデータバス
のプリチャージ及びイコライズを完了しなければならな
い。
は同時に実行されるが、伝送するデータを信号線に与え
る前に完了している必要がある。読み出し／書き込み動
作が連続して行われる場合、ある読み出し／書き込み動
作が終了した後、次の読み出し／書き込み動作が開始さ
れるまでの短期間の間に、ビットライン及びデータバス
のプリチャージ及びイコライズを完了しなければならな
い。
【０００５】従ってクロックの１サイクルの間で、まず
データ読み出し／書き込み動作を行い、残りの時間内に
プリチャージ及びイコライズ動作を行う必要がある。こ
こでデータバス及びセンスアンプ間に於けるコラムゲー
トを介したデータ読み出し／書き込み動作を考えると、
データ読み出し／書き込み動作は、コラムゲートを選択
して開く（導通させる）ことに相当する。コラムゲート
はトランジスタで構成され、このトランジスタのゲート
にパルス入力を与えてトランジスタを導通させることで
コラムゲートを開き、データ読み出し／書き込み動作を
行う。従ってクロックの１サイクルを、コラムゲートト
ランジスタへのパルス入力の期間とイコライズの期間
（プリチャージは同時に行われる）とで、適当に分割す
ることになる。
データ読み出し／書き込み動作を行い、残りの時間内に
プリチャージ及びイコライズ動作を行う必要がある。こ
こでデータバス及びセンスアンプ間に於けるコラムゲー
トを介したデータ読み出し／書き込み動作を考えると、
データ読み出し／書き込み動作は、コラムゲートを選択
して開く（導通させる）ことに相当する。コラムゲート
はトランジスタで構成され、このトランジスタのゲート
にパルス入力を与えてトランジスタを導通させることで
コラムゲートを開き、データ読み出し／書き込み動作を
行う。従ってクロックの１サイクルを、コラムゲートト
ランジスタへのパルス入力の期間とイコライズの期間
（プリチャージは同時に行われる）とで、適当に分割す
ることになる。
【０００６】
【発明が解決しようとする課題】データ書き込み動作を
行う場合には、センスアンプのデータを上書きする必要
があるため、データバスに大きな電圧振幅を与える必要
がある。ところが大きな電圧振幅をデータバスに与える
と、次のサイクルに備えてイコライズする際に、一対の
信号線間の大きな電位差を同電位にまで戻す必要がある
ため、イコライズにかなりの時間を必要としてしまう。
従って、書き込み動作を行うためのパルス幅をそれ程長
くすることが出来ない。
行う場合には、センスアンプのデータを上書きする必要
があるため、データバスに大きな電圧振幅を与える必要
がある。ところが大きな電圧振幅をデータバスに与える
と、次のサイクルに備えてイコライズする際に、一対の
信号線間の大きな電位差を同電位にまで戻す必要がある
ため、イコライズにかなりの時間を必要としてしまう。
従って、書き込み動作を行うためのパルス幅をそれ程長
くすることが出来ない。
【０００７】一方データ読み出し動作は、微小電圧増幅
回路である読み出しアンプでデータバスの小さな電圧振
幅を増幅しながらデータを読みだすので、データバスは
比較的小さな電圧振幅を持てば十分である。従って、デ
ータバスのイコライズにはそれ程の時間を必要としな
い。しかしながら微小電圧増幅回路で小さな電圧振幅を
増幅しながらデータを読み出すので、データバスにデー
タが出力されている時間が長いほうが、より電圧振幅が
増幅されると共にデータ読み出しタイミングのマージン
が大きくなる。従って、読み出し動作を行うためのパル
ス幅はなるべく長いほうが好ましい。
回路である読み出しアンプでデータバスの小さな電圧振
幅を増幅しながらデータを読みだすので、データバスは
比較的小さな電圧振幅を持てば十分である。従って、デ
ータバスのイコライズにはそれ程の時間を必要としな
い。しかしながら微小電圧増幅回路で小さな電圧振幅を
増幅しながらデータを読み出すので、データバスにデー
タが出力されている時間が長いほうが、より電圧振幅が
増幅されると共にデータ読み出しタイミングのマージン
が大きくなる。従って、読み出し動作を行うためのパル
ス幅はなるべく長いほうが好ましい。
【０００８】従来、コラムゲートへのパルス入力は、デ
ータ読み出し動作であるかデータ書き込み動作であるか
に関わらず一定のパルス幅となっている。従って、書き
込み動作に適切なようにパルス幅を短く設定すると、読
み出し動作に於てデータ読み出しには不十分な長さとな
り、逆に読み出し動作に適切なようにパルス幅を長く設
定すると、書き込み動作に於てイコライズに十分な時間
が取れないことになる。クロックの１サイクルの時間が
ある程度長ければこの相反する要求は問題とならない
が、１サイクルの時間を短くして動作速度を上げようと
すると、この問題が顕在化してくる。従って、半導体記
憶装置の動作周波数を高くすることが出来ず、高速な動
作を実現することが出来ない。
ータ読み出し動作であるかデータ書き込み動作であるか
に関わらず一定のパルス幅となっている。従って、書き
込み動作に適切なようにパルス幅を短く設定すると、読
み出し動作に於てデータ読み出しには不十分な長さとな
り、逆に読み出し動作に適切なようにパルス幅を長く設
定すると、書き込み動作に於てイコライズに十分な時間
が取れないことになる。クロックの１サイクルの時間が
ある程度長ければこの相反する要求は問題とならない
が、１サイクルの時間を短くして動作速度を上げようと
すると、この問題が顕在化してくる。従って、半導体記
憶装置の動作周波数を高くすることが出来ず、高速な動
作を実現することが出来ない。
【０００９】従って本発明の目的は、半導体記憶装置に
於て、データ読み出し動作期間の長さ及びデータ書き込
み動作期間の長さに対する相反する要求を解消し、高い
周波数での高速な動作を可能にすることである。
於て、データ読み出し動作期間の長さ及びデータ書き込
み動作期間の長さに対する相反する要求を解消し、高い
周波数での高速な動作を可能にすることである。
【００１０】
【課題を解決するための手段】請求項１の発明に於て
は、半導体記憶装置は、データ書き込み時及びデータ読
み出し時に導通してデータを通過させるゲートと、該ゲ
ートの導通期間をデータ書き込み時及びデータ読み出し
時で変化させる制御手段を含むことを特徴とする。
は、半導体記憶装置は、データ書き込み時及びデータ読
み出し時に導通してデータを通過させるゲートと、該ゲ
ートの導通期間をデータ書き込み時及びデータ読み出し
時で変化させる制御手段を含むことを特徴とする。
【００１１】請求項２の発明に於ては、請求項１記載の
半導体記憶装置に於て、複数のメモリセルに対するデー
タ読み出し及びデータ書き込みを行う複数のセンスアン
プを更に含み、前記ゲートはコラムゲートトランジスタ
であって、該ゲートを選択的に導通させることによって
該複数のセンスアンプから少なくとも一つのセンスアン
プを選択し、該少なくとも一つのセンスアンプと外部と
の間のデータ読み出し及びデータ書き込みを該ゲートを
介して行うことを特徴とする。
半導体記憶装置に於て、複数のメモリセルに対するデー
タ読み出し及びデータ書き込みを行う複数のセンスアン
プを更に含み、前記ゲートはコラムゲートトランジスタ
であって、該ゲートを選択的に導通させることによって
該複数のセンスアンプから少なくとも一つのセンスアン
プを選択し、該少なくとも一つのセンスアンプと外部と
の間のデータ読み出し及びデータ書き込みを該ゲートを
介して行うことを特徴とする。
【００１２】請求項３の発明に於ては、請求項２記載の
半導体記憶装置に於て、前記制御手段は、前記コラムゲ
ートトランジスタのゲート入力に供給するパルス信号を
生成し、データ書き込み時及びデータ読み出し時で該パ
ルス信号のパルス幅を変化させるパルス生成手段を含む
ことを特徴とする。請求項４の発明に於ては、請求項３
記載の半導体記憶装置に於て、前記パルス生成手段は、
データ書き込み時の前記パルス幅を、データ読み出し時
の該パルス幅よりも短くすることを特徴とする。
半導体記憶装置に於て、前記制御手段は、前記コラムゲ
ートトランジスタのゲート入力に供給するパルス信号を
生成し、データ書き込み時及びデータ読み出し時で該パ
ルス信号のパルス幅を変化させるパルス生成手段を含む
ことを特徴とする。請求項４の発明に於ては、請求項３
記載の半導体記憶装置に於て、前記パルス生成手段は、
データ書き込み時の前記パルス幅を、データ読み出し時
の該パルス幅よりも短くすることを特徴とする。
【００１３】請求項５の発明に於ては、請求項３記載の
半導体記憶装置に於て、前記ゲートを介して前記センス
アンプに接続されたデータバスを更に含み、前記パルス
信号が前記ゲートを導通させる期間以外の期間に前記デ
ータバスに対するプリチャージ動作及びイコライズ動作
を行うことを特徴とする。請求項６の発明に於ては、請
求項３記載の半導体記憶装置に於て、前記パルス生成手
段は、前記パルス信号を保持するラッチと、書き込み動
作時と読み出し動作時とで異なったタイミングで該ラッ
チをリセットするリセット回路を含むことを特徴とす
る。
半導体記憶装置に於て、前記ゲートを介して前記センス
アンプに接続されたデータバスを更に含み、前記パルス
信号が前記ゲートを導通させる期間以外の期間に前記デ
ータバスに対するプリチャージ動作及びイコライズ動作
を行うことを特徴とする。請求項６の発明に於ては、請
求項３記載の半導体記憶装置に於て、前記パルス生成手
段は、前記パルス信号を保持するラッチと、書き込み動
作時と読み出し動作時とで異なったタイミングで該ラッ
チをリセットするリセット回路を含むことを特徴とす
る。
【００１４】請求項７の発明に於ては、請求項６記載の
半導体記憶装置に於て、前記リセット回路は、前記ラッ
チの出力を遅延させる遅延回路と、書き込み動作である
か読み出し動作であるかを指定する識別信号に基づい
て、該遅延回路から異なった遅延時間を有する遅延信号
を取り出す回路を含み、該遅延信号によって前記ラッチ
をリセットすることを特徴とする。
半導体記憶装置に於て、前記リセット回路は、前記ラッ
チの出力を遅延させる遅延回路と、書き込み動作である
か読み出し動作であるかを指定する識別信号に基づい
て、該遅延回路から異なった遅延時間を有する遅延信号
を取り出す回路を含み、該遅延信号によって前記ラッチ
をリセットすることを特徴とする。
【００１５】請求項８の発明に於ては、請求項３記載の
半導体記憶装置に於て、前記パルス生成手段は、前記パ
ルス信号を保持する第１のラッチと、第１の所定のタイ
ミングで該第１のラッチをリセットする第１のリセット
回路と、該パルス信号を保持する第２のラッチと、第２
の所定のタイミングで該第２のラッチをリセットする第
２のリセット回路と、書き込み動作であるか読み出し動
作であるかを指定する識別信号に基づいて、該第１のラ
ッチ及び該第１のリセット回路或いは該第２のラッチ及
び該第２のリセット回路の何れかを動作させる手段を含
むことを特徴とする。
半導体記憶装置に於て、前記パルス生成手段は、前記パ
ルス信号を保持する第１のラッチと、第１の所定のタイ
ミングで該第１のラッチをリセットする第１のリセット
回路と、該パルス信号を保持する第２のラッチと、第２
の所定のタイミングで該第２のラッチをリセットする第
２のリセット回路と、書き込み動作であるか読み出し動
作であるかを指定する識別信号に基づいて、該第１のラ
ッチ及び該第１のリセット回路或いは該第２のラッチ及
び該第２のリセット回路の何れかを動作させる手段を含
むことを特徴とする。
【００１６】請求項９の発明に於ては、請求項８記載の
半導体記憶装置に於て、第１のリセット回路と第２のリ
セット回路の各々は、対応するラッチの出力を遅延させ
遅延信号を出力する遅延回路を含み、該遅延信号によっ
て該対応するラッチをリセットすることを特徴とする。
請求項１０の発明に於ては、半導体記憶装置に於てメモ
リセルと外部との間でコラムゲートトランジスタを介し
てデータ読み出し及びデータ書き込みを行う方法は、デ
ータ読み出し時に該コラムゲートトランジスタを第１の
所定の期間導通させ、データ書き込み時に該コラムゲー
トトランジスタを第２の所定の期間導通させる各段階を
含むことを特徴とする。
半導体記憶装置に於て、第１のリセット回路と第２のリ
セット回路の各々は、対応するラッチの出力を遅延させ
遅延信号を出力する遅延回路を含み、該遅延信号によっ
て該対応するラッチをリセットすることを特徴とする。
請求項１０の発明に於ては、半導体記憶装置に於てメモ
リセルと外部との間でコラムゲートトランジスタを介し
てデータ読み出し及びデータ書き込みを行う方法は、デ
ータ読み出し時に該コラムゲートトランジスタを第１の
所定の期間導通させ、データ書き込み時に該コラムゲー
トトランジスタを第２の所定の期間導通させる各段階を
含むことを特徴とする。
【００１７】請求項１１の発明に於ては、請求項１０記
載の方法に於て、前記第１の所定の期間は、前記第２の
所定の期間より長いことを特徴とする。請求項１２の発
明に於ては、請求項１０記載の方法に於て、前記第１の
所定の期間及び前記第２の所定の期間以外の期間に、プ
リチャージ動作及びイコライズ動作を行うことを特徴と
する。
載の方法に於て、前記第１の所定の期間は、前記第２の
所定の期間より長いことを特徴とする。請求項１２の発
明に於ては、請求項１０記載の方法に於て、前記第１の
所定の期間及び前記第２の所定の期間以外の期間に、プ
リチャージ動作及びイコライズ動作を行うことを特徴と
する。
【００１８】上記発明に於ては、ゲートの導通期間をデ
ータ書き込み時及びデータ読み出し時で変化させる制御
手段が設けられているので、データ読み出し動作期間の
長さ及びデータ書き込み動作期間の長さに対する相反す
る要求を解消し、高い周波数での高速な動作を可能にす
ることが出来る。即ち、書き込みのために必要なデータ
信号の電圧波形は大きな電圧振幅を有するために、イコ
ライズによってデータバスを同電位にするためには比較
的長い時間を必要とする。上記発明に於ては、書き込み
動作時には比較的短いゲート導通時間を用いることが出
来るので、次サイクルに移る前に大きな電圧振幅を完全
にイコライズすることが出来る。また読み出し動作の際
にはデータ信号の電圧振幅が徐々に増幅されるために、
十分な電圧振幅まで増幅するためには比較的長い時間を
必要とし、更に長い期間データ信号が保持されたほう
が、十分な動作タイミングのマージンを提供できるので
好ましい。上記発明に於ては、読み出し動作時には比較
的長いゲート導通時間を用いることが出来るので、読み
出し動作に対して十分に長い動作時間を設定することが
出来る。
ータ書き込み時及びデータ読み出し時で変化させる制御
手段が設けられているので、データ読み出し動作期間の
長さ及びデータ書き込み動作期間の長さに対する相反す
る要求を解消し、高い周波数での高速な動作を可能にす
ることが出来る。即ち、書き込みのために必要なデータ
信号の電圧波形は大きな電圧振幅を有するために、イコ
ライズによってデータバスを同電位にするためには比較
的長い時間を必要とする。上記発明に於ては、書き込み
動作時には比較的短いゲート導通時間を用いることが出
来るので、次サイクルに移る前に大きな電圧振幅を完全
にイコライズすることが出来る。また読み出し動作の際
にはデータ信号の電圧振幅が徐々に増幅されるために、
十分な電圧振幅まで増幅するためには比較的長い時間を
必要とし、更に長い期間データ信号が保持されたほう
が、十分な動作タイミングのマージンを提供できるので
好ましい。上記発明に於ては、読み出し動作時には比較
的長いゲート導通時間を用いることが出来るので、読み
出し動作に対して十分に長い動作時間を設定することが
出来る。
【００１９】仮に書き込み動作時及び読み出し動作時の
パルス幅を同一にしようとすると、書き込み動作時に十
分なイコライズ時間が取れないか、読み出し動作時に十
分な読み出し動作時間が取れないことになる。しかし上
記本発明に於ては、書き込み動作時のゲート導通時間と
読み込み動作時のゲート導通時間とを変えることで、従
来よりも短いサイクルでの動作を可能とし、高速な読み
出し及び書き込み動作を実現できる。
パルス幅を同一にしようとすると、書き込み動作時に十
分なイコライズ時間が取れないか、読み出し動作時に十
分な読み出し動作時間が取れないことになる。しかし上
記本発明に於ては、書き込み動作時のゲート導通時間と
読み込み動作時のゲート導通時間とを変えることで、従
来よりも短いサイクルでの動作を可能とし、高速な読み
出し及び書き込み動作を実現できる。
【００２０】
【発明の実施の形態】以下に本発明の実施例を添付の図
面を参照して説明する。図１は、本発明によるＤＲＡＭ
の実施例を示す。図１のＤＲＡＭは、複数のワード撰択
線１０、複数のメモリセル１１、複数のセルトランジス
タ１２、センスアンプ１３、コラムゲートトランジスタ
１４及び１５、複数のコラム撰択線１６、ワードデコー
ダ２０、コラムデコーダ２１、読み出しアンプ／書き込
みバッファ２２、センスアンプ制御ユニット２３、コラ
ムアクセスパルス生成ユニット２４、データ入出力バッ
ファ２５、コマンド制御ユニット２６、アドレスバッフ
ァ２７、データパッド２８、コントロールパッド２９、
アドレスパッド３０、信号線３１、一対のビットライン
ＢＬ及び／ＢＬ、及び一対のデータバスＤＢ及び／ＤＢ
を含む。ここで／ＢＬ或いは／ＤＢ等のシンボルの前
の" ／" は、反転データを示す。
面を参照して説明する。図１は、本発明によるＤＲＡＭ
の実施例を示す。図１のＤＲＡＭは、複数のワード撰択
線１０、複数のメモリセル１１、複数のセルトランジス
タ１２、センスアンプ１３、コラムゲートトランジスタ
１４及び１５、複数のコラム撰択線１６、ワードデコー
ダ２０、コラムデコーダ２１、読み出しアンプ／書き込
みバッファ２２、センスアンプ制御ユニット２３、コラ
ムアクセスパルス生成ユニット２４、データ入出力バッ
ファ２５、コマンド制御ユニット２６、アドレスバッフ
ァ２７、データパッド２８、コントロールパッド２９、
アドレスパッド３０、信号線３１、一対のビットライン
ＢＬ及び／ＢＬ、及び一対のデータバスＤＢ及び／ＤＢ
を含む。ここで／ＢＬ或いは／ＤＢ等のシンボルの前
の" ／" は、反転データを示す。
【００２１】図１のＤＲＡＭに於て、コラムアクセスパ
ルス生成ユニット２４は、従来技術のＤＲＡＭのものと
は異なり、コマンド制御ユニット２６から信号線３１を
介して、現在の動作が読み出し動作であるか書き込み動
作であるかを示す読み出し／書き込み信号を受け取る。
コラムアクセスパルス生成ユニット２４は、コマンド制
御ユニット２６からコラムアクセス信号を受け取るとパ
ルス信号を生成するが、読み出し／書き込み信号が示す
現在の動作が読み出し動作であるか書き込み動作である
かによって、異なったパルス幅のパルス信号を生成し、
コラムデコーダ２１に供給する。コラムデコーダ２１
は、供給されたパルスを選択されたコラム選択線１６に
供給し、選択されたコラムゲートトランジスタ１４或い
は１５を導通させる。
ルス生成ユニット２４は、従来技術のＤＲＡＭのものと
は異なり、コマンド制御ユニット２６から信号線３１を
介して、現在の動作が読み出し動作であるか書き込み動
作であるかを示す読み出し／書き込み信号を受け取る。
コラムアクセスパルス生成ユニット２４は、コマンド制
御ユニット２６からコラムアクセス信号を受け取るとパ
ルス信号を生成するが、読み出し／書き込み信号が示す
現在の動作が読み出し動作であるか書き込み動作である
かによって、異なったパルス幅のパルス信号を生成し、
コラムデコーダ２１に供給する。コラムデコーダ２１
は、供給されたパルスを選択されたコラム選択線１６に
供給し、選択されたコラムゲートトランジスタ１４或い
は１５を導通させる。
【００２２】このようにして、データ読み出し或いはデ
ータ書き込みを行うためのコラムゲートトランジスタ１
４或いは１５は、データ読み出し時とデータ書き込み時
とで異なった長さの期間オンとなりデータを転送するこ
とが出来る。従って、書き込み動作の時には、コラムア
クセスパルス生成ユニット２４が生成するパルスのパル
ス幅を比較的短くしてイコライズに十分な時間的余裕を
与え、読み出し動作の時には、コラムアクセスパルス生
成ユニット２４が生成するパルスのパルス幅を比較的長
くしてデータ読み出しに十分な時間的余裕を与えること
が出来る。従って、クロックサイクルを短縮して、高い
クロック周波数による高速なデータ読み出し／書き込み
動作を行うことが出来る。
ータ書き込みを行うためのコラムゲートトランジスタ１
４或いは１５は、データ読み出し時とデータ書き込み時
とで異なった長さの期間オンとなりデータを転送するこ
とが出来る。従って、書き込み動作の時には、コラムア
クセスパルス生成ユニット２４が生成するパルスのパル
ス幅を比較的短くしてイコライズに十分な時間的余裕を
与え、読み出し動作の時には、コラムアクセスパルス生
成ユニット２４が生成するパルスのパルス幅を比較的長
くしてデータ読み出しに十分な時間的余裕を与えること
が出来る。従って、クロックサイクルを短縮して、高い
クロック周波数による高速なデータ読み出し／書き込み
動作を行うことが出来る。
【００２３】図１のＤＲＡＭに於て上記以外の動作は、
従来のＤＲＡＭと同様である。なおプリチャージ動作及
びイコライズ動作は、コラムアクセスパルス生成ユニッ
ト２４が生成するパルスがＨＩＧＨの時にコラムゲート
が開かれるとすると、このパルスがＬＯＷである期間に
行えばよい。これもまた従来のＤＲＡＭと同様の構成で
ある。
従来のＤＲＡＭと同様である。なおプリチャージ動作及
びイコライズ動作は、コラムアクセスパルス生成ユニッ
ト２４が生成するパルスがＨＩＧＨの時にコラムゲート
が開かれるとすると、このパルスがＬＯＷである期間に
行えばよい。これもまた従来のＤＲＡＭと同様の構成で
ある。
【００２４】図１のＤＲＡＭの動作について以下に説明
する。なお図１のＤＲＡＭに於ては図面の簡略化のため
に、一対のデータバス及び一つのデータパッドのみが示
されるが、複数対のデータバス及び複数のデータパッド
を有する構成でよい。データ読み出しの場合、アドレス
パッド３０にアドレス信号が供給される。アドレス信号
はアドレスバッファ２７に格納されて、ワードデコーダ
２０とコラムデコーダ２１に供給される。
する。なお図１のＤＲＡＭに於ては図面の簡略化のため
に、一対のデータバス及び一つのデータパッドのみが示
されるが、複数対のデータバス及び複数のデータパッド
を有する構成でよい。データ読み出しの場合、アドレス
パッド３０にアドレス信号が供給される。アドレス信号
はアドレスバッファ２７に格納されて、ワードデコーダ
２０とコラムデコーダ２１に供給される。
【００２５】ワードデコーダ２０は、アドレス信号で指
定されたワード線１０を選択してＨＩＧＨとし、対応す
るセルトランジスタ１２を導通させる。これによって、
選択されたメモリセル１１のデータが、セルトランジス
タ１２を介してビットラインＢＬ及び／ＢＬに供給され
る。ビットラインＢＬ及び／ＢＬのデータ信号は、セン
スアンプ制御ユニット２３によって制御されるセンスア
ンプ１３によって増幅される。
定されたワード線１０を選択してＨＩＧＨとし、対応す
るセルトランジスタ１２を導通させる。これによって、
選択されたメモリセル１１のデータが、セルトランジス
タ１２を介してビットラインＢＬ及び／ＢＬに供給され
る。ビットラインＢＬ及び／ＢＬのデータ信号は、セン
スアンプ制御ユニット２３によって制御されるセンスア
ンプ１３によって増幅される。
【００２６】コラムデコーダ２１は、アドレスバッファ
２７からのアドレス信号と共に、コラムアクセスパルス
生成ユニット２４からパルス信号を受け取る。コラムデ
コーダ２１は、アドレス信号で選択されたコラム撰択線
１６に、このパルス信号を供給する。選択されたコラム
撰択線１６に対応するコラムゲートトランジスタ１４或
いは１５がオンされ、センスアンプ１３で増幅されたデ
ータ信号がデータバスＤＢ及び／ＤＢに供給される。デ
ータバスＤＢ及び／ＤＢ上のデータ信号は、読み出しア
ンプ／書き込みバッファ２２に読み込まれて増幅され、
データ入出力バッファ２５に供給される。データ入出力
バッファ２５は、データ信号をデータパッド２８に出力
する。このようにして記憶されたデータを、アドレス信
号によって指定されたアドレスから読みだすことが出来
る。
２７からのアドレス信号と共に、コラムアクセスパルス
生成ユニット２４からパルス信号を受け取る。コラムデ
コーダ２１は、アドレス信号で選択されたコラム撰択線
１６に、このパルス信号を供給する。選択されたコラム
撰択線１６に対応するコラムゲートトランジスタ１４或
いは１５がオンされ、センスアンプ１３で増幅されたデ
ータ信号がデータバスＤＢ及び／ＤＢに供給される。デ
ータバスＤＢ及び／ＤＢ上のデータ信号は、読み出しア
ンプ／書き込みバッファ２２に読み込まれて増幅され、
データ入出力バッファ２５に供給される。データ入出力
バッファ２５は、データ信号をデータパッド２８に出力
する。このようにして記憶されたデータを、アドレス信
号によって指定されたアドレスから読みだすことが出来
る。
【００２７】上述の読み出し動作に於て、コラムゲート
トランジスタ１４或いは１５の導通期間を決定するパル
ス信号のパルス幅は、コラムアクセスパルス生成ユニッ
ト２４によって、読み出し動作に十分な電圧増幅時間と
十分な動作マージンを与えるように長いパルス幅に設定
される。従って、クロックサイクルを短縮して、高いク
ロック周波数による高速なデータ読み出し動作を行うこ
とが出来る。
トランジスタ１４或いは１５の導通期間を決定するパル
ス信号のパルス幅は、コラムアクセスパルス生成ユニッ
ト２４によって、読み出し動作に十分な電圧増幅時間と
十分な動作マージンを与えるように長いパルス幅に設定
される。従って、クロックサイクルを短縮して、高いク
ロック周波数による高速なデータ読み出し動作を行うこ
とが出来る。
【００２８】データ書き込みの場合、データパッド２８
及びアドレスパッド３０に、データ信号及びアドレス信
号が供給される。データ信号はデータ入出力バッファ２
５を介して、読み出しアンプ／書き込みバッファ２２に
供給される。読み出しアンプ／書き込みバッファ２２に
供給されたデータ信号は、データバスＤＢ及び／ＤＢ上
に電位差信号として現われる。またアドレスパッド３０
に与えられたアドレス信号はアドレスバッファ２７に格
納されて、ワードデコーダ２０とコラムデコーダ２１に
供給される。
及びアドレスパッド３０に、データ信号及びアドレス信
号が供給される。データ信号はデータ入出力バッファ２
５を介して、読み出しアンプ／書き込みバッファ２２に
供給される。読み出しアンプ／書き込みバッファ２２に
供給されたデータ信号は、データバスＤＢ及び／ＤＢ上
に電位差信号として現われる。またアドレスパッド３０
に与えられたアドレス信号はアドレスバッファ２７に格
納されて、ワードデコーダ２０とコラムデコーダ２１に
供給される。
【００２９】コラムデコーダ２１は、アドレスバッファ
２７からのアドレス信号と共に、コラムアクセスパルス
生成ユニット２４からパルス信号を受け取る。コラムデ
コーダ２１は、アドレス信号で選択されたコラム撰択線
１６に、このパルス信号を供給する。選択されたコラム
撰択線１６に対応するコラムゲートトランジスタ１４或
いは１５がオンされ、データバスＤＢ及び／ＤＢ上のデ
ータ信号がセンスアンプ１３に供給され、センスアンプ
１３内のデータを書き換える。センスアンプ１３に供給
されたデータは、データ信号としてビットラインＢＬ及
び／ＢＬ上に現われる。
２７からのアドレス信号と共に、コラムアクセスパルス
生成ユニット２４からパルス信号を受け取る。コラムデ
コーダ２１は、アドレス信号で選択されたコラム撰択線
１６に、このパルス信号を供給する。選択されたコラム
撰択線１６に対応するコラムゲートトランジスタ１４或
いは１５がオンされ、データバスＤＢ及び／ＤＢ上のデ
ータ信号がセンスアンプ１３に供給され、センスアンプ
１３内のデータを書き換える。センスアンプ１３に供給
されたデータは、データ信号としてビットラインＢＬ及
び／ＢＬ上に現われる。
【００３０】ワードデコーダ２０は、アドレス信号で指
定されたワード線１０を選択してＨＩＧＨとし、対応す
るセルトランジスタ１２を導通させる。これによって、
選択されたメモリセル１１に、導通されたセルトランジ
スタ１２を介して、ビットラインＢＬ及び／ＢＬ上のデ
ータが電荷として記憶される。このようにして、入力し
たデータを、アドレス信号によって指定したアドレスに
記憶させることが出来る。
定されたワード線１０を選択してＨＩＧＨとし、対応す
るセルトランジスタ１２を導通させる。これによって、
選択されたメモリセル１１に、導通されたセルトランジ
スタ１２を介して、ビットラインＢＬ及び／ＢＬ上のデ
ータが電荷として記憶される。このようにして、入力し
たデータを、アドレス信号によって指定したアドレスに
記憶させることが出来る。
【００３１】上述の読み出し動作に於て、コラムゲート
トランジスタ１４或いは１５の導通期間を決定するパル
ス信号のパルス幅は、コラムアクセスパルス生成ユニッ
ト２４によって、書き込み動作後のイコライズ動作に十
分な時間的余裕を与えるような短いパルス幅に設定され
る。従って、クロックサイクルを短縮して、高いクロッ
ク周波数による高速なデータ読み出し動作を行うことが
出来る。
トランジスタ１４或いは１５の導通期間を決定するパル
ス信号のパルス幅は、コラムアクセスパルス生成ユニッ
ト２４によって、書き込み動作後のイコライズ動作に十
分な時間的余裕を与えるような短いパルス幅に設定され
る。従って、クロックサイクルを短縮して、高いクロッ
ク周波数による高速なデータ読み出し動作を行うことが
出来る。
【００３２】図２（Ａ）及び（Ｂ）は、図１のコラムア
クセスパルス生成ユニット２４が生成するパルス信号を
示す。図２（Ａ）は、書き込み動作の場合に生成される
パルス信号を示し、図２（Ｂ）は、読み出し動作の場合
に生成されるパルス信号を示す。また各パルス信号に重
ねて、データバスＤＢ及び／ＤＢ上のデータ信号の電圧
波形を示す。
クセスパルス生成ユニット２４が生成するパルス信号を
示す。図２（Ａ）は、書き込み動作の場合に生成される
パルス信号を示し、図２（Ｂ）は、読み出し動作の場合
に生成されるパルス信号を示す。また各パルス信号に重
ねて、データバスＤＢ及び／ＤＢ上のデータ信号の電圧
波形を示す。
【００３３】図２（Ａ）と図２（Ｂ）を比較すれば明ら
かなように、書き込み動作時のパルス信号と読み込み動
作時のパルス信号は同一のサイクルであるが、読み込み
動作時のパルスの方が長いパルス幅（信号がＨＩＧＨの
期間）を有する。図２（Ａ）に示されるように、書き込
みのために必要なデータ信号の電圧波形は大きな電圧振
幅を有するために、イコライズによってデータバスＤＢ
及び／ＤＢを同電位にするためには比較的長い時間を必
要とする。本発明に於ては、書き込み動作時には比較的
短いパルス幅を有するパルス信号を用いるので、次サイ
クルに移る前に大きな電圧振幅を完全にイコライズする
ことが出来る。
かなように、書き込み動作時のパルス信号と読み込み動
作時のパルス信号は同一のサイクルであるが、読み込み
動作時のパルスの方が長いパルス幅（信号がＨＩＧＨの
期間）を有する。図２（Ａ）に示されるように、書き込
みのために必要なデータ信号の電圧波形は大きな電圧振
幅を有するために、イコライズによってデータバスＤＢ
及び／ＤＢを同電位にするためには比較的長い時間を必
要とする。本発明に於ては、書き込み動作時には比較的
短いパルス幅を有するパルス信号を用いるので、次サイ
クルに移る前に大きな電圧振幅を完全にイコライズする
ことが出来る。
【００３４】また図２（Ｂ）に示されるように、読み出
し動作の際にはデータ信号の電圧振幅が徐々に増幅され
るために、十分な電圧振幅まで増幅するためには比較的
長い時間を必要とする。またデータバスＤＢ及び／ＤＢ
から次段へのデータ読み出しのタイミングを考えると、
長い期間データ信号が保持されたほうが、十分な動作タ
イミングのマージンを提供できるので好ましい。本発明
に於ては、読み出し動作時には比較的長いパルス幅を有
するパルス信号を用いるので、読み出し動作に対して十
分に長い動作時間を設定することが出来る。
し動作の際にはデータ信号の電圧振幅が徐々に増幅され
るために、十分な電圧振幅まで増幅するためには比較的
長い時間を必要とする。またデータバスＤＢ及び／ＤＢ
から次段へのデータ読み出しのタイミングを考えると、
長い期間データ信号が保持されたほうが、十分な動作タ
イミングのマージンを提供できるので好ましい。本発明
に於ては、読み出し動作時には比較的長いパルス幅を有
するパルス信号を用いるので、読み出し動作に対して十
分に長い動作時間を設定することが出来る。
【００３５】図２（Ａ）及び（Ｂ）に示されるクロック
サイクルで、書き込み動作時及び読み出し動作時のパル
ス幅を同一にしようとすると、書き込み動作時に十分な
イコライズ時間が取れないか、読み出し動作時に十分な
読み出し動作時間が取れないことになる。つまり本発明
によって図２（Ａ）及び（Ｂ）に示されるように、書き
込み動作時のパルス幅と読み込み動作時のパルス幅とを
変えることで、従来よりも短いサイクルでの動作を可能
とし、高速な読み出し及び書き込み動作を実現できるこ
とになる。
サイクルで、書き込み動作時及び読み出し動作時のパル
ス幅を同一にしようとすると、書き込み動作時に十分な
イコライズ時間が取れないか、読み出し動作時に十分な
読み出し動作時間が取れないことになる。つまり本発明
によって図２（Ａ）及び（Ｂ）に示されるように、書き
込み動作時のパルス幅と読み込み動作時のパルス幅とを
変えることで、従来よりも短いサイクルでの動作を可能
とし、高速な読み出し及び書き込み動作を実現できるこ
とになる。
【００３６】図３は、本発明によるコラムアクセスパル
ス生成ユニット２４の第１の実施例を示す。図３のコラ
ムアクセスパルス生成ユニット２４は、ＮＡＮＤ回路４
０及び４１、インバータ４２乃至４８、ＮＭＯＳトラン
ジスタ５０及び５１、ＰＭＯＳトランジスタ５２及び５
３、及び複数対の抵抗Ｒ及び容量Ｃを含む。ＮＡＮＤ回
路４０及び４１はＲＳフリップフロップを形成し、また
抵抗Ｒ及び容量Ｃの対は遅延素子を形成する。
ス生成ユニット２４の第１の実施例を示す。図３のコラ
ムアクセスパルス生成ユニット２４は、ＮＡＮＤ回路４
０及び４１、インバータ４２乃至４８、ＮＭＯＳトラン
ジスタ５０及び５１、ＰＭＯＳトランジスタ５２及び５
３、及び複数対の抵抗Ｒ及び容量Ｃを含む。ＮＡＮＤ回
路４０及び４１はＲＳフリップフロップを形成し、また
抵抗Ｒ及び容量Ｃの対は遅延素子を形成する。
【００３７】図４は、図３のコラムアクセスパルス生成
ユニット２４の動作を説明するためのタイミングチャー
トを示す。以下に図３及び図４を参照して、図３のコラ
ムアクセスパルス生成ユニット２４の動作を説明する。
初期状態に於て、ＮＡＮＤ回路４０及び４１からなるＲ
Ｓフリップフロップの一方の入力ノードＮ１はＨＩＧＨ
であり、もう一方の入力ノードｎ０１もＨＩＧＨであ
る。またノードｎ０２及びｎ０３は各々、ＨＩＧＨ及び
ＬＯＷの状態にある。従って初期状態に於て、コラムア
クセスパルス生成ユニット２４の出力ノードＮ３には、
ノードｎ０２のＨＩＧＨをインバータ４２で反転したＬ
ＯＷ信号が現われる。
ユニット２４の動作を説明するためのタイミングチャー
トを示す。以下に図３及び図４を参照して、図３のコラ
ムアクセスパルス生成ユニット２４の動作を説明する。
初期状態に於て、ＮＡＮＤ回路４０及び４１からなるＲ
Ｓフリップフロップの一方の入力ノードＮ１はＨＩＧＨ
であり、もう一方の入力ノードｎ０１もＨＩＧＨであ
る。またノードｎ０２及びｎ０３は各々、ＨＩＧＨ及び
ＬＯＷの状態にある。従って初期状態に於て、コラムア
クセスパルス生成ユニット２４の出力ノードＮ３には、
ノードｎ０２のＨＩＧＨをインバータ４２で反転したＬ
ＯＷ信号が現われる。
【００３８】この初期状態で、コラムアクセス信号とし
て、ノードＮ１にＬＯＷのパルスが入力される。従っ
て、ＲＳフリップフロップの入力ノードＮ１及びｎ０１
は各々ＬＯＷ及びＨＩＧＨとなるので、ＲＳフリップフ
ロップの出力であるノードｎ０２及びｎ０３は、各々Ｌ
ＯＷ及びＨＩＧＨとなる。ノードｎ０２の反転であるコ
ラムアクセスパルス生成ユニット２４の出力ノードＮ３
は、ＬＯＷからＨＩＧＨに変化する。
て、ノードＮ１にＬＯＷのパルスが入力される。従っ
て、ＲＳフリップフロップの入力ノードＮ１及びｎ０１
は各々ＬＯＷ及びＨＩＧＨとなるので、ＲＳフリップフ
ロップの出力であるノードｎ０２及びｎ０３は、各々Ｌ
ＯＷ及びＨＩＧＨとなる。ノードｎ０２の反転であるコ
ラムアクセスパルス生成ユニット２４の出力ノードＮ３
は、ＬＯＷからＨＩＧＨに変化する。
【００３９】以後の動作は書き込み動作の場合と読み出
し動作の場合によって異なる。まず書き込み動作の場合
について説明する。書き込み動作の場合には、ノードＮ
２に供給される読み出し／書き込み信号はＨＩＧＨであ
る。従って、ＮＭＯＳトランジスタ５０及びＰＭＯＳト
ランジスタ５２がオンとなり導通される。またＮＭＯＳ
トランジスタ５１及びＰＭＯＳトランジスタ５３はオフ
である。
し動作の場合によって異なる。まず書き込み動作の場合
について説明する。書き込み動作の場合には、ノードＮ
２に供給される読み出し／書き込み信号はＨＩＧＨであ
る。従って、ＮＭＯＳトランジスタ５０及びＰＭＯＳト
ランジスタ５２がオンとなり導通される。またＮＭＯＳ
トランジスタ５１及びＰＭＯＳトランジスタ５３はオフ
である。
【００４０】ノードｎ０３のＬＯＷからＨＩＧＨへの変
化は、インバータ４３乃至４６及び抵抗Ｒと容量Ｃから
なる遅延素子列を伝播していく。従ってノードｎ０４の
電位は、ノードｎ０３の変化に遅延して、ＬＯＷからＨ
ＩＧＨへ変化する。このノードｎ０４のＬＯＷからＨＩ
ＧＨからへの変化は、ＮＭＯＳトランジスタ５０及びＰ
ＭＯＳトランジスタ５２を介して、インバータ４７に供
給される。これによって、インバータ４７の出力である
ノードｎ０１の電位は、ＨＩＧＨからＬＯＷに変化す
る。
化は、インバータ４３乃至４６及び抵抗Ｒと容量Ｃから
なる遅延素子列を伝播していく。従ってノードｎ０４の
電位は、ノードｎ０３の変化に遅延して、ＬＯＷからＨ
ＩＧＨへ変化する。このノードｎ０４のＬＯＷからＨＩ
ＧＨからへの変化は、ＮＭＯＳトランジスタ５０及びＰ
ＭＯＳトランジスタ５２を介して、インバータ４７に供
給される。これによって、インバータ４７の出力である
ノードｎ０１の電位は、ＨＩＧＨからＬＯＷに変化す
る。
【００４１】この時点では既に、ノードＮ１に供給され
るコラムアクセス信号は、ＨＩＧＨに戻っている。従っ
て、ＲＳフリップフロップの入力ノードＮ１及びｎ０１
は各々ＨＩＧＨ及びＬＯＷとなるので、ＲＳフリップフ
ロップの出力であるノードｎ０２及びｎ０３は、各々Ｈ
ＩＧＨ及びＬＯＷとなる。ノードｎ０２の反転であるコ
ラムアクセスパルス生成ユニット２４の出力ノードＮ３
は、ＨＩＧＨからＬＯＷに変化する。
るコラムアクセス信号は、ＨＩＧＨに戻っている。従っ
て、ＲＳフリップフロップの入力ノードＮ１及びｎ０１
は各々ＨＩＧＨ及びＬＯＷとなるので、ＲＳフリップフ
ロップの出力であるノードｎ０２及びｎ０３は、各々Ｈ
ＩＧＨ及びＬＯＷとなる。ノードｎ０２の反転であるコ
ラムアクセスパルス生成ユニット２４の出力ノードＮ３
は、ＨＩＧＨからＬＯＷに変化する。
【００４２】このようにして書き込み動作の場合には、
コラムアクセスパルス生成ユニット２４は、ノードｎ０
３及びｎ０４の間を信号が伝達する時間に等しいパルス
幅を有したパルス信号を生成することになる。以下に読
み出し動作の場合について説明する。読み出し動作の場
合には、ノードＮ２に供給される読み出し／書き込み信
号はＬＯＷである。従って、ＮＭＯＳトランジスタ５１
及びＰＭＯＳトランジスタ５３がオンとなり導通され
る。またＮＭＯＳトランジスタ５０及びＰＭＯＳトラン
ジスタ５２はオフである。
コラムアクセスパルス生成ユニット２４は、ノードｎ０
３及びｎ０４の間を信号が伝達する時間に等しいパルス
幅を有したパルス信号を生成することになる。以下に読
み出し動作の場合について説明する。読み出し動作の場
合には、ノードＮ２に供給される読み出し／書き込み信
号はＬＯＷである。従って、ＮＭＯＳトランジスタ５１
及びＰＭＯＳトランジスタ５３がオンとなり導通され
る。またＮＭＯＳトランジスタ５０及びＰＭＯＳトラン
ジスタ５２はオフである。
【００４３】ノードｎ０３のＬＯＷからＨＩＧＨへの変
化は、インバータ４３乃至４６及び抵抗Ｒと容量Ｃから
なる遅延素子列を伝播していく。従ってノードｎ０５の
電位は、ノードｎ０３の変化に遅延して、ＬＯＷからＨ
ＩＧＨへ変化する。このノードｎ０５のＬＯＷからＨＩ
ＧＨからへの変化は、ＮＭＯＳトランジスタ５１及びＰ
ＭＯＳトランジスタ５３を介して、インバータ４７に供
給される。これによって、インバータ４７の出力である
ノードｎ０１の電位は、ＨＩＧＨからＬＯＷに変化す
る。
化は、インバータ４３乃至４６及び抵抗Ｒと容量Ｃから
なる遅延素子列を伝播していく。従ってノードｎ０５の
電位は、ノードｎ０３の変化に遅延して、ＬＯＷからＨ
ＩＧＨへ変化する。このノードｎ０５のＬＯＷからＨＩ
ＧＨからへの変化は、ＮＭＯＳトランジスタ５１及びＰ
ＭＯＳトランジスタ５３を介して、インバータ４７に供
給される。これによって、インバータ４７の出力である
ノードｎ０１の電位は、ＨＩＧＨからＬＯＷに変化す
る。
【００４４】この時点では既に、ノードＮ１に供給され
るコラムアクセス信号は、ＨＩＧＨに戻っている。従っ
て、ＲＳフリップフロップの入力ノードＮ１及びｎ０１
は各々ＨＩＧＨ及びＬＯＷとなるので、ＲＳフリップフ
ロップの出力であるノードｎ０２及びｎ０３は、各々Ｈ
ＩＧＨ及びＬＯＷとなる。ノードｎ０２の反転であるコ
ラムアクセスパルス生成ユニット２４の出力ノードＮ３
は、ＨＩＧＨからＬＯＷに変化する。
るコラムアクセス信号は、ＨＩＧＨに戻っている。従っ
て、ＲＳフリップフロップの入力ノードＮ１及びｎ０１
は各々ＨＩＧＨ及びＬＯＷとなるので、ＲＳフリップフ
ロップの出力であるノードｎ０２及びｎ０３は、各々Ｈ
ＩＧＨ及びＬＯＷとなる。ノードｎ０２の反転であるコ
ラムアクセスパルス生成ユニット２４の出力ノードＮ３
は、ＨＩＧＨからＬＯＷに変化する。
【００４５】このようにして読み出し動作の場合には、
コラムアクセスパルス生成ユニット２４は、ノードｎ０
３及びｎ０５の間を信号が伝達する時間に等しいパルス
幅を有したパルス信号を生成することになる。上述のよ
うにコラムアクセスパルス生成ユニット２４の第１の実
施例に於ては、ＲＳフリップフロップをリセットする信
号をインバータ、抵抗、及び容量より構成される遅延素
子列から取り出して供給する際に、その取り出し位置を
変化させることによって、読み出し動作時と書き込み動
作時とでパルス幅を変化させることが出来る。
コラムアクセスパルス生成ユニット２４は、ノードｎ０
３及びｎ０５の間を信号が伝達する時間に等しいパルス
幅を有したパルス信号を生成することになる。上述のよ
うにコラムアクセスパルス生成ユニット２４の第１の実
施例に於ては、ＲＳフリップフロップをリセットする信
号をインバータ、抵抗、及び容量より構成される遅延素
子列から取り出して供給する際に、その取り出し位置を
変化させることによって、読み出し動作時と書き込み動
作時とでパルス幅を変化させることが出来る。
【００４６】図５は、本発明によるコラムアクセスパル
ス生成ユニットの第２の実施例を示す。図５のコラムア
クセスパルス生成ユニット２４Ａは、書き込み用パルス
生成ユニット９０、読み出し用パルス生成ユニット９
１、ＮＭＯＳトランジスタ８０及び８１、ＰＭＯＳトラ
ンジスタ８２乃至８５、インバータ８６、ＮＯＲ回路８
７、インバータ８８を含む。
ス生成ユニットの第２の実施例を示す。図５のコラムア
クセスパルス生成ユニット２４Ａは、書き込み用パルス
生成ユニット９０、読み出し用パルス生成ユニット９
１、ＮＭＯＳトランジスタ８０及び８１、ＰＭＯＳトラ
ンジスタ８２乃至８５、インバータ８６、ＮＯＲ回路８
７、インバータ８８を含む。
【００４７】書き込み用パルス生成ユニット９０は、Ｎ
ＡＮＤ回路６０及び６１、インバータ６２乃至６５、及
び複数対の抵抗Ｒ及び容量Ｃを含む。ＮＡＮＤ回路６０
及び６１はＲＳフリップフロップを形成し、また抵抗Ｒ
及び容量Ｃの対は遅延素子を形成する。読み出し用パル
ス生成ユニット９１は、ＮＡＮＤ回路７０及び７１、イ
ンバータ７２乃至７７、及び複数対の抵抗Ｒ及び容量Ｃ
を含む。ＮＡＮＤ回路７０及び７１はＲＳフリップフロ
ップを形成し、また抵抗Ｒ及び容量Ｃの対は遅延素子を
形成する。
ＡＮＤ回路６０及び６１、インバータ６２乃至６５、及
び複数対の抵抗Ｒ及び容量Ｃを含む。ＮＡＮＤ回路６０
及び６１はＲＳフリップフロップを形成し、また抵抗Ｒ
及び容量Ｃの対は遅延素子を形成する。読み出し用パル
ス生成ユニット９１は、ＮＡＮＤ回路７０及び７１、イ
ンバータ７２乃至７７、及び複数対の抵抗Ｒ及び容量Ｃ
を含む。ＮＡＮＤ回路７０及び７１はＲＳフリップフロ
ップを形成し、また抵抗Ｒ及び容量Ｃの対は遅延素子を
形成する。
【００４８】図５のコラムアクセスパルス生成ユニット
２４Ａに於ては、書き込み用パルス生成ユニット９０或
いは読み出し用パルス生成ユニット９１が、書き込み動
作或いは読み出し動作に応じて選択的に動作する。ＮＭ
ＯＳトランジスタ８０及び８１、ＰＭＯＳトランジスタ
８２乃至８５、及びインバータ８６が、ノードＮ２に入
力される読み出し／書き込み信号に応じて、書き込み用
パルス生成ユニット９０或いは読み出し用パルス生成ユ
ニット９１の何れかに、ノードＮ１に入力されるコラム
アクセス信号を供給する。
２４Ａに於ては、書き込み用パルス生成ユニット９０或
いは読み出し用パルス生成ユニット９１が、書き込み動
作或いは読み出し動作に応じて選択的に動作する。ＮＭ
ＯＳトランジスタ８０及び８１、ＰＭＯＳトランジスタ
８２乃至８５、及びインバータ８６が、ノードＮ２に入
力される読み出し／書き込み信号に応じて、書き込み用
パルス生成ユニット９０或いは読み出し用パルス生成ユ
ニット９１の何れかに、ノードＮ１に入力されるコラム
アクセス信号を供給する。
【００４９】書き込み動作の場合、ノードＮ２に入力さ
れる読み出し／書き込み信号はＨＩＧＨである。この時
ＮＭＯＳトランジスタ８０及びＰＭＯＳトランジスタ８
２がオンとなり導通され、またＰＭＯＳトランジスタ８
４はオフであるので、読み出し／書き込み信号が、書き
込み用パルス生成ユニット９０に供給される。またＮＭ
ＯＳトランジスタ８１及びＰＭＯＳトランジスタ８３は
オフであり、ＰＭＯＳトランジスタ８５がオンであるの
で、読み出し用パルス生成ユニット９１へは常時ＨＩＧ
Ｈ電位が供給される。従って書き込み用パルス生成ユニ
ット９０が動作し、読み出し用パルス生成ユニット９１
は非動作となる。
れる読み出し／書き込み信号はＨＩＧＨである。この時
ＮＭＯＳトランジスタ８０及びＰＭＯＳトランジスタ８
２がオンとなり導通され、またＰＭＯＳトランジスタ８
４はオフであるので、読み出し／書き込み信号が、書き
込み用パルス生成ユニット９０に供給される。またＮＭ
ＯＳトランジスタ８１及びＰＭＯＳトランジスタ８３は
オフであり、ＰＭＯＳトランジスタ８５がオンであるの
で、読み出し用パルス生成ユニット９１へは常時ＨＩＧ
Ｈ電位が供給される。従って書き込み用パルス生成ユニ
ット９０が動作し、読み出し用パルス生成ユニット９１
は非動作となる。
【００５０】読み出し動作の場合、ノードＮ２に入力さ
れる読み出し／書き込み信号はＬＯＷである。この時Ｎ
ＭＯＳトランジスタ８１及びＰＭＯＳトランジスタ８３
がオンとなり導通され、またＰＭＯＳトランジスタ８５
はオフであるので、読み出し／書き込み信号が、読み出
し用パルス生成ユニット９１に供給される。またＮＭＯ
Ｓトランジスタ８０及びＰＭＯＳトランジスタ８２はオ
フであり、ＰＭＯＳトランジスタ８４がオンであるの
で、書き込み用パルス生成ユニット９０へは常時ＨＩＧ
Ｈ電位が供給される。従って書き込み用パルス生成ユニ
ット９０は非動作であり、読み出し用パルス生成ユニッ
ト９１が動作する。
れる読み出し／書き込み信号はＬＯＷである。この時Ｎ
ＭＯＳトランジスタ８１及びＰＭＯＳトランジスタ８３
がオンとなり導通され、またＰＭＯＳトランジスタ８５
はオフであるので、読み出し／書き込み信号が、読み出
し用パルス生成ユニット９１に供給される。またＮＭＯ
Ｓトランジスタ８０及びＰＭＯＳトランジスタ８２はオ
フであり、ＰＭＯＳトランジスタ８４がオンであるの
で、書き込み用パルス生成ユニット９０へは常時ＨＩＧ
Ｈ電位が供給される。従って書き込み用パルス生成ユニ
ット９０は非動作であり、読み出し用パルス生成ユニッ
ト９１が動作する。
【００５１】図６は、図５のコラムアクセスパルス生成
ユニット２４Ａの動作を説明するためのタイミングチャ
ートを示す。以下に図５及び図６を参照して、図５のコ
ラムアクセスパルス生成ユニット２４Ａの動作を説明す
る。まず書き込み動作の場合について、書き込み用パル
ス生成ユニット９０の動作を説明する。
ユニット２４Ａの動作を説明するためのタイミングチャ
ートを示す。以下に図５及び図６を参照して、図５のコ
ラムアクセスパルス生成ユニット２４Ａの動作を説明す
る。まず書き込み動作の場合について、書き込み用パル
ス生成ユニット９０の動作を説明する。
【００５２】初期状態に於て、ＮＡＮＤ回路６０及び６
１からなるＲＳフリップフロップの一方の入力ノードｎ
０１はＨＩＧＨであり、もう一方の入力ノードｎ０５も
ＨＩＧＨである。またノードｎ０２及びｎ０３は各々、
ＨＩＧＨ及びＬＯＷの状態にある。従って初期状態に於
て、書き込み用パルス生成ユニット９０の出力は、ノー
ドｎ０２のＨＩＧＨをインバータ６２で反転したＬＯＷ
信号が現われる。
１からなるＲＳフリップフロップの一方の入力ノードｎ
０１はＨＩＧＨであり、もう一方の入力ノードｎ０５も
ＨＩＧＨである。またノードｎ０２及びｎ０３は各々、
ＨＩＧＨ及びＬＯＷの状態にある。従って初期状態に於
て、書き込み用パルス生成ユニット９０の出力は、ノー
ドｎ０２のＨＩＧＨをインバータ６２で反転したＬＯＷ
信号が現われる。
【００５３】この初期状態で、コラムアクセス信号とし
て、ノードｎ０１にＬＯＷのパルスが入力される。従っ
て、ＲＳフリップフロップの入力ノードｎ０１及びｎ０
５は各々ＬＯＷ及びＨＩＧＨとなるので、ＲＳフリップ
フロップの出力であるノードｎ０２及びｎ０３は、各々
ＬＯＷ及びＨＩＧＨとなる。ノードｎ０２の反転である
書き込み用パルス生成ユニット９０の出力は、従って、
ＬＯＷからＨＩＧＨに変化する。
て、ノードｎ０１にＬＯＷのパルスが入力される。従っ
て、ＲＳフリップフロップの入力ノードｎ０１及びｎ０
５は各々ＬＯＷ及びＨＩＧＨとなるので、ＲＳフリップ
フロップの出力であるノードｎ０２及びｎ０３は、各々
ＬＯＷ及びＨＩＧＨとなる。ノードｎ０２の反転である
書き込み用パルス生成ユニット９０の出力は、従って、
ＬＯＷからＨＩＧＨに変化する。
【００５４】ノードｎ０３のＬＯＷからＨＩＧＨへの変
化は、インバータ６３及び６４と抵抗Ｒ及び容量Ｃから
なる遅延素子の列を伝播していく。従ってノードｎ０４
の電位は、ノードｎ０３の変化に遅延して、ＬＯＷから
ＨＩＧＨへ変化する。このノードｎ０４のＬＯＷからＨ
ＩＧＨからへの変化は、インバータ６５によって反転さ
れるので、インバータ６５の出力であるノードｎ０５の
電位は、ＨＩＧＨからＬＯＷに変化する。
化は、インバータ６３及び６４と抵抗Ｒ及び容量Ｃから
なる遅延素子の列を伝播していく。従ってノードｎ０４
の電位は、ノードｎ０３の変化に遅延して、ＬＯＷから
ＨＩＧＨへ変化する。このノードｎ０４のＬＯＷからＨ
ＩＧＨからへの変化は、インバータ６５によって反転さ
れるので、インバータ６５の出力であるノードｎ０５の
電位は、ＨＩＧＨからＬＯＷに変化する。
【００５５】この時点では既に、ノードｎ０１に供給さ
れるコラムアクセス信号は、ＨＩＧＨに戻っている。従
って、ＲＳフリップフロップの入力ノードｎ０１及びｎ
０５は各々ＨＩＧＨ及びＬＯＷとなるので、ＲＳフリッ
プフロップの出力であるノードｎ０２及びｎ０３は、各
々ＨＩＧＨ及びＬＯＷとなる。ノードｎ０２の反転であ
る書き込み用パルス生成ユニット９０の出力は、従っ
て、ＨＩＧＨからＬＯＷに変化する。
れるコラムアクセス信号は、ＨＩＧＨに戻っている。従
って、ＲＳフリップフロップの入力ノードｎ０１及びｎ
０５は各々ＨＩＧＨ及びＬＯＷとなるので、ＲＳフリッ
プフロップの出力であるノードｎ０２及びｎ０３は、各
々ＨＩＧＨ及びＬＯＷとなる。ノードｎ０２の反転であ
る書き込み用パルス生成ユニット９０の出力は、従っ
て、ＨＩＧＨからＬＯＷに変化する。
【００５６】以下に、読み出し動作の場合について、読
み出し用パルス生成ユニット９１の動作を説明する。初
期状態に於て、ＮＡＮＤ回路７０及び７１からなるＲＳ
フリップフロップの一方の入力ノードｎ１１はＨＩＧＨ
であり、もう一方の入力ノードｎ１５もＨＩＧＨであ
る。またノードｎ１２及びｎ１３は各々、ＨＩＧＨ及び
ＬＯＷの状態にある。従って初期状態に於て、読み出し
用パルス生成ユニット９１の出力は、ノードｎ１２のＨ
ＩＧＨをインバータ７２で反転したＬＯＷ信号が現われ
る。
み出し用パルス生成ユニット９１の動作を説明する。初
期状態に於て、ＮＡＮＤ回路７０及び７１からなるＲＳ
フリップフロップの一方の入力ノードｎ１１はＨＩＧＨ
であり、もう一方の入力ノードｎ１５もＨＩＧＨであ
る。またノードｎ１２及びｎ１３は各々、ＨＩＧＨ及び
ＬＯＷの状態にある。従って初期状態に於て、読み出し
用パルス生成ユニット９１の出力は、ノードｎ１２のＨ
ＩＧＨをインバータ７２で反転したＬＯＷ信号が現われ
る。
【００５７】この初期状態で、コラムアクセス信号とし
て、ノードｎ１１にＬＯＷのパルスが入力される。従っ
て、ＲＳフリップフロップの入力ノードｎ１１及びｎ１
５は各々ＬＯＷ及びＨＩＧＨとなるので、ＲＳフリップ
フロップの出力であるノードｎ１２及びｎ１３は、各々
ＬＯＷ及びＨＩＧＨとなる。ノードｎ１２の反転である
読み出し用パルス生成ユニット９１の出力は、従って、
ＬＯＷからＨＩＧＨに変化する。
て、ノードｎ１１にＬＯＷのパルスが入力される。従っ
て、ＲＳフリップフロップの入力ノードｎ１１及びｎ１
５は各々ＬＯＷ及びＨＩＧＨとなるので、ＲＳフリップ
フロップの出力であるノードｎ１２及びｎ１３は、各々
ＬＯＷ及びＨＩＧＨとなる。ノードｎ１２の反転である
読み出し用パルス生成ユニット９１の出力は、従って、
ＬＯＷからＨＩＧＨに変化する。
【００５８】ノードｎ１３のＬＯＷからＨＩＧＨへの変
化は、インバータ７３乃至７６と抵抗Ｒ及び容量Ｃから
なる遅延素子の列を伝播していく。従ってノードｎ１４
の電位は、ノードｎ１３の変化に遅延して、ＬＯＷから
ＨＩＧＨへ変化する。このノードｎ１４のＬＯＷからＨ
ＩＧＨからへの変化は、インバータ７５によって反転さ
れるので、インバータ７５の出力であるノードｎ１５の
電位は、ＨＩＧＨからＬＯＷに変化する。
化は、インバータ７３乃至７６と抵抗Ｒ及び容量Ｃから
なる遅延素子の列を伝播していく。従ってノードｎ１４
の電位は、ノードｎ１３の変化に遅延して、ＬＯＷから
ＨＩＧＨへ変化する。このノードｎ１４のＬＯＷからＨ
ＩＧＨからへの変化は、インバータ７５によって反転さ
れるので、インバータ７５の出力であるノードｎ１５の
電位は、ＨＩＧＨからＬＯＷに変化する。
【００５９】この時点では既に、ノードｎ１１に供給さ
れるコラムアクセス信号は、ＨＩＧＨに戻っている。従
って、ＲＳフリップフロップの入力ノードｎ１１及びｎ
１５は各々ＨＩＧＨ及びＬＯＷとなるので、ＲＳフリッ
プフロップの出力であるノードｎ１２及びｎ１３は、各
々ＨＩＧＨ及びＬＯＷとなる。ノードｎ１２の反転であ
る読み出し用パルス生成ユニット９１の出力は、従っ
て、ＨＩＧＨからＬＯＷに変化する。
れるコラムアクセス信号は、ＨＩＧＨに戻っている。従
って、ＲＳフリップフロップの入力ノードｎ１１及びｎ
１５は各々ＨＩＧＨ及びＬＯＷとなるので、ＲＳフリッ
プフロップの出力であるノードｎ１２及びｎ１３は、各
々ＨＩＧＨ及びＬＯＷとなる。ノードｎ１２の反転であ
る読み出し用パルス生成ユニット９１の出力は、従っ
て、ＨＩＧＨからＬＯＷに変化する。
【００６０】書き込み用パルス生成ユニット９０と読み
出し用パルス生成ユニット９１の出力は、ＮＯＲ回路８
７及びインバータ８８によって、ＯＲ論理が取られる。
従って、書き込み用パルス生成ユニット９０と読み出し
用パルス生成ユニット９１とのうちで動作しているほう
のユニットからの出力が、コラムアクセスパルス生成ユ
ニット２４Ａの出力としてノードＮ３に与えられる。
出し用パルス生成ユニット９１の出力は、ＮＯＲ回路８
７及びインバータ８８によって、ＯＲ論理が取られる。
従って、書き込み用パルス生成ユニット９０と読み出し
用パルス生成ユニット９１とのうちで動作しているほう
のユニットからの出力が、コラムアクセスパルス生成ユ
ニット２４Ａの出力としてノードＮ３に与えられる。
【００６１】このようにして書き込み動作の場合には、
コラムアクセスパルス生成ユニット２４Ａは、ノードｎ
０３及びｎ０４の間を信号が伝達する時間に等しいパル
ス幅を有したパルス信号を生成することになる。また読
み出し動作の場合には、コラムアクセスパルス生成ユニ
ット２４Ａは、ノードｎ１３及びｎ１４の間を信号が伝
達する時間に等しいパルス幅を有したパルス信号を生成
することになる。
コラムアクセスパルス生成ユニット２４Ａは、ノードｎ
０３及びｎ０４の間を信号が伝達する時間に等しいパル
ス幅を有したパルス信号を生成することになる。また読
み出し動作の場合には、コラムアクセスパルス生成ユニ
ット２４Ａは、ノードｎ１３及びｎ１４の間を信号が伝
達する時間に等しいパルス幅を有したパルス信号を生成
することになる。
【００６２】上述のようにコラムアクセスパルス生成ユ
ニットの第２の実施例に於ては、異なったパルス幅のパ
ルス信号を生成する書き込み用パルス生成ユニット及び
読み出し用パルス生成ユニットを設け、何れかのユニッ
トを選択的に動作させることによって、読み出し動作時
と書き込み動作時とでパルス幅を変化させることが出来
る。
ニットの第２の実施例に於ては、異なったパルス幅のパ
ルス信号を生成する書き込み用パルス生成ユニット及び
読み出し用パルス生成ユニットを設け、何れかのユニッ
トを選択的に動作させることによって、読み出し動作時
と書き込み動作時とでパルス幅を変化させることが出来
る。
【００６３】上述のようにして図３或いは図５の回路に
よって生成されたパルス信号が、図１のコラムデコーダ
２１に供給される。図７はコラムデコーダ２１の回路構
成の一例を示す。図７のコラムデコーダ２１は従来技術
の範囲内であり、供給されるパルス信号のパルス幅が、
書き込み動作時と読み出し動作時で変化する点だけが従
来とは異なる。
よって生成されたパルス信号が、図１のコラムデコーダ
２１に供給される。図７はコラムデコーダ２１の回路構
成の一例を示す。図７のコラムデコーダ２１は従来技術
の範囲内であり、供給されるパルス信号のパルス幅が、
書き込み動作時と読み出し動作時で変化する点だけが従
来とは異なる。
【００６４】図７のコラムデコーダ２１は、ＮＡＮＤ回
路１０１−１乃至１０１−ｎ、インバータ１０２−１乃
至１０２−ｎ、及びインバータ１０３乃至１０６を含
む。インバータ１０３乃至１０６は、アドレス信号Ｙ０
乃至Ｙ３を受け取り、それらの信号を反転する。アドレ
ス信号Ｙ０乃至Ｙ３とそれらの反転信号との適当な組み
合わせが、ＮＡＮＤ回路１０１−１乃至１０１−ｎの各
々に入力される。またＮＡＮＤ回路１０１−１乃至１０
１−ｎの各々は更に、コラムアクセスパルス生成ユニッ
ト２４（或いは２４Ａ）からのパルス信号を入力として
受け取る。
路１０１−１乃至１０１−ｎ、インバータ１０２−１乃
至１０２−ｎ、及びインバータ１０３乃至１０６を含
む。インバータ１０３乃至１０６は、アドレス信号Ｙ０
乃至Ｙ３を受け取り、それらの信号を反転する。アドレ
ス信号Ｙ０乃至Ｙ３とそれらの反転信号との適当な組み
合わせが、ＮＡＮＤ回路１０１−１乃至１０１−ｎの各
々に入力される。またＮＡＮＤ回路１０１−１乃至１０
１−ｎの各々は更に、コラムアクセスパルス生成ユニッ
ト２４（或いは２４Ａ）からのパルス信号を入力として
受け取る。
【００６５】例えばＮＡＮＤ回路１０１−２は、アドレ
ス信号（Ｙ３，Ｙ２，Ｙ１，Ｙ０）が（０，０，０，
１）の場合に選択される。選択されたＮＡＮＤ回路１０
１−２は更なる入力であるパルス信号を通過させ、この
パルス信号が図１のコラム撰択線１６を介してコラムゲ
ートトランジスタに供給される。図８（Ａ）は、アドレ
ス信号のタイミングとパルス信号のタイミングとを示
し、図８（Ｂ）は、コラムデコーダ２１から出力される
コラム撰択のためのパルス信号を示す。図８（Ａ）に示
されるように、パルス信号はアドレス信号が有効である
期間内に収まるように生成される。即ち、読み出し動作
時であっても書き込み動作時であっても、パルス信号は
アドレス信号の有効期間内に収まるようにＨＩＧＨとな
るので、パルス信号は元のパルス幅を保ったままでコラ
ム選択線１６に供給される。
ス信号（Ｙ３，Ｙ２，Ｙ１，Ｙ０）が（０，０，０，
１）の場合に選択される。選択されたＮＡＮＤ回路１０
１−２は更なる入力であるパルス信号を通過させ、この
パルス信号が図１のコラム撰択線１６を介してコラムゲ
ートトランジスタに供給される。図８（Ａ）は、アドレ
ス信号のタイミングとパルス信号のタイミングとを示
し、図８（Ｂ）は、コラムデコーダ２１から出力される
コラム撰択のためのパルス信号を示す。図８（Ａ）に示
されるように、パルス信号はアドレス信号が有効である
期間内に収まるように生成される。即ち、読み出し動作
時であっても書き込み動作時であっても、パルス信号は
アドレス信号の有効期間内に収まるようにＨＩＧＨとな
るので、パルス信号は元のパルス幅を保ったままでコラ
ム選択線１６に供給される。
【００６６】図９はコラムデコーダ２１の回路構成の別
の一例を示す。図９のコラムデコーダ２１は従来技術の
範囲内であり、供給されるパルス信号のパルス幅が、書
き込み動作時と読み出し動作時で変化する点だけが従来
とは異なる。図９のコラムデコーダ２１は、ＮＡＮＤ回
路１１１−１乃至１１１−ｎ、インバータ１１２−１乃
至１１２−ｎ、ＮＡＮＤ回路１１３−１乃至１１３−
８、インバータ１１４−１乃至１１４−８、及びインバ
ータ１１５乃至１１８を含む。インバータ１１５乃至１
１８は、アドレス信号Ｙ０乃至Ｙ３を受け取り、それら
の信号を反転する。アドレス信号Ｙ０乃至Ｙ３とそれら
の反転信号との適当な組み合わせが、ＮＡＮＤ回路１１
３−１乃至１１３−８の各々に入力される。これによっ
てアドレス信号Ｙ０及びＹ１の２ビットのデコード結果
が、ＮＡＮＤ回路１１３−１乃至１１３−４のうちの一
つを選択し、アドレス信号Ｙ２及びＹ３の２ビットのデ
コード結果が、ＮＡＮＤ回路１１３−５乃至１１３−８
のうちの一つを選択する。
の一例を示す。図９のコラムデコーダ２１は従来技術の
範囲内であり、供給されるパルス信号のパルス幅が、書
き込み動作時と読み出し動作時で変化する点だけが従来
とは異なる。図９のコラムデコーダ２１は、ＮＡＮＤ回
路１１１−１乃至１１１−ｎ、インバータ１１２−１乃
至１１２−ｎ、ＮＡＮＤ回路１１３−１乃至１１３−
８、インバータ１１４−１乃至１１４−８、及びインバ
ータ１１５乃至１１８を含む。インバータ１１５乃至１
１８は、アドレス信号Ｙ０乃至Ｙ３を受け取り、それら
の信号を反転する。アドレス信号Ｙ０乃至Ｙ３とそれら
の反転信号との適当な組み合わせが、ＮＡＮＤ回路１１
３−１乃至１１３−８の各々に入力される。これによっ
てアドレス信号Ｙ０及びＹ１の２ビットのデコード結果
が、ＮＡＮＤ回路１１３−１乃至１１３−４のうちの一
つを選択し、アドレス信号Ｙ２及びＹ３の２ビットのデ
コード結果が、ＮＡＮＤ回路１１３−５乃至１１３−８
のうちの一つを選択する。
【００６７】ＮＡＮＤ回路１１３−１乃至１１３−４は
更に、コラムアクセスパルス生成ユニット２４（或いは
２４Ａ）からのパルス信号を入力として受け取る。従っ
てパルス信号がＨＩＧＨの場合のみ、ＮＡＮＤ回路１１
３−１乃至１１３−４のうちのデコード選択された回路
が、パルス信号（の反転）を出力する。ＮＡＮＤ回路１
１３−１乃至１１３−８の出力は、インバータ１１４−
１乃至１１４−８によって反転される。インバータ１１
４−１乃至１１４−８の出力の適当な組み合わせが、Ｎ
ＡＮＤ回路１１１−１乃至１１１−ｎに供給される。従
って、アドレス信号Ｙ０乃至Ｙ３のデコード結果に基づ
いて、ＮＡＮＤ回路１１１−１乃至１１１−ｎのうちの
一つが選択される。この選択されたＮＡＮＤ回路の出力
は、パルス信号の反転となり、これがインバータ１１２
−１乃至１１２−ｎの一つによって更に反転されて、パ
ルス信号としてコラム撰択線１６（図１）に供給され
る。
更に、コラムアクセスパルス生成ユニット２４（或いは
２４Ａ）からのパルス信号を入力として受け取る。従っ
てパルス信号がＨＩＧＨの場合のみ、ＮＡＮＤ回路１１
３−１乃至１１３−４のうちのデコード選択された回路
が、パルス信号（の反転）を出力する。ＮＡＮＤ回路１
１３−１乃至１１３−８の出力は、インバータ１１４−
１乃至１１４−８によって反転される。インバータ１１
４−１乃至１１４−８の出力の適当な組み合わせが、Ｎ
ＡＮＤ回路１１１−１乃至１１１−ｎに供給される。従
って、アドレス信号Ｙ０乃至Ｙ３のデコード結果に基づ
いて、ＮＡＮＤ回路１１１−１乃至１１１−ｎのうちの
一つが選択される。この選択されたＮＡＮＤ回路の出力
は、パルス信号の反転となり、これがインバータ１１２
−１乃至１１２−ｎの一つによって更に反転されて、パ
ルス信号としてコラム撰択線１６（図１）に供給され
る。
【００６８】図９の回路に於ても、図８（Ａ）に示され
るように、パルス信号はアドレス信号が有効である期間
内に収まるように生成される。即ち、読み出し動作時で
あっても書き込み動作時であっても、パルス信号はアド
レス信号の有効期間内に収まるようにＨＩＧＨとなるの
で、パルス信号は元のパルス幅を保ったままでコラム選
択線１６に供給される。
るように、パルス信号はアドレス信号が有効である期間
内に収まるように生成される。即ち、読み出し動作時で
あっても書き込み動作時であっても、パルス信号はアド
レス信号の有効期間内に収まるようにＨＩＧＨとなるの
で、パルス信号は元のパルス幅を保ったままでコラム選
択線１６に供給される。
【００６９】上述の説明は実施例に基づいて説明された
が、本発明は実施例に限定されることなく、特許請求の
範囲に示される範囲内で、様々な修正・変更を加えるこ
とが出来る。
が、本発明は実施例に限定されることなく、特許請求の
範囲に示される範囲内で、様々な修正・変更を加えるこ
とが出来る。
【００７０】
【発明の効果】本発明に於ては、ゲートの導通期間をデ
ータ書き込み時及びデータ読み出し時で変化させる制御
手段が設けられているので、データ読み出し動作期間の
長さ及びデータ書き込み動作期間の長さに対する相反す
る要求を解消し、高い周波数での高速な動作を可能にす
ることが出来る。
ータ書き込み時及びデータ読み出し時で変化させる制御
手段が設けられているので、データ読み出し動作期間の
長さ及びデータ書き込み動作期間の長さに対する相反す
る要求を解消し、高い周波数での高速な動作を可能にす
ることが出来る。
【００７１】即ち、書き込みのために必要なデータ信号
の電圧波形は大きな電圧振幅を有するために、イコライ
ズによってデータバスを同電位にするためには比較的長
い時間を必要とする。本発明に於ては、書き込み動作時
には比較的短いゲート導通時間を用いることが出来るの
で、次サイクルに移る前に大きな電圧振幅を完全にイコ
ライズすることが出来る。
の電圧波形は大きな電圧振幅を有するために、イコライ
ズによってデータバスを同電位にするためには比較的長
い時間を必要とする。本発明に於ては、書き込み動作時
には比較的短いゲート導通時間を用いることが出来るの
で、次サイクルに移る前に大きな電圧振幅を完全にイコ
ライズすることが出来る。
【００７２】また読み出し動作の際にはデータ信号の電
圧振幅が徐々に増幅されるために、十分な電圧振幅まで
増幅するためには比較的長い時間を必要とし、更に長い
期間データ信号が保持されたほうが、十分な動作タイミ
ングのマージンを提供できるので好ましい。本発明に於
ては、読み出し動作時には比較的長いゲート導通時間を
用いることが出来るので、読み出し動作に対して十分に
長い動作時間を設定することが出来る。
圧振幅が徐々に増幅されるために、十分な電圧振幅まで
増幅するためには比較的長い時間を必要とし、更に長い
期間データ信号が保持されたほうが、十分な動作タイミ
ングのマージンを提供できるので好ましい。本発明に於
ては、読み出し動作時には比較的長いゲート導通時間を
用いることが出来るので、読み出し動作に対して十分に
長い動作時間を設定することが出来る。
【００７３】仮に書き込み動作時及び読み出し動作時の
パルス幅を同一にしようとすると、書き込み動作時に十
分なイコライズ時間が取れないか、読み出し動作時に十
分な読み出し動作時間が取れないことになる。しかし上
記本発明に於ては、書き込み動作時のゲート導通時間と
読み込み動作時のゲート導通時間とを変えることで、従
来よりも短いサイクルでの動作を可能とし、高速な読み
出し及び書き込み動作を実現できる。
パルス幅を同一にしようとすると、書き込み動作時に十
分なイコライズ時間が取れないか、読み出し動作時に十
分な読み出し動作時間が取れないことになる。しかし上
記本発明に於ては、書き込み動作時のゲート導通時間と
読み込み動作時のゲート導通時間とを変えることで、従
来よりも短いサイクルでの動作を可能とし、高速な読み
出し及び書き込み動作を実現できる。
【図１】本発明によるＤＲＡＭの実施例を示す図である
【図２】（Ａ）は、書き込み動作の場合に生成されるパ
ルス信号を示す図であり、（Ｂ）は、読み出し動作の場
合に生成されるパルス信号を示す図である。
ルス信号を示す図であり、（Ｂ）は、読み出し動作の場
合に生成されるパルス信号を示す図である。
【図３】図１のコラムアクセスパルス生成ユニットの第
１の実施例を示す図である。
１の実施例を示す図である。
【図４】図３のコラムアクセスパルス生成ユニットの動
作を説明するためのタイミングチャートである。
作を説明するためのタイミングチャートである。
【図５】図１のコラムアクセスパルス生成ユニットの第
２の実施例を示す図である。
２の実施例を示す図である。
【図６】図５のコラムアクセスパルス生成ユニットの動
作を説明するためのタイミングチャートである。
作を説明するためのタイミングチャートである。
【図７】図１のコラムデコーダの回路構成の一例を示す
図である。
図である。
【図８】（Ａ）はアドレス信号のタイミングとパルス信
号のタイミングとを示すタイムチャートであり、（Ｂ）
はコラムデコーダから出力されるコラム撰択のためのパ
ルス信号を示すタイムチャートである。
号のタイミングとを示すタイムチャートであり、（Ｂ）
はコラムデコーダから出力されるコラム撰択のためのパ
ルス信号を示すタイムチャートである。
【図９】図１のコラムデコーダの回路構成の別の一例を
示す図である。
示す図である。
１０ ワード撰択線 １１ メモリセル １２ セルトランジスタ １３ センスアンプ １４、１５ コラムゲートトランジスタ １６ コラム撰択線 ２０ ワードデコーダ ２１ コラムデコーダ ２２ 読み出しアンプ／書き込みバッファ ２３ センスアンプ制御ユニット ２４ コラムアクセスパルス生成ユニット ２５ データ入出力バッファ ２６ コマンド制御ユニット ２７ アドレスバッファ ２８ データパッド ２９ コントロールパッド ３０ アドレスパッド ３１ 信号線
Claims (12)
- 【請求項１】データ書き込み時及びデータ読み出し時に
導通してデータを通過させるゲートと、 該ゲートの導通期間をデータ書き込み時及びデータ読み
出し時で変化させる制御手段を含むことを特徴とする半
導体記憶装置。 - 【請求項２】複数のメモリセルに対するデータ読み出し
及びデータ書き込みを行う複数のセンスアンプを更に含
み、前記ゲートはコラムゲートトランジスタであって、
該ゲートを選択的に導通させることによって該複数のセ
ンスアンプから少なくとも一つのセンスアンプを選択
し、該少なくとも一つのセンスアンプと外部との間のデ
ータ読み出し及びデータ書き込みを該ゲートを介して行
うことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】前記制御手段は、前記コラムゲートトラン
ジスタのゲート入力に供給するパルス信号を生成し、デ
ータ書き込み時及びデータ読み出し時で該パルス信号の
パルス幅を変化させるパルス生成手段を含むことを特徴
とする請求項２記載の半導体記憶装置。 - 【請求項４】前記パルス生成手段は、データ書き込み時
の前記パルス幅を、データ読み出し時の該パルス幅より
も短くすることを特徴とする請求項３記載の半導体記憶
装置。 - 【請求項５】前記ゲートを介して前記センスアンプに接
続されたデータバスを更に含み、前記パルス信号が前記
ゲートを導通させる期間以外の期間に前記データバスに
対するプリチャージ動作及びイコライズ動作を行うこと
を特徴とする請求項３記載の半導体記憶装置。 - 【請求項６】前記パルス生成手段は、 前記パルス信号を保持するラッチと、 書き込み動作時と読み出し動作時とで異なったタイミン
グで該ラッチをリセットするリセット回路を含むことを
特徴とする請求項３記載の半導体記憶装置。 - 【請求項７】前記リセット回路は、 前記ラッチの出力を遅延させる遅延回路と、 書き込み動作であるか読み出し動作であるかを指定する
識別信号に基づいて、該遅延回路から異なった遅延時間
を有する遅延信号を取り出す回路を含み、該遅延信号に
よって前記ラッチをリセットすることを特徴とする請求
項６記載の半導体記憶装置。 - 【請求項８】前記パルス生成手段は、 前記パルス信号を保持する第１のラッチと、 第１の所定のタイミングで該第１のラッチをリセットす
る第１のリセット回路と、 該パルス信号を保持する第２のラッチと、 第２の所定のタイミングで該第２のラッチをリセットす
る第２のリセット回路と、 書き込み動作であるか読み出し動作であるかを指定する
識別信号に基づいて、該第１のラッチ及び該第１のリセ
ット回路或いは該第２のラッチ及び該第２のリセット回
路の何れかを動作させる手段を含むことを特徴とする請
求項３記載の半導体記憶装置。 - 【請求項９】第１のリセット回路と第２のリセット回路
の各々は、対応するラッチの出力を遅延させ遅延信号を
出力する遅延回路を含み、該遅延信号によって該対応す
るラッチをリセットすることを特徴とする請求項８記載
の半導体記憶装置。 - 【請求項１０】半導体記憶装置に於て、メモリセルと外
部との間でコラムゲートトランジスタを介してデータ読
み出し及びデータ書き込みを行う方法であって、 デー
タ読み出し時に、該コラムゲートトランジスタを第１の
所定の期間導通させ、 データ書き込み時に、該コラムゲートトランジスタを第
２の所定の期間導通させる各段階を含むことを特徴とす
る方法。 - 【請求項１１】前記第１の所定の期間は、前記第２の所
定の期間より長いことを特徴とする請求項１０記載の方
法。 - 【請求項１２】前記第１の所定の期間及び前記第２の所
定の期間以外の期間に、プリチャージ動作及びイコライ
ズ動作を行うことを特徴とする請求項１０記載の方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33720496A JP3720934B2 (ja) | 1996-12-17 | 1996-12-17 | 半導体記憶装置とデータ読み出し及び書き込み方法 |
| US08/857,173 US5841717A (en) | 1996-12-17 | 1997-05-15 | Semiconductor memory device facilitating use of a high frequency clock signal |
| KR1019970020175A KR100247873B1 (ko) | 1996-12-17 | 1997-05-23 | 반도체 기억 장치와 데이터 독출 및 기록 방법 |
| TW086107057A TW357363B (en) | 1996-12-17 | 1997-05-24 | Semiconductor memory device facilitating use of a high frequency clock signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33720496A JP3720934B2 (ja) | 1996-12-17 | 1996-12-17 | 半導体記憶装置とデータ読み出し及び書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10188555A true JPH10188555A (ja) | 1998-07-21 |
| JP3720934B2 JP3720934B2 (ja) | 2005-11-30 |
Family
ID=18306425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33720496A Expired - Lifetime JP3720934B2 (ja) | 1996-12-17 | 1996-12-17 | 半導体記憶装置とデータ読み出し及び書き込み方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5841717A (ja) |
| JP (1) | JP3720934B2 (ja) |
| KR (1) | KR100247873B1 (ja) |
| TW (1) | TW357363B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390736B1 (ko) * | 1999-09-22 | 2003-07-10 | 가부시끼가이샤 도시바 | 리드와 라이트에서 다른 컬럼 동작 동기 펄스를 이용하는 동기식 ｄｒａｍ |
| US6856574B2 (en) | 2002-11-28 | 2005-02-15 | Hitachi, Ltd. | Semiconductor memory device |
| JP2005222682A (ja) * | 2004-02-06 | 2005-08-18 | Samsung Electronics Co Ltd | 半導体メモリ装置、並びに、この装置のデータ書込み及び読出し方法 |
| KR100567532B1 (ko) * | 2003-12-10 | 2006-04-03 | 주식회사 하이닉스반도체 | 펄스 폭 제어 회로 및 그 방법 |
| KR100826644B1 (ko) | 2006-10-17 | 2008-05-06 | 주식회사 하이닉스반도체 | 컬럼선택신호의 펄스폭 조절 회로 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6014759A (en) * | 1997-06-13 | 2000-01-11 | Micron Technology, Inc. | Method and apparatus for transferring test data from a memory array |
| US6044429A (en) | 1997-07-10 | 2000-03-28 | Micron Technology, Inc. | Method and apparatus for collision-free data transfers in a memory device with selectable data or address paths |
| JPH11232868A (ja) * | 1998-02-10 | 1999-08-27 | Nippon Foundry Inc | 半導体記憶集積回路 |
| JPH11306758A (ja) | 1998-04-27 | 1999-11-05 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP4748828B2 (ja) | 1999-06-22 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US6275433B1 (en) * | 2000-08-30 | 2001-08-14 | Micron Technology, Inc. | Four transistor SRAM cell with improved read access |
| DE10051613C2 (de) * | 2000-10-18 | 2002-10-24 | Infineon Technologies Ag | Schaltungsanordnung zur Generierung von Leseverstärker-Steuersignalen |
| KR100403315B1 (ko) * | 2001-06-30 | 2003-10-30 | 주식회사 하이닉스반도체 | 데이터 버스의 등화 및 프리차지 제어신호 발생 장치 |
| JP2005267354A (ja) * | 2004-03-19 | 2005-09-29 | Renesas Technology Corp | 半導体装置 |
| US8108429B2 (en) | 2004-05-07 | 2012-01-31 | Quest Software, Inc. | System for moving real-time data events across a plurality of devices in a network for simultaneous data protection, replication, and access services |
| US7565661B2 (en) | 2004-05-10 | 2009-07-21 | Siew Yong Sim-Tang | Method and system for real-time event journaling to provide enterprise data services |
| US7680834B1 (en) | 2004-06-08 | 2010-03-16 | Bakbone Software, Inc. | Method and system for no downtime resychronization for real-time, continuous data protection |
| US7979404B2 (en) | 2004-09-17 | 2011-07-12 | Quest Software, Inc. | Extracting data changes and storing data history to allow for instantaneous access to and reconstruction of any point-in-time data |
| US7904913B2 (en) | 2004-11-02 | 2011-03-08 | Bakbone Software, Inc. | Management interface for a system that provides automated, real-time, continuous data protection |
| US7689602B1 (en) | 2005-07-20 | 2010-03-30 | Bakbone Software, Inc. | Method of creating hierarchical indices for a distributed object system |
| US7788521B1 (en) | 2005-07-20 | 2010-08-31 | Bakbone Software, Inc. | Method and system for virtual on-demand recovery for real-time, continuous data protection |
| US8131723B2 (en) | 2007-03-30 | 2012-03-06 | Quest Software, Inc. | Recovering a file system to any point-in-time in the past with guaranteed structure, content consistency and integrity |
| US8364648B1 (en) | 2007-04-09 | 2013-01-29 | Quest Software, Inc. | Recovering a database to any point-in-time in the past with guaranteed data consistency |
| KR100907928B1 (ko) * | 2007-06-13 | 2009-07-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US9418110B1 (en) * | 2008-06-30 | 2016-08-16 | Emc Corporation | Intelligent, scalable, low-overhead mechanism for data retrieval in a distributed network environment |
| KR101883378B1 (ko) | 2012-04-23 | 2018-07-30 | 삼성전자주식회사 | 반도체 메모리 장치 |
| US9645621B2 (en) * | 2013-02-15 | 2017-05-09 | Silicon Laboratories Inc. | Single-pin command technique for mode selection and internal data access |
| JP6200370B2 (ja) * | 2014-04-23 | 2017-09-20 | ルネサスエレクトロニクス株式会社 | データバス駆動回路、それを備えた半導体装置及び半導体記憶装置 |
| KR20160029394A (ko) * | 2014-09-05 | 2016-03-15 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| US10816597B2 (en) | 2017-12-08 | 2020-10-27 | Silicon Laboratories Inc. | Single pin test interface for pin limited systems |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778989B2 (ja) * | 1989-06-21 | 1995-08-23 | 株式会社東芝 | 半導体メモリ装置 |
| JPH0887887A (ja) * | 1994-09-17 | 1996-04-02 | Toshiba Corp | 半導体記憶装置 |
| US5559752A (en) * | 1995-08-14 | 1996-09-24 | Alliance Semiconductor Corporation | Timing control circuit for synchronous static random access memory |
-
1996
- 1996-12-17 JP JP33720496A patent/JP3720934B2/ja not_active Expired - Lifetime
-
1997
- 1997-05-15 US US08/857,173 patent/US5841717A/en not_active Expired - Lifetime
- 1997-05-23 KR KR1019970020175A patent/KR100247873B1/ko not_active IP Right Cessation
- 1997-05-24 TW TW086107057A patent/TW357363B/zh not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390736B1 (ko) * | 1999-09-22 | 2003-07-10 | 가부시끼가이샤 도시바 | 리드와 라이트에서 다른 컬럼 동작 동기 펄스를 이용하는 동기식 ｄｒａｍ |
| US6856574B2 (en) | 2002-11-28 | 2005-02-15 | Hitachi, Ltd. | Semiconductor memory device |
| KR100567532B1 (ko) * | 2003-12-10 | 2006-04-03 | 주식회사 하이닉스반도체 | 펄스 폭 제어 회로 및 그 방법 |
| JP2005222682A (ja) * | 2004-02-06 | 2005-08-18 | Samsung Electronics Co Ltd | 半導体メモリ装置、並びに、この装置のデータ書込み及び読出し方法 |
| JP4727241B2 (ja) * | 2004-02-06 | 2011-07-20 | 三星電子株式会社 | 半導体メモリ装置、並びに、この装置のデータ書込み及び読出し方法 |
| KR100826644B1 (ko) | 2006-10-17 | 2008-05-06 | 주식회사 하이닉스반도체 | 컬럼선택신호의 펄스폭 조절 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5841717A (en) | 1998-11-24 |
| TW357363B (en) | 1999-05-01 |
| KR100247873B1 (ko) | 2000-03-15 |
| JP3720934B2 (ja) | 2005-11-30 |
| KR19980063313A (ko) | 1998-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3720934B2 (ja) | 半導体記憶装置とデータ読み出し及び書き込み方法 | |
| US6310816B2 (en) | Method and system for accessing rows in multiple memory banks within an integrated circuit | |
| US6636444B2 (en) | Semiconductor memory device having improved data transfer rate without providing a register for holding write data | |
| EP0969476B1 (en) | Semiconductor integrated circuit memory | |
| US6185151B1 (en) | Synchronous memory device with programmable write cycle and data write method using the same | |
| JP3535788B2 (ja) | 半導体記憶装置 | |
| JP3778381B2 (ja) | 半導体メモリ装置 | |
| JPH08279282A (ja) | 集積回路メモリ | |
| JP3341710B2 (ja) | 半導体記憶装置 | |
| US6388937B2 (en) | Semiconductor memory device | |
| US6297999B2 (en) | Semiconductor memory device and method for setting stress voltage | |
| JPS6213758B2 (ja) | ||
| KR100297717B1 (ko) | 반도체메모리의입출력선프리차아지회로및이를사용하는반도체메모리 | |
| JPH09320261A (ja) | 半導体記憶装置および制御信号発生回路 | |
| JP2006196177A (ja) | ビット・ライン負荷回路 | |
| JP4220621B2 (ja) | 半導体集積回路 | |
| JPH10302463A (ja) | 半導体記憶装置 | |
| JP2956426B2 (ja) | 半導体記憶装置 | |
| KR100422289B1 (ko) | 반도체 기억 장치 | |
| JPH0713865B2 (ja) | 書込み動作を有する半導体メモリー装置 | |
| JPH1186557A (ja) | 同期型記憶装置および同期型記憶装置におけるデータ読み出し方法 | |
| EP0199458A2 (en) | Memory circuit having an improved writing scheme | |
| US6226204B1 (en) | Semiconductor integrated circuit device | |
| JP3168942B2 (ja) | 半導体記憶装置 | |
| JPH0668673A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040204 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040224 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040415 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041124 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050121 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050906 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050909 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080916 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090916 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090916 Year of fee payment: 4 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090916 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090916 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090916 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100916 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100916 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110916 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110916 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110916 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120916 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120916 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130916 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |