JPH08279282A - 集積回路メモリ - Google Patents

集積回路メモリ

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JPH08279282A
JPH08279282A JP8046798A JP4679896A JPH08279282A JP H08279282 A JPH08279282 A JP H08279282A JP 8046798 A JP8046798 A JP 8046798A JP 4679896 A JP4679896 A JP 4679896A JP H08279282 A JPH08279282 A JP H08279282A
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JP
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write pulse
write
signal
logic
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JP8046798A
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English (en)
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Donovan L Raatz
ドノバン・エル・ラッツ
Tiasheng Feng
タイシェン・フェン
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Original Assignee
Motorola Inc
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction

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  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【課題】 集積回路メモリをより高いクロック周波数ま
たはより短いデューティサイクルのクロック信号で安定
に動作できるようにする。 【解決手段】 集積回路メモリ２０はシステムクロック
の周波数およびシステムクロックのデューティサイクル
に無関係の自己計時書込みパルスを発生する書込みパル
ス発生器３８を有する。該書込みパルス発生器３８は遅
延要素５６および遅延要素６８を含む。書込みパルスは
クロック信号の立上りエッジでトリガされかつ前記遅延
要素６８で与えられる遅延時間で決定される持続時間を
有する。前記遅延要素５６，６８は単一側部遅延を提供
しかつ集積回路メモリ２０のプロセス、電源、温度変動
を補償する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は一般的にはメモリ
に関し、かつより特定的には、クロック周波数およびデ
ューティサイクルとは無関係な自己計時またはセルフタ
イムド（ｓｅｌｆ−ｔｉｍｅｄ）書込みパルスを有する
メモリに関する。
【０００２】
【従来の技術】同期スタティックランダムアクセスメモ
リ（ＳＲＡＭ）はすべての入力および出力のためのラッ
チ、良好なドライブ能力、および自己計時書込みサイク
ルを、すべて単一のモノリシック集積回路上に有する集
積回路メモリの一形式である。同期ＳＲＡＭは典型的に
はデータ処理システムにおける高速キャッシュとして使
用される。キャッシュとして使用される場合、該同期Ｓ
ＲＡＭは単一のシステムクロックの制御のもとにある。
同期ＳＲＡＭは非同期ＳＲＡＭに対しいくつかの利点を
有する。第１に、同期ＳＲＡＭは一般に必要とされる外
部論理チップがより少ない。第２に、同期ＳＲＡＭは同
等の非同期メモリよりも高いシステム速度で動作するこ
とができる。しかしながら、同期ＳＲＡＭがより高いシ
ステムクロック周波数で動作することを要求されるに応
じて、タイミング仕様が適合するのが極めてより困難に
なる。
【０００３】今日の同期ＳＲＡＭにおいては、書込みサ
イクルは１クロックサイクルより少ないサイクルで達成
される。書込みサイクルが行われるためのウインドウを
確立するために書込みパルスが発生される。書込みパル
スの間に、ビット線上の比較的大きな差動信号が選択さ
れたメモリセルの内容をオーバライトする。書込みサイ
クルの終りに、ビット線等化によって該ビット線対の電
圧が十分に近くなりそれによってデータがオーバライト
されずかつ正しいデータが引き続く読出しサイクルの間
に迅速に検知できるようにされる。もしビット線が十分
に早く等化されなければ、次の読出しサイクルに際して
選択されたメモリセルに正しくないデータが書き込まれ
ることがある。
【０００４】
【発明が解決しようとする課題】前記書込み信号はデー
タが選択されたメモリセルに書き込むことができるよう
にするため十分な持続時間を有するものでなくてはなら
ない。典型的には、書込みパルスはシステムクロック信
号の周波数およびデューティサイクルに依存する。書込
みパルスはクロック信号の立上りエッジで開始されかつ
書込みパルスの持続時間はクロック信号のデューティサ
イクルで決定される。非常に高いクロック周波数、また
は非常に短いデューティサイクル（クロックハイの時
間）では、首尾よくデータを選択されたメモリセルに書
込みかつ次にビット線を等化するのに十分な時間がない
かもしれない。例えば、１２５メガヘルツのシステムク
ロック周波数はたった８ナノセカンドのクロックサイク
ルを提供する。５０％のデューティサイクルに対して
は、書込みサイクルを行うのにたった４ナノセカンドが
利用できるのみである。クロック信号の周波数またはデ
ューティサイクルの少しの変動が正しくないデータをメ
モリに書き込ませる可能性がある。
【０００５】従って、本発明の目的は、前述の従来例の
メモリの不都合を除去し、非常に高いクロック周波数ま
たは非常に短いデューティサイクルのクロックに対して
も信頼性よく動作するメモリを提供することにある。
【０００６】
【課題を解決するための手段】一般に、本発明はクロッ
ク周波数およびクロックのデューティサイクルに無関係
の自己計時書込みパルスを発生するための書込みパルス
発生器を備えた同期集積回路メモリを提供する。該書込
みパルスはシステムクロック信号の立上りエッジでトリ
ガされかつ制御論理および２つの単一方向または単一側
部（ｓｉｎｇｌｅ−ｓｉｄｅｄ）遅延要素によって提供
される遅延時間で決定される持続時間を有する。前記書
込みパルス発生器は集積回路メモリが高いクロック信号
周波数で動作できるようにする。また、前記書込みパル
ス発生器は集積回路メモリが比較的短いデューティサイ
クルを有するクロック信号で動作できるようにする。さ
らに、前記遅延要素は集積回路メモリの温度、電源、お
よびプロセスの変動を補償する。
【０００７】
【発明の実施の形態】本発明は図１〜図４を参照してよ
り完全に説明することができる。図１は、プロック図形
式で、本発明に係わる集積回路メモリ２０を示す。メモ
リ２０はメモリアレイ２２、ローデコーダ２６、コラム
デコーダ２８、ロー選択部３０、コラム論理３２、ビッ
ト線負荷／書込みドライバ３４、書込み論理３６、書込
みパルス発生器３８、および出力バッファ４０を含む。
メモリアレイ２２はスタティックランダムアクセスメモ
リ（ＳＲＡＭ）セルのアレイを含む。各メモリセルはビ
ット線対にかつワード線に結合されている。代表的なメ
モリセル２４が“ＢＬ”および“ＢＬ＊”と名付けられ
たビット線対および“ＷＬ”と名付けられたワード線に
結合されて示されている。
【０００８】ローデコーダ２６は「ローアドレス（ＲＯ
Ｗ ＡＤＤＲＥＳＳ）」と名付けられた複数のアドレス
信号を受信しかつコラムデコーダ２８は「コラムアドレ
ス（ＣＯＬＵＭＮ ＡＤＤＲＥＳＳ）」と名付けられた
複数のアドレス信号を受信する。ローデコーダ２６およ
びコラムデコーダ２８はおのおの複数のデコードされた
アドレス信号を、それぞれ、ロー選択部３０およびコラ
ム論理３２に提供する。デコードされたアドレス信号を
受信したことに応じて、ロー選択部３０はメモリアレイ
２２におけるワード線を選択し、かつコラム論理３２は
ビット線対を選択する。ワード線およびビット線対の交
差部に配置されたメモリセルは書込みサイクルの間は前
記ビット線対を介してデータを受け入れ、あるいは読出
しサイクルの間はデータを前記ビット線対に提供する。
ローデコーダ２６およびコラムデコーダ２８によって受
信される特定のアドレス信号は特別の意味はなく、かつ
他の実施形態では異なるものとすることができることに
注目すべきである。また、ローデコーダ２６およびコラ
ムデコーダ２８によって行われるデコードの量は本発明
を説明する上で重要なことではなく、かつ他の実施形態
では異なってもよい。
【０００９】メモリ２０の読出しサイクルの間は、“Ｗ
＊”と名付けられた書込みイネーブル信号および“Ｃ
Ｓ”と名付けられたチップ選択信号はおのおの論理ハイ
として肯定されかつ書込みパルス発生器３８に提供され
る。書込みパルス発生器３８は書込み論理３６に結合さ
れかつ書込みイネーブル信号Ｗ＊、チップ選択信号Ｃ
Ｓ、および“Ｋ”と名付けられたクロック信号に応答し
て書込み論理３６に“ＣＳＷＥ”と名付けられた自己計
時書込みパルスを提供する。書込みイルーブル信号Ｗ
＊、チップ選択信号ＣＳ、およびクロック信号Ｋは典型
的にはデータプロセッサ（図示せず）によって外部で発
生される。ローアドレス信号「ローアドレス」はローデ
コーダ２６に与えられかつコラムアドレス信号「コラム
アドレス」はコラムデコーダ２８に与えられて読み出さ
れるべきメモリセル、例えばメモリセル２４、を選択す
る。データがメモリセル２４によってビット線対ＢＬ／
ＢＬ＊に対し、前記ビット線対の各ビットラインの間の
差動電圧の形式で提供される。コラム論理３２のセンス
アンプは前記差動電圧を検知しかつ増幅し、そして前記
差動電圧を出力バッファ４０に提供する。選択されたメ
モリセルに格納されたデータに対応するデータ信号Ｄ
ＯＵＴが出力端子（図示せず）に提供される。特定のア
ドレス、またはデータ編成、に対して提供されるデータ
信号の数は重要ではなくかつ他の実施形態では異なって
もよい。
【００１０】メモリ２０の書込みサイクルの間は、書込
みイネーブル信号Ｗ＊は論理ローとして肯定され、かつ
チップ選択信号ＣＳは論理ハイとして肯定される。ロー
アドレス信号「ローアドレス」はローデコーダ２６に提
供されかつコラムアドレス信号「コラムアドレス」がコ
ラムデコーダ２８に提供されて書き込まれるべきメモリ
セル、例えばメモリセル２４を選択する。“ＤＩＮ”と
名付けられた単一終端（Ｓｉｎｇｌｅ−ｅｎｄｅｄ）デ
ータ信号が書込み論理３６に提供される。書込み論理３
６はデータバッファおよびラッチを含む。書込みパルス
ＣＳＷＥは書込みパルス発生器３８によってクロック信
号Ｋの立上りエッジで論理ハイに肯定される。書込みパ
ルスＣＳＷＥが論理ハイである時間の間に、信号のデー
タＤＩＮに対応する、“ＥＱＤ／ＥＱＤ＊”と名付けら
れた、差動データ信号がビット線負荷／書込みドライバ
３４に与えられる。選択されたビット線対、例えばビッ
ト線対ＢＬ／ＢＬ＊、は差動電圧の形式で前記差動デー
タ信号を受け入れ、かつ該差動電圧を選択されたワード
線およびビット線対に結合されたメモリセルに与える。
ビット線対に与えられる差動電圧は、もし必要であれ
ば、選択されたメモリセルに格納されたデータをオーバ
ライトするのに十分大きなものとされる。書込みサイク
ルに続き、ビット線負荷は読出しサイクルの準備のため
にビット線対上の差動電圧を等化する。
【００１１】より高いクロック周波数で、デューティサ
イクルまたは周波数の小さな変動が誤ったデータをメモ
リアレイ２２に書き込ませる可能性がある。書込みパル
ス発生器３８はクロック信号Ｋの周波数またはデューテ
ィサイクルに独立に書込みパルスＣＳＷＥを提供する。
該書込みパルスはクロック信号Ｋのエッジによってトリ
ガされ、かつ所定の遅延を与えるための遅延要素によっ
て決定される持続時間を有する。書込みパルス発生器３
８の動作は図２および図３の説明でより詳細に述べる。
【００１２】図２は、部分的論理図形式および部分的ブ
ロック図形式で、図１のメモリ２０の書込みパルス発生
器３８を示す。書込みパルス発生器３８は自己計時書込
みパルス回路５０、ＮＡＮＤ論理ゲート５２、およびＮ
ＯＲ論理ゲート５４を含む。自己計時書込みパルス回路
５０は単一方向または単一側部遅延要素５６および６
８、インバータ５８および６２、ＮＡＮＤ論理ゲート６
０、およびＮＯＲ論理ゲート６４および６６を含む。
【００１３】遅延要素５６はクロック信号Ｋを受けるた
めの入力端子、および出力端子を有する。遅延要素５６
は“Ｄ１”と名付けられた所定の遅延時間を提供しかつ
図４により詳細に示されている。インバータ５８は遅延
要素５６の出力端子に接続された入力端子、および“１
００”で表される信号を提供するための出力端子を有す
る。ＮＡＮＤ論理ゲート６０はクロック信号Ｋを受ける
ための第１の入力端子、遅延要素５６の出力端子に結合
された第２の入力端子、および“１０１”で示される信
号を提供するための出力端子を有する。インバータ６２
はＮＡＮＤ論理ゲート６０の出力端子に接続された入力
端子、および“１０２”で示される信号を提供するため
の出力端子を有する。ＮＯＲ論理ゲート６４はインバー
タ６２の出力端子に接続された第１の入力端子、第２の
入力端子、および“１０３”で示される信号を提供する
ための出力端子を有する。ＮＯＲ論理ゲート６６はＮＯ
Ｒ論理ゲート６４の出力端子に接続された第１の入力端
子、第２の入力端子、およびＮＯＲ論理ゲート６４の第
２の入力端子に結合され“ＫＷ”と名付けられた信号を
提供するための出力端子を有する。遅延要素６８はＮＯ
Ｒ論理ゲート６６の出力端子に接続された入力端子、お
よびＮＯＲ論理ゲート６６の入力端子に接続され“１０
４”で示される信号を提供するための出力端子を有す
る。遅延要素６８は“Ｄ２”と名付けられた所定の遅延
時間を提供する。
【００１４】ＮＡＮＤ論理ゲート５２はＮＯＲ論理ゲー
ト６６の出力端子に接続された第１の入力端子、チップ
選択信号ＣＳを受けるための第２の入力端子、および出
力端子を有する。ＮＯＲ論理ゲート５４はＮＡＮＤ論理
ゲート５２の出力端子に接続された第１の入力端子、書
込みイネーブル信号Ｗ＊を受けるための第２の入力端
子、そして書込みパルスＣＳＷＥを提供するための出力
端子を有する。信号名のあとのアスタリスク（＊）はそ
の信号が同じ名前を有するがアスタリスク“＊”を欠い
ている信号の論理的補数であることを示していることに
注意を要する。また、おのおのの論理ゲートは単一の論
理ゲートであるよりはむしろ論理操作を表していること
に注目すべきである。
【００１５】図３は、図２の書込みパルス発生器３８の
種々の信号のタイミング図を示す。図３のタイミング図
は一定の尺度で描かれておらずかつ種々の信号の相対的
な電圧レベルを表しているものでないことに注意を要す
る。また、クロック信号はサイクルに分割され、かつお
のおののサイクルは独自的に“Ｔ”とこれに続く数字で
示されていることに注意を要する。“Ｔ０”および“Ｔ
１”と名付けられたクロック信号Ｋの２つのサイクルが
図３に示されている。クロックサイクルＴ０はデューテ
ィサイクルがほぼ５０％に等しいクロックサイクルを示
している。クロックサイクルＴ１は５０％より小さいデ
ューティサイクルを有するクロックサイクルを示してい
る。
【００１６】図２および図３の双方を参照すると、クロ
ックサイクルＴ０の始めはクロック信号Ｋが論理ハイに
遷移したときに生じる。信号１００は遅延要素５６およ
びインバータ５８によって提供される所定の遅延Ｄ１の
後に論理ローに遷移する。ＮＡＮＤ論理ゲート６０の出
力端子からの信号１０１はクロック信号Ｋが論理ハイに
遷移したことに応じて論理ローに遷移する。信号１０２
は信号１０１が論理ローに遷移したことに応じて論理ハ
イに遷移する。信号１０３は信号１０２が論理ハイに遷
移したことに応じて論理ローに遷移する。信号ＫＷは信
号１０３が論理ローに遷移したことに応じて論理ハイに
遷移する。もしチップ選択信号ＣＳが論理ハイであり、
かつ書込みイネーブル信号Ｗ＊が論理ローであって、書
込みサイクルを示していれば、書込みパルスＣＳＷＥが
論理ハイとして書込み論理３６に提供されることにな
る。差動データ信号ＥＱＤ／ＥＱＤ＊が、書込みパルス
ＣＳＷＥが論理ハイであることに応じて、かつその時間
の間、メモリアレイ２２の選択されたメモリセルに提供
される。ＣＳＷＥの持続時間はほぼ信号ＫＷの持続時間
と同じである。
【００１７】遅延時間Ｄ１が経過した後、信号１００は
論理ローに遷移し、信号１０１を論理ハイに遷移させ
る。信号１０２は信号１０１に応じて論理ローに遷移す
る。信号１０３は信号ＫＷが論理ローになりかつＮＯＲ
論理ゲート６４の第２の入力端子にフィードバックされ
るまで論理ハイに遷移しない。信号１０３は信号ＫＷが
論理ローに遷移するまで論理ハイに戻ることができな
い。信号ＫＷは遅延要素６８によって提供される所定の
遅延Ｄ２の後まで論理ローに戻らない。遅延時間Ｄ２が
経過した後、信号１０４は論理ハイに遷移しかつＮＯＲ
論理ゲート６６の第２の入力端子に提供される。信号Ｋ
Ｗは次に論理ローに戻り、書込みパルスを終了させ、か
つ信号１０２および信号ＫＷの双方が論理ローであるこ
とに応じて信号１０３が論理ハイに戻ることができるよ
うにする。信号１０４は次に信号ＫＷが論理ローに遷移
したことに応じて論理ローに遷移する。信号ＫＷの持続
時間は遅延時間Ｄ２の長さによって決定される。遅延時
間Ｄ１は信号ＫＷが論理ハイに遷移するのに十分長く信
号１０１がローに確実に留まることができるようにす
る。好ましい実施例では、遅延時間Ｄ１は遅延時間Ｄ２
のほぼ半分に等しく、従って信号１０２は信号１０３の
論理ローの時間のほぼ中央で論理ローに遷移する。これ
は書込みパルス発生器３８のマージンを増大させる。他
の実施形態では、遅延時間Ｄ１は遅延時間Ｄ２の半分と
異なるものとすることができる。
【００１８】クロックサイクルＴ１の間は、上に述べた
ように、クロック信号Ｋのデューティサイクルは５０％
より小さい。クロックサイクルＴ１の始めはクロック信
号Ｋが論理ハイに遷移したときに生じる。書込みパルス
回路５０はクロック信号Ｋのデューティサイクルまたは
周波数と無関係に、クロックサイクルＴ０の間と同様に
動作する。信号１００は遅延要素５６によりかつインバ
ータ５８により提供される所定の遅延Ｄ１の後に論理ロ
ーに遷移する。ＮＡＮＤ論理ゲート６０の出力端子から
の、信号１０１はクロック信号Ｋが論理ハイに遷移した
ことに応じて論理ローに遷移する。信号１０２は信号１
０１が論理ローに遷移したことに応じて論理ハイに遷移
する。信号１０３は信号１０２が論理ハイに遷移したこ
とに応じて論理ローに遷移する。信号ＫＷは信号１０３
が論理ローに遷移したことに応じて論理ハイに遷移す
る。もしチップ選択信号ＣＳが論理ハイであり、かつ書
込みイネーブル信号Ｗ＊が論理ローであって、書込みサ
イクルを示していれば、書込みパルスＣＳＷＥは論理ハ
イとして書込み論理３６に提供されることになる。差動
データ信号ＥＱＤ／ＥＱＤ＊は書込みパルスＣＳＷＥが
論理ハイであることに応じて、かつその時間の間メモリ
アレイ２２の選択されたメモリセルに提供される。クロ
ックサイクルＴ０について上に説明したように、ＣＳＷ
Ｅの持続時間はほぼ信号ＫＷの持続時間と同じである。
【００１９】遅延時間Ｄ１が経過した後、信号１００は
論理ローに遷移し、信号１０１を論理ハイに遷移させ
る。信号１０２は論理ローに遷移する。信号１０３は信
号ＫＷが論理ローになりかつＮＯＲ論理ゲート６４の第
２の入力端子にフィードバックされるまで論理ハイに遷
移しない。信号１０３は信号ＫＷが論理ローに遷移する
まで論理ハイに戻ることができない。信号ＫＷは遅延要
素６８によって提供される所定の遅延時間Ｄ２が経過す
るまで論理ローに戻ることができない。遅延時間Ｄ２が
経過した後、信号１０４は論理ハイに遷移しかつＮＯＲ
論理ゲート６６の第２の入力端子に提供される。信号Ｋ
Ｗは次に論理ローに戻り、書込みサイクルを終了し、か
つ信号１０２および信号ＫＷがおのおの論理ローである
ことに応じて信号１０３が論理ハイに戻ることができる
ようにする。信号１０４は次に信号ＫＷが論理ローに遷
移したことに応じて論理ローに遷移する。信号ＫＷの持
続時間は遅延時間Ｄ２の長さによって決定されかつ、図
３に示されるように、クロック信号Ｋのデューティサイ
クルに依存しない。
【００２０】図４は、回路図形式で、図２の書込みパル
ス発生器３８の単一側部遅延要素５６を示す。遅延要素
５６は直列接続されたインバータ７０，７４，７７およ
び８１、そしてＮチャネルトランジスタ７３および８０
を含む。インバータ７０はＰチャネルトランジスタ７１
およびＮチャネルトランジスタ７２を含む。インバータ
７４はＰチャネルトランジスタ７５およびＮチャネルト
ランジスタ７６を含む。インバータ７７はＰチャネルト
ランジスタ７８およびＮチャネルトランジスタ７９を含
む。インバータ８１はＰチャネルトランジスタ８２およ
びＮチャネルトランジスタ８３を含む。インバータ７０
の出力端子はノード１１０においてインバータ７４の入
力端子に接続され、インバータ７４の出力端子はノード
１１１においてインバータ７７の入力端子に接続され、
かつインバータ７７の出力端子はノード１１２において
インバータ８１の入力端子に接続されている。インバー
タ８１の出力端子はインバータ５８（図２）の入力端子
に接続されている。
【００２１】また、Ｎチャネルトランジスタ７３はＮチ
ャネルトランジスタ７２のソースに接続されたドレイ
ン、“ＮＢＩＡＳ”と名付けられたバイアス電圧を受け
るためのゲート、および“ＶＳＳ”と名付けられた電源
に接続されたソースを有する。Ｎチャネルトランジスタ
８０はＮチャネルトランジスタ７９のソースに接続され
たドレイン、バイアス電圧ＮＢＩＡＳを受けるためのゲ
ート、および電源電圧Ｖ ＳＳに接続されたソースを有す
る。Ｎチャネルトランジスタ７３および８０は単一側部
遅延を提供するために使用され、単一側部遅延はクロッ
ク信号Ｋが論理ローの電圧から論理ハイの電圧に遷移し
たときに生じる。
【００２２】クロック信号Ｋが論理ローの電圧から論理
ハイの電圧に遷移したとき、バイアス電圧ＮＢＩＡＳは
クロック信号Ｋのローからハイへの遷移を調節し（ｒｅ
ｇｕｌａｔｅｓ）プロセス、電源、および温度の変動を
最小にする。Ｐチャネルトランジスタ７１は実質的に非
導通となりかつＮチャネルトランジスタ７２は導通にな
る。ノード１１０の電圧はＮチャネルトランジスタ７２
および７３を通して論理ローの電圧に低減する。ノード
１１０の論理ローの電圧はＰチャネルトランジスタ７５
およびＮチャネルトランジスタ７６のゲートに与えら
れ、ノード１１１に論理ハイの電圧を生じさせる。該論
理ハイの電圧はＮチャネルトランジスタ７９が導通し、
かつＰチャネルトランジスタ７８が非導通となるように
させる。ノード１１２の電圧はＮチャネルトランジスタ
８０を通して論理ローの電圧に低減される。インバータ
８１は次に論理ハイの電圧をインバータ５８の入力端子
に提供する。
【００２３】Ｎチャネルトランジスタ７３および８０は
クロック信号Ｋが論理ハイの電圧から論理ローの電圧に
遷移したときノード１１０および１１２の立上り時間に
関し何らの影響も与えず、従って単一側部遅延を提供す
る。
【００２４】遅延要素６８は遅延要素５６と同様の回路
を使用して単一側部遅延を提供するが、遅延要素６８は
遅延時間Ｄ２がほぼ遅延時間Ｄ１の２倍長くなるように
遅延時間Ｄ２を増大するためより多くの直列接続された
インバータを含む。
【００２５】書込みパルス発生器３８はメモリ２０がよ
り高いクロック信号周波数で動作できるようにする。ま
た、書込みパルス発生器はメモリ２０が比較的に短いデ
ューティサイクル（４ナノセカンドより短い持続時間）
を有するクロック信号によって動作できるようにする。
さらに、バイアス電圧ＮＢＩＡＳは遅延要素５６および
６８において使用されて温度、電源電圧、およびプロセ
スの変動を補償する。
【００２６】本発明が好ましい実施形態に関して説明さ
れたが、当業者には本発明は数多くの方法で変更するこ
とができかつ特に上に示しかつ説明したもの以外の数多
くの実施形態をとり得ることは明らかである。従って、
添付の特許請求の範囲により本発明の真の精神および範
囲内にある発明のすべての変更をカバーするものと考え
る。
【００２７】
【発明の効果】従って、本発明によれば、クロック周波
数およびデューティサイクルと独立の自己計時書込みパ
ルスを有するメモリが提供され、より高いクロック信号
周波数およびより短いデューティサイクルでメモリを動
作させることが可能になる。
【図面の簡単な説明】
【図１】本発明に係わるメモリの構成を示すブロック図
である。
【図２】図１のメモリの書込みパルス発生器を示すブロ
ック回路図である。
【図３】図１のメモリの種々の信号を示すタイミング図
である。
【図４】図２の書込みパルス発生器の遅延要素を示す電
気回路図である。
【符号の説明】
２０ 集積回路メモリ ２２ メモリアレイ ２６ ローデコーダ ２８ コラムデコーダ ３０ ロー選択部 ３２ コラム論理 ３４ ビット線負荷／書込みドライバ ３６ 書込み論理 ３８ 書込みパルス発生器 ４０ 出力バッファ ５０ 自己計時書込みパルス回路 ５２，６０ ＮＡＮＤゲート ５４，６４ ＮＯＲゲート ５６，６８ 遅延要素 ５８，６２ インバータ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 集積回路メモリ（２０）であって、 複数のメモリセル（２２）であって、該複数のメモリセ
    ルの内の各メモリセル（２４）はビット線およびワード
    線に結合されているもの、 前記複数のメモリセル（２２）に結合され、書込みパル
    スに応じてデータ信号を前記ビット線に提供する書込み
    論理回路（３６）であって、前記データ信号は前記入力
    データに対応するもの、そして前記書込み論理回路（３
    ６）に結合され、前記集積回路メモリ（２０）の書込み
    サイクルの間に前記書込みパルスを提供する書込みパル
    ス回路（３８）であって、前記書込みパルスは入力クロ
    ック信号のエッジによってトリガされ、かつ前記書込み
    パルスは所定の遅延によって決定される持続時間を有
    し、前記書込みパルスの持続時間は入力クロック信号の
    デューティサイクルおよび周波数に独立であるもの、 を具備することを特徴とする集積回路メモリ（２０）。
  2. 【請求項２】 集積回路メモリ（２０）であって、 複数のメモリセル（２２）であって、該複数のメモリセ
    ルの内の各メモリセル（２４）はビット線およびワード
    線に結合されているもの、 前記複数のメモリセル（２２）に結合され、書込みパル
    スに応答して前記ビット線にデータ信号を提供する書込
    み論理回路（３６）であって、前記データ信号は前記入
    力データに対応するもの、そして前記書込み論理回路
    （３６）に結合された、書込みパルス発生器（３８）で
    あって、該書込みパルス発生器（３８）はクロック信号
    および所定の論理状態の書込みイネーブル信号を受信
    し、かつそれに応じて、前記書込みパルス発生器（３
    ８）は前記集積回路メモリ（２０）の書込みサイクルの
    間に書込みパルスを提供し、該書込みパルスは前記クロ
    ック信号の立上りエッジによってトリガされ、かつ前記
    書込みパルスは所定の遅延によって決定される持続時間
    を有し、前記書込みパルスの持続時間は入力クロック信
    号のデューティサイクルおよび周波数に無関係であるも
    の、 を具備することを特徴とする集積回路メモリ（２０）。
  3. 【請求項３】 集積回路メモリ（２０）であって、 複数のメモリセル（２２）であって、該複数のメモリセ
    ル（２２）の内の各メモリセル（２４）はビット線およ
    びワード線に結合されているもの、 前記複数のメモリセル（２２）に結合され、書込みパル
    スに応答して前記ビット線にデータ信号を提供する書込
    み論理回路（３６）であって、前記データ信号は前記入
    力データに対応するもの、そして前記書込み論理回路
    （３６）に結合された書込みパルス発生器（３８）であ
    って、該書込みパルス発生器（３８）は、 入力クロック信号を受けるための第１の入力端子、第２
    の入力端子、および出力端子を有する第１の論理ゲート
    （６０）、 前記入力クロック信号を受けるための入力端子、および
    出力端子を有する第１の遅延要素（５６）、 前記第１の遅延要素（５６）の出力端子に結合された入
    力端子、および前記第１の論理ゲート（６０）の前記第
    ２の入力端子に結合された出力端子を有する第１のイン
    バータ（５８）、 前記第１の論理ゲート（６０）の出力端子に結合された
    入力端子、および出力端子を有する第２のインバータ
    （６２）、 前記第２のインバータ（６２）の出力端子に結合された
    第１の入力端子、第２の入力端子、および出力端子を有
    する第２の論理ゲート（６４）、 前記第２の論理ゲート（６４）の出力端子に結合された
    第１の入力端子、第２の入力端子、および前記第２の論
    理ゲート（６４）の第２の入力端子に結合され書込みパ
    ルスを提供するための出力端子を有する第３の論理ゲー
    ト（６６）、そして前記第３の論理ゲート（６６）の出
    力端子に結合された入力端子、および前記第３の論理ゲ
    ート（６６）の第２の入力端子に結合された出力端子を
    有する第２の遅延要素（６８）、を具備する前記書込み
    パルス発生器（３８）、 を具備することを特徴とする集積回路メモリ（２０）。
JP8046798A 1995-02-24 1996-02-08 集積回路メモリ Pending JPH08279282A (ja)

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