JPH11191293A - データ読み出し回路 - Google Patents
データ読み出し回路Info
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- JPH11191293A JPH11191293A JP10297990A JP29799098A JPH11191293A JP H11191293 A JPH11191293 A JP H11191293A JP 10297990 A JP10297990 A JP 10297990A JP 29799098 A JP29799098 A JP 29799098A JP H11191293 A JPH11191293 A JP H11191293A
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
Abstract
(57)【要約】
【課題】 高速動作時の安定したデータ出力を実現し
て、ノイズによる影響を最小化し得るデータ読み出し回
路を提供しようとするものである。 【解決手段】 アドレス信号ADからアドレス遷移検出信
号ATD を生成し、メモリセルアレイ３を等化する等化信
号EQ及びアドレス遷移検出信号ATD より長い所定パルス
幅を有するアドレス遷移検出信号ATD'を出力する制御部
５と、選択されるメモリセルから読み出されたデータを
センシングして、出力部７に出力する電流モード二重ラ
ッチセンスアンプ１０１と、アドレス遷移検出信号ATD'
に基づいて、二重ラッチセンスアンプ１０１を等化させ
る第１，第２の等化期間を有するセンスアンプ等化信号
DSAEQ 、上記等化後に上記メモリセルからのデータをセ
ンシングするためのセンスアンプイネーブル信号DSAE、
及び、第２の等化期間中、上記二重ラッチセンスアンプ
１０１と出力部７とを遮断するための二重ラッチイネー
ブル信号DLE,DLEBを出力するセンスアンプ制御部１００
と、を包含して構成する。
て、ノイズによる影響を最小化し得るデータ読み出し回
路を提供しようとするものである。 【解決手段】 アドレス信号ADからアドレス遷移検出信
号ATD を生成し、メモリセルアレイ３を等化する等化信
号EQ及びアドレス遷移検出信号ATD より長い所定パルス
幅を有するアドレス遷移検出信号ATD'を出力する制御部
５と、選択されるメモリセルから読み出されたデータを
センシングして、出力部７に出力する電流モード二重ラ
ッチセンスアンプ１０１と、アドレス遷移検出信号ATD'
に基づいて、二重ラッチセンスアンプ１０１を等化させ
る第１，第２の等化期間を有するセンスアンプ等化信号
DSAEQ 、上記等化後に上記メモリセルからのデータをセ
ンシングするためのセンスアンプイネーブル信号DSAE、
及び、第２の等化期間中、上記二重ラッチセンスアンプ
１０１と出力部７とを遮断するための二重ラッチイネー
ブル信号DLE,DLEBを出力するセンスアンプ制御部１００
と、を包含して構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリのデ
ータ読み出し回路に係るもので、詳しくは、高速動作時
の安定したデータ出力を実現し、ノイズによる影響を最
小化し得るデータ読み出し回路に関するものである。
ータ読み出し回路に係るもので、詳しくは、高速動作時
の安定したデータ出力を実現し、ノイズによる影響を最
小化し得るデータ読み出し回路に関するものである。
【０００２】
【従来の技術】従来、データ読み出し回路は、図７に示
したように、アドレスパッド１と、該アドレスパッド１
を介して入力したアドレス信号ＡＤをデコーディング
し、セルアクセス信号ＣＡを出力するデコーダ２と、複
数のメモリセルから成り、上記デコーダ２からのセルア
クセス信号ＣＡによりメモリセルのデータが読み出され
るメモリセルアレイ３と、制御パッド４と、該制御パッ
ド４を介して入力した制御信号により、上記アドレス信
号ＡＤからアドレス遷移を検出し、アドレス遷移検出信
号ＡＴＤを生成すると共に、各種の制御信号を出力する
制御部５と、該制御部５のセンスアンプイネーブル信号
ＳＡＥにより、メモリセルアレイ３から出力されたデー
タをセンシングして増幅させる電流モードラッチセンス
アンプ６と、該増幅されたデータを外部に出力する出力
部７と、から構成されていた。
したように、アドレスパッド１と、該アドレスパッド１
を介して入力したアドレス信号ＡＤをデコーディング
し、セルアクセス信号ＣＡを出力するデコーダ２と、複
数のメモリセルから成り、上記デコーダ２からのセルア
クセス信号ＣＡによりメモリセルのデータが読み出され
るメモリセルアレイ３と、制御パッド４と、該制御パッ
ド４を介して入力した制御信号により、上記アドレス信
号ＡＤからアドレス遷移を検出し、アドレス遷移検出信
号ＡＴＤを生成すると共に、各種の制御信号を出力する
制御部５と、該制御部５のセンスアンプイネーブル信号
ＳＡＥにより、メモリセルアレイ３から出力されたデー
タをセンシングして増幅させる電流モードラッチセンス
アンプ６と、該増幅されたデータを外部に出力する出力
部７と、から構成されていた。
【０００３】そして、電流モードラッチセンスアンプ６
は、図８に示したように、センスアンプ等化信号ＳＡＥ
Ｑが定電圧源として連結された差動増幅器の構造で形成
されていた。このように構成された従来のデータ読み出
し回路の動作を説明すると次のようである。
は、図８に示したように、センスアンプ等化信号ＳＡＥ
Ｑが定電圧源として連結された差動増幅器の構造で形成
されていた。このように構成された従来のデータ読み出
し回路の動作を説明すると次のようである。
【０００４】先ず、アドレスパッド１を介して入力した
図９（Ａ）のアドレス信号ＡＤが遷移すると、デコーダ
２は上記アドレス信号ＡＤをデコーディングし、図９
（Ｄ）に示したようなセルアクセス信号ＣＡをメモリセ
ルアレイ３のメモリセルに出力する。これにより、該当
のワードラインＷＬが活性化される。次いで、制御部５
は、制御パッド４から入力した制御信号により、アドレ
ス信号ＡＤから、図９（Ｂ）のアドレス遷移検出信号Ａ
ＴＤを生成した後、該アドレス遷移検出信号ＡＴＤを基
にして、各種の制御信号、即ち、ビットラインＢＬと共
通データラインＤＡＴＡ，ＤＡＴＡＢとを所定電圧にプ
リチャージするための図９（Ｃ）の等化信号ＥＱ、図９
（Ｆ）のセンスアンプイネーブル信号ＳＡＥ及び図９
（Ｇ）のセンスアンプ等化信号ＳＡＥＱをそれぞれ生成
する。
図９（Ａ）のアドレス信号ＡＤが遷移すると、デコーダ
２は上記アドレス信号ＡＤをデコーディングし、図９
（Ｄ）に示したようなセルアクセス信号ＣＡをメモリセ
ルアレイ３のメモリセルに出力する。これにより、該当
のワードラインＷＬが活性化される。次いで、制御部５
は、制御パッド４から入力した制御信号により、アドレ
ス信号ＡＤから、図９（Ｂ）のアドレス遷移検出信号Ａ
ＴＤを生成した後、該アドレス遷移検出信号ＡＴＤを基
にして、各種の制御信号、即ち、ビットラインＢＬと共
通データラインＤＡＴＡ，ＤＡＴＡＢとを所定電圧にプ
リチャージするための図９（Ｃ）の等化信号ＥＱ、図９
（Ｆ）のセンスアンプイネーブル信号ＳＡＥ及び図９
（Ｇ）のセンスアンプ等化信号ＳＡＥＱをそれぞれ生成
する。
【０００５】このとき、ビットラインＢＬと共通データ
ラインＤＡＴＡ，ＤＡＴＡＢとは、所定電圧（Ｖｃｃ／
２）に等化（Equalization）されて、メモリセルのデー
タがビットラインＢＬに貯蔵され、所定時間ｔ１の間持
続された後、解除される。その結果、活性化されたワー
ドラインＷＬに連結されたメモリセルの電荷（データ）
が、該当の前記ビットラインＢＬ又は対のビットライン
／ＢＬに乗せられる。
ラインＤＡＴＡ，ＤＡＴＡＢとは、所定電圧（Ｖｃｃ／
２）に等化（Equalization）されて、メモリセルのデー
タがビットラインＢＬに貯蔵され、所定時間ｔ１の間持
続された後、解除される。その結果、活性化されたワー
ドラインＷＬに連結されたメモリセルの電荷（データ）
が、該当の前記ビットラインＢＬ又は対のビットライン
／ＢＬに乗せられる。
【０００６】例えば、メモリセルに’０’データが貯蔵
されていた場合には、該ビットライン／ＢＬの電圧は、
図９（Ｅ）に示したように、ビットラインＢＬの電圧よ
り低くなる。このとき、ビットラインＢＬの電圧は、プ
リチャージされた電圧Ｖｃｃ／２を維持している。一
方、電流モードラッチセンスアンプ６は、図９（Ｆ）の
センスアンプイネーブル信号ＳＡＥが活性化される前ま
で、図９（Ｇ）に示したセンスアンプ等化信号ＳＡＥＱ
により、等化状態を維持している。
されていた場合には、該ビットライン／ＢＬの電圧は、
図９（Ｅ）に示したように、ビットラインＢＬの電圧よ
り低くなる。このとき、ビットラインＢＬの電圧は、プ
リチャージされた電圧Ｖｃｃ／２を維持している。一
方、電流モードラッチセンスアンプ６は、図９（Ｆ）の
センスアンプイネーブル信号ＳＡＥが活性化される前ま
で、図９（Ｇ）に示したセンスアンプ等化信号ＳＡＥＱ
により、等化状態を維持している。
【０００７】次いで、所定時間ｔ２の経過後、ビットラ
インＢＬとビットライン／ＢＬとの電位差が△Ｖ程度以
上発生すると、電流モードラッチセンスアンプ６は、図
９（Ｆ）のセンスアンプイネーブル信号ＳＡＥにより、
メモリセルからの出力データをセンシングして増幅した
後、出力部７を介して外部に出力する。一般に、電流モ
ードラッチセンスアンプ６のようなラッチ型センスアン
プは、メモリセルのデータを読み出した後に、センスア
ンプに流れるＤＣ電流を除去することができるため、電
力の消耗面では有利である。
インＢＬとビットライン／ＢＬとの電位差が△Ｖ程度以
上発生すると、電流モードラッチセンスアンプ６は、図
９（Ｆ）のセンスアンプイネーブル信号ＳＡＥにより、
メモリセルからの出力データをセンシングして増幅した
後、出力部７を介して外部に出力する。一般に、電流モ
ードラッチセンスアンプ６のようなラッチ型センスアン
プは、メモリセルのデータを読み出した後に、センスア
ンプに流れるＤＣ電流を除去することができるため、電
力の消耗面では有利である。
【０００８】但し、図１０に示したように、ノイズの入
力により、図１０（Ｃ）のセルアクセス信号ＣＡと図１
０（Ｅ）のセンスアンプイネーブル信号ＳＡＥとがミス
マッチングされると、ラッチ型センスアンプの特徴上、
間違った（Invalid ）データを出力するようになる。即
ち、図９（Ｇ）に示したようなセンスアンプ等化信号Ｓ
ＡＥＱにより、図８に示したＰＭＯＳトランジスタＰＭ
３，ＰＭ４とＮＭＯＳトランジスタＮＭ４，ＮＭ５とが
ターンオンされ、電流モードラッチセンスアンプ６は等
化状態になった後、図１０（Ｃ）に示したセルアクセス
信号ＣＡにより、図７のメモリセルアレイ３からの出力
データがビットラインＢＬ，／ＢＬに貯蔵されるため、
ビットラインＢＬとビットライン／ＢＬとの間には、図
１０（Ｄ）に示す、電位差△Ｖ１が生じるようになる。
力により、図１０（Ｃ）のセルアクセス信号ＣＡと図１
０（Ｅ）のセンスアンプイネーブル信号ＳＡＥとがミス
マッチングされると、ラッチ型センスアンプの特徴上、
間違った（Invalid ）データを出力するようになる。即
ち、図９（Ｇ）に示したようなセンスアンプ等化信号Ｓ
ＡＥＱにより、図８に示したＰＭＯＳトランジスタＰＭ
３，ＰＭ４とＮＭＯＳトランジスタＮＭ４，ＮＭ５とが
ターンオンされ、電流モードラッチセンスアンプ６は等
化状態になった後、図１０（Ｃ）に示したセルアクセス
信号ＣＡにより、図７のメモリセルアレイ３からの出力
データがビットラインＢＬ，／ＢＬに貯蔵されるため、
ビットラインＢＬとビットライン／ＢＬとの間には、図
１０（Ｄ）に示す、電位差△Ｖ１が生じるようになる。
【０００９】このようなミスマッチングのタイミングの
発生頻度は、高速に動作する半導体メモリを用いたデー
タ読み出し回路において一層甚だしい。
発生頻度は、高速に動作する半導体メモリを用いたデー
タ読み出し回路において一層甚だしい。
【００１０】
【発明が解決しようとする課題】然るに、このような従
来のデータ読み出し回路の電流モードラッチセンスアン
プ６では、上記電位差△Ｖ１が、正常なデータを読み出
すための最小電位差Ｖsen より小さいとき、活性化され
たセンスアンプイネーブル信号ＳＡＥが入力すると、間
違った（Invalid ）データを出力するという不都合な点
があった。
来のデータ読み出し回路の電流モードラッチセンスアン
プ６では、上記電位差△Ｖ１が、正常なデータを読み出
すための最小電位差Ｖsen より小さいとき、活性化され
たセンスアンプイネーブル信号ＳＡＥが入力すると、間
違った（Invalid ）データを出力するという不都合な点
があった。
【００１１】また、上記の問題点を解決するためには、
アドレス遷移検出信号ＡＴＤのパルス幅を増加させるべ
きであるが、アドレス遷移検出信号ＡＴＤのパルス幅の
増加は、データの読み出し動作の速度を低下させる原因
になるという不都合な点があった。本発明は、このよう
な従来の課題に鑑みてなされたもので、高速動作時の安
定したデータ出力を実現して、ノイズによる影響を最小
化し得るデータ読み出し回路を提供することを目的とす
る。
アドレス遷移検出信号ＡＴＤのパルス幅を増加させるべ
きであるが、アドレス遷移検出信号ＡＴＤのパルス幅の
増加は、データの読み出し動作の速度を低下させる原因
になるという不都合な点があった。本発明は、このよう
な従来の課題に鑑みてなされたもので、高速動作時の安
定したデータ出力を実現して、ノイズによる影響を最小
化し得るデータ読み出し回路を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係る請求項１に記載の半導体メモリの
データ読み出し回路は、複数のメモリセルから成るメモ
リセルアレイと、入力されるアドレス信号をデコードし
て、該アドレス信号に応じたワードラインを活性化させ
るセルアクセス信号を出力するデコーダと、上記アドレ
ス信号の遷移を検出してアドレス遷移検出信号を生成
し、該アドレス遷移検出信号に基づいて、上記メモリセ
ルアレイのビットライン及び共通データラインを等化す
る等化信号を出力すると共に、上記アドレス遷移検出信
号より長い所定パルス幅を有する制御信号を出力する制
御部と、上記活性化されたワードラインにより選択され
るメモリセルから読み出されたデータをセンシングし
て、出力部に出力する電流モード二重ラッチセンスアン
プと、データ読み出し信号がハイレベルの間、上記制御
信号に基づいて、上記電流モード二重ラッチセンスアン
プを等化させる第１，第２の等化期間を有するセンスア
ンプ等化信号、上記等化後に上記メモリセルからのデー
タをセンシングするためのセンスアンプイネーブル信
号、及び、第２の等化期間中に、上記電流モード二重ラ
ッチセンスアンプと上記出力部とを遮断するための二重
ラッチイネーブル信号を出力するセンスアンプ制御部
と、を備えることとする。
るため、本発明に係る請求項１に記載の半導体メモリの
データ読み出し回路は、複数のメモリセルから成るメモ
リセルアレイと、入力されるアドレス信号をデコードし
て、該アドレス信号に応じたワードラインを活性化させ
るセルアクセス信号を出力するデコーダと、上記アドレ
ス信号の遷移を検出してアドレス遷移検出信号を生成
し、該アドレス遷移検出信号に基づいて、上記メモリセ
ルアレイのビットライン及び共通データラインを等化す
る等化信号を出力すると共に、上記アドレス遷移検出信
号より長い所定パルス幅を有する制御信号を出力する制
御部と、上記活性化されたワードラインにより選択され
るメモリセルから読み出されたデータをセンシングし
て、出力部に出力する電流モード二重ラッチセンスアン
プと、データ読み出し信号がハイレベルの間、上記制御
信号に基づいて、上記電流モード二重ラッチセンスアン
プを等化させる第１，第２の等化期間を有するセンスア
ンプ等化信号、上記等化後に上記メモリセルからのデー
タをセンシングするためのセンスアンプイネーブル信
号、及び、第２の等化期間中に、上記電流モード二重ラ
ッチセンスアンプと上記出力部とを遮断するための二重
ラッチイネーブル信号を出力するセンスアンプ制御部
と、を備えることとする。
【００１３】請求項２に記載の発明では、上記センスア
ンプ制御部は、上記制御信号と上記データ読み出し信号
とを否定論理積演算する第１ＮＡＮＤゲートと、該第１
ＮＡＮＤゲートの出力を所定時間遅延させる第１遅延器
と、該第１遅延器の出力を反転させる第１インバータ
と、該第１インバータの出力と上記第１ＮＡＮＤゲート
の出力とを否定論理積演算する第２ＮＡＮＤゲートと、
該第２ＮＡＮＤゲートの出力を所定時間遅延させる第２
遅延器と、該第２遅延器からの出力を反転して出力する
第２インバータと、上記第２遅延器の出力と上記第１Ｎ
ＡＮＤゲートの出力とを否定論理積演算する第３ＮＡＮ
Ｄゲートと、該第３ＮＡＮＤゲートの出力を反転させて
センスアンプ等化信号及びセンスアンプイネーブル信号
を出力する第３インバータと、を備え、上記第２遅延器
及び上記第２インバータからの出力を二重ラッチイネー
ブル信号とする。
ンプ制御部は、上記制御信号と上記データ読み出し信号
とを否定論理積演算する第１ＮＡＮＤゲートと、該第１
ＮＡＮＤゲートの出力を所定時間遅延させる第１遅延器
と、該第１遅延器の出力を反転させる第１インバータ
と、該第１インバータの出力と上記第１ＮＡＮＤゲート
の出力とを否定論理積演算する第２ＮＡＮＤゲートと、
該第２ＮＡＮＤゲートの出力を所定時間遅延させる第２
遅延器と、該第２遅延器からの出力を反転して出力する
第２インバータと、上記第２遅延器の出力と上記第１Ｎ
ＡＮＤゲートの出力とを否定論理積演算する第３ＮＡＮ
Ｄゲートと、該第３ＮＡＮＤゲートの出力を反転させて
センスアンプ等化信号及びセンスアンプイネーブル信号
を出力する第３インバータと、を備え、上記第２遅延器
及び上記第２インバータからの出力を二重ラッチイネー
ブル信号とする。
【００１４】請求項３に記載の発明では、上記電流モー
ド二重ラッチセンスアンプは、上記センスアンプ制御部
からのセンスアンプ等化信号により等化され、上記セン
スアンプイネーブル信号により上記メモリセルアレイか
ら読み出されたデータをセンシングして増幅する電流モ
ードラッチセンスアンプと、上記二重ラッチイネーブル
信号に応じて上記センシングされたデータの伝送を制御
する伝送ゲートと、該伝送ゲートの出力をラッチするラ
ッチ部と、を備える。
ド二重ラッチセンスアンプは、上記センスアンプ制御部
からのセンスアンプ等化信号により等化され、上記セン
スアンプイネーブル信号により上記メモリセルアレイか
ら読み出されたデータをセンシングして増幅する電流モ
ードラッチセンスアンプと、上記二重ラッチイネーブル
信号に応じて上記センシングされたデータの伝送を制御
する伝送ゲートと、該伝送ゲートの出力をラッチするラ
ッチ部と、を備える。
【００１５】請求項４に記載の発明では、上記電流モー
ド二重ラッチセンスアンプは、上記センスアンプ制御部
からのセンスアンプ等化信号により等化され、上記セン
スアンプイネーブル信号により上記メモリセルアレイか
ら読み出されたデータをセンシングして増幅する電流モ
ードラッチセンスアンプと、電源電圧端子と接地電圧端
子との間に直列に連結された２個のＰＭＯＳトランジス
タと２個のＮＭＯＳトランジスタとを備え、上記センシ
ングされたデータが、一方の上記ＰＭＯＳトランジスタ
及び上記ＮＭＯＳトランジスタのゲート端子にそれぞれ
入力され、上記二重ラッチイネーブル信号が、他方の上
記ＰＭＯＳトランジスタ及び上記ＮＭＯＳトランジスタ
のゲート端子にそれぞれ入力されて、上記二重ラッチイ
ネーブル信号に応じて上記センシングされたデータの出
力を、上記ＰＭＯＳトランジスタと上記ＮＭＯＳトラン
ジスタとの接続点から伝達するデータ伝達部と、該デー
タ伝達部の出力をラッチするラッチ部と、を備える。
ド二重ラッチセンスアンプは、上記センスアンプ制御部
からのセンスアンプ等化信号により等化され、上記セン
スアンプイネーブル信号により上記メモリセルアレイか
ら読み出されたデータをセンシングして増幅する電流モ
ードラッチセンスアンプと、電源電圧端子と接地電圧端
子との間に直列に連結された２個のＰＭＯＳトランジス
タと２個のＮＭＯＳトランジスタとを備え、上記センシ
ングされたデータが、一方の上記ＰＭＯＳトランジスタ
及び上記ＮＭＯＳトランジスタのゲート端子にそれぞれ
入力され、上記二重ラッチイネーブル信号が、他方の上
記ＰＭＯＳトランジスタ及び上記ＮＭＯＳトランジスタ
のゲート端子にそれぞれ入力されて、上記二重ラッチイ
ネーブル信号に応じて上記センシングされたデータの出
力を、上記ＰＭＯＳトランジスタと上記ＮＭＯＳトラン
ジスタとの接続点から伝達するデータ伝達部と、該デー
タ伝達部の出力をラッチするラッチ部と、を備える。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を用いて説明する。本発明に係るデータ読み出し回路
の一実施形態は、図１に示したように、複数のメモリセ
ルから成るメモリセルアレイ３と、入力されるアドレス
信号ＡＤをデコードして、該アドレス信号ＡＤに応じた
ワードラインを活性化させるセルアクセス信号ＣＡを出
力するデコーダ２と、上記アドレス信号ＡＤの遷移を検
出してアドレス遷移検出信号ＡＴＤを生成し、該アドレ
ス遷移検出信号ＡＴＤに基づいて、上記メモリセルアレ
イ３のビットラインＢＬ，／ＢＬ及び共通データライン
ＤＡＴＡ，ＤＡＴＡＢを等化する等化信号ＥＱを出力す
ると共に、上記アドレス遷移検出信号ＡＴＤより長い所
定パルス幅を有する制御信号を制御部５と、上記活性化
されたワードラインにより選択されるメモリセルから読
み出されたデータをセンシングして、出力部７に出力す
る電流モード二重ラッチセンスアンプ１０１と、データ
読み出し信号ＲＷがハイレベルの間、上記制御信号に基
づいて、上記電流モード二重ラッチセンスアンプ１０１
を等化させる第１，第２の等化期間を有するセンスアン
プ等化信号ＤＳＡＥＱ、上記等化後に上記メモリセルか
らのデータをセンシングするためのセンスアンプイネー
ブル信号ＤＳＡＥ、及び、第２の等化期間中に、上記電
流モード二重ラッチセンスアンプ１０１と上記出力部７
とを遮断するための二重ラッチイネーブル信号ＤＬＥ，
ＤＬＥＢを出力するセンスアンプ制御部１００と、を含
んで構成される。
面を用いて説明する。本発明に係るデータ読み出し回路
の一実施形態は、図１に示したように、複数のメモリセ
ルから成るメモリセルアレイ３と、入力されるアドレス
信号ＡＤをデコードして、該アドレス信号ＡＤに応じた
ワードラインを活性化させるセルアクセス信号ＣＡを出
力するデコーダ２と、上記アドレス信号ＡＤの遷移を検
出してアドレス遷移検出信号ＡＴＤを生成し、該アドレ
ス遷移検出信号ＡＴＤに基づいて、上記メモリセルアレ
イ３のビットラインＢＬ，／ＢＬ及び共通データライン
ＤＡＴＡ，ＤＡＴＡＢを等化する等化信号ＥＱを出力す
ると共に、上記アドレス遷移検出信号ＡＴＤより長い所
定パルス幅を有する制御信号を制御部５と、上記活性化
されたワードラインにより選択されるメモリセルから読
み出されたデータをセンシングして、出力部７に出力す
る電流モード二重ラッチセンスアンプ１０１と、データ
読み出し信号ＲＷがハイレベルの間、上記制御信号に基
づいて、上記電流モード二重ラッチセンスアンプ１０１
を等化させる第１，第２の等化期間を有するセンスアン
プ等化信号ＤＳＡＥＱ、上記等化後に上記メモリセルか
らのデータをセンシングするためのセンスアンプイネー
ブル信号ＤＳＡＥ、及び、第２の等化期間中に、上記電
流モード二重ラッチセンスアンプ１０１と上記出力部７
とを遮断するための二重ラッチイネーブル信号ＤＬＥ，
ＤＬＥＢを出力するセンスアンプ制御部１００と、を含
んで構成される。
【００１７】上記センスアンプ制御部１００は、図２に
示したように、上記制御信号であるアドレス遷移検出信
号ＡＴＤ’と上記データ読み出し信号ＲＷとを否定論理
積演算する第１ＮＡＮＤゲートであるＮＡＮＤゲート１
１と、該ＮＡＮＤゲート１１の出力を所定時間遅延させ
る第１遅延器である遅延器１２と、該遅延器１２の出力
を反転させる第１インバータであるインバータ１３と、
該インバータ１３の出力と上記ＮＡＮＤゲート１１の出
力とを否定論理積演算する第２ＮＡＮＤゲートであるＮ
ＡＮＤゲート１４と、該ＮＡＮＤゲート１４の出力を所
定時間遅延させる第２遅延器である遅延器１５と、該遅
延器１５からの出力を反転して出力する第２インバータ
であるインバータ１８と、上記遅延器１５の出力と上記
ＮＡＮＤゲート１１の出力とを否定論理積演算する第３
ＮＡＮＤゲートであるＮＡＮＤゲート１６と、該ＮＡＮ
Ｄゲート１６の出力を反転させてセンスアンプイネーブ
ル信号ＤＳＡＥ及びセンスアンプ等化信号ＤＳＡＥＱを
出力する第３インバータであるインバータ１７と、を備
えて構成されている。ここで、上記遅延器１５及び上記
インバータ１８からの出力は、二重ラッチイネーブル信
号ＤＬＥ，ＤＬＥＢとされ、二重ラッチイネーブル信号
ＤＬＥと二重ラッチイネーブル信号ＤＬＥＢとは、相補
の関係にある。
示したように、上記制御信号であるアドレス遷移検出信
号ＡＴＤ’と上記データ読み出し信号ＲＷとを否定論理
積演算する第１ＮＡＮＤゲートであるＮＡＮＤゲート１
１と、該ＮＡＮＤゲート１１の出力を所定時間遅延させ
る第１遅延器である遅延器１２と、該遅延器１２の出力
を反転させる第１インバータであるインバータ１３と、
該インバータ１３の出力と上記ＮＡＮＤゲート１１の出
力とを否定論理積演算する第２ＮＡＮＤゲートであるＮ
ＡＮＤゲート１４と、該ＮＡＮＤゲート１４の出力を所
定時間遅延させる第２遅延器である遅延器１５と、該遅
延器１５からの出力を反転して出力する第２インバータ
であるインバータ１８と、上記遅延器１５の出力と上記
ＮＡＮＤゲート１１の出力とを否定論理積演算する第３
ＮＡＮＤゲートであるＮＡＮＤゲート１６と、該ＮＡＮ
Ｄゲート１６の出力を反転させてセンスアンプイネーブ
ル信号ＤＳＡＥ及びセンスアンプ等化信号ＤＳＡＥＱを
出力する第３インバータであるインバータ１７と、を備
えて構成されている。ここで、上記遅延器１５及び上記
インバータ１８からの出力は、二重ラッチイネーブル信
号ＤＬＥ，ＤＬＥＢとされ、二重ラッチイネーブル信号
ＤＬＥと二重ラッチイネーブル信号ＤＬＥＢとは、相補
の関係にある。
【００１８】また、上記電流モード二重ラッチセンスア
ンプ１０１の第１実施形態は、図３に示したように、上
記センスアンプ制御部１００のセンスアンプ等化信号Ｄ
ＳＡＥＱにより等化され、上記センスアンプイネーブル
信号ＤＳＡＥにより上記メモリセルアレイ３から読み出
されたデータをセンシングして増幅する電流モードラッ
チセンスアンプ６と、上記二重ラッチイネーブル信号Ｄ
ＬＥ，ＤＬＥＢに応じて上記センシングされたデータの
伝送を制御する伝送ゲート２０，２１と、該伝送ゲート
２０，２１の出力をラッチするラッチ部２２，２３と、
を包含して構成されている。
ンプ１０１の第１実施形態は、図３に示したように、上
記センスアンプ制御部１００のセンスアンプ等化信号Ｄ
ＳＡＥＱにより等化され、上記センスアンプイネーブル
信号ＤＳＡＥにより上記メモリセルアレイ３から読み出
されたデータをセンシングして増幅する電流モードラッ
チセンスアンプ６と、上記二重ラッチイネーブル信号Ｄ
ＬＥ，ＤＬＥＢに応じて上記センシングされたデータの
伝送を制御する伝送ゲート２０，２１と、該伝送ゲート
２０，２１の出力をラッチするラッチ部２２，２３と、
を包含して構成されている。
【００１９】以下、このように構成されたデータ読み出
し回路の動作を説明する。先ず、アドレスパッド１を介
して入力される、図４（Ａ）に示したようなアドレス信
号ＡＤが遷移すると、制御部５により、図４（Ｂ）に示
したようなアドレス遷移検出信号ＡＴＤ及び図４（Ｄ）
の等化信号ＥＱが生成される。該等化信号ＥＱの出力期
間の間、ビットラインＢＬ，／ＢＬと共通データライン
ＤＡＴＡ，ＤＡＴＡＢとは、所定電圧Ｖｃｃ／２に等化
される。
し回路の動作を説明する。先ず、アドレスパッド１を介
して入力される、図４（Ａ）に示したようなアドレス信
号ＡＤが遷移すると、制御部５により、図４（Ｂ）に示
したようなアドレス遷移検出信号ＡＴＤ及び図４（Ｄ）
の等化信号ＥＱが生成される。該等化信号ＥＱの出力期
間の間、ビットラインＢＬ，／ＢＬと共通データライン
ＤＡＴＡ，ＤＡＴＡＢとは、所定電圧Ｖｃｃ／２に等化
される。
【００２０】デコーダ２は、アドレス信号ＡＤの入力に
より、図４（Ｃ）に示したようなセルアクセス信号ＣＡ
をメモリセルアレイ３に出力して、該当のワードライン
ＷＬを活性化する。これにより、活性化されたワードラ
インＷＬに連結されたメモリセルの電荷（データ）が、
該当のビットラインＢＬ又はビットライン／ＢＬに乗せ
られるようになる。このとき、安定した動作を行うた
め、セルアクセス信号ＣＡとアドレス遷移検出信号ＡＴ
Ｄの解除時間とは、所定時間ｔ１１程度の差を有する。
より、図４（Ｃ）に示したようなセルアクセス信号ＣＡ
をメモリセルアレイ３に出力して、該当のワードライン
ＷＬを活性化する。これにより、活性化されたワードラ
インＷＬに連結されたメモリセルの電荷（データ）が、
該当のビットラインＢＬ又はビットライン／ＢＬに乗せ
られるようになる。このとき、安定した動作を行うた
め、セルアクセス信号ＣＡとアドレス遷移検出信号ＡＴ
Ｄの解除時間とは、所定時間ｔ１１程度の差を有する。
【００２１】制御部５は、上記アドレス遷移検出信号Ａ
ＴＤを生成した後、このアドレス遷移検出信号ＡＴＤの
パルス幅よりも増加されたパルス幅をもつアドレス遷移
検出信号ＡＴＤ’を出力する。該アドレス遷移検出信号
ＡＴＤ’のパルス幅は、メモリセルの電荷（データ）が
ビットラインに乗せられた後、所定時間ｔ１４程度、延
長された信号である。
ＴＤを生成した後、このアドレス遷移検出信号ＡＴＤの
パルス幅よりも増加されたパルス幅をもつアドレス遷移
検出信号ＡＴＤ’を出力する。該アドレス遷移検出信号
ＡＴＤ’のパルス幅は、メモリセルの電荷（データ）が
ビットラインに乗せられた後、所定時間ｔ１４程度、延
長された信号である。
【００２２】センスアンプ制御部１００には、図４
（Ｊ）のデータ読み出し信号ＲＷと上記制御部５からの
アドレス遷移検出信号ＡＴＤ’とが入力され、図４
（Ｈ）のセンスアンプイネーブル信号ＤＳＡＥ、図４
（Ｉ）のセンスアンプ等化信号ＤＳＡＥＱ及び図４
（Ｇ），（Ｆ）の二重ラッチイネーブル信号ＤＬＥ，Ｄ
ＬＥＢを出力する。
（Ｊ）のデータ読み出し信号ＲＷと上記制御部５からの
アドレス遷移検出信号ＡＴＤ’とが入力され、図４
（Ｈ）のセンスアンプイネーブル信号ＤＳＡＥ、図４
（Ｉ）のセンスアンプ等化信号ＤＳＡＥＱ及び図４
（Ｇ），（Ｆ）の二重ラッチイネーブル信号ＤＬＥ，Ｄ
ＬＥＢを出力する。
【００２３】このとき、上記センスアンプ制御部１００
から出力される各信号は、データ読み出し信号ＲＷがハ
イレベルであるときのみ、上記アドレス遷移検出信号Ａ
ＴＤ’に反応するようになっている。より詳細に説明す
ると、図２のＮＡＮＤゲート１１は、図５（Ａ）に示し
たようなアドレス遷移検出信号ＡＴＤ’と、図５（Ｂ）
に示したようなハイレベルのデータ読み出し信号ＲＷと
を否定論理積演算して、図５（Ｃ）に示したような出力
信号Ｎ１を出力する。この出力信号Ｎ１により、遅延器
１２及びインバータ１３を介して、図５（Ｄ）に示した
ような信号Ｎ２が出力される。
から出力される各信号は、データ読み出し信号ＲＷがハ
イレベルであるときのみ、上記アドレス遷移検出信号Ａ
ＴＤ’に反応するようになっている。より詳細に説明す
ると、図２のＮＡＮＤゲート１１は、図５（Ａ）に示し
たようなアドレス遷移検出信号ＡＴＤ’と、図５（Ｂ）
に示したようなハイレベルのデータ読み出し信号ＲＷと
を否定論理積演算して、図５（Ｃ）に示したような出力
信号Ｎ１を出力する。この出力信号Ｎ１により、遅延器
１２及びインバータ１３を介して、図５（Ｄ）に示した
ような信号Ｎ２が出力される。
【００２４】ここで、上記遅延器１２で遅延される時間
ｔｄＡは、二重ラッチイネーブル信号ＤＬＥ，ＤＬＥＢ
を生成する前に、電流モード二重ラッチセンスアンプ１
０１内の電流モードラッチセンスアンプ６を充分に等化
させるための時間を意味する。次いで、ＮＡＮＤゲート
１４は、インバータ１３の出力信号Ｎ２とＮＡＮＤゲー
ト１１の出力信号Ｎ１とを否定論理積演算し、図５
（Ｅ）に示したように、パルス幅が時間ｔｄＡに相当す
る信号Ｎ３を出力する。この出力信号Ｎ３は、遅延器１
５により時間ｔｄＢほど遅延される。これにより、図５
（Ｆ）に示したように、パルス幅が時間ｔｄＡに相当す
る二重ラッチイネーブル信号ＤＬＥＢが生成される。ま
た、遅延器１５で遅延された信号をインバータ１８で反
転させることにより、図５（Ｇ）に示したように、パル
ス幅が時間ｔｄＡである二重ラッチイネーブル信号ＤＬ
Ｅが生成される。
ｔｄＡは、二重ラッチイネーブル信号ＤＬＥ，ＤＬＥＢ
を生成する前に、電流モード二重ラッチセンスアンプ１
０１内の電流モードラッチセンスアンプ６を充分に等化
させるための時間を意味する。次いで、ＮＡＮＤゲート
１４は、インバータ１３の出力信号Ｎ２とＮＡＮＤゲー
ト１１の出力信号Ｎ１とを否定論理積演算し、図５
（Ｅ）に示したように、パルス幅が時間ｔｄＡに相当す
る信号Ｎ３を出力する。この出力信号Ｎ３は、遅延器１
５により時間ｔｄＢほど遅延される。これにより、図５
（Ｆ）に示したように、パルス幅が時間ｔｄＡに相当す
る二重ラッチイネーブル信号ＤＬＥＢが生成される。ま
た、遅延器１５で遅延された信号をインバータ１８で反
転させることにより、図５（Ｇ）に示したように、パル
ス幅が時間ｔｄＡである二重ラッチイネーブル信号ＤＬ
Ｅが生成される。
【００２５】さらに、上記遅延器１５の出力信号と上記
ＮＡＮＤゲート１１の出力信号Ｎ１とをＮＡＮＤゲート
１６で否定論理積演算し、図５（Ｈ）に示した信号Ｎ４
を出力し、インバータ１７により反転させることによ
り、図５（Ｉ）に示したセンスアンプイネーブル信号Ｄ
ＳＡＥ及びセンスアンプ等化信号ＤＳＡＥＱが生成され
る。
ＮＡＮＤゲート１１の出力信号Ｎ１とをＮＡＮＤゲート
１６で否定論理積演算し、図５（Ｈ）に示した信号Ｎ４
を出力し、インバータ１７により反転させることによ
り、図５（Ｉ）に示したセンスアンプイネーブル信号Ｄ
ＳＡＥ及びセンスアンプ等化信号ＤＳＡＥＱが生成され
る。
【００２６】電流モード二重ラッチセンスアンプ１０１
は、図４（Ｉ）に示したようなローレベルのセンスアン
プ等化信号ＤＳＡＥＱにより、図４（Ｈ）のセンスアン
プイネーブル信号ＤＳＡＥがハイレベルになる前まで、
等化状態を維持する。このセンスアンプ等化信号ＤＳＡ
ＥＱがローレベルとなっている、時間ｔ１４を含む時間
が、第１の等化期間に相当する。
は、図４（Ｉ）に示したようなローレベルのセンスアン
プ等化信号ＤＳＡＥＱにより、図４（Ｈ）のセンスアン
プイネーブル信号ＤＳＡＥがハイレベルになる前まで、
等化状態を維持する。このセンスアンプ等化信号ＤＳＡ
ＥＱがローレベルとなっている、時間ｔ１４を含む時間
が、第１の等化期間に相当する。
【００２７】図４（Ｂ）に示したアドレス遷移検出信号
ＡＴＤが解除され、時間ｔ１４が経過した後、ビットラ
インＢＬとビットライン／ＢＬとの電位差が、電流モー
ド二重ラッチセンスアンプ１０１においてメモリセルデ
ータを充分に認識できる電位差△Ｖ１になると、図４
（Ｉ）に示したセンスアンプ等化信号ＤＳＡＥＱはハイ
レベルとなって解除され、図４（Ｈ）に示したようなハ
イレベルのセンスアンプイネーブル信号ＤＳＡＥによ
り、メモリセルのデータがセンシングされる。
ＡＴＤが解除され、時間ｔ１４が経過した後、ビットラ
インＢＬとビットライン／ＢＬとの電位差が、電流モー
ド二重ラッチセンスアンプ１０１においてメモリセルデ
ータを充分に認識できる電位差△Ｖ１になると、図４
（Ｉ）に示したセンスアンプ等化信号ＤＳＡＥＱはハイ
レベルとなって解除され、図４（Ｈ）に示したようなハ
イレベルのセンスアンプイネーブル信号ＤＳＡＥによ
り、メモリセルのデータがセンシングされる。
【００２８】上記電流モード二重ラッチセンスアンプ１
０１は、センシングされたデータを共通データラインＳ
ＯＵＴ，ＳＯＵＴＢに出力すると共に、ラッチした後、
上記アドレス遷移検出信号ＡＴＤ’に基づいて遅延され
たハイレベルの二重ラッチイネーブル信号ＤＬＥ，ＤＬ
ＥＢを利用して、共通データラインＳＯＵＴ，ＳＯＵＴ
Ｂへのデータの出力を遮断する。
０１は、センシングされたデータを共通データラインＳ
ＯＵＴ，ＳＯＵＴＢに出力すると共に、ラッチした後、
上記アドレス遷移検出信号ＡＴＤ’に基づいて遅延され
たハイレベルの二重ラッチイネーブル信号ＤＬＥ，ＤＬ
ＥＢを利用して、共通データラインＳＯＵＴ，ＳＯＵＴ
Ｂへのデータの出力を遮断する。
【００２９】即ち、センスアンプイネーブル信号ＤＳＡ
Ｅがハイレベル、二重データラッチイネーブル信号ＤＬ
Ｅがローレベルになる時間ｔ１２の間は、センシングさ
れたデータは共通データラインＳＯＵＴ，ＳＯＵＴＢに
出力されると共に、ラッチ部２２，２３でラッチされ
る。次いで、時間ｔ１３の間は、二重ラッチイネーブル
信号ＤＬＥ，ＤＬＥＢにより、伝送ゲート２０，２１が
遮断されて、電流モード二重ラッチセンスアンプ１０１
と共通データラインＳＯＵＴ，ＳＯＵＴＢとが分離さ
れ、センシングされたデータは共通データラインＳＯＵ
Ｔ，ＳＯＵＴＢに出力されない。このとき、電流モード
二重ラッチセンスアンプ１０１は、図４（Ｉ）に示した
センスアンプ等化信号ＤＳＡＥＱにより等化される。こ
の時間ｔ１３が、第２の等化期間に相当する。
Ｅがハイレベル、二重データラッチイネーブル信号ＤＬ
Ｅがローレベルになる時間ｔ１２の間は、センシングさ
れたデータは共通データラインＳＯＵＴ，ＳＯＵＴＢに
出力されると共に、ラッチ部２２，２３でラッチされ
る。次いで、時間ｔ１３の間は、二重ラッチイネーブル
信号ＤＬＥ，ＤＬＥＢにより、伝送ゲート２０，２１が
遮断されて、電流モード二重ラッチセンスアンプ１０１
と共通データラインＳＯＵＴ，ＳＯＵＴＢとが分離さ
れ、センシングされたデータは共通データラインＳＯＵ
Ｔ，ＳＯＵＴＢに出力されない。このとき、電流モード
二重ラッチセンスアンプ１０１は、図４（Ｉ）に示した
センスアンプ等化信号ＤＳＡＥＱにより等化される。こ
の時間ｔ１３が、第２の等化期間に相当する。
【００３０】即ち、共通データラインＳＯＵＴ，ＳＯＵ
ＴＢが電流モード二重ラッチセンスアンプ１０１とフロ
ーティングされて、電流モードラッチセンスアンプ６が
等化される間、以前に伝達されたデータは維持される。
そして、電流モードラッチセンスアンプ６の充分な等化
が行われ、ビットラインＢＬとビットライン／ＢＬとの
電位差が△Ｖ２まで低下したときに、再び動作して、メ
モリセルのデータをラッチするようになる。
ＴＢが電流モード二重ラッチセンスアンプ１０１とフロ
ーティングされて、電流モードラッチセンスアンプ６が
等化される間、以前に伝達されたデータは維持される。
そして、電流モードラッチセンスアンプ６の充分な等化
が行われ、ビットラインＢＬとビットライン／ＢＬとの
電位差が△Ｖ２まで低下したときに、再び動作して、メ
モリセルのデータをラッチするようになる。
【００３１】このように、本発明に係るデータ読み出し
回路は、連続的にセンシング動作を行うので、セルアク
セス信号の出力タイミングとセンスアンプイネーブル信
号の出力タイミングとがミスマッチングされた場合に
も、センスアンプ制御部で生成されるセンスアンプイネ
ーブル信号及びセンスアンプ等化信号と二重ラッチイネ
ーブル信号との出力タイミングに応じて、メモリセルの
データを正常にセンシングして出力できるので、高速動
作時に、データ読み出し動作を正確に行うことができ
る。
回路は、連続的にセンシング動作を行うので、セルアク
セス信号の出力タイミングとセンスアンプイネーブル信
号の出力タイミングとがミスマッチングされた場合に
も、センスアンプ制御部で生成されるセンスアンプイネ
ーブル信号及びセンスアンプ等化信号と二重ラッチイネ
ーブル信号との出力タイミングに応じて、メモリセルの
データを正常にセンシングして出力できるので、高速動
作時に、データ読み出し動作を正確に行うことができ
る。
【００３２】次に、上記電流モード二重ラッチセンスア
ンプ１０１の第２実施形態を、図６に示す。図６の電流
モード二重ラッチセンスアンプ１０１は、上記センスア
ンプ制御部１００のセンスアンプ等化信号ＤＳＡＥＱに
より等化され、上記センスアンプイネーブル信号ＤＳＡ
Ｅにより上記メモリセルアレイ３から読み出されたデー
タをセンシングして増幅する電流モードラッチセンスア
ンプ８と、電源電圧端子Ｖｃｃと接地電圧端子Ｖｓｓと
の間に直列に連結された２個のＰＭＯＳトランジスタと
２個のＮＭＯＳトランジスタとを備え、上記センシング
されたデータが、一方の上記ＰＭＯＳトランジスタ及び
上記ＮＭＯＳトランジスタのゲート端子にそれぞれ入力
され、上記二重ラッチイネーブル信号ＤＬＥ，ＤＬＥＢ
が、他方の上記ＰＭＯＳトランジスタ及び上記ＮＭＯＳ
トランジスタのゲート端子にそれぞれ入力されて、上記
二重ラッチイネーブル信号ＤＬＥ、ＤＬＥＢに応じて、
上記センシングされたデータの出力を、上記ＰＭＯＳト
ランジスタと上記ＮＭＯＳトランジスタとの接続点から
伝達するデータ伝達部２４，２５と、該データ伝達部２
４，２５の出力をラッチするラッチ部２２，２３と、を
含むものである。
ンプ１０１の第２実施形態を、図６に示す。図６の電流
モード二重ラッチセンスアンプ１０１は、上記センスア
ンプ制御部１００のセンスアンプ等化信号ＤＳＡＥＱに
より等化され、上記センスアンプイネーブル信号ＤＳＡ
Ｅにより上記メモリセルアレイ３から読み出されたデー
タをセンシングして増幅する電流モードラッチセンスア
ンプ８と、電源電圧端子Ｖｃｃと接地電圧端子Ｖｓｓと
の間に直列に連結された２個のＰＭＯＳトランジスタと
２個のＮＭＯＳトランジスタとを備え、上記センシング
されたデータが、一方の上記ＰＭＯＳトランジスタ及び
上記ＮＭＯＳトランジスタのゲート端子にそれぞれ入力
され、上記二重ラッチイネーブル信号ＤＬＥ，ＤＬＥＢ
が、他方の上記ＰＭＯＳトランジスタ及び上記ＮＭＯＳ
トランジスタのゲート端子にそれぞれ入力されて、上記
二重ラッチイネーブル信号ＤＬＥ、ＤＬＥＢに応じて、
上記センシングされたデータの出力を、上記ＰＭＯＳト
ランジスタと上記ＮＭＯＳトランジスタとの接続点から
伝達するデータ伝達部２４，２５と、該データ伝達部２
４，２５の出力をラッチするラッチ部２２，２３と、を
含むものである。
【００３３】具体的には、上記データ伝達部２４は、電
源電圧端子Ｖｃｃと接地電圧端子Ｖｓｓとの間に、２個
のＰＭＯＳトランジスタＰＭ２１，ＰＭ２２と２個のＮ
ＭＯＳトランジスタＮＭ２１，ＮＭ２２とが直列に連結
されて構成され、上記データ伝達部２５は、電源電圧端
子Ｖｃｃと接地電圧端子Ｖｓｓとの間に、２個のＰＭＯ
ＳトランジスタＰＭ３１，ＰＭ３２と２個のＮＭＯＳト
ランジスタＮＭ３１，ＮＭ３２とが直列に連結されて構
成されている。そして、データ伝達部２４は、ＰＭＯＳ
トランジスタＰＭ２１とＮＭＯＳトランジスタＮＭ２２
との接続点からセンシングされたデータを伝達し、デー
タ伝達部２５は、ＰＭＯＳトランジスタ３１とＮＭＯＳ
トランジスタＮＭ３２との接続点からセンシングされた
データを伝達する構成となっている。
源電圧端子Ｖｃｃと接地電圧端子Ｖｓｓとの間に、２個
のＰＭＯＳトランジスタＰＭ２１，ＰＭ２２と２個のＮ
ＭＯＳトランジスタＮＭ２１，ＮＭ２２とが直列に連結
されて構成され、上記データ伝達部２５は、電源電圧端
子Ｖｃｃと接地電圧端子Ｖｓｓとの間に、２個のＰＭＯ
ＳトランジスタＰＭ３１，ＰＭ３２と２個のＮＭＯＳト
ランジスタＮＭ３１，ＮＭ３２とが直列に連結されて構
成されている。そして、データ伝達部２４は、ＰＭＯＳ
トランジスタＰＭ２１とＮＭＯＳトランジスタＮＭ２２
との接続点からセンシングされたデータを伝達し、デー
タ伝達部２５は、ＰＭＯＳトランジスタ３１とＮＭＯＳ
トランジスタＮＭ３２との接続点からセンシングされた
データを伝達する構成となっている。
【００３４】このように、図３に示した電流モードラッ
チセンスアンプ６内のインバータＩＮＶ１，ＩＮＶ２及
び伝送ゲート２０，２１を、二重ラッチイネーブル信号
ＤＬＥ，ＤＬＥＢにより制御されるデータ伝達部２４，
２５に代替して構成可能である。
チセンスアンプ６内のインバータＩＮＶ１，ＩＮＶ２及
び伝送ゲート２０，２１を、二重ラッチイネーブル信号
ＤＬＥ，ＤＬＥＢにより制御されるデータ伝達部２４，
２５に代替して構成可能である。
【００３５】
【発明の効果】以上説明したように、本発明に係るデー
タ読み出し回路によれば、連続的にセンシング動作を行
うので、ノイズの影響により、セルアクセス信号の出力
タイミングとセンスアンプイネーブル信号の出力タイミ
ングとがミスマッチングされた場合にも、センスアンプ
制御部で生成されるセンスアンプイネーブル信号及びセ
ンスアンプ等化信号と二重ラッチイネーブル信号との出
力タイミングに応じて、メモリセルのデータを正常にセ
ンシングして出力できるので、高速動作時に、アドレス
遷移検出信号のパルス幅を増加することなく、データ読
み出しの誤動作（Fail）を防止し得るという効果があ
る。
タ読み出し回路によれば、連続的にセンシング動作を行
うので、ノイズの影響により、セルアクセス信号の出力
タイミングとセンスアンプイネーブル信号の出力タイミ
ングとがミスマッチングされた場合にも、センスアンプ
制御部で生成されるセンスアンプイネーブル信号及びセ
ンスアンプ等化信号と二重ラッチイネーブル信号との出
力タイミングに応じて、メモリセルのデータを正常にセ
ンシングして出力できるので、高速動作時に、アドレス
遷移検出信号のパルス幅を増加することなく、データ読
み出しの誤動作（Fail）を防止し得るという効果があ
る。
【図１】本発明に係るデータ読み出し回路のブロック図
である。
である。
【図２】図１のセンスアンプ制御部の回路図である。
【図３】図１の電流モード二重ラッチセンスアンプの第
１実施形態の回路図である。
１実施形態の回路図である。
【図４】図２の各部の動作タイミングを示したタイミン
グ図である。
グ図である。
【図５】図１の各部の動作タイミングを示したタイミン
グ図である。
グ図である。
【図６】図１の電流モード二重ラッチセンスアンプの第
２実施形態の回路図である。
２実施形態の回路図である。
【図７】従来のデータ読み出し回路のブロック図であ
る。
る。
【図８】図７の電流モードラッチセンスアンプの回路図
である。
である。
【図９】図７の各部の動作タイミングを示したタイミン
グ図である。
グ図である。
【図１０】図７のセルアクセス信号とセンスアンプイネ
ーブル信号とのタイミングのミスマッチングを示したタ
イミング図である。
ーブル信号とのタイミングのミスマッチングを示したタ
イミング図である。
１ アドレスパッド ２ デコーダ ３ メモリセルアレイ ４ 制御パッド ５ 制御部 ６，８ 電流モードラッチセンスアンプ ７ 出力部 １１，１４，１６ ＮＡＮＤゲート １２，１５ 遅延器 １３，１７，１８ インバータ ２０，２１ 伝送ゲート ２２，２３ ラッチ部 ２４，２５ データ伝達部 １００ センスアンプ制御部 １０１ 電流モード二重ラッチセンスアンプ
Claims (4)
- 【請求項１】複数のメモリセルから成るメモリセルアレ
イと、 入力されるアドレス信号をデコードして、該アドレス信
号に応じたワードラインを活性化させるセルアクセス信
号を出力するデコーダと、 上記アドレス信号の遷移を検出してアドレス遷移検出信
号を生成し、該アドレス遷移検出信号に基づいて、上記
メモリセルアレイのビットライン及び共通データライン
を等化する等化信号を出力すると共に、上記アドレス遷
移検出信号より長い所定パルス幅を有する制御信号を出
力する制御部と、 上記活性化されたワードラインにより選択されるメモリ
セルから読み出されたデータをセンシングして、出力部
に出力する電流モード二重ラッチセンスアンプと、 データ読み出し信号がハイレベルの間、上記制御信号に
基づいて、上記電流モード二重ラッチセンスアンプを等
化させる第１，第２の等化期間を有するセンスアンプ等
化信号、上記等化後に上記メモリセルからのデータをセ
ンシングするためのセンスアンプイネーブル信号、及
び、第２の等化期間中に、上記電流モード二重ラッチセ
ンスアンプと上記出力部とを遮断するための二重ラッチ
イネーブル信号を出力するセンスアンプ制御部と、を備
えることを特徴とするデータ読み出し回路。 - 【請求項２】上記センスアンプ制御部は、 上記制御信号と上記データ読み出し信号とを否定論理積
演算する第１ＮＡＮＤゲートと、 該第１ＮＡＮＤゲートの出力を所定時間遅延させる第１
遅延器と、 該第１遅延器の出力を反転させる第１インバータと、 該第１インバータの出力と上記第１ＮＡＮＤゲートの出
力とを否定論理積演算する第２ＮＡＮＤゲートと、 該第２ＮＡＮＤゲートの出力を所定時間遅延させる第２
遅延器と、 該第２遅延器からの出力を反転して出力する第２インバ
ータと、 上記第２遅延器の出力と上記第１ＮＡＮＤゲートの出力
とを否定論理積演算する第３ＮＡＮＤゲートと、 該第３ＮＡＮＤゲートの出力を反転させてセンスアンプ
等化信号及びセンスアンプイネーブル信号を出力する第
３インバータと、を備え、上記第２遅延器及び上記第２
インバータからの出力を二重ラッチイネーブル信号とす
ることを特徴とする請求項１記載のデータ読み出し回
路。 - 【請求項３】上記電流モード二重ラッチセンスアンプ
は、 上記センスアンプ制御部からのセンスアンプ等化信号に
より等化され、上記センスアンプイネーブル信号により
上記メモリセルアレイから読み出されたデータをセンシ
ングして増幅する電流モードラッチセンスアンプと、 上記二重ラッチイネーブル信号に応じて上記センシング
されたデータの伝送を制御する伝送ゲートと、 該伝送ゲートの出力をラッチするラッチ部と、を備える
ことを特徴とする請求項１又は請求項２に記載のデータ
読み出し回路。 - 【請求項４】上記電流モード二重ラッチセンスアンプ
は、 上記センスアンプ制御部からのセンスアンプ等化信号に
より等化され、上記センスアンプイネーブル信号により
上記メモリセルアレイから読み出されたデータをセンシ
ングして増幅する電流モードラッチセンスアンプと、 電源電圧端子と接地電圧端子との間に直列に連結された
２個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジ
スタとを備え、上記センシングされたデータが、一方の
上記ＰＭＯＳトランジスタ及び上記ＮＭＯＳトランジス
タのゲート端子にそれぞれ入力され、上記二重ラッチイ
ネーブル信号が、他方の上記ＰＭＯＳトランジスタ及び
上記ＮＭＯＳトランジスタのゲート端子にそれぞれ入力
されて、上記二重ラッチイネーブル信号に応じて、上記
センシングされたデータの出力を、上記ＰＭＯＳトラン
ジスタと上記ＮＭＯＳトランジスタとの接続点から伝達
するデータ伝達部と、 該データ伝達部の出力をラッチするラッチ部と、を備え
ることを特徴とする請求項１又は請求項２に記載のデー
タ読み出し回路。
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