JP3169819B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3169819B2 JP3169819B2 JP04114796A JP4114796A JP3169819B2 JP 3169819 B2 JP3169819 B2 JP 3169819B2 JP 04114796 A JP04114796 A JP 04114796A JP 4114796 A JP4114796 A JP 4114796A JP 3169819 B2 JP3169819 B2 JP 3169819B2
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- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に同期信号に同期して内部回路の動作を制御する
同期型，スタティック型の半導体記憶装置に関する。
し、特に同期信号に同期して内部回路の動作を制御する
同期型，スタティック型の半導体記憶装置に関する。
【０００２】
【従来の技術】同期信号に同期して内部回路の動作を制
御する同期型，スタティック型の半導体記憶装置には、
外部からのクロック信号を同期信号とするものや、外部
からのアドレス信号のアドレス値の変化を検出して同期
信号を発生し、この同期信号を用いて内部回路の動作を
制御するものなどがある。これらの半導体記憶装置にお
いては、メモリセルに記憶されているデータの読出し時
間を短縮し、また消費電力を低減するために、メモリセ
ルから読出されたデータをセンス増幅し、このセンス増
幅したデータが所定のレベルに到達すると、センス増幅
器を非活性化すると共にワード線を非選択レベルにする
技術が用いられるようになってきた。
御する同期型，スタティック型の半導体記憶装置には、
外部からのクロック信号を同期信号とするものや、外部
からのアドレス信号のアドレス値の変化を検出して同期
信号を発生し、この同期信号を用いて内部回路の動作を
制御するものなどがある。これらの半導体記憶装置にお
いては、メモリセルに記憶されているデータの読出し時
間を短縮し、また消費電力を低減するために、メモリセ
ルから読出されたデータをセンス増幅し、このセンス増
幅したデータが所定のレベルに到達すると、センス増幅
器を非活性化すると共にワード線を非選択レベルにする
技術が用いられるようになってきた。
【０００３】このような技術を用いた外部クロック信号
による同期型，スタティック型の半導体記憶装置の代表
的な一例（第１の例）を図５に示す。
による同期型，スタティック型の半導体記憶装置の代表
的な一例（第１の例）を図５に示す。
【０００４】この半導体記憶装置は、行方向，列方向に
マトリクス状に配置されたスタティック型の複数のメモ
リセル、これら複数のメモリセルの各行それぞれと対応
して設けられ選択レベルのとき対応する行のメモリセル
を選択状態とする複数のワード線ＷＬ、及び上記複数の
メモリセルの各列それぞれと対応して設けられ選択状態
のメモリセルのデータを伝達する複数対の第１，第２の
ビット線ＢＬ１，ＢＬ２を含むメモリセルアレイ１と、
プリチャージ信号ＰＣに従って複数対の第１，第２のビ
ット線ＢＬ１，ＢＬ２を所定のレベルにプリチャージす
るビット線プリチャージ回路３と、データ読出し制御信
号ＲＤＣが活性化レベルのとき行アドレス信号ＡＤｒに
従って複数のワード線のうちの１本を選択レベルとする
行デコーダ６及びワード線駆動回路７と、列アドレス信
号ＡＤｃに従って複数対の第１，第２のビット線ＢＬ
１，ＢＬ２のうちの１対を選択する（選択ビット線ＳＢ
Ｌ１，ＳＢＬ２）列デコーダ９及び列選択回路１０と、
データ読出し制御信号ＲＤＣの活性化レベルに応答して
活性化し選択ビット線ＳＢＬ１，ＳＢＬ２に伝達された
データを増幅するセンス増幅器１３ｘと、このセンス増
幅器１３ｘの２つの出力端をデータ読出し制御信号ＲＤ
Ｃの非活性化レベルのとき所定のレベルにプリチャージ
するセンス増幅出力プリチャージ回路１８と、センス増
幅器１３ｘの出力信号のレベル（２つの出力端間の信号
レベル差）が所定の値より大きいときに活性化レベルと
なるセンス増幅電位差検出信号ＳＶＤｘを出力するセン
ス増幅電位差検出回路１９と、読出し信号ＲＤが活性化
レベルのとき外部からのクロック信号ＣＫの高レベルに
応答して活性化レベルとなりセンス増幅電位差検出信号
ＳＶＤｘの非活性化レベルへの変化から所定時間後に非
活性化レベルとなるデータ読出し制御信号ＲＤＣを出力
するデータ読出し制御回路２１と、データ読出し制御信
号ＲＤＣに従ってセンス増幅されたデータを取込んで保
持し出力するデータラッチ出力バッファ回路２０と、ク
ロック信号ＣＫに応答してプリチャージ信号ＰＣを発生
するプリチャージ制御回路２と、クロック信号ＣＫに従
って行アドレス信号ＡＤｒを取込み行デコーダ６に供給
する行アドレスバッファ回路４と、クロック信号ＣＫに
従って行デコーダ６の動作を制御する行デコーダ制御回
路５と、クロック信号ＣＫに従って列アドレス信号ＡＤ
ｃを取込み列デコーダ９に供給する列アドレスバッファ
回路８とを有する構成となっている。
マトリクス状に配置されたスタティック型の複数のメモ
リセル、これら複数のメモリセルの各行それぞれと対応
して設けられ選択レベルのとき対応する行のメモリセル
を選択状態とする複数のワード線ＷＬ、及び上記複数の
メモリセルの各列それぞれと対応して設けられ選択状態
のメモリセルのデータを伝達する複数対の第１，第２の
ビット線ＢＬ１，ＢＬ２を含むメモリセルアレイ１と、
プリチャージ信号ＰＣに従って複数対の第１，第２のビ
ット線ＢＬ１，ＢＬ２を所定のレベルにプリチャージす
るビット線プリチャージ回路３と、データ読出し制御信
号ＲＤＣが活性化レベルのとき行アドレス信号ＡＤｒに
従って複数のワード線のうちの１本を選択レベルとする
行デコーダ６及びワード線駆動回路７と、列アドレス信
号ＡＤｃに従って複数対の第１，第２のビット線ＢＬ
１，ＢＬ２のうちの１対を選択する（選択ビット線ＳＢ
Ｌ１，ＳＢＬ２）列デコーダ９及び列選択回路１０と、
データ読出し制御信号ＲＤＣの活性化レベルに応答して
活性化し選択ビット線ＳＢＬ１，ＳＢＬ２に伝達された
データを増幅するセンス増幅器１３ｘと、このセンス増
幅器１３ｘの２つの出力端をデータ読出し制御信号ＲＤ
Ｃの非活性化レベルのとき所定のレベルにプリチャージ
するセンス増幅出力プリチャージ回路１８と、センス増
幅器１３ｘの出力信号のレベル（２つの出力端間の信号
レベル差）が所定の値より大きいときに活性化レベルと
なるセンス増幅電位差検出信号ＳＶＤｘを出力するセン
ス増幅電位差検出回路１９と、読出し信号ＲＤが活性化
レベルのとき外部からのクロック信号ＣＫの高レベルに
応答して活性化レベルとなりセンス増幅電位差検出信号
ＳＶＤｘの非活性化レベルへの変化から所定時間後に非
活性化レベルとなるデータ読出し制御信号ＲＤＣを出力
するデータ読出し制御回路２１と、データ読出し制御信
号ＲＤＣに従ってセンス増幅されたデータを取込んで保
持し出力するデータラッチ出力バッファ回路２０と、ク
ロック信号ＣＫに応答してプリチャージ信号ＰＣを発生
するプリチャージ制御回路２と、クロック信号ＣＫに従
って行アドレス信号ＡＤｒを取込み行デコーダ６に供給
する行アドレスバッファ回路４と、クロック信号ＣＫに
従って行デコーダ６の動作を制御する行デコーダ制御回
路５と、クロック信号ＣＫに従って列アドレス信号ＡＤ
ｃを取込み列デコーダ９に供給する列アドレスバッファ
回路８とを有する構成となっている。
【０００５】なお、図５には、データの読出し動作に必
要な回路ブロックのみが示されており、データの書込み
動作に必要な回路ブロックは省略されている。
要な回路ブロックのみが示されており、データの書込み
動作に必要な回路ブロックは省略されている。
【０００６】図６はこの半導体記憶装置のセンス増幅器
１３ｘ，センス増幅電位差検出回路１９，センス増幅出
力プリチャージ回路１８，データ読出し制御回路２１及
びデータラッチ出力バッファ回路２０の具体的な回路例
を示す回路図である（例えば、特開平５−２７４８８５
号公報参照）。
１３ｘ，センス増幅電位差検出回路１９，センス増幅出
力プリチャージ回路１８，データ読出し制御回路２１及
びデータラッチ出力バッファ回路２０の具体的な回路例
を示す回路図である（例えば、特開平５−２７４８８５
号公報参照）。
【０００７】センス増幅器１３ｘは、データ読出し制御
信号ＲＤＣをゲートに受ける活性化制御用のトランジス
タＱ２５を共用する２つのカレントミラー回路型の演算
増幅器Ａ１，Ａ２から成り、データ読出し制御信号ＲＤ
Ｃが活性化レベル（高レベル）のとき選択ビット線ＳＢ
Ｌ１，ＳＢＬ２のデータのレベルを検出して電源電位レ
ベル，接地電位レベルへと増幅する。センス増幅出力プ
リチャージ回路１８は、トランジスタＱ３６，Ｑ３７か
ら成り、データ読出し制御信号ＲＤＣが非活性化レベル
（低レベル）のときセンス増幅器１３ｘの２つの出力端
を電源電位レベルにプリチャージする。
信号ＲＤＣをゲートに受ける活性化制御用のトランジス
タＱ２５を共用する２つのカレントミラー回路型の演算
増幅器Ａ１，Ａ２から成り、データ読出し制御信号ＲＤ
Ｃが活性化レベル（高レベル）のとき選択ビット線ＳＢ
Ｌ１，ＳＢＬ２のデータのレベルを検出して電源電位レ
ベル，接地電位レベルへと増幅する。センス増幅出力プ
リチャージ回路１８は、トランジスタＱ３６，Ｑ３７か
ら成り、データ読出し制御信号ＲＤＣが非活性化レベル
（低レベル）のときセンス増幅器１３ｘの２つの出力端
を電源電位レベルにプリチャージする。
【０００８】センス増幅電位差検出回路１９は、インバ
ータＩＶ２１，ＩＶ２２及びＮＯＲ型の論理ゲートＧ２
１から成り、センス増幅器１３ｘによる増幅出力ＳＮ
１，ＳＮ２（以下、センス増幅出力ＳＮ１，ＳＮ２とい
う）の電位差が所定のレベル（通常は高レベル，低レベ
ルの中間レベル、すなわち、電源電位の１／２のレベ
ル）になると活性化レベル（低レベル）のセンス増幅電
位差検出信号ＳＶＤｘを出力する。従ってこの回路は、
２つの入力データのレベルが共に高レベル側又は共に低
レベル側のときは高レベル、一方が高レベルで他方が低
レベルのときは低レベルとなるＥＸ−ＮＯＲ回路であ
る。
ータＩＶ２１，ＩＶ２２及びＮＯＲ型の論理ゲートＧ２
１から成り、センス増幅器１３ｘによる増幅出力ＳＮ
１，ＳＮ２（以下、センス増幅出力ＳＮ１，ＳＮ２とい
う）の電位差が所定のレベル（通常は高レベル，低レベ
ルの中間レベル、すなわち、電源電位の１／２のレベ
ル）になると活性化レベル（低レベル）のセンス増幅電
位差検出信号ＳＶＤｘを出力する。従ってこの回路は、
２つの入力データのレベルが共に高レベル側又は共に低
レベル側のときは高レベル、一方が高レベルで他方が低
レベルのときは低レベルとなるＥＸ−ＮＯＲ回路であ
る。
【０００９】データ読出し制御回路２１は、遅延素子Ｄ
２１，ＮＡＮＤ型の論理ゲートＧ２２，Ｇ２３及びイン
バータＩＶ２７，ＩＶ２８から成り、読出し信号ＲＤが
活性化レベル（高レベル）のとき、クロック信号ＣＫの
高レベルに応答して高レベル、センス増幅電位差検出信
号ＳＶＤｘの低レベルへの変化から遅延素子Ｄ２１の遅
延時間だけ遅れて低レベルとなるデータ読出し制御信号
ＲＤＣを発生する。
２１，ＮＡＮＤ型の論理ゲートＧ２２，Ｇ２３及びイン
バータＩＶ２７，ＩＶ２８から成り、読出し信号ＲＤが
活性化レベル（高レベル）のとき、クロック信号ＣＫの
高レベルに応答して高レベル、センス増幅電位差検出信
号ＳＶＤｘの低レベルへの変化から遅延素子Ｄ２１の遅
延時間だけ遅れて低レベルとなるデータ読出し制御信号
ＲＤＣを発生する。
【００１０】次にこの半導体記憶装置の動作について、
図７に示されたタイミング図及び図５，図６を併せて参
照し説明する。
図７に示されたタイミング図及び図５，図６を併せて参
照し説明する。
【００１１】まず、時刻ｔ０において、クロック信号Ｃ
Ｋが高レベルであり、行デコーダ制御信号ＸＥ，プリチ
ャージ信号ＰＣは高レベル、ワード線ＷＬは低レベル
（非選択レベル）、選択ビット線ＳＢＬ１，ＳＢＬ２は
前のサイクルで読出されたデータがそのまま残ってお
り、センス増幅出力ＳＮ１，ＳＮ２は電源電位（Ｖｃ
ｃ）レベルにプリチャージされている。また、センス増
幅電位差検出信号ＳＶＤｘはセンス増幅出力ＳＮ１，Ｓ
Ｎ２が共に高レベル（電源電位レベル）であるので高レ
ベル、データ読出し制御回路２１の節点Ｎ１，Ｎ２は前
のサイクルによってそれぞれ低レベル，高レベルとなっ
ており、その出力のデータ読出し制御信号ＲＤＣは低レ
ベルとなっている。
Ｋが高レベルであり、行デコーダ制御信号ＸＥ，プリチ
ャージ信号ＰＣは高レベル、ワード線ＷＬは低レベル
（非選択レベル）、選択ビット線ＳＢＬ１，ＳＢＬ２は
前のサイクルで読出されたデータがそのまま残ってお
り、センス増幅出力ＳＮ１，ＳＮ２は電源電位（Ｖｃ
ｃ）レベルにプリチャージされている。また、センス増
幅電位差検出信号ＳＶＤｘはセンス増幅出力ＳＮ１，Ｓ
Ｎ２が共に高レベル（電源電位レベル）であるので高レ
ベル、データ読出し制御回路２１の節点Ｎ１，Ｎ２は前
のサイクルによってそれぞれ低レベル，高レベルとなっ
ており、その出力のデータ読出し制御信号ＲＤＣは低レ
ベルとなっている。
【００１２】時刻ｔ１においてクロック信号ＣＫが低レ
ベルへと変化すると、まず、プリチャージ信号ＰＣが低
レベルの活性化レベルとなり、ビット線プリチャージ回
路３によって複数対のビット線ＢＬ１，ＢＬ２は全て電
源電位Ｖｃｃレベルにプリチャージされ、列選択回路１
０による選択ビット線ＳＢＬ１，ＳＢＬ２も電源電位Ｖ
ｃｃレベルにプリチャージされる。また、データ読出し
制御回路２１の節点Ｎ２（以下単に節点Ｎ２という、Ｎ
１についても同様）は低レベルへと変化する。続いて行
デコーダ制御信号ＸＥを非活性化レベル（低レベル）と
して行デコーダ６を非活性化しておく。また、この時点
になると、遅延素子Ｄ２１の遅延時間ｔｄを経てセンス
増幅電位差検出信号ＳＶＤｘの立上りが現れ、節点Ｎ１
も高レベルとなる。
ベルへと変化すると、まず、プリチャージ信号ＰＣが低
レベルの活性化レベルとなり、ビット線プリチャージ回
路３によって複数対のビット線ＢＬ１，ＢＬ２は全て電
源電位Ｖｃｃレベルにプリチャージされ、列選択回路１
０による選択ビット線ＳＢＬ１，ＳＢＬ２も電源電位Ｖ
ｃｃレベルにプリチャージされる。また、データ読出し
制御回路２１の節点Ｎ２（以下単に節点Ｎ２という、Ｎ
１についても同様）は低レベルへと変化する。続いて行
デコーダ制御信号ＸＥを非活性化レベル（低レベル）と
して行デコーダ６を非活性化しておく。また、この時点
になると、遅延素子Ｄ２１の遅延時間ｔｄを経てセンス
増幅電位差検出信号ＳＶＤｘの立上りが現れ、節点Ｎ１
も高レベルとなる。
【００１３】時刻ｔ２においてクロック信号ＣＫが高レ
ベルへと変化すると、まず、プリチャージ信号ＰＣが高
レベル（非活性レベル）となって複数対のビット線ＢＬ
１，ＢＬ２全て（選択ビット線ＳＢＬ１，ＳＢＬ２を含
む）のプリチャージを停止し、また、節点Ｎ２は高レベ
ルとなる。節点Ｎ２が高レベルに変化すると、節点Ｎ１
は高レベルのままであるので、データ読出し制御信号Ｒ
ＤＣが高レベルの活性化レベルとなる（時刻ｔ３）。ま
たこの時点になると行デコーダ制御信号ＸＥも活性化レ
ベルとなり行デコーダ６は活性化し、行アドレス信号Ａ
Ｄｒをデコードしてワード線駆動回路７へ出力する。
ベルへと変化すると、まず、プリチャージ信号ＰＣが高
レベル（非活性レベル）となって複数対のビット線ＢＬ
１，ＢＬ２全て（選択ビット線ＳＢＬ１，ＳＢＬ２を含
む）のプリチャージを停止し、また、節点Ｎ２は高レベ
ルとなる。節点Ｎ２が高レベルに変化すると、節点Ｎ１
は高レベルのままであるので、データ読出し制御信号Ｒ
ＤＣが高レベルの活性化レベルとなる（時刻ｔ３）。ま
たこの時点になると行デコーダ制御信号ＸＥも活性化レ
ベルとなり行デコーダ６は活性化し、行アドレス信号Ａ
Ｄｒをデコードしてワード線駆動回路７へ出力する。
【００１４】データ読出し制御信号ＲＤＣの活性化レベ
ルに応答して、時刻ｔ４において、ワード線駆動回路７
により１本のワード線ＷＬが選択レベルとなり、このワ
ード線ＷＬと接続するメモリセルが選択状態となってそ
の記憶データがビット線ＢＬ１，ＢＬ２に読出される。
また、列選択回路１０によって選択されたビット線（選
択ビット線にもメモリセルからのデータが伝達される。
また、データ読出し制御信号ＲＤＣの活性化レベルに応
答してセンス増幅器１３ｘも活性化し、選択ビット線Ｓ
ＢＬ１，ＳＢＬ２のデータのレベルを増幅する。
ルに応答して、時刻ｔ４において、ワード線駆動回路７
により１本のワード線ＷＬが選択レベルとなり、このワ
ード線ＷＬと接続するメモリセルが選択状態となってそ
の記憶データがビット線ＢＬ１，ＢＬ２に読出される。
また、列選択回路１０によって選択されたビット線（選
択ビット線にもメモリセルからのデータが伝達される。
また、データ読出し制御信号ＲＤＣの活性化レベルに応
答してセンス増幅器１３ｘも活性化し、選択ビット線Ｓ
ＢＬ１，ＳＢＬ２のデータのレベルを増幅する。
【００１５】時刻ｔ５において、センス増幅出力ＳＮ
１，ＳＮ２のうちの一方が高レベル側から低レベル側へ
と変化すると、センス増幅電位差検出信号ＳＶＤｘが低
レベルへと変化し、この変化が、遅延素子Ｄ２１の遅延
時間ｔｄだけ経過した時刻ｔ６において節点Ｎ１に伝達
され、データ読出し制御信号ＲＤＣを低レベルの非活性
化レベルとする。
１，ＳＮ２のうちの一方が高レベル側から低レベル側へ
と変化すると、センス増幅電位差検出信号ＳＶＤｘが低
レベルへと変化し、この変化が、遅延素子Ｄ２１の遅延
時間ｔｄだけ経過した時刻ｔ６において節点Ｎ１に伝達
され、データ読出し制御信号ＲＤＣを低レベルの非活性
化レベルとする。
【００１６】データ読出し制御信号ＲＤＣの非活性化レ
ベルに応答して、センス増幅出力ＳＮ１，ＳＮ２は電源
電位Ｖｃｃレベルにプリチャージされ、その結果、時刻
ｔ７においてセンス増幅電位差検出信号ＳＶＤｘは高レ
ベルへと変化する。また、この時点で、データ読出し制
御信号ＲＤＣに応答してワード線駆動回路７はワード線
ＷＬを非選択レベルとする。
ベルに応答して、センス増幅出力ＳＮ１，ＳＮ２は電源
電位Ｖｃｃレベルにプリチャージされ、その結果、時刻
ｔ７においてセンス増幅電位差検出信号ＳＶＤｘは高レ
ベルへと変化する。また、この時点で、データ読出し制
御信号ＲＤＣに応答してワード線駆動回路７はワード線
ＷＬを非選択レベルとする。
【００１７】そして時刻ｔ８においてクロック信号ＣＫ
が低レベルとなり、前述の時刻ｔ１からの動作をくり返
えすことになる。
が低レベルとなり、前述の時刻ｔ１からの動作をくり返
えすことになる。
【００１８】この半導体記憶装置においては、クロック
信号ＣＫの低レベルの期間にビット線ＢＬ１，ＢＬ２
（ＳＢＬ１，ＳＢＬ２を含む）をプリチャージし、クロ
ック信号ＣＫの高レベルへの変化に応答してメモリセル
の選択，選択メモリセルからのデータのセンス増幅を行
い、センス増幅出力ＳＮ１，ＳＮ２の高レベル，低レベ
ルが確定したことを検出して所定時間後、センス増幅の
停止，メモリセルの選択停止を行うようになっているの
で、データの読出し時間を短縮することができ、また、
カレントミラー回路型で形成されているために生じるセ
ンス増幅器１３ｘに流れる電流の、流れる期間を短縮し
消費電力を低減することができる。
信号ＣＫの低レベルの期間にビット線ＢＬ１，ＢＬ２
（ＳＢＬ１，ＳＢＬ２を含む）をプリチャージし、クロ
ック信号ＣＫの高レベルへの変化に応答してメモリセル
の選択，選択メモリセルからのデータのセンス増幅を行
い、センス増幅出力ＳＮ１，ＳＮ２の高レベル，低レベ
ルが確定したことを検出して所定時間後、センス増幅の
停止，メモリセルの選択停止を行うようになっているの
で、データの読出し時間を短縮することができ、また、
カレントミラー回路型で形成されているために生じるセ
ンス増幅器１３ｘに流れる電流の、流れる期間を短縮し
消費電力を低減することができる。
【００１９】次に、外部からのアドレス信号のアドレス
値の変化を検出して同期信号を発生し、この同期信号に
より内部回路を制御する半導体記憶装置の一例（第２の
例）を図８に示す（例えば、特開平１−３００４９３号
公報参照）。
値の変化を検出して同期信号を発生し、この同期信号に
より内部回路を制御する半導体記憶装置の一例（第２の
例）を図８に示す（例えば、特開平１−３００４９３号
公報参照）。
【００２０】この半導体記憶装置においては、行アドレ
ス信号ＡＤｒのアドレス値が変化したことを検出して同
期信号ＡＴＤを発生するアドレス変化検出回路２２が設
けられ、この同期信号ＡＴＤに従ってプリチャージ信号
ＰＣを発生してビット線ＢＬ１，ＢＬ２のプリチャージ
を行い、また、センス増幅出力Ｓ１，Ｓ２の電位差を検
出してセンス増幅電位差検出信号ＳＴＤを発生し、この
センス増幅電位差検出信号ＳＴＤと同期信号ＡＴＤとか
らイネーブル信号ＥＮＡを作り出して行デコーダ６ｙ，
センス増幅器１３ｙの動作を制御するようになってい
る。
ス信号ＡＤｒのアドレス値が変化したことを検出して同
期信号ＡＴＤを発生するアドレス変化検出回路２２が設
けられ、この同期信号ＡＴＤに従ってプリチャージ信号
ＰＣを発生してビット線ＢＬ１，ＢＬ２のプリチャージ
を行い、また、センス増幅出力Ｓ１，Ｓ２の電位差を検
出してセンス増幅電位差検出信号ＳＴＤを発生し、この
センス増幅電位差検出信号ＳＴＤと同期信号ＡＴＤとか
らイネーブル信号ＥＮＡを作り出して行デコーダ６ｙ，
センス増幅器１３ｙの動作を制御するようになってい
る。
【００２１】この半導体記憶装置（第２の例）における
イネーブル信号発生部２３は、図５，図６に示された第
１の例のデータ読出し制御回路２１に相当するので、ア
ドレス変化検出回路２２によって同期信号ＡＴＤを発生
しこの同期信号ＡＴＤを用いて内部回路を制御して点
や、細部において相違点はあるが、基本的な動作は類似
している。従って、この第２の例に対する詳細な動作説
明は省略する。
イネーブル信号発生部２３は、図５，図６に示された第
１の例のデータ読出し制御回路２１に相当するので、ア
ドレス変化検出回路２２によって同期信号ＡＴＤを発生
しこの同期信号ＡＴＤを用いて内部回路を制御して点
や、細部において相違点はあるが、基本的な動作は類似
している。従って、この第２の例に対する詳細な動作説
明は省略する。
【００２２】なお、この第２の例の半導体記憶装置のセ
ンス増幅器１３ｙは、図９に示すように、カレントミラ
ー回路型の３つの演算増幅器Ａ１〜Ａ３を組合せた構成
となっている。
ンス増幅器１３ｙは、図９に示すように、カレントミラ
ー回路型の３つの演算増幅器Ａ１〜Ａ３を組合せた構成
となっている。
【００２３】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、第１，第２の例とも、センス増幅電位差検
出回路１９，１９ｙが、通常のデータの“１”レベル，
“０”レベルを検知してＥＸ−ＮＯＲ，ＥＸ−ＯＲ演算
を行う回路となっているので、センス増幅出力ＳＮ１，
ＳＮ２／Ｓ１，Ｓ２のレベルが確定しないとセンス増幅
電位差検出信号ＳＶＤｘ，ＳＴＤのレベルが確定せず、
そのレベル確定までの時間が長くなるため動作速度を速
くすることが困難であるという問題点があり、また、セ
ンス増幅器１３ｘ，１３ｙがカレントミラー回路型とな
っているので、その動作期間を短かくしたとはいえ、そ
の期間中は動作電流が連続して流れており、消費電力が
増大するという問題点があるほか、データ保持機能やデ
ータ帰還機能がないので、センス増幅出力のレベルが確
定するまで、センス増幅器１３ｘ，１３ｙに入力データ
を供給し続ける必要があり、やはり動作速度を速くする
ことが困難であるという問題点があり、更に、センス増
幅出力のレベルが確定してからセンス増幅電位差検出信
号のレベルが確定し、これによってワード線を非選択レ
ベルとするので、この間にビット線の片方のレベルは接
地電位（０Ｖ）まで低下し、このビット線を電源電位ま
でプリチャージするため、やはり消費電力が増大すると
いう問題点がある。
記憶装置は、第１，第２の例とも、センス増幅電位差検
出回路１９，１９ｙが、通常のデータの“１”レベル，
“０”レベルを検知してＥＸ−ＮＯＲ，ＥＸ−ＯＲ演算
を行う回路となっているので、センス増幅出力ＳＮ１，
ＳＮ２／Ｓ１，Ｓ２のレベルが確定しないとセンス増幅
電位差検出信号ＳＶＤｘ，ＳＴＤのレベルが確定せず、
そのレベル確定までの時間が長くなるため動作速度を速
くすることが困難であるという問題点があり、また、セ
ンス増幅器１３ｘ，１３ｙがカレントミラー回路型とな
っているので、その動作期間を短かくしたとはいえ、そ
の期間中は動作電流が連続して流れており、消費電力が
増大するという問題点があるほか、データ保持機能やデ
ータ帰還機能がないので、センス増幅出力のレベルが確
定するまで、センス増幅器１３ｘ，１３ｙに入力データ
を供給し続ける必要があり、やはり動作速度を速くする
ことが困難であるという問題点があり、更に、センス増
幅出力のレベルが確定してからセンス増幅電位差検出信
号のレベルが確定し、これによってワード線を非選択レ
ベルとするので、この間にビット線の片方のレベルは接
地電位（０Ｖ）まで低下し、このビット線を電源電位ま
でプリチャージするため、やはり消費電力が増大すると
いう問題点がある。
【００２４】本発明の目的は、動作速度を速くすること
ができ、かつ消費電力を低減することができる半導体記
憶装置を提供することにある。
ができ、かつ消費電力を低減することができる半導体記
憶装置を提供することにある。
【００２５】
【課題を解決するための手段】本発明の半導体記憶装置
は、行方向，列方向にマトリクス状に配置されたスタテ
ィック型の複数のメモリセル、これら複数のメモリセル
の各行それぞれと対応して設けられ選択レベルのとき対
応する行のメモリセルを選択状態とする複数のワード
線、及び前記複数のメモリセルの各列それぞれと対応し
て設けられ所定のタイミングで所定の電位にプリチャー
ジされかつ選択状態のメモリセルのデータを伝達する複
数対の第１，第２のビット線を含むメモリセルアレイ
と、所定のタイミングで活性化し前記複数対の第１，第
２のビット線のうちの選択された第１，第２のビット線
の電位を検出して増幅するフリップフロップ回路型のセ
ンス増幅器と、前記選択された第１，第２のビット線の
うちの一方のプリチャージ電位に対し他方の電位が前記
プリチャージ電位より微小電位だけ変化したことを検出
して活性化レベルの検知信号を発生する排他的論理和回
路型の選択ビット線対電位差検出回路とを備え、クロッ
ク信号の第１のレベルに応答して前記複数対の第１，第
２のビット線並びに前記センス増幅器の入出力端及び選
択ビット線対電位差検出回路の入力端をプリチャージ
し、前記クロック信号の第２のレベルに応答して前記複
数のワード線のうちの１本を選択レベルにし、この選択
レベルのワード線によって選択状態となったメモリセル
から読出され選択された第１，第２のビット線に伝達さ
れたデータの電位差を検出して活性化レベルの前記検知
信号を発生し、この活性化された検知信号により直接前
記センス増幅器を活性化すると共に、前記活性化された
検知信号により直接前記センス増幅器と前記選択された
第１，第２のビット線との間を切り離しかつ前記選択レ
ベルのワード線を非選択レベルとするようにして構成さ
れる。
は、行方向，列方向にマトリクス状に配置されたスタテ
ィック型の複数のメモリセル、これら複数のメモリセル
の各行それぞれと対応して設けられ選択レベルのとき対
応する行のメモリセルを選択状態とする複数のワード
線、及び前記複数のメモリセルの各列それぞれと対応し
て設けられ所定のタイミングで所定の電位にプリチャー
ジされかつ選択状態のメモリセルのデータを伝達する複
数対の第１，第２のビット線を含むメモリセルアレイ
と、所定のタイミングで活性化し前記複数対の第１，第
２のビット線のうちの選択された第１，第２のビット線
の電位を検出して増幅するフリップフロップ回路型のセ
ンス増幅器と、前記選択された第１，第２のビット線の
うちの一方のプリチャージ電位に対し他方の電位が前記
プリチャージ電位より微小電位だけ変化したことを検出
して活性化レベルの検知信号を発生する排他的論理和回
路型の選択ビット線対電位差検出回路とを備え、クロッ
ク信号の第１のレベルに応答して前記複数対の第１，第
２のビット線並びに前記センス増幅器の入出力端及び選
択ビット線対電位差検出回路の入力端をプリチャージ
し、前記クロック信号の第２のレベルに応答して前記複
数のワード線のうちの１本を選択レベルにし、この選択
レベルのワード線によって選択状態となったメモリセル
から読出され選択された第１，第２のビット線に伝達さ
れたデータの電位差を検出して活性化レベルの前記検知
信号を発生し、この活性化された検知信号により直接前
記センス増幅器を活性化すると共に、前記活性化された
検知信号により直接前記センス増幅器と前記選択された
第１，第２のビット線との間を切り離しかつ前記選択レ
ベルのワード線を非選択レベルとするようにして構成さ
れる。
【００２６】また、メモリセルアレイと、このメモリセ
ルアレイの複数対の第１，第２のビット線をクロック信
号の第１のレベルに応答して所定の期間所定の電位にプ
リチャージするプリチャージ制御回路及びビット線プリ
チャージ回路と、前記クロック信号の第２のレベルに応
答して行アドレス信号の指定するアドレスのワード線を
選択レベルとし検知信号の活性化レベルに応答して非選
択レベルとする行デコーダ制御回路，行デコーダ及びワ
ード線駆動回路と、列アドレス信号の指定するアドレス
の第１，第２のビット線を選択する列デコーダ及び列選
択回路と、前記活性化された検知信号を直接入力し活性
化すると共に前記列デコーダ及び列選択回路で選択され
た第１，第２のビット線の電位を検知して増幅するセン
ス増幅器と、前記検出信号を発生する選択ビット線対電
位差検出回路と、前記活性化された検出信号により直接
前記センス増幅器と前記選択された第１，第２のビット
線との間を切り離す選択列接続制御回路と、前記クロッ
ク信号の第１のレベルに応答して前記センス増幅器の入
出力端及び選択ビット線対電位差検出回路の入力端を所
定の期間所定の電位にプリチャージするセンス増幅器プ
リチャージ回路とを有して構成される。
ルアレイの複数対の第１，第２のビット線をクロック信
号の第１のレベルに応答して所定の期間所定の電位にプ
リチャージするプリチャージ制御回路及びビット線プリ
チャージ回路と、前記クロック信号の第２のレベルに応
答して行アドレス信号の指定するアドレスのワード線を
選択レベルとし検知信号の活性化レベルに応答して非選
択レベルとする行デコーダ制御回路，行デコーダ及びワ
ード線駆動回路と、列アドレス信号の指定するアドレス
の第１，第２のビット線を選択する列デコーダ及び列選
択回路と、前記活性化された検知信号を直接入力し活性
化すると共に前記列デコーダ及び列選択回路で選択され
た第１，第２のビット線の電位を検知して増幅するセン
ス増幅器と、前記検出信号を発生する選択ビット線対電
位差検出回路と、前記活性化された検出信号により直接
前記センス増幅器と前記選択された第１，第２のビット
線との間を切り離す選択列接続制御回路と、前記クロッ
ク信号の第１のレベルに応答して前記センス増幅器の入
出力端及び選択ビット線対電位差検出回路の入力端を所
定の期間所定の電位にプリチャージするセンス増幅器プ
リチャージ回路とを有して構成される。
【００２７】
【００２８】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００２９】図１は本発明の第１の実施の形態を示すブ
ロック図、図２はその主要部分の具体的な回路例を示す
回路図である。
ロック図、図２はその主要部分の具体的な回路例を示す
回路図である。
【００３０】この第１の実施の形態のメモリセルアレイ
１，プリチャージ制御回路２，ビット線プリチャージ回
路３，行アドレスバッファ回路４，行デコーダ６，ワー
ド線駆動回路７，列アドレスバッファ回路８，列デコー
ダ９及び列選択回路１０は、ワード線駆動回路７に供給
される検出信号が相違している点（ＢＶＤ＊かＲＤＣか
の違い）以外は、図５に示された従来の第１の例の半導
体記憶装置と同じである。以下、これらの構成以外の部
分を主体として説明する。
１，プリチャージ制御回路２，ビット線プリチャージ回
路３，行アドレスバッファ回路４，行デコーダ６，ワー
ド線駆動回路７，列アドレスバッファ回路８，列デコー
ダ９及び列選択回路１０は、ワード線駆動回路７に供給
される検出信号が相違している点（ＢＶＤ＊かＲＤＣか
の違い）以外は、図５に示された従来の第１の例の半導
体記憶装置と同じである。以下、これらの構成以外の部
分を主体として説明する。
【００３１】選択列接続制御回路１１は、トランジスタ
Ｑ４，Ｑ５を備え、選択ビット線対電位差検出信号ＢＶ
Ｄのレベル反転信号ＢＶＤ＊に従って、選択ビット線対
電位差検出信号ＢＶＤが非活性化レベル（低レベル）の
とき列選択回路１１で選択された第１，第２のビット線
（ＳＢＬ１，ＳＢＬ２）をセンス増幅器１３の入出力端
及び選択ビット線対電位差検出回路の入力端に接続し、
活性化レベルのときその接続を切り離す。
Ｑ４，Ｑ５を備え、選択ビット線対電位差検出信号ＢＶ
Ｄのレベル反転信号ＢＶＤ＊に従って、選択ビット線対
電位差検出信号ＢＶＤが非活性化レベル（低レベル）の
とき列選択回路１１で選択された第１，第２のビット線
（ＳＢＬ１，ＳＢＬ２）をセンス増幅器１３の入出力端
及び選択ビット線対電位差検出回路の入力端に接続し、
活性化レベルのときその接続を切り離す。
【００３２】センス増幅器１３は、トランジスタＱ９〜
Ｑ１４から成るフリップフロップ回路で構成され、プリ
チャージ信号ＰＣが非活性レベル（高レベル）のときの
選択ビット線対電位差検出信号ＢＶＤが活性化レベル
（高レベル）のときに活性化し、伝達された選択ビット
線（ＳＢＬ１，ＳＢＬ２）の電位を検知し増幅する。
Ｑ１４から成るフリップフロップ回路で構成され、プリ
チャージ信号ＰＣが非活性レベル（高レベル）のときの
選択ビット線対電位差検出信号ＢＶＤが活性化レベル
（高レベル）のときに活性化し、伝達された選択ビット
線（ＳＢＬ１，ＳＢＬ２）の電位を検知し増幅する。
【００３３】選択ビット線対電位差検出回路１４は、そ
れぞれプリチャージ電位より微小電位だけ低いしきい値
電圧をもち入力端に選択された第１，第２のビット線Ｓ
ＢＬ１，ＳＢＬ２からの電位を対応して受ける第１及び
第２のインバータＩＶ３，ＩＶ４と、第１の入力端をイ
ンバータＩＶ３の入力端と接続し第２の入力端をインバ
ータＩＶ４の出力端と接続する第１のＮＡＮＤゲートＧ
２と、第１の入力端をインバータＩＶ４の入力端と接続
し第２の入力端をインバータＩＶ３の出力端と接続する
第２のＮＡＮＤゲートＧ３と、第１及び第２の入力端を
ＮＡＮＤゲートＧ２，Ｇ３の出力端と対応接続する第３
のＮＡＮＤゲートＧ４と、このＮＡＮＤゲートＧ４の出
力信号をレベル反転するインバータＩＶ５とを備え、選
択された第１，第２のビット線からの電位が、一方のプ
リチャージ電位に対し他方の電位がプリチャージ電位よ
り微小電位だけ低下したことを検知して活性化レベルと
なる選択ビット線対電位差検出信号ＢＶＤをＮＡＮＤゲ
ートＧ４の出力端から出力する、排他的論理和回路型
（ＥＸ−ＮＯＲ）となっている。また、インバータＩＶ
５の出力端からは選択ビット線対電位差検出信号ＢＶＤ
のレベル反転信号ＢＶＤ＊が出力される。
れぞれプリチャージ電位より微小電位だけ低いしきい値
電圧をもち入力端に選択された第１，第２のビット線Ｓ
ＢＬ１，ＳＢＬ２からの電位を対応して受ける第１及び
第２のインバータＩＶ３，ＩＶ４と、第１の入力端をイ
ンバータＩＶ３の入力端と接続し第２の入力端をインバ
ータＩＶ４の出力端と接続する第１のＮＡＮＤゲートＧ
２と、第１の入力端をインバータＩＶ４の入力端と接続
し第２の入力端をインバータＩＶ３の出力端と接続する
第２のＮＡＮＤゲートＧ３と、第１及び第２の入力端を
ＮＡＮＤゲートＧ２，Ｇ３の出力端と対応接続する第３
のＮＡＮＤゲートＧ４と、このＮＡＮＤゲートＧ４の出
力信号をレベル反転するインバータＩＶ５とを備え、選
択された第１，第２のビット線からの電位が、一方のプ
リチャージ電位に対し他方の電位がプリチャージ電位よ
り微小電位だけ低下したことを検知して活性化レベルと
なる選択ビット線対電位差検出信号ＢＶＤをＮＡＮＤゲ
ートＧ４の出力端から出力する、排他的論理和回路型
（ＥＸ−ＮＯＲ）となっている。また、インバータＩＶ
５の出力端からは選択ビット線対電位差検出信号ＢＶＤ
のレベル反転信号ＢＶＤ＊が出力される。
【００３４】センス増幅器プリチャージ回路１２は、ト
ランジスタＱ６〜Ｑ８から成り、プリチャージ信号ＰＣ
が活性化レベル（低レベル）の期間、センス増幅器１３
の２つの入出力端を電源電位（Ｖｃｃ）レベルにプリチ
ャージする。
ランジスタＱ６〜Ｑ８から成り、プリチャージ信号ＰＣ
が活性化レベル（低レベル）の期間、センス増幅器１３
の２つの入出力端を電源電位（Ｖｃｃ）レベルにプリチ
ャージする。
【００３５】ラッチ回路１５は、ＮＡＮＤゲートＧ５，
Ｇ６及びインバータＩＶ６から成る一般的なフリップフ
ロップ回路となっており、センス増幅器１３で増幅され
たデータをラッチし、データ出力制御回路１６で制御さ
れるデータ出力バッファ回路１７を介して、ラッチした
データを外部へ出力する。
Ｇ６及びインバータＩＶ６から成る一般的なフリップフ
ロップ回路となっており、センス増幅器１３で増幅され
たデータをラッチし、データ出力制御回路１６で制御さ
れるデータ出力バッファ回路１７を介して、ラッチした
データを外部へ出力する。
【００３６】ワード線駆動回路７は、各ワード線ＷＬと
対応するＮＡＮＤゲートＧ１及びインバータＩＶ１を備
え、選択ビット線対電位差検出信号ＢＶＤのレベル反転
信号ＢＶＤ＊が高レベル（ＢＶＤが非活性化レベル）の
とき行デコーダ６からのデコード信号ＸＤに従って所定
のワード線を選択レベルとし、ＢＶＤ＊の低レベル（Ｂ
ＶＤが活性化レベル）に応答して選択ワード線も非選択
レベルとする。
対応するＮＡＮＤゲートＧ１及びインバータＩＶ１を備
え、選択ビット線対電位差検出信号ＢＶＤのレベル反転
信号ＢＶＤ＊が高レベル（ＢＶＤが非活性化レベル）の
とき行デコーダ６からのデコード信号ＸＤに従って所定
のワード線を選択レベルとし、ＢＶＤ＊の低レベル（Ｂ
ＶＤが活性化レベル）に応答して選択ワード線も非選択
レベルとする。
【００３７】次に、この第１の実施の形態の動作につい
て、図３に示されたタイミング図を併せて参照し説明す
る。
て、図３に示されたタイミング図を併せて参照し説明す
る。
【００３８】まず、時刻ｔ０において、クロック信号Ｃ
Ｋは高レベルであり、行デコーダ制御信号ＥＸ，プリチ
ャージ信号ＰＣは高レベル、ワード線ＷＬは低レベル、
第１，第２のビット線ＢＬ１，ＢＬ２及び選択ビット線
ＳＢＬ１，ＳＢＬ２並びにセンス増幅器１３の２つの入
出力端ＳＮ１，ＳＮ２は前のサイクルのデータがそのま
ま残っており、選択ビット線対電位差検出信号ＢＶＤは
高レベル（活性化レベル）となっている。
Ｋは高レベルであり、行デコーダ制御信号ＥＸ，プリチ
ャージ信号ＰＣは高レベル、ワード線ＷＬは低レベル、
第１，第２のビット線ＢＬ１，ＢＬ２及び選択ビット線
ＳＢＬ１，ＳＢＬ２並びにセンス増幅器１３の２つの入
出力端ＳＮ１，ＳＮ２は前のサイクルのデータがそのま
ま残っており、選択ビット線対電位差検出信号ＢＶＤは
高レベル（活性化レベル）となっている。
【００３９】時刻ｔ１においてクロック信号ＣＫが低レ
ベルへと変化すると、まず、プリチャージ信号ＰＣが低
レベルの活性化レベルとなり、ビット線プリチャージ回
路３によって複数対の第１，第２のビット線ＢＬ１，Ｂ
Ｌ２全てが電源電位Ｖｃｃレベルにプリチャージされ、
列選択回路１０による選択ビット線ＳＢＬ１，ＳＢＬ２
も当然、電源電位Ｖｃｃレベルにプリチャージされる。
また、これと同時に、センス増幅器１３の２つの入出力
端ＳＮ１，ＳＮ２も電源電位レベルにプリチャージされ
る。この結果、選択ビット線対電位差検出信号ＢＶＤは
低レベルの非活性化レベルとなる。また、行デコーダ制
御信号ＸＥは非活性化レベルとなり行デコーダ６は行ア
ドレス信号ＡＤｒのデコード動作を停止する。
ベルへと変化すると、まず、プリチャージ信号ＰＣが低
レベルの活性化レベルとなり、ビット線プリチャージ回
路３によって複数対の第１，第２のビット線ＢＬ１，Ｂ
Ｌ２全てが電源電位Ｖｃｃレベルにプリチャージされ、
列選択回路１０による選択ビット線ＳＢＬ１，ＳＢＬ２
も当然、電源電位Ｖｃｃレベルにプリチャージされる。
また、これと同時に、センス増幅器１３の２つの入出力
端ＳＮ１，ＳＮ２も電源電位レベルにプリチャージされ
る。この結果、選択ビット線対電位差検出信号ＢＶＤは
低レベルの非活性化レベルとなる。また、行デコーダ制
御信号ＸＥは非活性化レベルとなり行デコーダ６は行ア
ドレス信号ＡＤｒのデコード動作を停止する。
【００４０】時刻ｔ２においてクロック信号ＣＫが高レ
ベルへと変化すると、まず、プリチャージ信号ＰＣが高
レベル（非活性化レベル）となって複数対の第１，第２
のビット線ＢＬ１，ＢＬ２及び選択ビット線ＳＢＬ１，
ＳＢＬ２のプリチャージを停止し、またセンス増幅器１
３の入出力端ＳＮ１，ＳＮ２のプリチャージも停止す
る。続いて時刻ｔ３には行デコーダ制御信号ＸＥが活性
化レベルとなり、行デコーダ６は行アドレス信号ＡＤｒ
のデコード動作を開始する。行デコーダ６によるデコー
ド信号ＸＤが出力される時刻ｔ４において、選択ビット
線電位差検出信号のレベル反転信号ＢＶＤ＊は高レベル
（ＢＶＤは低レベルの非活性化レベル）となっているの
で、行アドレス信号ＡＤｒが指定するアドレスの１本の
ワード線ＷＬが選択レベルとなる。
ベルへと変化すると、まず、プリチャージ信号ＰＣが高
レベル（非活性化レベル）となって複数対の第１，第２
のビット線ＢＬ１，ＢＬ２及び選択ビット線ＳＢＬ１，
ＳＢＬ２のプリチャージを停止し、またセンス増幅器１
３の入出力端ＳＮ１，ＳＮ２のプリチャージも停止す
る。続いて時刻ｔ３には行デコーダ制御信号ＸＥが活性
化レベルとなり、行デコーダ６は行アドレス信号ＡＤｒ
のデコード動作を開始する。行デコーダ６によるデコー
ド信号ＸＤが出力される時刻ｔ４において、選択ビット
線電位差検出信号のレベル反転信号ＢＶＤ＊は高レベル
（ＢＶＤは低レベルの非活性化レベル）となっているの
で、行アドレス信号ＡＤｒが指定するアドレスの１本の
ワード線ＷＬが選択レベルとなる。
【００４１】１本のワード線ＷＬが選択レベルになる
と、このワード線ＷＬと接続する複数のメモリセルが選
択状態となってこれらメモリセルのデータが複数対の第
１，第２のビット線ＢＬ１，ＢＬ２に読出される。この
とき列選択回路１０は列アドレス信号ＡＤｃによって複
数対の第１，第２のビット線ＢＬ１，ＢＬ２のうちの１
対を選択しており（選択ビット線ＳＢＬ１，ＳＢＬ
２）、この選択ビット線ＳＢＬ１，ＳＢＬ２は選択列接
続制御回路１１によってセンス増幅器１３及び選択ビッ
ト線対電位差検出回路１４に接続されている。
と、このワード線ＷＬと接続する複数のメモリセルが選
択状態となってこれらメモリセルのデータが複数対の第
１，第２のビット線ＢＬ１，ＢＬ２に読出される。この
とき列選択回路１０は列アドレス信号ＡＤｃによって複
数対の第１，第２のビット線ＢＬ１，ＢＬ２のうちの１
対を選択しており（選択ビット線ＳＢＬ１，ＳＢＬ
２）、この選択ビット線ＳＢＬ１，ＳＢＬ２は選択列接
続制御回路１１によってセンス増幅器１３及び選択ビッ
ト線対電位差検出回路１４に接続されている。
【００４２】時刻ｔ５になると、選択ビット線対電位差
検出回路１４は、選択ビット線ＳＢＬ１，ＳＢＬ２のう
ちの一方の電位がインバータＩＶ３，ＩＶ４のしきい値
電圧より低下したことを検出し、活性化レベル（高レベ
ル）の選択ビット線対電位差検出信号ＢＶＤを発生す
る。これに応答してセンス増幅器１は活性化し、その２
つの入出力端の電位を検知して増幅し、また選択列接続
制御回路１１はセンス増幅器１３等と選択ビット線ＳＢ
Ｌ１，ＳＢＬ２との間の接続を切り離し、センス増幅器
１３のセンス増幅動作の高速化をはかる。センス増幅器
１３による増幅出力（ＳＮ１，ＳＮ２）は、片方が急速
に接地電位（０Ｖ）となる（時刻ｔ６）。
検出回路１４は、選択ビット線ＳＢＬ１，ＳＢＬ２のう
ちの一方の電位がインバータＩＶ３，ＩＶ４のしきい値
電圧より低下したことを検出し、活性化レベル（高レベ
ル）の選択ビット線対電位差検出信号ＢＶＤを発生す
る。これに応答してセンス増幅器１は活性化し、その２
つの入出力端の電位を検知して増幅し、また選択列接続
制御回路１１はセンス増幅器１３等と選択ビット線ＳＢ
Ｌ１，ＳＢＬ２との間の接続を切り離し、センス増幅器
１３のセンス増幅動作の高速化をはかる。センス増幅器
１３による増幅出力（ＳＮ１，ＳＮ２）は、片方が急速
に接地電位（０Ｖ）となる（時刻ｔ６）。
【００４３】また、選択ビット線対電位差検出信号ＢＶ
Ｄの活性化レベル（高レベル、ＢＶＤ＊は低レベル）に
応答して、時刻ｔ７においてワード線駆動回路７は選択
ビット線ＷＬを非選択レベルとする。この結果、このワ
ード線ＷＬと接続するメモリセルは第１，第２のビット
線ＢＬ１，ＢＬ２，から切り離され、これらメモリセル
の記憶データによるビット線ＢＬ１，ＢＬ２の電位変化
は停止する。
Ｄの活性化レベル（高レベル、ＢＶＤ＊は低レベル）に
応答して、時刻ｔ７においてワード線駆動回路７は選択
ビット線ＷＬを非選択レベルとする。この結果、このワ
ード線ＷＬと接続するメモリセルは第１，第２のビット
線ＢＬ１，ＢＬ２，から切り離され、これらメモリセル
の記憶データによるビット線ＢＬ１，ＢＬ２の電位変化
は停止する。
【００４４】時刻ｔ８においてクロック信号ＣＫが低レ
ベルと変化すると、前述の時刻ｔ１の動作に戻り、以降
の動作がくり返えされる。
ベルと変化すると、前述の時刻ｔ１の動作に戻り、以降
の動作がくり返えされる。
【００４５】この実施の形態においては、選択ビット線
対電位差検出回路１４の入力しきい値電圧（インバータ
ＩＶ３，ＩＶ４のしきい値電圧）がビット線ＢＬ１，Ｂ
Ｌ２、選択ビットＳＢＬ１，ＳＢＬ２、及びセンス増幅
器１３の２つの入出力端ＳＮ１，ＳＮ２のプリチャージ
電位（電源電位Ｖｃｃ）より微小電位だけ低い値となっ
ているので、選択状態のメモリセルの記憶データによっ
てビット線ＢＬ１，ＢＬ２，のうちの一方のレベルがプ
リチャージ電位よりわずかに低下するだけで、選択ビッ
ト線対電位差検出信号ＢＶＤが活性化レベルとなる。従
って、選択ビット線ＳＢＬ１，ＳＢＬ２の電位差検出時
間が、センス増幅出力の“１”レベル，“０”レベルが
確定しないと検出できない従来例に比べ、短縮される。
対電位差検出回路１４の入力しきい値電圧（インバータ
ＩＶ３，ＩＶ４のしきい値電圧）がビット線ＢＬ１，Ｂ
Ｌ２、選択ビットＳＢＬ１，ＳＢＬ２、及びセンス増幅
器１３の２つの入出力端ＳＮ１，ＳＮ２のプリチャージ
電位（電源電位Ｖｃｃ）より微小電位だけ低い値となっ
ているので、選択状態のメモリセルの記憶データによっ
てビット線ＢＬ１，ＢＬ２，のうちの一方のレベルがプ
リチャージ電位よりわずかに低下するだけで、選択ビッ
ト線対電位差検出信号ＢＶＤが活性化レベルとなる。従
って、選択ビット線ＳＢＬ１，ＳＢＬ２の電位差検出時
間が、センス増幅出力の“１”レベル，“０”レベルが
確定しないと検出できない従来例に比べ、短縮される。
【００４６】また、選択ビット線対電位差検出信号ＢＶ
Ｄの活性化レベルに応答して活性化するセンス増幅器１
３はフリップフロップ回路型となっているので、データ
保持機能及びデータ帰還機能があり、高速センス増幅動
作が可能となり、また、センシュ増幅の際、入出力端
（ＳＮ１，ＳＮ２）を選択ビット線ＳＢＬ１，ＳＢＬ２
から切離しているので、これら選択ビット線の寄生容量
の影響を除くことができ、この点でも高速センス増幅動
作を助長することができる。更に、センス増幅器１３に
電流が流れるのは、センス増幅出力のレベルが変化する
ときだけであるので、カレントミラー回路型に比べ、大
幅に消費電力を低減することができる。
Ｄの活性化レベルに応答して活性化するセンス増幅器１
３はフリップフロップ回路型となっているので、データ
保持機能及びデータ帰還機能があり、高速センス増幅動
作が可能となり、また、センシュ増幅の際、入出力端
（ＳＮ１，ＳＮ２）を選択ビット線ＳＢＬ１，ＳＢＬ２
から切離しているので、これら選択ビット線の寄生容量
の影響を除くことができ、この点でも高速センス増幅動
作を助長することができる。更に、センス増幅器１３に
電流が流れるのは、センス増幅出力のレベルが変化する
ときだけであるので、カレントミラー回路型に比べ、大
幅に消費電力を低減することができる。
【００４７】また、選択ビット線対電位差検出信号ＢＶ
Ｄ及びそのレベル反転信号ＢＶＤ＊は直接センス増幅器
１３，ワード線駆動回路７及び選択列接続制御回路１１
に供給されているので、従来例のような中間の制御回路
（データ読出し制御回路２１，イネーブル信号発生部２
３）による信号伝達時間がなく、所定のメモリセルが選
択状態になってから非選択状態になるまでの時間を短縮
することができる。更に、この時間の短縮により、選択
状態のメモリセルによる複数対の第１，第２のビット線
ＢＬ１，ＢＬ２のうちの片方の電位変化を、接地電位
（０Ｖ）レベルよりかなり高い電位で止めることがで
き、ビット線のプリチャージに要する電力を大幅に低減
することができる。
Ｄ及びそのレベル反転信号ＢＶＤ＊は直接センス増幅器
１３，ワード線駆動回路７及び選択列接続制御回路１１
に供給されているので、従来例のような中間の制御回路
（データ読出し制御回路２１，イネーブル信号発生部２
３）による信号伝達時間がなく、所定のメモリセルが選
択状態になってから非選択状態になるまでの時間を短縮
することができる。更に、この時間の短縮により、選択
状態のメモリセルによる複数対の第１，第２のビット線
ＢＬ１，ＢＬ２のうちの片方の電位変化を、接地電位
（０Ｖ）レベルよりかなり高い電位で止めることがで
き、ビット線のプリチャージに要する電力を大幅に低減
することができる。
【００４８】図４は本発明の第２の実施の形態の選択ビ
ット線対電位差検出回路部分の回路図である。
ット線対電位差検出回路部分の回路図である。
【００４９】この第２の実施の形態の選択ビット線対電
位差検出回路１４ａは、図２に示された第１の実施の形
態の選択ビット線対電位差検出回路１４のインバータＩ
Ｖ３，ＩＶ４に代えて、プリチャージ電位より微小電位
だけ小さいしきい値電圧をもち第１及び第２の入力端に
選択された第１，第２のビット線ＳＢＬ１，ＳＢＬ２か
らの電位を対応して受け出力端をＮＡＮＤゲートＧ２の
第２の入力端及びＮＡＮＤゲートＧ３の第２の入力端と
接続するＮＡＮＤゲートＧ７を設けた回路となってい
る。その他の部分は第１の実施の形態と同じである。ま
た、この選択ビット線対電位差検出回路１４ａの機能，
動作等は第１の実施の形態と同様であり、従ってこの第
２の実施の形態の動作及び作用効果も第１の実施例と同
様であるので、これ以上の説明は省略する。
位差検出回路１４ａは、図２に示された第１の実施の形
態の選択ビット線対電位差検出回路１４のインバータＩ
Ｖ３，ＩＶ４に代えて、プリチャージ電位より微小電位
だけ小さいしきい値電圧をもち第１及び第２の入力端に
選択された第１，第２のビット線ＳＢＬ１，ＳＢＬ２か
らの電位を対応して受け出力端をＮＡＮＤゲートＧ２の
第２の入力端及びＮＡＮＤゲートＧ３の第２の入力端と
接続するＮＡＮＤゲートＧ７を設けた回路となってい
る。その他の部分は第１の実施の形態と同じである。ま
た、この選択ビット線対電位差検出回路１４ａの機能，
動作等は第１の実施の形態と同様であり、従ってこの第
２の実施の形態の動作及び作用効果も第１の実施例と同
様であるので、これ以上の説明は省略する。
【００５０】
【発明の効果】以上説明したように本発明は、データ読
出し動作時、選択ビット線対の微小電位差を検出して直
接センス増幅器及びワード線駆動回路等を制御している
ので、動作の高速化をはかることができ、かつワード線
を非選択レベルとする時間が短縮されるので、ビット線
対のうちの一方の接地電位レベル側への変化を接地電位
より十分高い電位に止めることができてビット線プリチ
ャージ時の消費電力を低減すると共に動作の高速化をは
かることができ、センス増幅器をデータの保持機能，帰
還機能をもつフリップフロップ回路型とし、かつデータ
増幅時、選択ビット線を切り離す構成としたので、消費
電力の低減及び動作の高速化をはかることができる効果
がある。
出し動作時、選択ビット線対の微小電位差を検出して直
接センス増幅器及びワード線駆動回路等を制御している
ので、動作の高速化をはかることができ、かつワード線
を非選択レベルとする時間が短縮されるので、ビット線
対のうちの一方の接地電位レベル側への変化を接地電位
より十分高い電位に止めることができてビット線プリチ
ャージ時の消費電力を低減すると共に動作の高速化をは
かることができ、センス増幅器をデータの保持機能，帰
還機能をもつフリップフロップ回路型とし、かつデータ
増幅時、選択ビット線を切り離す構成としたので、消費
電力の低減及び動作の高速化をはかることができる効果
がある。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】図１に示された実施の形態の主要部分の具体的
な回路例を示す回路図である。
な回路例を示す回路図である。
【図３】図１，図２に示された実施の形態の動作を説明
するための各部信号のタイミング図である。
するための各部信号のタイミング図である。
【図４】本発明の第２の実施の形態の選択ビット線対電
位差検出回路部分の回路図である。
位差検出回路部分の回路図である。
【図５】従来の半導体記憶装置の第１の例のブロック図
である。
である。
【図６】図５に示された半導体記憶装置の主要部分の具
体的回路例を示す回路図である。
体的回路例を示す回路図である。
【図７】図５，図６に示された半導体記憶装置の動作を
説明するための各部信号のタイミング図である。
説明するための各部信号のタイミング図である。
【図８】従来の半導体記憶装置の第２の例のブロック図
である。
である。
【図９】図８に示された半導体記憶装置のセンス増幅器
部分の具体的回路例を示す回路図である。
部分の具体的回路例を示す回路図である。
１ メモリセルアレイ ２，２ｙ プリチャージ制御回路 ３ ビット線プリチャージ回路 ６，６ｙ 行デコーダ ７ ワード線駆動回路 ９ 列デコーダ １０ 列選択回路 １１ 選択列接続制御回路 １２ センス増幅器プリチャージ回路 １３，１３ｘ，１３ｙ センス増幅器 １４，１４ａ 選択ビット線対電位差検出回路 １９，１９ｙ センス増幅電位差検出回路 ２１ データ読出し制御回路 ２２ アドレス変化検出回路 ２３ イネーブル信号発生部 ＢＬ１，ＢＬ２ ビット線 Ｇ１〜Ｇ６ ＮＡＮＤゲート ＩＶ１，ＩＶ３〜ＩＶ６ インバータ Ｑ１〜Ｑ１４ トランジスタ ＳＢＬ１，ＳＢＬ２ 選択ビット線 ＷＬ ワード線
フロントページの続き (56)参考文献 特開 平１−300493（ＪＰ，Ａ) 特開 平７−254286（ＪＰ，Ａ) 特開 平５−166383（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/00
Claims (2)
- 【請求項１】 行方向，列方向にマトリクス状に配置さ
れたスタティック型の複数のメモリセル、これら複数の
メモリセルの各行それぞれと対応して設けられ選択レベ
ルのとき対応する行のメモリセルを選択状態とする複数
のワード線、及び前記複数のメモリセルの各列それぞれ
と対応して設けられ所定のタイミングで所定の電位にプ
リチャージされかつ選択状態のメモリセルのデータを伝
達する複数対の第１，第２のビット線を含むメモリセル
アレイと、所定のタイミングで活性化し前記複数対の第
１，第２のビット線のうちの選択された第１，第２のビ
ット線の電位を検出して増幅するフリップフロップ回路
型のセンス増幅器と、前記選択された第１，第２のビッ
ト線のうちの一方のプリチャージ電位に対し他方の電位
が前記プリチャージ電位より微小電位だけ変化したこと
を検出して活性化レベルの検知信号を発生する排他的論
理和回路型の選択ビット線対電位差検出回路とを備え、
クロック信号の第１のレベルに応答して前記複数対の第
１，第２のビット線並びに前記センス増幅器の入出力端
及び選択ビット線対電位差検出回路の入力端をプリチャ
ージし、前記クロック信号の第２のレベルに応答して前
記複数のワード線のうちの１本を選択レベルにし、この
選択レベルのワード線によって選択状態となったメモリ
セルから読出され選択された第１，第２のビット線に伝
達されたデータの電位差を検出して活性化レベルの前記
検知信号を発生し、この活性化された検知信号により直
接前記センス増幅器を活性化すると共に、前記活性化さ
れた検知信号により直接前記センス増幅器と前記選択さ
れた第１，第２のビット線との間を切り離しかつ前記選
択レベルのワード線を非選択レベルとするようにしたこ
とを特徴とする半導体記憶装置。 - 【請求項２】 メモリセルアレイと、このメモリセルア
レイの複数対の第１，第２のビット線をクロック信号の
第１のレベルに応答して所定の期間所定の電位にプリチ
ャージするプリチャージ制御回路及びビット線プリチャ
ージ回路と、前記クロック信号の第２のレベルに応答し
て行アドレス信号の指定するアドレスのワード線を選択
レベルとし検知信号の活性化レベルに応答して非選択レ
ベルとする行デコーダ制御回路，行デコーダ及びワード
線駆動回路と、列アドレス信号の指定するアドレスの第
１，第２のビット線を選択する列デコーダ及び列選択回
路と、前記活性化された検知信号を直接入力し活性化す
ると共に前記列デコーダ及び列選択回路で選択された第
１，第２のビット線の電位を検知して増幅するセンス増
幅器と、前記検出信号を発生する選択ビット線対電位差
検出回路と、前記活性化された検出信号により直接前記
センス増幅器と前記選択された第１，第２のビット線と
の間を切り離す選択列接続制御回路と、前記クロック信
号の第１のレベルに応答して前記センス増幅器の入出力
端及び選択ビット線対電位差検出回路の入力端を所定の
期間所定の電位にプリチャージするセンス増幅器プリチ
ャージ回路とを有する請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04114796A JP3169819B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04114796A JP3169819B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11083114A Division JPH11353881A (ja) | 1999-03-26 | 1999-03-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09231771A JPH09231771A (ja) | 1997-09-05 |
| JP3169819B2 true JP3169819B2 (ja) | 2001-05-28 |
Family
ID=12600314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04114796A Expired - Lifetime JP3169819B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3169819B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6862208B2 (en) * | 2003-04-11 | 2005-03-01 | Freescale Semiconductor, Inc. | Memory device with sense amplifier and self-timed latch |
| EP2149884B1 (en) | 2007-05-18 | 2013-06-19 | Fujitsu Semiconductor Limited | Semiconductor memory |
| JP5374083B2 (ja) * | 2008-07-17 | 2013-12-25 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CA2749971C (en) * | 2009-02-20 | 2013-04-16 | John Lynch | Memory architecture with a current controller and reduced power requirements |
| FR3055735B1 (fr) * | 2016-09-07 | 2018-09-28 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Amplificateur de detection apte a controler une operation de lecture dans une memoire |
-
1996
- 1996-02-28 JP JP04114796A patent/JP3169819B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09231771A (ja) | 1997-09-05 |
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