JPH0917183A

JPH0917183A - 半導体記憶装置

Info

Publication number: JPH0917183A
Application number: JP7159442A
Authority: JP
Inventors: Yasunobu Nakase; 泰伸中瀬
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-06-26
Filing date: 1995-06-26
Publication date: 1997-01-17
Anticipated expiration: 2020-01-05
Also published as: JP3606951B2; US5574687A

Abstract

(57)【要約】【目的】高速かつ正確な読み出し動作が可能な半導体
記憶装置を得る。【構成】クランプトランジスタＰcr_0は閾値電圧Ｖth
pを有し、トランジスタＰprc_0及びＰprc_1が導通状態
となるとビット線対ＢＩＴ＿０及びＢＩＴ＿１をプリチ
ャージ電位（ＶＤＤ−｜Ｖthp｜）でプリチャージす
る。一方、書き込み回路３において、クランプトランジ
スタＰcr_1はクランプトランジスタＰcr_0と同じ値の閾
値電圧Ｖthpを有している。書き込み回路３内のインバ
ータ２３及び２４はそれぞれ入力データＤＩＮ＿０及び
ＤＩＮ＿１に基づき、“Ｈ”をプリチャージ電位（ＶＤ
Ｄ−｜Ｖthp｜）とし、“Ｌ”を接地レベルとした信号
を書き込み入力線対ＷＤ＿０及びＷＤ＿１のそれぞれ出
力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体スタティックＲ
ＡＭ等の読み出し及び書き込み回路を有する半導体記憶
装置に関する。

【０００２】

【従来の技術】同期型の半導体スタティックメモリ（以
下簡単のため、ＳＲＡＭと略記する。）の従来構成の回
路図を図７に示す。なお、図７では説明の都合上、１つ
のメモリセル部１に対する読み出し回路４を設けた構成
を図示しているが、実際には、メモリセルはマトリクス
状に配置され、行単位にワード線に接続され、列単位に
ビット線対に接続される。

【０００３】なお、図７において、ＰＲＣはプリチャー
ジ信号、ＲＤ＿ＥＮは読み出し時のビット線選択信号
で、読み出し回路４とビット線対のビット線ＢＩＴ＿０
及びビット線ＢＩＴ＿１との間にそれぞれに介挿される
ＰＭＯＳ構成のゲートトランジスタＰgt_0及びＰgt_1の
ゲートに印加され、ゲートトランジスタＰgt_0及びＰgt
_1の導通／非導通を制御する。また、読み出し回路（セ
ンスアンプ）４はセンス信号ＳＥＮＳＥにより活性／非
活性が制御され、ビット線対ＢＩＴ＿０及びＢＩＴ＿１
の電位差を検知して出力データＤＯＵＴを出力する。

【０００４】図８は図７で示した従来のＳＲＡＭの読み
出し動作を示すタイミング図である。以下、図８を参照
して図７で示したＳＲＡＭのメモリセル部１に対する読
み出し動作を説明する。以下で用いる“Ｈ”は電源電位
ＶＤＤを表し、“Ｌ”は接地電位ＧＮＤを表す。

【０００５】読み出し動作開始前は、プリチャージ信号
ＰＲＣが“Ｌ”を維持しており、ＰＭＯＳトランジスタ
Ｐprc_0〜Ｐprc_3をオンさせて、ビット線対ＢＩＴ＿０
及びＢＩＴ＿１の電位並びに読み出し入力線対ＳＩＮ＿
０及びＳＩＮ＿１を“Ｈ”に設定するプリチャージ動作
が行われている。

【０００６】読み出し動作はクロック信号ＣＬＫの
“Ｈ”立ち上がりから始まる。ＣＬＫの立ち上がりから
時間ｔｗ遅れてワード線ＷＯＲＤが“Ｈ”に立ち上が
り、メモリセル部１の選択状態となる。この遅れは、ワ
ード線を制御する行デコーダ（図示せず）は所望のワー
ド線を選択するのに行アドレス信号のデコードを行うた
めに生じる時間である。

【０００７】読み出し時のビット選択信号ＲＤ＿ＥＮも
ＣＬＫの立ち上がりから時間ｔｒ（時間ｔｗにほぼ等し
い）遅れて“Ｌ”に立ち下がり、ゲートトランジスタＰ
gt_0及びゲートトランジスタＰgt_1をオンさせて、ビッ
ト線対ＢＩＴ＿０及びＢＩＴ＿１と読み出し回路４の読
み出し入力線ＳＩＮ＿０及びＳＩＮ＿１とを電気的に接
続する（ビット線選択状態）。この遅れも同様に、ビッ
ト線を制御する列デコーダ（図示せず）が所望のビット
線を選択するのに列アドレス信号のデコードを行うため
生じる時間である。一方、プリチャージ信号ＰＲＣはビ
ット線が選択されるると“Ｈ”状態となり、プリチャー
ジ動作を終了する。

【０００８】メモリセル部１内のメモリセル１０はイン
バータ１１及び１２のループ接続により構成されてい
る。ここで、インバータ１２の出力であるノードＮＯＤ
Ｅ＿０が“Ｈ”、インバータ１１の出力であるノードＮ
ＯＤＥ＿１が“Ｌ”になっているものとする。

【０００９】この状態で、ワード線ＷＯＲＤが選択され
“Ｈ”に立ち上がると、メモリセル部１内のＮＭＯＳ構
成のアクセストランジスタＮmc_1を介してビット線ＢＩ
Ｔ＿１からＮＯＤＥ＿１にかけて電流が流れる。このた
め、ビット線ＢＩＴ＿１の電位は“Ｈ”から低下する。
一般に、ビット線には多数のメモリセルが接続されてい
るため、その寄生容量は非常に大きい。また、メモリセ
ルは最小寸法で設計されるため、その電流駆動能力は非
常に小さい。したがって、１つのメモリセル１０を流れ
る電流のみによりビット線の電荷を放電する期間すなわ
ち、ワード線ＷＯＲＤの立ち上がりからセンス信号ＳＥ
ＮＳＥが立ち上がるまでの期間）の電位降下率は小さ
い。

【００１０】一方、ビット線ＢＩＴ＿０は、メモリセル
１０のＮＯＤＥ＿０が“Ｈ”であるため、アクセストラ
ンジスタＮｍｃ＿０には電流が流れず、“Ｈ”が保持さ
れる。次にクロック信号ＣＬＫの立ち下がりをトリガと
して、センス信号ＳＥＮＳＥを“Ｈ”に立ち上げる。す
ると、読み出し回路４内のトランジスタＮsa_2が導通す
ることにより、ＰＭＯＳトランジスタＰsa_0及びＮＭＯ
ＳトランジスタＮsa_0で構成されるインバータ２１とＰ
ＭＯＳトランジスタＰsa_1及びＮＭＯＳトランジスタＮ
sa_1で構成されるインバータ２２がクロスカップル接続
されたセンスアンプ２０が活性化される。

【００１１】ビット線ＢＩＴ＿０の電位が読み出し入力
線ＳＩＮ＿０に伝搬し、ビット線ＢＩＴ＿１の電位が読
み出し入力線ＳＩＮ＿１に伝搬し、読み出し入力線ＳＩ
Ｎ＿０の電位が読み出し入力線ＳＩＮ＿１の電位より若
干高くなるため、インバータ２１のＮＭＯＳトランジス
タＮsa_0を流れる電流量の方がインバータ２２のＮＭＯ
ＳトランジスタＮsa_1を流れる電流量より若干多くな
る。そうすると、読み出し入力線ＳＩＮ＿１の電位がさ
らに低くなって、ＮＭＯＳトランジスタＮsa_0を流れる
電流量をさらに大きくする。その繰り返しによって最終
的に、ＮＭＯＳトランジスタＮsa_0が完全に導通状態、
ＮＭＯＳトランジスタＮsa_1が完全に非導通となる。こ
のとき、読み出し入力線ＳＩＮ＿１の電荷は、電流駆動
力を高く設定したＮＭＯＳトランジスタＮsa_0及びＮsa
_2を介して放電されるため、ビット線ＢＩＴ＿１（読み
出し入力線ＳＩＮ＿１）の電位は急速に下がり“Ｌ”に
達する。そして、読み出し入力線ＳＩＮ＿１の電位がイ
ンバータ１３を介して出力データＤＯＵＴとして外部に
出力される。

【００１２】クロック信号ＣＬＫの立ち下がりは同時
に、アドレス線を非活性化するので少し遅れてワード線
ＷＯＲＤ及びビット線選択信号ＲＤ＿ＥＮも非選択状態
になる。ビット線選択信号ＲＤ＿ＥＮが非選択状態にな
るのと呼応してＳＥＮＳＥ信号及びプリチャージ信号が
“Ｌ”に立ち下がり、センスアンプ２０を非活性化する
のと同時に、ＰＭＯＳトランジスタＰprc_2及びＰprc_3
によりセンスアンプの読み出し入力線対ＳＩＮ＿０及び
ＳＩＮ＿１を“Ｈ”に初期化して読み出し動作が完了す
る。

【００１３】

【発明が解決しようとする課題】従来の同期型ＳＲＡＭ
は以上のように構成されており、以下に示す問題点があ
った。読み出し回路４内のセンスアンプ２０はゲインが
大きく、読み出し入力線対ＳＩＮ＿０及びＳＩＮ＿１に
生じる小さな電位差でもその出力は電源電位ＶＤＤもし
くは接地電位ＧＮＤまで増幅することができる。

【００１４】それは、センスアンプ開始時に、ＮＭＯＳ
トランジスタＮsa_0及びＮsa_1のうち、一方のトランジ
スタが他方トランジスタより多くの電流が流れ、その状
態がより強固に固定されていく正のフィードバック機能
があるからである。

【００１５】しかし、センスアンプ２０のゲインが大き
いからといって、ビット線対（読み出し入力線対）間の
電位差が十分開かないうちにセンスアンプ２０を活性化
することはできない。なぜならば、センスアンプ２０の
活性時期を必要以上に早く設定すると、ＮＭＯＳトラン
ジスタＮsa_0とＮsa_1とのトランジスタ特性のアンバラ
ンスやビット線に乗るノイズの影響により、ビット線対
間の電位差がセンス可能な大きさに達せずに、センスア
ンプ開始時に誤った判定をしてしまうからである。

【００１６】しかも、センスアンプ開始時で間違ってし
まうと、センスアンプ２０は、正のフィードバック機能
により、間違いを固定する方向に動作するため、途中で
の修正は不可能である。したがって、ビット線対間の電
位差が確実にセンス可能なレベルになる（約数１００ｍ
Ｖ）まで、センスアンプ２０を活性化することはできな
い。ＳＲＡＭの動作開始から出力が得られるまでの読み
出し時間Ｔ０は、クロック信号ＣＬＫの立ち上がりから
ワード線ＷＯＲＤが立ち上がるまでの時間をｔｗ、ワー
ド線の立ち上がりから所望のビット線間の電位差が得ら
れるまでの時間をｔｂ１、センスアンプを活性化してか
らその出力が得られるまでの時間をｔｂ２とすると、次
の(I)式で与えられる。

【００１７】Ｔ０＝ｔｗ＋ｔｂ１＋ｔｂ２…(I) すでに説明したように、期間ｔｂ１の間は、メモリセル
の小さな電流のみでビット線の電荷を放電するため、ビ
ット線対間の電位差をセンスアンプ２０でセンス可能な
レベルまで大きく設定するには、かなりの時間要するこ
とになるため、読み出し動作を高速に行えないという問
題点があった。

【００１８】この発明は上記問題点を解決するためにな
されたもので、高速かつ正確な読み出し動作が可能な半
導体記憶装置を得ることを目的とする。

【００１９】

【課題を解決するための手段】この発明にかかる請求項
１記載の半導体記憶装置は、第１及び第２の電源電圧を
供給する第１及び第２の電源と、第１及び第２のビット
線の組で構成されるビット線対と、第１及び第２の記憶
ノードを有し、記憶内容に基づき、前記第１の記憶ノー
ドを前記第１の電源電圧に前記第２の記憶ノードを前記
第２の電源電圧に導くメモリセル部と、プリチャージ期
間に前記第１及び第２のビット線の電位を共にプリチャ
ージ電位に設定するプリチャージ手段と、書き込み期間
あるいは前記プリチャージ期間の後に行われる読み出し
期間に、前記メモリセル部と前記ビット線対との間にお
いて、前記第１の記憶ノード，前記第１のビット線間及
び前記第２の記憶ノード，前記第２のビット線間を電気
的に接続するメモリセル部接続手段と、前記読み出し期
間に、前記第１及び第２のビット線それぞれに現れる第
１及び第２のビット線電位間の電位差に基づき出力デー
タを外部に出力する読み出し手段と、前記書き込み期間
に、外部より得られる入力データに基づき、前記メモリ
セル部の記憶内容を書き換える程度に前記第１及び第２
のビット線間に電位差を生じさせる書き込み手段とを備
えた半導体記憶装置において、前記プリチャージ手段
は、一方電極が前記第１の電源に接続され、制御電極及
び他方電極が共通に接続され、第１の閾値電圧を有する
第１の導電型のクランプ用トランジスタを含み、前記ク
ランプ用トランジスタは、一方電極より得た前記第１の
電源電圧を前記第２の電源電圧方向に前記第１の閾値電
圧分シフトさせて前記プリチャージ電位を供給し、前記
読み出し手段は、それぞれが前記読み出し期間に前記第
１及び第２のビット線電位を制御電極に受け、前記第１
の閾値電圧を有する第１の導電型の第１及び第２の読み
出し用トランジスタを含み、前記第１及び第２の読み出
し用トランジスタそれぞれの一方電極が前記第１の電源
に接続され、前記第１及び第２の読み出し用トランジス
タはそれぞれ制御電極と一方電極との電位差が前記第１
の閾値電圧以上／以下になると導通／非導通状態とな
り、前記第１及び第２の読み出し用トランジスタそれぞ
れの導通／非導通状態により前記出力データを決定し、
前記書き込み手段は、前記入力データに基づき、前記第
１及び第２のビット線対のうち、一方のビット線を前記
プリチャージ電位に他方のビット線を前記第２の電源電
圧に設定している。

【００２０】また、請求項２記載の半導体記憶装置のよ
うに、前記読み出し手段は、一方電極が前記第２の電源
に接続され、他方電極が前記第１の読み出し用トランジ
スタの他方電極に接続され、制御電極が前記第２の読み
出し用トランジスタの他方電極に接続される第２の閾値
電圧を有する第２の導電型の第３の読み出し用トランジ
スタと、一方電極が前記第２の電源に接続され、他方電
極が前記第２の読み出し用トランジスタの他方電極に接
続され、制御電極が前記第１の読み出し用トランジスタ
の他方電極に接続される前記第２の閾値電圧を有する第
２の導電型の第４の読み出し用トランジスタとをさらに
含み、前記第３及び第４の読み出し用トランジスタはそ
れぞれの一方電極及び制御電極との電位差が前記第２の
閾値電圧以上／以下になると導通／非導通状態となり、
前記第１〜第４の読み出し用トランジスタによりセンス
アンプを構成し、前記センスアンプの出力データは、前
記第３及び第４の読み出し用トランジスタのうち、少な
くとも一方のトランジスタの他方電極より得られる信号
であってもよい。

【００２１】また、請求項３記載の半導体記憶装置のよ
うに、前記読み出し手段は、前記第２の電源に接続さ
れ、前記読み出し期間前の第１の電位設定期間におい
て、前記第３及び第４の読み出し用トランジスタ双方の
他方電極の電位を前記第２の電源電圧に設定する第１の
電位設定手段をさらに含んで構成してもよい。

【００２２】また、請求項４記載の半導体記憶装置のよ
うに、前記第１の読み出し用トランジスタの電流駆動能
力を第３の読み出し用トランジスタより大きく設定し、
前記第２の読み出し用トランジスタの電流駆動能力を第
４の読み出し用トランジスタより大きく設定してもよ
い。

【００２３】また、請求項５記載の半導体記憶装置のよ
うに、前記読み出し手段は、前記第１の電源に接続さ
れ、前記読み出し期間以外の第２の電位設定期間におい
て、前記第１及び第２のトランジスタ双方の制御電極の
電位を前記第１の電源電圧に設定する第２の電位設定手
段をさらに含んで構成してもよい。

【００２４】

【作用】この発明における請求項１記載の半導体記憶装
置のプリチャージ手段は、一方電極が第１の電源に接続
され、制御電極及び他方電極が共通に接続され、第１の
閾値電圧を有する第１の導電型のクランプ用トランジス
タにより、第１の電源電圧を第２の電源電圧方向に第１
の閾値電圧分シフトさせて得られるプリチャージ電位で
第１及び第２のビット線をプリチャージする。

【００２５】したがって、読み出し手段において、それ
ぞれの一方電極が第１の電源に接続され、読み出し期間
中に第１及び第２のビット線電位をそれぞれの制御電極
に受ける第１の導電型の第１及び第２の読み出し用トラ
ンジスタの制御電極と一方電極との電位差はそれぞれ上
記プリチャージ期間後に上記第１の閾値電圧となり、第
１及び第２の読み出し用トランジスタは導通・非導通の
境界状態となる。

【００２６】そして、プリチャージ期間後の読み出し期
間において、メモリセル接続手段により、メモリセルと
ビット線対との間において、第１の記憶ノード，第１の
ビット線間及び第２の記憶ノード，第２のビット線間が
電気的に接続されると、メモリセルの記憶内容に応じて
第１及び第２のビット線電位のうち一方の電位が上記プ
リチャージ電位から第２の電源電圧方向にさらにシフト
したシフト電位に変化する。

【００２７】加えて、書き込み手段は、第１及び第２の
ビット線のうち、一方のビット線をプリチャージ電位に
他方のビット線を第２の電源電圧に設定しているため、
書き込み動作直後においても、第１及び第２のビット線
の電位がプリチャージ電位より第１の電源電圧側にシフ
トすることはない。

【００２８】したがって、書き込み動作、プリチャージ
動作、読み出し動作を連続して行う場合でも、プリチャ
ージ手段のクランプ用トランジスタにより、プリチャー
ジ期間内に第１及び第２のビット線双方を正確にプリチ
ャージ電位に設定することができる。

【００２９】また、請求項２記載の半導体記憶装置は、
上記した第１及び第２の読み出し用トランジスタに加
え、第３及び第４の読み出し用トランジスタを加えた、
４つのトランジスタでセンスアンプを構成している。

【００３０】したがって、センスアンプを４つのトラン
ジスタからなる比較的簡単な回路構成で実現することに
より、集積度を損ねることなく高速読み出し動作が可能
な半導体記憶装置を得ることができる。

【００３１】また、請求項３記載の半導体記憶装置にお
ける読み出し手段の第１の電位設定手段は、読み出し期
間前の第１の電位設定期間において、第３及び第４の読
み出し用トランジスタ双方の他方電極の電位を第２の電
源電圧に設定するため、読み出し期間の開始時において
第３及び第４の読み出し用トランジスタは必ず非導通状
態となる。

【００３２】また、請求項４記載の半導体記憶装置は、
第１の読み出し用トランジスタの電流駆動能力を第３の
読み出し用トランジスタより大きく設定し、第２の読み
出し用トランジスタの電流駆動能力を第４の読み出し用
トランジスタより大きく設定したため、読み出し期間中
に第３及び第４の読み出し用トランジスタが誤って導通
あるいは非導通状態になった場合でも、しかる後、第１
及び第２の読み出し用トランジスタが正常に動作すれ
ば、第３及び第４の読み出し用トランジスタの誤動作を
補完することができる。

【００３３】また、請求項５記載の半導体記憶装置にお
ける読み出し手段の第２の電位設定手段は、読み出し期
間以外の第２の電位設定期間において、第１及び第２の
トランジスタ双方の制御電極の電位を第１の電源電圧に
設定するため、第２の電位設定期間中において、第１及
び第２の読み出し用トランジスタそれぞれの制御電極と
一方電極との電位差は“０”となる。

【００３４】

【実施例】

＜構成＞図１はこの発明の一実施例であるＳＲＡＭの構
成を示す説明図、図２は図１で示したＳＲＡＭの読み出
し回路周辺を示す回路図、図３は図１で示したＳＲＡＭ
の書き込み回路周辺を示す回路図である。なお、図１〜
図３では説明の都合上、１つのメモリセル１に対する読
み出し回路２及び書き込み回路３を設けた構成を図示し
ているが、実際にはメモリセルはマトリクス状に配置さ
れ、行単位にワード線に接続され、列単位にビット線対
に接続される。

【００３５】図１に示すように、ビット線対ＢＩＴ＿０
及びＢＩＴ＿１間にメモリセル部１が設けられ、ビット
線対ＢＩＴ＿０及びＢＩＴ＿１はそれぞれＰＭＯＳトラ
ンジスタＰprc_0及びＰprc_1を介して、クランプトラン
ジスタＰcr_0のドレイン（ゲート）接続される。クラン
プトランジスタＰcr_0、ＰＭＯＳトランジスタＰprc_0
及びＰprc_1によりプリチャージ手段を構成する。クラ
ンプトランジスタＰcr_0のソースは電源に接続され、ド
レイン及びゲートは共通に接続され、ＰＭＯＳトランジ
スタＰprc_0及びＰＭＯＳトランジスタＰprc_1のゲート
にはプリチャージ信号ＰＲＣが印加される。

【００３６】クランプトランジスタＰcr_0は閾値電圧Ｖ
thpを有している。したがって、プリチャージ信号ＰＲ
Ｃが“Ｌ”のとき、ＰＭＯＳトランジスタＰprc_0及び
Ｐprc_1が導通状態となり、電源電位ＶＤＤがクランプ
トランジスタＰcr_0により閾値電圧Ｖthp分降下され、
ビット線対ＢＩＴ＿０及びＢＩＴ＿１は（ＶＤＤ−｜Ｖ
thp｜）（プリチャージ電位）でプリチャージされる。

【００３７】ビット線対ＢＩＴ＿０及びＢＩＴ＿１はそ
れぞれゲートトランジスタＰgt_0及びＰgt_1を介して読
み出し入力線対ＳＩＮ＿０及びＳＩＮ＿１に接続され
る。そして、読み出し入力線対ＳＩＮ＿０及びＳＩＮ＿
１に読み出し回路２が接続される。ゲートトランジスタ
Ｐgt_0及びゲートトランジスタＰgt_1のゲートには読み
出しビット線選択信号ＲＤ＿ＥＮが印加される。

【００３８】ビット線対ＢＩＴ＿０及びＢＩＴ＿１はそ
れぞれゲートトランジスタＮgt_0及びＮgt_1を介して書
き込み入力線対ＷＤ＿０及びＷＤ＿１に接続される。そ
して、書き込み入力線対ＷＤ＿０及びＷＤ＿１に書き込
み回路３が接続される。ゲートトランジスタＮgt_0及び
ゲートトランジスタＮgt_1のゲートには書き込みビット
線選択信号ＷＲ＿ＥＮが印加される。

【００３９】メモリセル部１は図２（図３）に示すよう
に、メモリセル１０、ＮＭＯＳ構成のアクセストランジ
スタＮmc_0及びＮmc_1から構成される。メモリセル１０
はインバータ１１及びインバータ１２のループ接続によ
り構成され、インバータ１２の出力であるノードＮＯＤ
Ｅ＿０はアクセストランジスタＮmc_0を介してビット線
ＢＩＴ＿０に接続され、インバータ１１の出力であるノ
ードＮＯＤＥ＿１はアクセストランジスタＮmc_1を介し
てビット線ＢＩＴ＿１に接続される。また、アクセスト
ランジスタＮmc_0及びＮmc_1のゲートにはワード線ＷＯ
ＲＤが接続される。なお、アクセストランジスタＮmc_0
及びＮmc_1は閾値電圧Ｖthnを有している。閾値電圧Ｖt
hnは閾値電圧Ｖthpの絶対値｜Ｖthp｜とほぼ同じ値に設
定される。

【００４０】図２に示すように、読み出し回路２のＰＭ
ＯＳトランジスタＰsa_0及びＰsa_1のゲートはそれぞれ
読み出し入力線ＳＩＮ＿０及び読み出し入力線ＳＩＮ＿
１に接続される。ＰＭＯＳトランジスタＰsa_0及びＰsa
_1のソースは共に電源に接続される。ＮＭＯＳトランジ
スタＮsa_0はドレインがＰＭＯＳトランジスタＰsa_0の
ドレインに接続され、ゲートがＰＭＯＳトランジスタＰ
sa_1のドレインに接続され、ソースが接地される。ＮＭ
ＯＳトランジスタＮsa_1はドレインがＰＭＯＳトランジ
スタＰsa_1のドレインに接続され、ゲートがＰＭＯＳト
ランジスタＰsa_0のドレインに接続され、ソースが接地
される。なお、ＰＭＯＳトランジスタＰsa_0及びＰsa_1
はクランプトランジスタＰcr_0と同じ閾値電圧Ｖthpを
有し、また、ＮＭＯＳトランジスタＮsa_0及びＮsa_1は
閾値電圧Ｖthnを有する。

【００４１】また、読み出し入力線ＳＩＮ＿０にＰＭＯ
ＳトランジスタＰprc_2のドレインが接続され、読み出
し入力線ＳＩＮ＿１にＰＭＯＳトランジスタＰprc_3の
ドレインが接続される。ＰＭＯＳトランジスタＰprc_2
及びＰprc_3のソースは共に電源に接続され、ゲートに
センス信号ＳＥＮＳＥが印加される。

【００４２】また、ＰＭＯＳトランジスタＰsa_0及びＰ
sa_1のドレインにそれぞれＮＭＯＳトランジスタＮprc_
0及びＮprc_1のドレインが接続される。ＮＭＯＳトラン
ジスタＮprc_0及びＮprc_1のソースは接地され、ゲート
にセンス信号ＳＥＮＳＥがインバータ１４を介して入力
される。

【００４３】そして、ＰＭＯＳトランジスタＰsa_0及び
Ｐsa_1のドレインより得られる信号が読み出し出力線Ｓ
Ａ＿０及びＳＡ＿１に出力され、読み出し出力線ＳＡ＿
１上の信号がインバータ１５を介して出力データＤＯＵ
Ｔとして外部に出力される。

【００４４】このような構成の読み出し回路２は、セン
ス信号ＳＥＮＳＥが“Ｈ”のとき、ＰＭＯＳトランジス
タＰprc_2及びＰprc_3並びにＮＭＯＳトランジスタＮpr
c_0及びＮprc_1が非導通となり、読み出し用のＰＭＯＳ
トランジスタＰsa_0及びＰsa_1並びにＮＭＯＳトランジ
スタＮsa_0及びＮsa_1からなるセンスアンプ３０が活性
状態となり、読み出し入力線対ＳＩＮ＿０及びＳＩＮ＿
１間に生じる電位差を増幅して、読み出し出力線ＳＡ＿
０及びＳＡ＿１に出力する。

【００４５】なお、センスアンプ３０において、ＮＭＯ
ＳトランジスタＮsa_0及びＮsa_1の電流駆動能力より、
ＰＭＯＳトランジスタＰsa_0及びＰsa_1の電流駆動能力
を十分大きく設定している。また、センスアンプ３０
は、読み出し用のＰＭＯＳトランジスタＰsa_0及びＰsa
_1並びにＮＭＯＳトランジスタＮsa_0及びＮsa_1と４つ
のトランジスタからなる比較的簡単な回路構成で実現し
ている。したがって、読み出し回路２を設けることによ
って集積度が損なうことはない。

【００４６】図３に示すように、書き込み回路３のＰＭ
ＯＳトランジスタＰw_0及びＮＭＯＳトランジスタＮw_0
のドレインは共に書き込み入力線ＷＤ＿０に接続されゲ
ートは共に入力データＤＩＮ＿０が印加され、ＰＭＯＳ
トランジスタＰw_1及びＮＭＯＳトランジスタＮw_1のド
レインは共に書き込み入力線ＷＤ＿１に接続されゲート
は共に入力データＤＩＮ＿１が印加される。

【００４７】また、ＰＭＯＳトランジスタＰw_0及びＰw
_1のソースは共にクランプトランジスタＰcr_1のドレイ
ン（ゲート）に接続される。クランプトランジスタＰcr
_1のソースは電源に接続され、ゲート及びドレインは共
通に接続される。そして、ＮＭＯＳトランジスタＮw_0
及びＮw_1のソースは共に接地される。

【００４８】したがって、ＰＭＯＳトランジスタＰw_0
とＮＭＯＳトランジスタＮw_0とによりインバータ２３
を構成し、ＰＭＯＳトランジスタＰw_1とＮＭＯＳトラ
ンジスタＮw_1とによりインバータ２４を構成する。

【００４９】また、クランプトランジスタＰcr_1はクラ
ンプトランジスタＰcr_0と同じ値の閾値電圧Ｖthpを有
している。したがって、インバータ２３及び２４はそれ
ぞれ入力データＤＩＮ＿０及びＤＩＮ＿１に基づき、
“Ｈ”をプリチャージ電位（ＶＤＤ−｜Ｖthp｜）と
し、“Ｌ”を接地レベルとした信号を書き込み入力線対
ＷＤ＿０及びＷＤ＿１のそれぞれ出力する。

【００５０】＜読み出し動作＞図４は図１〜図３で示し
た実施例のＳＲＡＭの読み出し期間の動作を説明するタ
イミング図である。以下、図４を参照して図１〜図３で
示した本実施例のＳＲＡＭのメモリセル部１に対する読
み出し動作を説明する。以下で用いる“Ｈ”は電源電位
ＶＤＤを表し、“Ｌ”は接地電位ＧＮＤを表す。なお、
図４において、横軸は時間、縦軸は電位である。

【００５１】読み出し期間あるいは書き込み期間以外は
プリチャージ期間に設定されており、プリチャージ期間
はプリチャージ信号ＰＲＣが“Ｌ”に、センス信号ＳＥ
ＮＳＥが“Ｌ”に設定される。

【００５２】プリチャージ期間中は、ＰＭＯＳトランジ
スタＰprc_0〜Ｐprc_3、ＮＭＯＳトランジスタＮprc_0
及びＮprc_1が導通状態であるため、クランプトランジ
スタＰcr_0によりビット線対ＢＩＴ＿０及びＢＩＴ＿１
はプリチャージ電位（ＶＤＤ−｜Ｖthp｜）に設定さ
れ、読み出し入力線対ＳＩＮ＿０及びＳＩＮ＿１は
“Ｈ”に設定され、読み出し出力線対ＳＡ＿０及びＳＡ
＿１は“Ｌ”に設定される。

【００５３】読み出し動作はクロック信号ＣＬＫの
“Ｈ”への立ち上がりから始まる。クロック信号ＣＬＫ
の立ち上がりから時間ｔｗ遅れてワード線ＷＯＲＤが
“Ｈ”に立ち上がり、ワード線選択状態となる。読み出
し時の読み出しビット線選択信号ＲＤ＿ＥＮもクロック
信号ＣＬＫの立ち上がりから時間ｔｒ（時間ｔｗにほぼ
等しい）遅れて立ち下がる。時間ｔｗ及びｔｒの遅れ
は、ワード線及びビット線をそれぞれ制御する行デコー
ダ及び列デコーダ（共に図示せず）が所望のワード線あ
るいはビット線を選択するのに行アドレス信号あるいは
列アドレス信号のデコードを行うために生じる時間であ
る。

【００５４】ワード線ＷＯＲＤが“Ｈ”になると、アク
セストランジスタＮmc_0及びＮmc_1が導通状態となり、
メモリセル１０のノードＮＯＤＥ＿０とビット線ＢＩＴ
＿０とが電気的に接続され、ノードＮＯＤＥ＿１とビッ
ト線ＢＩＴ＿１とが電気的に接続される。読み出しビッ
ト線選択信号ＲＤ＿ＥＮは“Ｌ”になると、ゲートトラ
ンジスタＰgt_0及びＰgt_1が導通して、ビット線対ＢＩ
Ｔ＿０及びＢＩＴ＿１と読み出し回路２の読み出し入力
線対ＳＩＮ＿０及びＳＩＮ＿１とがそれぞれ電気的に接
続される（ビット線選択状態）。なお、読み出し期間に
おいて、すべての書き込みビット線選択信号ＷＲ＿ＥＮ
は“Ｌ”に固定される。

【００５５】ここで、メモリセル１０において、インバ
ータ１２の出力であるノードＮＯＤＥ＿０が“Ｈ”、イ
ンバータ１１の出力であるノードＮＯＤＥ＿１が“Ｌ”
になっているものとする。

【００５６】この場合、メモリセル部１のアクセストラ
ンジスタＮmc_1を介してビット線ＢＩＴ＿１からＮＯＤ
Ｅ＿１にかけて電流が流れる。このため、ビット線ＢＩ
Ｔ＿１の電位はプリチャージ電位（ＶＤＤ−｜Ｖthp
｜）から下がり始める。一方、ビット線ＢＩＴ＿０に関
しては、ＮＯＤＥ＿０が電源電位ＶＤＤ、ＢＩＴ＿０の
電位が（ＶＤＤ−｜Ｖthp｜）であるため、アクセスト
ランジスタＮｍｃ＿０のゲート・ソース間の電位差は｜
Ｖthp｜である。

【００５７】このとき、アクセストランジスタＮmc_0の
閾値電圧Ｖthnは｜Ｖthp｜とほぼ等しく、またバックゲ
ート効果によりアクセストランジスタＮmc_0には電流が
ほとんど流れないため、初期のプリチャージ電位を維持
する。センス信号ＳＥＮＳＥは、読み出しビット線選択
信号ＲＤ＿ＥＮの立ち下がりとほぼ同時に立ち上がるよ
うに設定され、読み出し回路２内のセンスアンプ３０が
活性化される。

【００５８】センスアンプ３０が活性化すると、電源電
位ＶＤＤにプリチャージされていた読み出し入力線対Ｓ
ＩＮ＿０及びＳＩＮ＿１の電位がビット線対ＢＩＴ＿０
及びＢＩＴ＿１のプリチャージ電位（ＶＤＤ−｜Ｖthp
｜）まで急速に下がる。このため、読み出し入力線対Ｓ
ＩＮ＿０及びＳＩＮ＿１の電位はセンスアンプ３０の開
始後、速やかにセンスアンプ３０の入力段となるＰＭＯ
ＳトランジスタＰsa_0及びＰsa_1のゲート電位は導通、
非導通の境界電位に設定される。

【００５９】その後、読み出し入力線対ＳＩＮ＿０及び
ＳＩＮ＿１のうち、読み出し入力線ＳＩＮ＿１の電位が
（ＶＤＤ−｜Ｖthp｜）からさらに下がる。すると、Ｐ
ＭＯＳトランジスタＰsa_1が導通状態になり、このトラ
ンジスタＰsa_1を介して電流が流れ出す。

【００６０】トランジスタＰsa_1が導通すると、読み出
し出力線ＳＡ＿１の電位が上昇し、ＮＭＯＳトランジス
タＮsa_0を導通させるため、読み出し出力線ＳＡ＿０の
電位は“Ｌ”に固定される。この状態がフィードバック
されて、ＮＭＯＳトランジスタＮsa_1は非導通を維持す
るため、読み出し出力線ＳＡ＿１の電位は電源電位ＶＤ
Ｄまで上昇を続ける。

【００６１】ここで、ＰＭＯＳトランジスタＰsa_0及び
Ｐsa_1のトランジスタ性能にアンバランスがあり、ＰＭ
ＯＳトランジスタＰsa_0の閾値電圧の絶対値がＰＭＯＳ
トランジスタＰsa_1の閾値電圧の絶対値より若干小さか
ったと仮定すると、図５に示すように、センスアンプ３
０の活性直後は先にＰＭＯＳトランジスタＰsa_0の方に
電流が流れ出しＮＭＯＳトランジスタＮsa_1が弱く導通
して読み出し出力線ＳＡ＿０の電位を幾分上昇させる。

【００６２】しかしながら、ＮＭＯＳトランジスタＮsa
_0及びＮsa_1の電流駆動能力より、ＰＭＯＳトランジス
タＰsa_0及びＰsa_1の電流駆動能力を十分大きく設定し
ているため、ビット線ＢＩＴ＿１（読み出し入力線ＳＩ
Ｎ＿１）の電位降下にしたがってＰＭＯＳトランジスタ
Ｐsa_1の導通状態が強くなると、ＰＭＯＳトランジスタ
Ｐsa_1の供給電流量が必ずＮＭＯＳトランジスタＮsa_1
の供給電流量より必ず大きくなり、図５に示すように、
読み出し出力線ＳＡ＿０は再び“Ｌ”に低下しはじめ、
初期の判定間違いが補完動作が機能し、読み出し出力線
ＳＡ＿１は“Ｈ”に上昇し、センスアンプ３０は結果と
して正しい出力データＤＯＵＴ（“Ｌ”）を出力する。

【００６３】ＰＭＯＳトランジスタＰsa_0及びＰsa_1間
の閾値電圧のアンバランスはせいぜい数ｍＶ程度である
ため、初期の判定間違いの補完に要する時間は無視でき
る程度に小さい。

【００６４】本実施例のＳＲＡＭの読み出し動作開始か
ら出力データＤＯＵＴを得るまでの読み出し時間Ｔ１
は、クロック信号ＣＬＫの立ち上がりからワード線ＷＯ
ＲＤが立ち上がるまでの時間をｔｗ、ビット線対間に電
位差が生じてからセンスアンプ３０の読み出し出力線対
ＳＡ＿０及びＳＡ＿１が十分に増幅され、出力データＤ
ＯＵＴが確定するまでの時間をｔｄとすると、以下の式
で与えられる。

【００６５】Ｔ１＝ｔｗ＋ｔｄ…(II) 従来のＳＲＡＭの読み出し時間Ｔ０（(I)式参照）と比
較すると、明らかに（ｔｂ１＋ｔｂ２）＞ｔｄであり、
ワード線ＷＯＲＤの活性化からセンスアンプ３０の活性
化までの待ち時間をなくすことで、読み出し動作の高速
化がはかれている。

【００６６】クロック信号ＣＬＫの立ち下がりと同時
に、アドレス線を非活性化するので少し遅れてワード線
ＷＯＲＤ及び読み出しビット線選択信号ＲＤ＿ＥＮも非
選択状態になる。ビット線選択信号ＲＤ＿ＥＮが非選択
状態になるのと呼応してセンス信号ＳＥＮＳＥが立ち下
がり、読み出し回路２内のセンスアンプ３０を非活性化
する。

【００６７】したがって、読み出し期間終了後は再びプ
リチャージ期間となり、センスアンプ３０の読み出し出
力線対ＳＡ＿０及びＳＡ＿１は、ＮＭＯＳトランジスタ
Ｎprc_0及びＮprc_1により接地電位までプリディスチャ
ージされる。

【００６８】このため、読み出し時にセンスアンプ３０
内のトランジスタ性能のアンバランス等により初期状態
で読み出し出力線ＳＡ＿０あるいは読み出し出力線ＳＡ
＿１が間違って充電され始めた場合でも、その電位は接
地電位から若干上昇するだけで、前述したように補完動
作が働き、確実に正確な出力データＤＯＵＴを出力する
ことができる。なお、本実施例では、読み出し出力線対
ＳＡ＿０及びＳＡ＿１の電位を接地レベルに設定する期
間（第１の電位設定期間）をプリチャージ期間に一致さ
せたが、必ずしもプリチャージ期間に一致させる必要は
なく読み出し期間前の所定期間に設定すればよい。

【００６９】加えて、ＮＭＯＳトランジスタＮsa_0及び
Ｎsa_1のゲート電位を接地電位に設定することにより、
ＮＭＯＳトランジスタＮsa_0あるいはＮＭＯＳトランジ
スタＮsa_1が読み出し動作直後は必ず非道通状態に設定
される。

【００７０】その結果、読み出し期間の開始時におい
て、ＮＭＯＳトランジスタＮsa_0及びＮsa_1が誤って導
通状態になることはなく、正確な読み出し動作が行え
る。

【００７１】また、ＰＭＯＳトランジスタＰprc_2及び
Ｐprc_3により読み出し入力線対ＳＩＮ＿０及びＳＩＮ
＿１が電源電位ＶＤＤにプリチャージされるため、読み
出し期間以外でセンスアンプ３０の入力段であるＰＭＯ
ＳトランジスタＰsa_0及びＰsa_1は確実に非導通状態に
なり、ＰＭＯＳトランジスタＰsa_0及びＰsa_1に微小漏
れ電流（サブスレショルド電流）が流れること回避し、
低消費電力化を図ることができる。なお、本実施例で
は、読み出し入力線対ＳＩＮ＿０及びＳＩＮ＿１の電位
を電源電位ＶＤＤに設定する期間（第２の電位設定期
間）を、ビット線対ＢＩＴ＿０及びＢＩＴ＿１のプリチ
ャージ期間に一致させたが、必ずしも一致させる必要は
なく読み出し期間前の所定期間に設定すればよい。

【００７２】＜書き込み動作＞図６は図１〜図３で示し
た実施例のＳＲＡＭの書き込み期間の動作を説明するタ
イミング図である。以下、図６を参照して図１〜図３で
示した本実施例のＳＲＡＭのメモリセル部１に対する書
き込み動作を説明する。図６において、横軸は時間、縦
軸は電位である。

【００７３】前述したように、読み出し期間あるいは書
き込み期間以外はプリチャージ期間に設定されており、
プリチャージ期間中は、クランプトランジスタＰcr_0に
よりビット線対ＢＩＴ＿０及びＢＩＴ＿１はプリチャー
ジ電位（ＶＤＤ−｜Ｖthp｜）に設定される。

【００７４】書き込み動作も読み出し動作同様、クロッ
ク信号ＣＬＫの“Ｈ”への立ち上がりから始まる。クロ
ック信号ＣＬＫの立ち上がりから時間ｔｗ遅れてワード
線ＷＯＲＤが“Ｈ”に立ち上がり、ワード線選択状態と
なる。書き込み時のビット選択線ＷＲ＿ＥＮもＣＬＫの
立ち上がりから時間ｔｓ遅れて“Ｈ”に立ち上がる。

【００７５】ワード線ＷＯＲＤが“Ｈ”になると、アク
セストランジスタＮmc_0及びＮmc_1が導通状態となり、
メモリセル１０のノードＮＯＤＥ＿０とビット線ＢＩＴ
＿０とが電気的に接続され、ノードＮＯＤＥ＿１とビッ
ト線ＢＩＴ＿１とが電気的に接続される。書き込みビッ
ト線選択信号ＷＲ＿ＥＮが“Ｈ”になると、ゲートトラ
ンジスタＮgt_0及びＮgt_1が導通して、ビット線対ＢＩ
Ｔ＿０及びＢＩＴ＿１と書き込み回路３の書き込み入力
線対ＷＤ＿０及びＷＤ＿１とがそれぞれ電気的に接続さ
れる（ビット線選択状態）。

【００７６】なお、サイクルが、書き込み動作をするの
かと読み出し動作をするのかは、一般に専用の制御信号
により行われる（その制御信号は図６には示していな
い）。そして、書き込み動作時には、のすべての読み出
しビット線選択信号ＲＤ＿ＥＮは“Ｈ”に固定される。

【００７７】プリチャージ信号ＰＲＣはビット線が選択
されるまで“Ｌ”であり、クランプトランジスタＰcr_
0、ＰＭＯＳトランジスタＰprc_0及びＰprc_1によりビ
ット線対ＢＩＴ＿０及びＢＩＴ＿１の電位をプリチャー
ジされており、その電位は（ＶＤＤ−｜Ｖthp｜）であ
る。

【００７８】ここで、メモリセル１０のにおいて、ノー
ドＮＯＤＥ＿０を“Ｈ”、ＮＯＤＥ＿１を“Ｌ”にする
書き込みを行うものとする。それには、入力データＤＩ
Ｎ＿０に“Ｌ”を、入力データＤＩＮ＿１に“Ｈ”を与
える。これにより、書き込み回路３の書き込み入力線Ｗ
Ｄ＿０の電位は、クランプトランジスタＰcr_1よりクラ
ンプされるため（ＶＤＤ−｜Ｖthp｜）に設定され、書
き込み入力線ＷＤ＿１の電位は接地電位に設定される。

【００７９】そして、導通したゲートトランジスタＮgt
_0及びＮgt_1を介して、書き込み入力線対ＷＤ＿０及び
ＷＤ＿１の電位がビット線対ＢＩＴ＿０及びＢＩＴ＿１
に伝搬し、ビット線ＢＩＴ＿１の電位は書き込み回路３
のＮＭＯＳトランジスタＮw_1を介して放電されるた
め、接地電位となる。一方、ビット線ＢＩＴ＿０の電位
はすでにプリチャージ期間中にＶＤＤ−｜Ｖthp｜とな
っており、書き込み入力線ＷＤ＿０の電位と等しいため
電位変化はない。

【００８０】その結果、ＢＩＴ＿１が接地電位になるた
め、メモリセルのトランジスタＮmc_1を介してノードＮ
ＯＤＥ＿１の電位は接地電位まで下がる。一方、ノード
ＮＯＤＥ＿０の電位は、アクセストランジスタＮmc_0を
介してＶＤＤ−｜Ｖthp｜まで上げられる。メモリセル
１０は２つのインバータ１１及び１２のループ構成で形
成されているため、ノードＮＯＤＥ＿０電位はフィード
バックされてやがて電源電位まで上昇し、メモリセル１
０対する書き込みが終了する。

【００８１】このように、本実施例の書き込み回路３
は、書き込みのハイレベルをプリチャージ電位（ＶＤＤ
−｜Ｖthp｜）に低下させて行ったため、書き込み動作
直後においてもビット線対ＢＩＴ＿０及びＢＩＴ＿１は
プリチャージ電位（ＶＤＤ−｜Ｖthp｜）を上回ってい
ることはない。

【００８２】したがって、書き込み動作、プリチャージ
動作、読み出し動作を連続して行う場合でも、クランプ
トランジスタＰcr_0により、プリチャージ期間内にビッ
ト線対ＢＩＴ＿０及びＢＩＴ＿１を正確にプリチャージ
電位（ＶＤＤ−｜Ｖthp｜）に設定することができる。

【００８３】その結果、書き込み動作後に読み出し動作
を行う場合でも、誤動作なく読み出し動作を行うことが
できる。

【００８４】仮に、書き込み回路３にクランプトランジ
スタＰcr_1がなく、ハイレベルを電源電位ＶＤＤにした
場合で前述した書き込み動作を行う場合を考える。この
場合には、メモリセル１０のＢＩＴ＿０側のノードＮＯ
ＤＥ＿０に“Ｈ”が書き込まれ、ビット線ＢＩＴ＿０の
電位はＶＤＤまで上昇してしまう。

【００８５】したがって、書き込み動作の後で読み出し
動作を行う場合に、プリチャージ動作を行うと、ビット
線ＢＩＴ＿１の電位は接地電位からＶＤＤ−｜Ｖthp｜
まで上昇する。一方、ビット線ＢＩＴ＿０は、書き込み
動作で電源電位ＶＤＤまで電位が上昇しているため、そ
の電位を保持する。

【００８６】次のサイクルで読み出し動作が実行される
場合、読み出し回路２のセンスアンプ３０の入力段のＰ
ＭＯＳトランジスタＰsa_0を導通させるためには、ビッ
ト線ＢＩＴ＿０の電位をその初期値のＶＤＤから｜Ｖth
p｜分だけ電位を下げる閾値分低下時間が余分にかか
る。

【００８７】さらに、トランジスタ性能のバラツキによ
り、ＮＭＯＳトランジスタＮsa_0と反対側のＰＭＯＳト
ランジスタＰsa_1にリーク電流が生じた場合、その余分
にかかる時間の間に読み出し出力線ＳＡ＿１の電位が上
昇し、ＮＭＯＳトランジスタＮsa_0が誤って導通するこ
ともあり得る。そのような場合には、しかる後、ＰＭＯ
ＳトランジスタＰsa_0が導通することにより補完動作が
働くが、前述した閾値分低下時間分遅れてＰＭＯＳトラ
ンジスタＰsa_0が導通するため、読み出し出力線ＳＡ＿
０を“Ｈ”レベルにするのにさらに長時間を要してしま
うことになる。

【００８８】このように、書き込み回路３において、ク
ランプトランジスタＰcr_1を設けてハイレベルをプリチ
ャージ電位（ＶＤＤ−｜Ｖthp｜）に設定するのは、書
き込み動作の後の読み出し動作が正確に行えるようにす
るために、必要不可欠なことである。

【００８９】

【発明の効果】以上説明したように、この発明における
請求項１記載の半導体記憶装置のプリチャージ手段は、
一方電極が第１の電源に接続され、制御電極及び他方電
極が共通に接続され、第１の閾値電圧を有する第１の導
電型のクランプ用トランジスタにより、第１の電源電圧
を第２の電源電圧方向に第１の閾値電圧分シフトさせて
得られるプリチャージ電位で第１及び第２のビット線を
プリチャージする。

【００９０】したがって、読み出し手段において、それ
ぞれの一方電極が第１の電源に接続され、読み出し期間
中に第１及び第２のビット線電位をそれぞれの制御電極
に受ける第１の導電型の第１及び第２の読み出し用トラ
ンジスタの制御電極と一方電極との電位差はそれぞれ上
記プリチャージ期間後に上記第１の閾値電圧となり、第
１及び第２の読み出し用トランジスタは導通・非導通の
境界状態となる。

【００９１】そして、プリチャージ期間後の読み出し期
間において、メモリセル接続手段により、メモリセルと
ビット線対との間において、第１の記憶ノード，第１の
ビット線間及び第２の記憶ノード，第２のビット線間が
電気的に接続されると、メモリセルの記憶内容に応じて
第１及び第２のビット線電位のうち一方の電位が上記プ
リチャージ電位から第２の電源電圧方向にさらにシフト
したシフト電位に変化する。

【００９２】その結果、第１及び第２の読み出し用トラ
ンジスタは導通・非導通の境界状態であるため、メモリ
接続手段による接続動作とほぼ同時に読み出し手段によ
る読み出し動作を実行させても、第１及び第２の読み出
し用トランジスタのうち、上記シフト電位を制御電極に
受けるトランジスタが誤動作なく導通状態となり、メモ
リセルの記憶内容に基づく出力データを高速に出力する
ことにより高速な読み出し動作を行うことができる。

【００９３】加えて、書き込み手段は、第１及び第２の
ビット線のうち、一方のビット線をプリチャージ電位に
他方のビット線を第２の電源電圧に設定しているため、
書き込み動作直後においても、第１及び第２のビット線
の電位がプリチャージ電位より第１の電源電圧側にシフ
トすることはない。

【００９４】したがって、書き込み動作、プリチャージ
動作、読み出し動作を連続して行う場合でも、プリチャ
ージ手段のクランプ用トランジスタにより、プリチャー
ジ期間内に第１及び第２のビット線双方を正確にプリチ
ャージ電位に設定することができる。

【００９５】その結果、書き込み動作後に読み出し動作
を行う場合でも、誤動作なく読み出し動作を行うことが
できる。

【００９６】また、請求項２記載の半導体記憶装置は、
上記した第１及び第２の読み出し用トランジスタに加
え、第３及び第４の読み出し用トランジスタを加えた、
４つのトランジスタでセンスアンプを構成している。

【００９７】したがって、センスアンプを４つのトラン
ジスタからなる比較的簡単な回路構成で実現することに
より、集積度を損ねることなく高速読み出し動作が可能
な半導体記憶装置を得ることができる。

【００９８】また、請求項３記載の半導体記憶装置にお
ける読み出し手段の第１の電位設定手段は、読み出し期
間前の第１の電位設定期間において、第３及び第４の読
み出し用トランジスタ双方の他方電極の電位を第２の電
源電圧に設定するため、読み出し期間の開始時において
第３及び第４の読み出し用トランジスタは必ず非導通状
態となる。

【００９９】その結果、読み出し期間の開始時におい
て、第３及び第４の読み出し用トランジスタが誤って導
通状態になることはなく、正確な読み出し動作が行え
る。

【０１００】また、請求項４記載の半導体記憶装置は、
第１の読み出し用トランジスタの電流駆動能力を第３の
読み出し用トランジスタより大きく設定し、第２の読み
出し用トランジスタの電流駆動能力を第４の読み出し用
トランジスタより大きく設定したため、読み出し期間中
に第３及び第４の読み出し用トランジスタが誤って導通
あるいは非導通状態になった場合でも、しかる後、第１
及び第２の読み出し用トランジスタが正常に動作すれ
ば、第３及び第４の読み出し用トランジスタの誤動作を
補完することができる。

【０１０１】その結果、読み出し期間中において、第３
及び第４の読み出し用トランジスタが誤って導通あるい
は非導通状態になった場合でも、正確な読み出し動作が
行える。

【０１０２】また、請求項５記載の半導体記憶装置にお
ける読み出し手段の第２の電位設定手段は、読み出し期
間以外の第２の電位設定期間において、第１及び第２の
トランジスタ双方の制御電極の電位を第１の電源電圧に
設定するため、第２の電位設定期間中において、第１及
び第２の読み出し用トランジスタそれぞれの制御電極と
一方電極との電位差は“０”となる。

【０１０３】その結果、第２の電位設定期間中に第１及
び第２の読み出し用トランジスタが導通して漏れ電流が
生じることを確実に回避することができるため、消費電
力の低減化を図ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例であるＳＲＡＭの構成を
示す説明図である。

【図２】図１で示したＳＲＡＭの読み出し回路周辺を
示す回路図である。

【図３】図１で示したＳＲＡＭの書き込み回路周辺を
示す回路図である。

【図４】実施例のＳＲＡＭの読み出し動作を示すタイ
ミング図である。

【図５】実施例のＳＲＡＭの読み出し動作を示すタイ
ミング図である。

【図６】実施例のＳＲＡＭの書き込み動作を示すタイ
ミング図である。

【図７】従来のＳＲＡＭの構成を示す説明図である。

【図８】従来のＳＲＡＭの読み出し動作を示すタイミ
ング図である。

【符号の説明】１メモリセル部、２読み出し回路、３書き込み回
路、３０センスアンプ、Ｐcr_0，Ｐcr_1 クランプト
ランジスタ。

Claims

【特許請求の範囲】

【請求項１】第１及び第２の電源電圧を供給する第１
及び第２の電源と、第１及び第２のビット線の組で構成されるビット線対
と、第１及び第２の記憶ノードを有し、記憶内容に基づき、
前記第１の記憶ノードを前記第１の電源電圧に前記第２
の記憶ノードを前記第２の電源電圧に導くメモリセル部
と、プリチャージ期間に前記第１及び第２のビット線の電位
を共にプリチャージ電位に設定するプリチャージ手段
と、書き込み期間あるいは前記プリチャージ期間の後に行わ
れる読み出し期間に、前記メモリセル部と前記ビット線
対との間において、前記第１の記憶ノード，前記第１の
ビット線間及び前記第２の記憶ノード，前記第２のビッ
ト線間を電気的に接続するメモリセル部接続手段と、前記読み出し期間に、前記第１及び第２のビット線それ
ぞれに現れる第１及び第２のビット線電位間の電位差に
基づき出力データを外部に出力する読み出し手段と、前記書き込み期間に、外部より得られる入力データに基
づき、前記メモリセル部の記憶内容を書き換える程度に
前記第１及び第２のビット線間に電位差を生じさせる書
き込み手段とを備えた半導体記憶装置において、前記プリチャージ手段は、一方電極が前記第１の電源に
接続され、制御電極及び他方電極が共通に接続され、第
１の閾値電圧を有する第１の導電型のクランプ用トラン
ジスタを含み、前記クランプ用トランジスタは、一方電
極より得た前記第１の電源電圧を前記第２の電源電圧方
向に前記第１の閾値電圧分シフトさせて前記プリチャー
ジ電位を供給し、前記読み出し手段は、それぞれが前記読み出し期間に前
記第１及び第２のビット線電位を制御電極に受け、前記
第１の閾値電圧を有する第１の導電型の第１及び第２の
読み出し用トランジスタを含み、前記第１及び第２の読
み出し用トランジスタそれぞれの一方電極が前記第１の
電源に接続され、前記第１及び第２の読み出し用トラン
ジスタはそれぞれ制御電極と一方電極との電位差が前記
第１の閾値電圧以上／以下になると導通／非導通状態と
なり、前記第１及び第２の読み出し用トランジスタそれ
ぞれの導通／非導通状態により前記出力データを決定
し、前記書き込み手段は、前記入力データに基づき、前記第
１及び第２のビット線対のうち、一方のビット線を前記
プリチャージ電位に他方のビット線を前記第２の電源電
圧に設定する、ことを特徴とする半導体記憶装置。
【請求項２】前記読み出し手段は、一方電極が前記第２の電源に接続され、他方電極が前記
第１の読み出し用トランジスタの他方電極に接続され、
制御電極が前記第２の読み出し用トランジスタの他方電
極に接続される第２の閾値電圧を有する第２の導電型の
第３の読み出し用トランジスタと、一方電極が前記第２の電源に接続され、他方電極が前記
第２の読み出し用トランジスタの他方電極に接続され、
制御電極が前記第１の読み出し用トランジスタの他方電
極に接続される前記第２の閾値電圧を有する第２の導電
型の第４の読み出し用トランジスタとをさらに含み、前
記第３及び第４の読み出し用トランジスタはそれぞれの
一方電極及び制御電極との電位差が前記第２の閾値電圧
以上／以下になると導通／非導通状態となり、前記第１〜第４の読み出し用トランジスタによりセンス
アンプを構成し、前記センスアンプの出力データは、前
記第３及び第４の読み出し用トランジスタのうち、少な
くとも一方のトランジスタの他方電極より得られる信号
である、請求項１記載の半導体記憶装置。
【請求項３】前記読み出し手段は、前記第２の電源に接続され、前記読み出し期間前の第１
の電位設定期間において、前記第３及び第４の読み出し
用トランジスタ双方の他方電極の電位を前記第２の電源
電圧に設定する第１の電位設定手段をさらに含む、請求
項２記載の半導体記憶装置。
【請求項４】前記第１の読み出し用トランジスタの電
流駆動能力を第３の読み出し用トランジスタより大きく
設定し、前記第２の読み出し用トランジスタの電流駆動
能力を第４の読み出し用トランジスタより大きく設定す
る、請求項２あるいは請求項３記載の半導体記憶装置。
【請求項５】前記読み出し手段は、前記第１の電源に接続され、前記読み出し期間以外の第
２の電位設定期間において、前記第１及び第２のトラン
ジスタ双方の制御電極の電位を前記第１の電源電圧に設
定する第２の電位設定手段をさらに含む、請求項２ない
し請求項４のうちいずれか１項に記載の半導体記憶装
置。