JP3892078B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、複数のプロセッサ間で大容量のデータを受け渡しする場合に適したデュアルポート機能を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
デュアルポートメモリとは、ポートを２個持ち、それぞれのポートに対して書き込み、読み出しあるいは書き込み及び読み出しの両方ができるメモリをいう。ここでは、一方のポートは読み出し専用、他方のポートは書き込み／読み出しの両方が行えるデュアルポートメモリを扱う。
【０００３】
図１６はデュアルポートメモリの従来構成を示す回路図である。第０ポート（ＰＯＲＴ＿０）は読み出し専用、第１ポート（ＰＯＲＴ＿１）は書き込み／読み出しポートとする。
【０００４】
ＷＯＲＤ＿００〜ＷＯＲＤ＿１１はワード線、ＷＯＲＤ＿Ｐ０＜０＞及びＷＯＲＤ＿Ｐ０＜１＞は第０ポートＰＯＲＴ＿０のワードー線選択信号、ＷＯＲＤ＿Ｐ１＜０＞及びＷＯＲＤ＿Ｐ１＜１＞は第１ポートＰＯＲＴ＿１のワード線選択信号である。ＢＩＴ＿Ｐ０及びＢＩＴＢ＿Ｐ０は第０ポートＰＯＲＴ＿０のビット線対、ＢＩＴ＿Ｐ１及びＢＩＴＢ＿Ｐ１は第１ポートＰＯＲＴ＿１のビット線対である。ＰＲＣ＿Ｐ０及びＰＲＣ＿Ｐ１は、それぞれ第０ポートＰＯＲＴ＿０及び第１ポートＰＯＲＴ＿１のビット線プリチャージ信号である。プリチャージ信号ＰＲＣ＿Ｐ０及びＰＲＣ＿Ｐ１は、それぞれのポート動作の基準となる信号で、クロックと同等の信号である。ＲＳＥＬ＿Ｐ０は第０ポートＰＯＲＴ＿０のビット線選択信号、ＲＳＥＬ＿Ｐ１は第１ポートＰＯＲＴ＿１の読み出し時ビット線選択信号、ＷＳＥＬ＿Ｐ１は第１ポートＰＯＲＴ＿１の書き込み時ビット線選択信号である。
【０００５】
ＳＡ＿Ｐ０及びＳＡ＿Ｐ１は、それぞれ第０ポートＰＯＲＴ＿０及び第１ポートＰＯＲＴ＿１のセンスアンプで、出力信号ＤＯＵＴ＿Ｐ０及びＤＯＵＴ＿Ｐ１に出力する。ＷＢ＿Ｐ１は第１ポートＰＯＲＴ＿１の書き込みバッファで、入力信号ＤＩＮ＿Ｐ１にしたがって書き込み時に第１ポートＰＯＲＴ＿１のビット線対ＢＩＴ＿Ｐ１，ＢＩＴＢ＿Ｐ１を駆動する。
【０００６】
ＭＣ０及びＭＣ１はメモリセルで、メモリセルＭＣ０及びＭＣ１はそれぞれ２個のインバータＩＮＶ０及びＩＮＶ１と４個のＮＭＯＳトランジスタＮＭ０〜ＮＭ３より構成される。メモリセルＭＣｉ（ｉ＝０，１）において、インバータＩＮＶ０及ＩＮＶ１はループ接続され、インバータＩＮＶ０の入力部（インバータＩＮＶ１の出力部）がノードＮｉ０として規定され、インバータＩＮＶ０の出力部（インバータＩＮＶ１の入力部）がノードＮｉ１として規定され、ノードＮｉ０がＮＭＯＳトランジスタＮＭ０を介してビット線ＢＩＴ＿Ｐ０に接続されるとともに、ＮＭＯＳトランジスタＮＭ２を介してビット線ＢＩＴ＿Ｐ１に接続され、ノードＮｉ１はＮＭＯＳトランジスタＮＭ１を介してビット線ＢＩＴＢ＿Ｐ０に接続されるとともにＮＭＯＳトランジスタＮＭ３を介してビット線ＢＩＴＢ＿Ｐ１に接続される。ＮＭＯＳトランジスタＮＭ０及びＮＭ１のゲートはそれぞれワード線ＷＯＲＤ＿ｉ０に接続され、ＮＭＯＳトランジスタＮＭ２及びＮＭ３のゲートはそれぞれワード線ＷＯＲＤ＿ｉ１に接続される。
【０００７】
ビット線ＢＩＴ＿Ｐ０の一端はＰＭＯＳトランジスタＰＭ０を介して電源ＶDDに接続され、他端はＰＭＯＳトランジスタＰＭ４を介してセンスアンプＳＡ＿Ｐ０の一方入力に接続される。ビット線ＢＩＴＢ＿Ｐ０の一端はＰＭＯＳトランジスタＰＭ１を介して電源ＶDDに接続され、他端はＰＭＯＳトランジスタＰＭ５を介してセンスアンプＳＡ＿Ｐ０の他方入力に接続される。ビット線ＢＩＴ＿Ｐ１の一端はＰＭＯＳトランジスタＰＭ２を介して電源ＶDDに接続され、他端はＰＭＯＳトランジスタＰＭ６を介してセンスアンプＳＡ＿Ｐ１の一方入力に接続されるとともに、ＮＭＯＳトランジスタＮＭ４を介して書き込みバッファＷＢ＿Ｐ１の出力部に接続される。ビット線ＢＩＴＢ＿Ｐ１の一端はＰＭＯＳトランジスタＰＭ３を介して電源ＶDDに接続され、他端はＰＭＯＳトランジスタＰＭ７を介してセンスアンプＳＡ＿Ｐ１の他方入力に接続されるとともに、ＮＭＯＳトランジスタＮＭ５を介して書き込みバッファＷＢ＿Ｐ１の反転出力部に接続される。
【０００８】
ＰＭＯＳトランジスタＰＭ０及びＰＭ１のゲートにプリチャージ信号ＰＲＣ＿Ｐ０を受け、ＰＭＯＳトランジスタＰＭ２及びＰＭ３のゲートにプリチャージ信号ＰＲＣ＿Ｐ１を受ける。ＰＭＯＳトランジスタＰＭ４及びＰＭ５のゲートに読み出し時ビット線選択信号ＲＳＥＬ＿Ｐ０を受け、ＰＭＯＳトランジスタＰＭ６及びＰＭ７のゲートに読み出し時ビット線選択信号ＲＳＥＬ＿Ｐ１を受け、ＮＭＯＳトランジスタＮＭ４及びＮＭ５のゲートに書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ１を受ける。
【０００９】
図１６では説明の都合上、メモリセルが２個しか示されていないが、実際には各ワード線及びビット線対に対し、多数のメモリセルが接続される。
【００１０】
次に動作を説明する。図１７はデュアルポートメモリの各信号の時経変化を示すタイミングチャートである。図１７は、第０ポートＰＯＲＴ＿０はメモリセルＭＣ０を選択し、第１ポートＰＯＲＴ＿１はメモリセルＭＣ１を選択した例を示している。プリチャージ信号ＰＲＣ＿Ｐ０及びＰＲＣ＿Ｐ１はＬレベルのとき、それぞれのポートのビット線の電位をＨレベルにプリチャージする。ワード線ＷＯＲＤは対応のプリチャージ信号ＰＲＣがＨレベルのときに選択状態（Ｈレベル）になるよう設定される。ビット線選択信号も、プリチャージ信号がＨレベルのときに選択状態になるよう設定される。読み出し時のビット線選択信号ＲＳＥＬ＿Ｐ０及びＲＳＥＬ＿Ｐ１はＬレベルが選択状態、また書き込み時のビット線選択信号ＷＳＥＬ＿Ｐ１は、Ｈレベルのとき選択状態である。
【００１１】
第０ポートＰＯＲＴ＿０は読み出し専用ポートであるため、プリチャージ信号ＰＲＣ＿Ｐ０がＨレベルのとき、ワード線選択信号ＷＯＲＤ＿Ｐ０＜０＞がＨレベル、ビット線選択信号ＲＳＥＬ＿Ｐ０がＬレベルになる。このとき、メモリセルＭＣ０が選択され、そのデータはビット線対ＢＩＴ＿Ｐ０及びＢＩＴＢ＿Ｐ０に出力される。メモリセルＭＣ０のノードＮ００がＨレベル、ノードＮ０１がＬレベルという状態でデータが保持されていたと仮定すると、ビット線ＢＩＴ＿Ｐ０はＨレベルのまま保持され、ビット線ＢＩＴＢ＿Ｐ０の電位はメモリセルＭＣ０のＮＭＯＳトランジスタＮＭ１及びインバータＩＮＶ０を介して電流が引き抜かれるため、Ｈレベルから次第に低下する。ビット線対ＢＩＴ＿Ｐ０，ＢＩＴＢ＿Ｐ０はそれぞれＰＭＯＳトランジスタＰＭ４及びＰＭ５を介して、センスアンプＳＡ＿Ｐ０の一方及び他方入力に接続される。センスアンプＳＡ＿Ｐ０はビット線対ＢＩＴ＿Ｐ０，ＢＩＴＢ＿Ｐ０間の電位差を検出して、その結果を出力信号ＤＯＵＴ＿Ｐ０ととして出力する。
【００１２】
第１ポートＰＯＲＴ＿１の読み出しサイクル（図１７の“Ｒ”で示されたサイクル）では、ワード線選択信号ＷＯＲＤ＿Ｐ１＜１＞とビット線選択信号ＲＳＥＬ＿Ｐ１が選択状態になる。メモリセルＭＣ１が選択され、そのデータはビット線対ＢＩＴ＿Ｐ１，ＢＩＴＢ＿Ｐ１に出力される。第０ポートＰＯＲＴ＿０での読み出し動作と同様に、ＰＭＯＳトランジスタＰＭ６及びＰＭ７を介して、ビット線対間の電位差がセンスアンプＳＡ＿Ｐ１で検出され、その結果を出力信号ＤＯＵＴ＿Ｐ１として出力する。
【００１３】
一方、書き込みサイクル（図１７の“Ｗ”で示されたサイクル）では、ワード線選択信号ＷＯＲＤ＿Ｐ１＜１＞とビット線選択信号ＷＳＥＬ＿Ｐ１が選択状態になる。入力信号ＤＩＮ＿Ｐ１で規定されるデータにしたがって、ビット線対ＢＩＴ＿Ｐ１，ＢＩＴＢ＿Ｐ１のうち、一方のビット線がＨレベルに設定され、他方のビット線がＬレベルに設定される。例えば、入力信号ＤＩＮ＿Ｐ１に与えられるデータがＬレベルであるとき、ビット線ＢＩＴ＿Ｐ１がＬレベル（接地レベル）、ビット線ＢＩＴＢ＿Ｐ１がＨレベル（電源ＶDDレベル）に設定される。これにより、メモリセルＭＣ１のノードＮ１０は強制的にＬレベルに設定され、ノードＮ１１は強制的にＨレベルに設定される。
【００１４】
【発明が解決しようとする課題】
以上のように、図１６で示したデュアルポートメモリでは、それぞれのポートに独立にワード線及びビット線対を設けているため、同一カラム内につながるメモリセルであっても、ポート間で干渉することなく独立して読み出し／書き込み動作を行うことができる。ただし、一般に同一メモリセルに対する書き込みと読み出しの同時動作は禁止される。各メモリセルに対して、ワード線２本、ビット線４本を準備することは、ワード線１本及びビット線２本のシングルポートのメモリセルと比較して、大幅に面積が増大する原因となる。さらに、シングルポートのメモリセルが２個のＰＭＯＳトランジスタ、４個のＮＭＯＳトランジスタで構成されるのに対し、図１６に示すように、従来のデュアルポートメモリではさらにＮＭＯＳトランジスタが２個余分に必要になり、これも面積を増大させてしまう。
【００１５】
このように、シングルポートに対して面積増大が大きいことから、デュアルポートメモリの機能が必要な場合でも、さまざまな工夫によりその採用を避ける場合が多い。実際に、システムクロックに対してシングルポートメモリ部分のみを２倍の速度で動作させ、１システムサイクル内で２回アクセスすることで、見かけ上デュアルポートメモリを実現する例もある。
【００１６】
この発明は上記問題点を解決するためになされたもので、回路面積の縮小化を図った２ポート構成の半導体記憶装置を得ることを目的とする。
【００１７】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体記憶装置は、読み出し専用の第１のポートと、読み出し及び書き込み用の第２のポートと、前記第１及び第２のポートに対応してそれぞれ設けられる第１及び第２のビット線と、各々が前記第１及び第２のポートに対応してそれぞれ設けられる複数の第１及び第２のワード線とを備え、前記複数の第１及び第２のワード線は互いに１対１に対応し、前記第１及び第２のビット線間に設けられる複数のメモリセルをさらに備え、前記複数のメモリセルはそれぞれ論理的に反転した関係にある信号が得られる第１及び第２のノードを有し、前記複数の第１のワード線のうち自身に対応する第１のワード線が活性状態のとき前記第１のビット線に前記第１のノードが接続され、前記複数の第２のワード線のうち自身に対応する第２のワード線が活性状態のとき前記第２のビット線に前記第２のノードが接続され、前記第１のビット線に接続され前記第１のビット線の電位に基づき第１の増幅信号を出力する第１のセンスアンプと、前記第２のビット線に接続され前記第２のビット線の電位に基づき第２の増幅信号を出力する第２のセンスアンプと、外部より入力信号を受け、前記入力信号に基づき書き込み信号を出力部より出力するとともに前記書き込み信号を論理的に反転した反転書き込み信号を反転出力部より出力する書き込み信号出力手段とをさらに備え、前記第２のポートの書き込み動作を第１及び第２の書き込みサイクルを連続して行うことにより実行し、前記第１の書き込みサイクルは、前記複数の第１のワード線のうち一の第１のワード線である第１の選択ワード線を活性状態にして前記第１の増幅信号を前記第１のポートの出力信号とし、前記複数の第２のワード線のうち一の第２のワード線である第２の選択ワード線を活性状態にして、前記書き込み信号出力手段の反転出力部と前記第２のビット線とを電気的に接続し、前記複数のメモリセルのうち活性状態の第２の選択ワード線に接続される書き込み対象メモリセルの前記第２のノードに前記反転書き込み信号を付与し、前記第２の書き込みサイクルは、前記複数の第２のワード線のうち前記第１の選択ワード線に対応する第２のワード線を活性状態にして前記第２の増幅信号を前記第１のポートの出力信号とし、前記複数の第１のワード線のうち前記第２の選択ワード線に対応する第１のワード線を活性状態にして、前記書き込み信号出力手段の出力部と前記第１のビット線とを電気的に接続し、前記書き込み対象メモリセルの前記第１のノードに前記書き込み信号を付与している。
【００１８】
また、請求項２記載の半導体記憶装置のように、前記第１のセンスアンプは、基準電位を受け、前記第１のビット線の電位と前記基準電位との電位差を検出・増幅して前記第１の増幅信号を出力し、前記第２のセンスアンプは、前記基準電位を受け、前記第２のビット線の電位と前記基準電位との電位差を検出・増幅して前記第２の増幅信号を出力し、前記第２のポートの読み出し動作を、前記複数の第１のワード線のうち一の第１のワード線を活性状態にして前記第１の増幅信号を前記第１のポートの読み出し信号とし、前記複数の第２のワード線のうち一の第２のワード線を活性状態にして、前記第２の増幅信号を前記第２のポートの出力信号とする読み出しサイクルを実行することにより行ってもよい。
【００１９】
また、請求項３記載の半導体記憶装置のように、前記第１の書き込みサイクルの少なくとも一部の期間は第１の状態、前記第２の書き込みサイクルの少なくとも一部の期間は第２の状態となるポート交換信号を生成するポート交換信号生成手段と、前記複数の第１及び第２のワード線にそれぞれ１対１に対応して活性化させる複数の第１及び第２のワード選択信号と前記ポート交換信号とを受け、前記ポート交換信号が前記第１の状態のとき前記複数の第１及び第２のワード線選択信号をそれぞれ前記複数の第１及び第２のワード線に与え、前記ポート交換信号が前記第２の状態のとき前記複数の第１及び第２のワード線選択信号をそれぞれ前記複数の第２及び第１のワード線に与えるワード線切り替え手段とをさらに備えてもよい。
【００２０】
また、請求項４記載の半導体記憶装置のように、第１及び第２の読み出し時ビット線選択信号並びに前記ポート交換信号を受け、前記ポート交換信号が前記第１の状態のとき前記第１及び第２の読み出し時ビット線選択信号それぞれの制御下で前記第１及び第２のビット線と前記第１及び第２のセンスアンプの入力部との導通／遮断を制御し、前記ポート交換信号が前記第２の状態のとき前記第１及び第２の読み出し時ビット線選択信号それぞれの制御下で前記第２及び第１のビット線と前記第２及び第１のセンスアンプの入力部との導通／遮断を制御する読み出し時ビット線切り替え手段をさらに備えてもよい。
【００２１】
また、請求項５記載の半導体記憶装置のように、書き込み時ビット線選択信号及び前記ポート交換信号を受け、前記ポート交換信号が前記第１の状態のとき前記書き込み時ビット線選択信号の制御下で前記第２のビット線と前記書き込み信号出力手段の反転出力部との導通／遮断を制御し、前記ポート交換信号が前記第２の状態のとき前記書き込み時ビット線選択信号の制御下で前記第１のビット線と前記書き込み信号出力手段の出力部との導通／遮断を制御する書き込み時ビット線切り替え手段をさらに備えてもよい。
【００２２】
また、請求項６記載の半導体記憶装置のように、前記第１及び第２の増幅信号並びに前記ポート交換信号を受け、前記ポート交換信号が前記第１の状態のとき前記第１及び第２の増幅信号をそれぞれ前記第１及び第２のポートの出力信号として出力し、前記ポート交換信号が前記第２の状態のとき前記第１及び第２の増幅信号をそれぞれ前記第２及び第１のポートの出力信号として出力する出力信号切り替え手段をさらに備えてもよい。
【００２３】
また、請求項７記載の半導体記憶装置のように、第１及び第２のプリチャージ信号並びに前記ポート交換信号を受け、前記ポート交換信号が前記第１の状態のとき前記第１及び第２のプリチャージ信号の制御下で前記第１及び第２のビット線を所定電位にプリチャージし、前記ポート交換信号が前記第２の状態のとき前記第１及び第２のプリチャージ信号の制御下で前記第２及び第１のビット線を前記所定電位にプリチャージするプリチャージビット線切り替え手段をさらに備えてもよい。
【００２４】
また、請求項８記載の半導体記憶装置のように、前記ワード線切り替え手段、前記読み出し時ビット線切り替え手段、前記書き込み時ビット線切り替え手段、前記出力信号切り替え手段及び前記プリチャージビット線切り替え手段はそれぞれ前記ポート交換信号を制御入力とした２入力２出力の同一の回路構成で形成されるように構成してもよい。
【００２５】
また、請求項９記載の半導体記憶装置のように、前記第１及び第２のプリチャージ信号はそれぞれ独立した周期を有する信号であり、前記第１のポートにおける前記読み出しサイクルは前記第１のプリチャージ信号に同期して実行され、前記第２のポートにおける読み出しサイクル並びに第１及び第２の書き込みサイクルは前記第２のプリチャージ信号に同期して実行され、前記第１及び第２のプリチャージ信号はそれぞれその周期の前半は非活性状態、後半は前記所定電位へのプリチャージ動作を指示する活性状態となり、前記ポート交換信号生成手段は、書き込み動作か否かを指示する書き込み許可信号並びに前記第１及び第２のプリチャージ信号を受け、前記書き込み許可信号が書き込み動作を指示する時、前記第１の書き込みサイクルの後半の一部から前記第２の書き込みサイクルの前半の一部に至る期間を含んでポート交換可能期間を設定し、該ポート交換可能期間おける前記第１あるいは第２のプリチャージ信号の非活性状態へのエッジ変化検出をトリガとして、前記ポート交換信号を前記第１の状態から前記第２の状態に変更するようにしてもよい。
【００２６】
また、請求項１０記載の半導体記憶装置のように、前記ポート交換信号生成手段は、前記第１の書き込みサイクルにおける前記第２のプリチャージ信号の活性状態へのエッジ変化を開始時とし、前記の第２の書き込みサイクルにおける前記第２のプリチャージ信号の活性状態へのエッジ変化を終了時として、前記ポート交換可能期間を設定してもよい。
【００２７】
また、請求項１１記載の半導体記憶装置のように、前記ポート交換信号生成手段は、前記第１の書き込みサイクルにおける前記第２のプリチャージ信号の活性状態へのエッジ変化から所定時間経過時を開始時とし、前記第２の書き込みサイクルにおける前記第２のプリチャージ信号の活性状態へのエッジ変化から前記所定時間経過時を終了時として、前記ポート交換可能期間を設定してもよい。
【００２８】
また、請求項１２記載の半導体記憶装置のように、前記ワード線切り替え手段、前記読み出し時ビット線切り替え手段、前記出力信号切り替え手段及び前記プリチャージビット線切り替え手段はそれぞれ前記ポート交換信号を制御入力とした２入力２出力の同一の回路構成で形成され、前記書き込み時ビット線切り替え手段は、前記書き込み信号出力手段の出力部と前記第１のビット線との間に介挿される第１のトランジスタと、前記書き込み信号出力手段の反転出力部と前記第２のビット線との間に介挿される第２のトランジスタと、前記書き込み時ビット線選択信号及び前記ポート交換信号を受け、前記ポート交換信号が第２の状態を指示する時のみ前記書き込み時ビット線選択信号に基づき導通／遮断を指示する第１の論理信号を前記第１のトランジスタの制御電極に出力する第１の論理回路と、書き込み時ビット線選択信号及び前記ポート交換信号を受け、前記ポート交換信号が第１の状態を指示する時のみ前記書き込み時ビット線選択信号に基づき導通／遮断を指示する第２の論理信号を前記第２のトランジスタの制御電極に出力する第２の論理回路とを備えてもよい。
【００２９】
また、請求項１３記載の半導体記憶装置のように、前記第１のプリチャージ信号を受け、第１のプリチャージ信号の非活性状態の期間を、前記第２のプリチャージ信号の周期の１／２以下に波形変形するプリチャージ信号波形変形手段を、さらに備えてもよい。
【００３０】
また、請求項１４記載の半導体記憶装置のように、前記出力信号切り替え手段は、書き込み許可信号に関連した書き込み許可関連信号を受け、書き込み時に前記第２のセンスアンプの出力部を電気的に遮断するセンスアンプ出力遮断手段を含んでもよい。
【００３１】
また、請求項１５記載の半導体記憶装置のように、前記出力信号切り替え手段は、前記書き込み許可関連信号及びポート交換信号の制御下で、前記第１及び第２の増幅信号をそれぞれ受ける第１及び第２のラッチ回路をさらに含んでもよい。
この発明に係る請求項１６記載の半導体記憶装置は、それぞれが論理的に反転した関係にある信号が得られる第１及び第２のノードと、前記第１のノードに接続される第１のトランジスタと、前記第２のノードに接続される第２のトランジスタとを有し、行列状に配列される複数のメモリセルと、前記複数のメモリセルの列ごとに設けられ、前記各列のメモリセルの前記第１のトランジスタに接続される複数の第１のビット線と、前記各列の前記メモリセルの前記第２のトランジスタに接続される複数の第２のビット線と、前記複数のメモリセルの行ごとに設けられ、前記各行のそれぞれの前記メモリセルの前記第１のトランジスタのゲートに接続される複数の第１のワード線と、前記各行のそれぞれの前記メモリセルの前記第２のトランジスタのゲートに接続される複数の第２のワード線と、前記第１のビット線の信号に基づき第１の増幅信号を出力する第１のセンスアンプと、前記第２のビット線の信号に基づき第２の増幅信号を出力する第２のセンスアンプと、前記メモリセルに書き込むデータに対応する書き込みデータ信号を前記第１のビット線に伝達し、前記書き込みデータ信号を論理的に反転した反転書き込みデータ信号を前記第２のビット線に伝達する書き込み手段とを備え、読み出し動作は、ワード線を選択するワード線選択信号に対応して前記第１のワード線を選択し、前記第１のビット線および前記第１のセンスアンプを介して行われる第１の読み出し動作、もしくは、前記ワード線選択信号に対応して前記第２のワード線を選択し、前記第２のビット線および前記第２のセンスアンプを介して行われる第２の読み出し動作、のいずれか一方の読み出し動作により行われ、書き込み動作は、前記ワード線選択信号に対応して前記第１のワード線を選択し、前記書き込み手段および前記第１のビット線を介して選択されたメモリセルに前記書き込みデータ信号を伝達する第１の書き込み動作、および、前記ワード線選択信号に対応して前記第２のワード線を選択し、前記書き込み手段および前記第２のビット線を介して前記選択されたメモリセルに前記反転書き込みデータ信号を伝達する第２の書き込み動作、の２つの書き込み動作が１組の書き込み動作として行われる。
また、請求項１７記載の半導体記憶装置のように、前記書き込み動作に並行して前記書き込み動作と異なる行の同じ列のメモリセルに前記読み出し動作を行う並行動作の場合、前記第１の書き込み動作に並行して前記第２の読み出し動作を行い、もしくは、前記第２の書き込み動作に並行して前記第１の読み出し動作を行うようにしてもよい。
また、請求項１８記載の半導体記憶装置のように、前記ワード線選択信号が伝達されるワード線選択信号線と前記第１および第２のワード線の間に設けられ、前記並行動作において、一方の動作において前記第１のワード線が選択されている場合、他方の動作において前記ワード線選択信号を前記第２のワード線に伝達し、一方の動作において前記第２のワード線が選択されている場合、他方の動作において前記ワード線選択信号を前記第１のワード線に伝達する、ワード線選択切換手段をさらに備えてもよい。
【００３２】
【発明の実施の形態】
＜＜実施の形態１＞＞
＜構成＞
図１はこの発明の実施の形態１であるデュアルポートメモリの構成を示す回路図である。同図において、第０ポートＰＯＲＴ＿０は読み出し専用ポート、第１ポートＰＯＲＴ＿１は書き込み／読み出しポートである。ＷＯＲＤ＿００〜ＷＯＲＤ＿１１はワード線、ＷＯＲＤ＿Ｐ０＜０＞及びＷＯＲＤ＿Ｐ０＜１＞は第０ポートＰＯＲＴ＿０のワード線選択信号であり、ＷＯＲＤ＿Ｐ１＜０＞及びＷＯＲＤ＿Ｐ１＜１＞は第１ポートＰＯＲＴ＿１のワード線選択信号である。
【００３３】
プリチャージ信号ＰＲＣ＿Ｐ０及びＰＲＣ＿Ｐ１はそれぞれ第０ポートＰＯＲＴ＿０及び第１ポートＰＯＲＴ＿１のビット線プリチャージ信号である。プリチャージ信号ＰＲＣ＿Ｐ０及びＰＲＣ＿Ｐ１はそれぞれのポート動作の基準となる信号で、クロックと同等の信号である。ＲＳＥＬ＿Ｐ０は第０ポートＰＯＲＴ＿０の読み出し時ビット線選択信号、ＲＳＥＬ＿Ｐ１は第１ポートＰＯＲＴ＿１の読み出し時ビット線選択信号である。ＷＳＥＬ＿Ｐ１は第１ポートＰＯＲＴ＿１の書き込み時のビット線選択信号である。
【００３４】
実施の形態１のデュアルポートメモリは、図１６で示した従来例とは異なり、本発明ではビット線は各ポートにつき１本のみ準備される。ＢＩＴ＿Ｐ０は第０ポートＰＯＲＴ＿０のためのビット線、ＢＩＴ＿Ｐ１は第１ポートＰＯＲＴ＿１のためのビット線である。ＳＡ＿Ｐ０及びＳＡ＿Ｐ１はそれぞれ第０ポートＰＯＲＴ＿０及び第１ポートＰＯＲＴ＿１のためのセンスアンプである。第０ポート及び第１ポートの読み出しデータはそれぞれ出力信号ＤＯＵＴ＿Ｐ０及びＤＯＵＴ＿Ｐ１として出力される。ＷＢ＿Ｐ１は第１ポートＰＯＲＴ＿１の書き込みバッファで、入力信号ＤＩＮ＿Ｐ１にしたがって書き込み時にビット線を駆動する。
【００３５】
ＭＣ０及びＭＣ１はメモリセルで、各メモリセルは２個のインバータＩＮＶ０及びＩＮＶ１と２個のＮＭＯＳトランジスタ（ＮＭ０、ＮＭ１）より構成される。メモリセルＭＣｉ（ｉ＝０，１）において、インバータＩＮＶ０及ＩＮＶ１はループ接続され、インバータＩＮＶ０の入力部（インバータＩＮＶ１の出力部）がノードＮｉ０として規定され、インバータＩＮＶ０の出力部（インバータＩＮＶ１の入力部）がノードＮｉ１として規定され、ノードＮｉ０がＮＭＯＳトランジスタＮＭ０を介してビット線ＢＩＴ＿Ｐ０に接続され、ノードＮｉ１はＮＭＯＳトランジスタＮＭ１を介してビット線ＢＩＴ＿Ｐ１に接続される。ＮＭＯＳトランジスタＮＭ０のゲートはワード線ＷＯＲＤ＿ｉ０に接続され、ＮＭＯＳトランジスタＮＭ１のゲートはワード線ＷＯＲＤ＿ｉ１に接続される。
【００３６】
ビット線ＢＩＴ＿Ｐ０の一端はＰＭＯＳトランジスタＰＭ０を介して電源ＶDDに接続され、他端はＰＭＯＳトランジスタＰＭ２を介してセンスアンプＳＡ＿Ｐ０の一方入力に接続されるとともに、ＮＭＯＳトランジスタＮＭ２を介して書き込みドライバＷＢ＿Ｐ１の出力部に接続される。一方、ビット線ＢＩＴ＿Ｐ１の一端はＰＭＯＳトランジスタＰＭ１を介して電源ＶDDに接続され、他端はＰＭＯＳトランジスタＰＭ３を介してセンスアンプＳＡ＿Ｐ１の一方入力に接続されるとともに、ＮＭＯＳトランジスタＮＭ３を介して書き込みバッファＷＢ＿Ｐ１の反転出力部に接続される。センスアンプＳＡ＿Ｐ０及びＳＡ＿Ｐ１はそれぞれの他方入力に参照電位ＶＲＥＦを受ける。センスアンプＳＡ＿Ｐ０は、ＰＭＯＳトランジスタＰＭ２のオン状態時にビット線ＢＩＴ＿Ｐ０の電位と参照電位ＶＲＥＦとの電位差を検出・増幅して第１の増幅信号を出力し、センスアンプＳＡ＿Ｐ１は、ＰＭＯＳトランジスタＰＭ３のオン状態時にビット線ＢＩＴ＿Ｐ１の電位と参照電位ＶＲＥＦとの電位差を検出・増幅して第２の増幅信号を出力する。
【００３７】
クロスバースイッチＣＢＳ＿０はポート交換信号ＰＳＥＬに基づき、プリチャージ信号ＰＲＣ＿Ｐ０及びＰＲＣ＿Ｐ１のうち、一方の信号を出力部ＣＳ＿００から出力し、他方の信号を出力部ＣＳ＿０１から出力する。
【００３８】
クロスバースイッチＣＢＳ＿１はポート交換信号ＰＳＥＬに基づき、ワード線選択信号ＷＯＲＤ＿Ｐ０＜０＞及びＷＯＲＤ＿Ｐ１＜０＞のうち、一方の信号を出力部ＣＳ＿１０から出力し、他方の信号を出力部ＣＳ＿１１から出力する。
【００３９】
クロスバースイッチＣＢＳ＿２はポート交換信号ＰＳＥＬに基づき、ワード線選択信号ＷＯＲＤ＿Ｐ０＜１＞及びＷＯＲＤ＿Ｐ１＜１＞のうち、一方の信号を出力部ＣＳ＿２０から出力し、他方の信号を出力部ＣＳ＿２１から出力する。
【００４０】
クロスバースイッチＣＢＳ＿３はポート交換信号ＰＳＥＬに基づき、読み出し時ビット線選択信号ＲＳＥＬ＿Ｐ０及びＲＳＥＬ＿Ｐ１のうち、一方の信号を出力部ＣＳ＿３０から出力し、他方の信号を出力部ＣＳ＿３１から出力する。
【００４１】
クロスバースイッチＣＢＳ＿４はポート交換信号ＰＳＥＬがインバータＩＮＶ３を介して得られる反転ポート交換信号ＰＳＥＬ*に基づき、書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ１及び接地レベルのうち、一方の信号を出力部ＣＳ＿４０から出力し、他方の信号を出力部ＣＳ＿４１から出力する。
【００４２】
クロスバースイッチＣＢＳ＿５はポート交換信号ＰＳＥＬに基づき、センスアンプＳＡ＿Ｐ０及びＳＡ＿Ｐ１の出力のうち、一方の出力を出力部ＣＳ＿５０から出力し、他方の出力を出力部ＣＳ＿５１から出力する。
【００４３】
ＰＭＯＳトランジスタＰＭ０のゲートはクロスバースイッチＣＢＳ＿０の出力部ＣＳ＿００に接続され、ＰＭＯＳトランジスタＰＭ１のゲートはクロスバースイッチＣＢＳ＿０の出力部ＣＳ＿０１に接続される。
【００４４】
ワード線ＷＯＲＤ＿００はクロスバースイッチＣＢＳ＿１の出力部ＣＳ＿１０に接続され、ワード線ＷＯＲＤ＿０１はクロスバースイッチＣＢＳ＿１の出力部ＣＳ＿１１に接続される。
【００４５】
ワード線ＷＯＲＤ＿１０はクロスバースイッチＣＢＳ＿２の出力部ＣＳ＿２０に接続され、ワード線ＷＯＲＤ＿１１はクロスバースイッチＣＢＳ＿２の出力部ＣＳ＿２１に接続される。
【００４６】
ＰＭＯＳトランジスタＰＭ２のゲートはクロスバースイッチＣＢＳ＿３の出力部ＣＳ＿３０に接続され、ＰＭＯＳトランジスタＰＭ３のゲートはクロスバースイッチＣＢＳ＿３の出力部ＣＳ＿３１に接続される。
【００４７】
ＮＭＯＳトランジスタＮＭ２のゲートはクロスバースイッチＣＢＳ＿４の出力部ＣＳ＿４０に接続され、ＮＭＯＳトランジスタＮＭ３のゲートはクロスバースイッチＣＢＳ＿４の出力部ＣＳ＿４１に接続される。
【００４８】
クロスバースイッチＣＢＳ＿５の出力部ＣＳ＿５０から出力信号ＤＯＵＴ＿Ｐ０が出力され、出力部ＣＳ＿５１から出力信号ＤＯＵＴ＿Ｐ１が出力される。
【００４９】
デュアルポートメモリでは、同一カラム内にあるメモリセルに対して、各ポートから読み出しあるいは書き込みが行われる場合が最も動作条件が厳しい。この場合の正常動作が保証されれば、同一カラムにないメモリセルに対する各ポートからの読み出しあるいは書き込みには問題が生じない。
【００５０】
図１で示した実施の形態１のデュアルポートメモリにおいて、最も厳しい場合の動作を説明するため、同一カラムに接続されるメモリセルを２個しか示されていないが、実際にはワード線及びビット線は多数あり、それらワード線及びビット線に対してメモリセルが多数接続される。
【００５１】
図２はクロスバースイッチＣＢＳ＿ｉ（ｉ＝０〜５）の構成を示す説明図である。同図に示すように、クロスバースイッチＣＢＳ＿ｉは入力部ＩＮ＿０及びＩＮ＿１及び出力部ＣＳ＿ｉ０及びＣＳ＿ｉ１を有し、ポート交換信号ＰＳＥＬがＬレベル（＝“０”）のとき入力部ＩＮ＿０より得られる信号を出力部ＣＳ＿ｉ０から出力するとともに入力部ＩＮ＿１より得られる信号を出力部ＣＳ＿ｉ１から出力し、ポート交換信号ＰＳＥＬがＨレベル（＝“１”）のとき入力部ＩＮ＿０より得られる信号を出力部ＣＳ＿ｉ１から出力するとともに入力部ＩＮ＿１より得られる信号を出力部ＣＳ＿ｉ０から出力する。
【００５２】
図３はクロスバースイッチＣＢＳ＿ｉの内部構成を示す回路図である。４個のトランスミッションゲートＴＧ０〜ＴＧ３と１個のインバータＩＮＶにより構成される。
【００５３】
トランスミッションゲートＴＧ０は入力部ＩＮ＿０と出力部ＣＳ＿ｉ０との間に介挿され、トランスミッションゲートＴＧ１は入力部ＩＮ＿０と出力部ＣＳ＿ｉ１との間に介挿され、トランスミッションゲートＴＧ２は入力部ＩＮ＿１と出力部ＣＳ＿ｉ１との間に介挿され、トランスミッションゲートＴＧ３は入力部ＩＮ＿１と出力部ＣＳ＿ｉ０との間に介挿される。トランスミッションゲートＴＧ０及びＴＧ２のＰＭＯＳゲートはポート交換信号ＰＳＥＬを受け、ＮＭＯＳゲートはポート交換信号ＰＳＥＬがインバータＩＮＶを介して得られる反転ポート交換信号ＰＳＥＬ*を受ける。一方、トランスミッションゲートＴＧ１及びＴＧ３のＮＭＯＳゲートはポート交換信号ＰＳＥＬを受け、ＰＭＯＳゲートはポート交換信号ＰＳＥＬがインバータＩＮＶを介して得られる反転ポート交換信号ＰＳＥＬ*を受ける。
【００５４】
このような構成において、ポート交換信号ＰＳＥＬがＬレベルのとき、トランスミッションゲートＴＧ０及びＴＧ２がオンし、トランスミッションゲートＴＧ１及びＴＧ３がオフするため、入力部ＩＮ＿０が出力部ＣＳ＿ｉ０に接続され、入力部ＩＮ＿１が出力部ＣＳ＿ｉ１に接続される。一方、ポート交換信号ＰＳＥＬがＨレベルのとき、トランスミッションゲートＴＧ１及びＴＧ３がオンし、トランスミッションゲートＴＧ０及びＴＧ２がオフするため、入力部ＩＮ＿０が出力部ＣＳ＿ｉ１に接続され、入力部ＩＮ＿１が出力部ＣＳ＿ｉ０に接続される。
【００５５】
＜動作＞
＜読み出し動作＞
図４は実施の形態１のデュアルポートメモリの動作を示すタイミング図である。図４に示す動作において、第０ポートＰＯＲＴ＿０はメモリセルＭＣ０を、第１ポートＰＯＲＴ＿１はメモリセルＭＣ１を選択している。第１ポートＰＯＲＴ＿１が読み出し時のとき（図４において“Ｒ”で示されたサイクル）、ポート交換信号ＰＳＥＬはＬレベルに固定される。
【００５６】
このとき、第０ポートＰＯＲＴ＿０の読み出し動作は以下のようになる。プリチャージ信号ＰＲＣ＿Ｐ０がＬレベルのとき、ビット線ＢＩＴ＿Ｐ０がＨレベルにプリチャージされる。ワード線選択信号及びビット線選択信号は、従来同様、プリチャージ信号がＨレベルのときに選択状態になるよう設定される。読み出し時ビット線選択信号ＲＳＥＬ＿Ｐ０及びＲＳＥＬ＿Ｐ１はＬレベルが選択状態、また書き込み時のビット線選択信号ＷＳＥＬ＿Ｐ１はＨレベルのとき選択状態である。
【００５７】
プリチャージ信号ＰＲＣ＿Ｐ０がＨレベル変化をトリガとして、ワード線選択信号ＷＯＲＤ＿Ｐ０＜０＞がＨレベル、読み出し時ビット線選択信号ＲＳＥＬ＿Ｐ０がＬレベルになる。このとき、ワード線ＷＯＲＤ＿００が選択され、メモリセルＭＣ０のデータはビット線ＢＩＴ＿Ｐ０に出力される。例えば、メモリセルＭＣ０のノードＮ００がＨレベル、ノードＮ０１がＬレベルという状態でデータが保持されていた場合、ビット線ＢＩＴ＿Ｐ０はＨレベルのまま保持される。逆に、メモリセルＭＣ０のノードＮ００がＬレベル、Ｎ０１がＨレベルの状態でデータが保持されていた場合、ビット線ＢＩＴ＿Ｐ０の電位はメモリセルＭＣ０のＮＭＯＳトランジスタＮＭ０及びインバータＩＮＶ１を介して電流が引き抜かれるため、Ｈレベルから次第に低下する。このビット線ＢＩＴ＿Ｐ０の電位は、ＰＭＯＳトランジスタＰＭ２を介して、センスアンプＳＡ＿Ｐ０の一方入力に与えられる。センスアンプＳＡ＿Ｐ０は参照電位ＶＲＥＦとビット線ＢＩＴ＿Ｐ０の電位とを比較して、第１の増幅信号を出力信号ＤＯＵＴ＿Ｐ０として出力する。
【００５８】
図４では、ビット線ＢＩＴ＿Ｐ０の電位が下がる場合を破線で示している。参照電位ＶＲＥＦは、電源電位と接地電位の間に設定される。各ポートが使えるビット線は、従来例と異なり、１本しかないため、ビット線対間の電位を比較するのではなく、ビット線の電位と参照電位を比較することにより読み出しが可能になる。
【００５９】
第１ポートＰＯＲＴ＿１の読み出し動作も第０ポートＰＯＲＴ＿０と同様である。プリチャージ信号ＰＲＣ＿Ｐ１がＬレベルのとき、ビット線ＢＩＴ＿Ｐ１がＨレベルにプリチャージされる。プリチャージ信号ＰＲＣ＿Ｐ１がＨレベルになると、ワード線選択信号ＷＯＲＤ＿Ｐ１＜１＞がＨレベル、ビット線選択信号ＲＳＥＬ＿Ｐ１がＬレベルになる。ワード線ＷＯＲＤ＿１１が選択され、メモリセルＭＣ１のデータはビット線ＢＩＴ＿Ｐ１に出力される。ビット線電位は、ＰＭＯＳトランジスタＰＭ３を介して、センスアンプＳＡ＿Ｐ１の一方入力に付与される。センスアンプＳＡ＿Ｐ１は参照電位ＶＲＥＦとビット線ＢＩＴ＿Ｐ１の電位とを比較して、第２の増幅信号を出力信号ＤＯＵＴ＿Ｐ１として出力する。
【００６０】
以上のように、１対のビット線をポート間で分割することにより互いに干渉することなく読み出し動作を行うことできる。
【００６１】
＜書き込み動作＞
＜原理＞
次に書き込み動作を説明する。ポートに対してビット線が１本しかないため、書き込み動作は読み出し動作に比べて複雑になる。メモリセルへの書き込みは、それがつながるビット線対のうち、一方だけをＬレベルにすることで行うことができることを利用する。すなわち、メモリセルの記憶ノードのうち、Ｌレベル設定を所望するノードにつながるビット線をＬレベルにすることで書き込みを行うことができることを利用する。
【００６２】
しかし、このとき次の問題が発生する。書き込みデータによっては、読み出し専用ポートに準備されたビット線ＢＩＴ＿Ｐ０をＬレベルにする必要が生じる。ＢＩＴ＿Ｐ０を第１ポートＰＯＲＴ＿１に使用させると第０ポートＰＯＲＴ＿０の読み出し動作ができなくなるという問題がある。
【００６３】
この問題は次のように解決できる。すなわち、読み出し専用ポート（第０ポートＰＯＲＴ＿０）のビット線ＢＩＴ＿Ｐ０をＬレベルにする必要が生じたときは、ポート間でビット線を交換する。第１ポートＰＯＲＴ＿１はＢＩＴ＿Ｐ０を用いて書き込みを行い、第０ポートＰＯＲＴ＿０はＢＩＴ＿Ｐ１を用いて読み出しを行う。メモリセルからのデータを導くビット線を変更するには、ワード線の交換が必要である。ワード線の交換はクロスバースイッチＣＢＳ＿１及びＣＢＳ＿２で行う。読み出されたデータはＢＩＴ＿Ｐ１にあるので、センスアンプＳＡ＿Ｐ１で検出する。したがって、第０ポートＰＯＲＴ＿０のビット線選択信号ＲＳＥＬ＿Ｐ０はＰＭ３を開けなければならない。ビット線選択信号の交換はクロスバースイッチがＣＢＳ＿３で行う。センスアンプＳＡ＿Ｐ１で検出して増幅された第２の増幅信号は第０ポートＰＯＲＴ＿０のデータであるため、それを第０ポートＰＯＲＴ＿０の出力信号ＤＯＵＴ＿Ｐ０として出力する必要がある。センスアンプの出力の交換はクロスバースイッチＣＢＳ＿５で行う。第０ポートＰＯＲＴ＿０と第１ポートＰＯＲＴ＿１は非同期で動作をするため、それぞれの動作に合致したプリチャージ動作が必要である。クロスバースイッチＣＢＳ＿０はポート間でプリチャージ動作を交換するためのクロスバースイッチである。
【００６４】
以上に示したポート間でのワード線、ビット線、センスアンプ、プリチャージ信号の交換は、ポート交換信号ＰＳＥＬをＨレベルにすることで行うことができる。
【００６５】
＜書き込み動作の実際＞
図４を参照して、実際の書き込み手順を説明する。書き込みは読み出しと異なり、２サイクル（図４において“Ｗ１”及び“Ｗ２”で示されたサイクル）で行う。したがって、書き込み期間の２サイクルＷ１，Ｗ２の間、第１ポートＰＯＲＴ＿１に関するワード線選択信号、ビット線選択信号を指定するアドレスは固定されている必要がある。書き込みの第１サイクルＷ１では、第０ポートＰＯＲＴ＿０は、ワード線ＷＯＲＤ＿００が選択されるためビット線ＢＩＴ＿Ｐ０を用いて読み出しを行い、第１ポートＰＯＲＴ＿１は、ワード線ＷＯＲＤ＿１１が選択されるためビット線ＢＩＴ＿Ｐ１を用いて書き込みを行う。このサイクルではボートの交換は行わない。
【００６６】
仮に、書き込みデータ（ＤＩＮ＿Ｐ１）がＨレベルならば、クロスバースイッチＣＢＳ＿４によって書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ１がＮＭＯＳトランジスタＮＭ３のゲートに与えられるためＮＭＯＳトランジスタＮＭ３がオンし、ビット線ＢＩＴ＿Ｐ１はＬレベルになる。したがって、メモリセルＭＣ１のノードＮ１１がＬレベルになってこの時点で書き込みが完了する。
【００６７】
一方、書き込みデータ（ＤＩＮ＿Ｐ１）がＬレベルならば、ビット線ＢＩＴ＿Ｐ１はＨレベルを保持するため、メモリセルＭＣ１への書き込みは行われない。書き込み動作の最初にポート交換を行わない第１書き込みサイクルＷ１を設けるのは次の理由になる。各ポートの動作は非同期であるため、書き込みが始まった時点（“Ｗ１”サイクルの先頭）で、第０ポートＰＯＲＴ＿０は読み出し動作の途中にある可能性があり、このとき、ポートを交換すると第０ポートＰＯＲＴ＿０の読み出し動作を中断させる恐れがあるためである。ポート交換は、書き込みの第２サイクルＷ２で行う。以下にクロスバースイッチの切り替えのタイミングについて説明する。第１サイクルＷ１では第１ポートＰＯＲＴ＿１がＢＩＴ＿Ｐ１を用いて書き込みを行っているが、第１サイクルＷ１の後半、すなわちプリチャージ信号ＰＲＣ＿Ｐ１がＬレベルになったとき、第１ポートＰＯＲＴ＿１は非活性になる。ワード線ＷＯＲＤ＿１１が非選択状態になり、ビット線ＢＩＴ＿Ｐ１が開放され、プリチャージモードに入る。ＢＩＴ＿Ｐ１が開放されるのを待って、ポート交換可能期間ＴＥＮＢを設定する。ＴＥＮＢの有効期間は、第１書き込みサイクルＷ１の後半（プリチャージ信号ＰＲＣ＿Ｐ１がＬレベルの期間）から第２書き込みサイクルの前半（プリチャージ信号ＰＲＣ＿Ｐ１がＨレベルの期間）の間である（図４において“ＴＥＮＢ”で示された期間）。
【００６８】
ポート交換可能期間ＴＥＮＢは、ビット線ＢＩＴ＿Ｐ１を読み出し用に、ビット線ＢＩＴ＿Ｐ０を書き込み用に用いることが可能な期間である。この期間ＴＥＮＢ中において、プリチャージ信号ＰＲＣ＿Ｐ０もしくはＰＲＣ＿Ｐ１の立ち上がり（図４ではプリチャージ信号ＰＲＣ＿Ｐ１の立ち上がり）エッジをトリガーとして、ポート交換信号ＰＳＥＬをＨレベルにする。図４において、第０ポートＰＯＲＴ＿０の読み出しサイクルＲ２はプリチャージ信号ＰＲＣ＿Ｐ０の立ち上がりエッジが期間ＴＥＮＢにないため、ビット線ＢＩＴ＿Ｐ０を用いて読み出しが行われる。第２書き込みサイクルＷ２の書き込み動作がビット線ＢＩＴ＿Ｐ０を用いる（プリチャージ信号ＰＲＣ＿Ｐ１がＨレベルになる）前に、読み出しサイクルＲ２の読み出し動作はＢＩＴ＿Ｐ０を開放する（ＰＲＣ＿Ｐ０がＬレベルになると開放する）ので、ビット線ＢＩＴ＿Ｐ０に対する両ポートの競合は起こらない。
【００６９】
次の読み出しサイクルＲ３では、プリチャージ信号ＰＲＣ＿Ｐ０の立ち上がりエッジが期間ＴＥＮＢにあるため、ビット線ＢＩＴ＿Ｐ１を用いて読み出し動作が行われる。読み出しサイクルＲ３で、ワード線選択信号ＷＯＲＤ＿Ｐ０＜０＞はクロスバースイッチＣＢＳ＿１によってＷＯＲＤ＿０１に付与される。また、クロスバースイッチＣＢＳ＿４によって、読み出し時ビット線選択信号ＲＳＥＬ＿Ｐ０はＰＭＯＳトランジスタＰＭ３のゲートに与えられる。
【００７０】
第２書き込みサイクルＷ２において、第１ポートＰＯＲＴ＿１では、クロスバースイッチＣＢＳ＿２及びＣＢＳ＿４によって、ワード線選択信号ＷＯＲＤ＿Ｐ１＜１＞がＷＯＲＤ＿１０に与えられ、書き込み時ビット線ＷＳＥＬ＿Ｐ１がＮＭＯＳトランジスタＮＭ２のゲートに与えられ、ＮＭＯＳトランジスタＮＭ２がオンする。
【００７１】
このとき、書き込みデータＤＩＮ＿Ｐ１がＬレベルの場合、第１の書き込みサイクルＷ１では書き込みを完了することができなかったが、第２の書き込みサイクルＷ２ではビット線ＢＩＴ＿Ｐ０を用いることができるため、この時点で書き込みを完了させることができる。
【００７２】
ポート交換可能期間ＴＥＮＢは、第２書き込みサイクルＷ２において、プリチャージ信号ＰＲＣ＿Ｐ１の立ち下がりエッジにより解除される。この期間ＴＥＮＢが解除された後に始まる第０ポートＰＯＲＴ＿０の読み出しサイクル及び第１ポートＰＯＲＴ＿１の読み出しもしくは書き込みサイクルでポート交換信号ＰＳＥＬがＬレベルに設定される。第０ポートＰＯＲＴ＿０はビット線ＢＩＴ＿Ｐ０を用いて読み出しを行い、第１ポートＰＯＲＴ＿１はビット線ＢＩＴ＿Ｐ１を用いて読み出しもしくは書き込みの第１サイクルを行う。このときには、ビット線ＢＩＴ＿Ｐ０は第１ポートＰＯＲＴ＿１の書き込み動作から開放されているので、第１ポートＰＯＲＴ＿１の読み出しもしくは書き込み動作が第０ポートＰＯＲＴ＿０の読み出し動作と競合することはない。
【００７３】
ポート交換可能期間ＴＥＮＢを規定するポート交換可能信号ＥＮＢとポート交換信号ＰＳＥＬを生成するポート交換信号生成回路５０を図５に示す。同図において、ＷＥは書き込み許可信号で、Ｈレベルのとき書き込みを指示する。ＴＧ＿０及びＴＧ＿１はトランスミッションゲート、ＬＡＴ＿０及びＬＡＴ＿１はそれぞれインバータＩ１及びＩ２のループ接続により構成されるラッチ回路である。
【００７４】
パルス発生回路ＰＧ＿０及びＰＧ＿１はそれぞれプリチャージ信号ＰＲＣ＿Ｐ０及びＰＲＣ＿Ｐ１を受け、パルス信号ＳＰ０及びＳＰ１を出力する。パルス発生回路ＰＧ＿ｉ（ｉ＝０，１）は遅延回路１１、インバータ１２及びＡＮＤゲート１３から構成され、ＡＮＤゲート１３は一方入力にプリチャージ信号ＰＲＣ＿Ｐｉを受ける。遅延回路１１はプリチャージ信号ＰＲＣ＿Ｐｉを受け、遅延時間ΔＴ遅延させてインバータ１２を介してＡＮＤゲート１３の他方入力に出力する。そして、ＡＮＤゲート１３の出力信号がパルス信号ＳＰｉとなる。ＯＲゲート１４はパルス信号ＳＰ０及びＳＰ１を受ける。なお、遅延回路１１は一般には偶数個のインバータで構成される。
【００７５】
書き込み許可信号ＷＥはトランスミッションゲートＴＧ＿０を介してラッチ回路ＬＡＴ＿０に与えられる。トランスミッションゲートＴＧ＿０のＰＭＯＳゲートにはプリチャージ信号ＰＲＣ＿Ｐ１が付与され、ＮＭＯＳゲートにはプリチャージ信号ＰＲＣ＿Ｐ１がインバータ１６を介して与えられる。
【００７６】
ラッチ回路ＬＡＴ＿０の出力はインバータ１７、トランスミッションゲートＴＧ＿１を介してラッチ回路ＬＡＴ＿１に与えられる。トランスミッションゲートＴＧ＿１のＮＭＯＳゲートにはＯＲゲート１４の出力が与えられ、ＰＭＯＳゲートにはＯＲゲート１４の出力がインバータ１５を介して与えられる。そして、ラッチ回路ＬＡＴ＿１の出力がインバータ１８を介してポート交換信号ＰＳＥＬとして出力される。
【００７７】
図６は、図５で示したポート交換信号ＰＳＥＬの生成回路の動作を示すタイミング図である。書き込み許可信号ＷＥは、プリチャージ信号ＰＲＣ＿Ｐ１に同期して、少なくとも第１の書き込みサイクルＷ１の間はＨレベルになるよう外部から与えられる。トランスミッションゲートＴＧ＿０はプリチャージ信号ＰＲＣ＿Ｐ１がＬレベルになったときオンするため、書き込み許可信号ＷＥはプリチャージ信号ＰＲＣ＿Ｐ１の立ち上がりエッジから半サイクル遅れてラッチ回路ＬＡＴ＿０に取り込まれる。
【００７８】
したがって、ポート交換可能信号ＥＮＢはプリチャージ信号ＰＲＣ＿Ｐ１の立ち上がりエッジから半サイクル遅れて立ち上がる。さらに、プリチャージＰＲＣ＿Ｐ１がＬレベルになった時点で書き込み許可信号ＷＥを取り込むため、ポート交換可能信号ＥＮＢの立ち下がり時も同様にして、書き込み許可信号ＷＥの立ち下がりから半サイクル遅れて立ち下がる。その結果、図４のポート交換可能期間ＴＥＮＢの期間のみＨレベルとなるポート交換可能信号ＥＮＢを得ることができる。
【００７９】
図６に示すように、パルス発生回路ＰＧ＿０はプリチャージ信号ＰＲＣ＿Ｐ０の立ち上がり時から所定期間Ｈレベルとなるパルス信号ＳＰ０を出力し、パルス発生回路ＰＧ＿１はプリチャージ信号ＰＲＣ＿Ｐ１の立ち上がり時から所定期間Ｈレベルとなるパルス信号ＳＰ１を出力する。パルス信号ＳＰ０及びＳＰ１はＯＲゲート１４に入力され、ＯＲゲート１４の出力がトランスミッションゲートＴＧ＿１を制御する。したがって、ポート交換可能信号ＥＮＢがＨレベルに変化した期間において、プリチャージ信号ＰＲＣ＿Ｐ０及びＰＲＣ＿Ｐ１のうち最初に立ち上がり変化をする信号によるタイミングで、ポート交換信号ＰＳＥＬがＨレベルなり、ポート交換可能信号ＥＮＢがＨレベルからＬレベルに変化した期間において、プリチャージ信号ＰＲＣ＿Ｐ０及びＰＲＣ＿Ｐ１のうち最初に立ち上がり変化をする信号によるタイミングで、ポート交換信号ＰＳＥＬがＬレベルに戻る。その結果、図４で示した動作を満足するポート交換可能信号ＥＮＢを得ることができる。
【００８０】
このように、実施の形態１のデュアルポートメモリは、ポート交換信号ＰＳＥＬの制御により、必要に応じて２つのポートで使用するビット線を交換することにより、従来例と比較して素子数及びビット線数の少ない構成でデュアルポートの機能を実現することが可能である。素子数及びビット線数がシングルポートと同じであるので、ほぼシングルポートと同等の面積にすることができる。
【００８１】
また、実施の形態１のデュアルポートメモリのクロスバースイッチＣＢＳ＿０〜ＣＢＳ＿５は、トランスファゲートＴＧ０〜ＴＧ３を用い、ポート交換信号ＰＳＥＬを制御入力とした２入力２出力で同一の回路構成で形成するため、比較的簡単な回路構成で実現することができる。
【００８２】
＜＜実施の形態２＞＞
実施の形態１で示した書き込み許可信号ＷＥは、書き込み時ビット選択信号ＷＳＥＬ＿Ｐ１を選択するために用いられる。すなわち、書き込み許可信号ＷＥがＨレベルの期間の書き込みビット線選択信号ＷＳＥＬ＿Ｐ１が活性化される。したがって、書き込み許可信号ＷＥは少なくとも第１書き込みサイクルＷ１の先頭から第２書き込みサイクルＷ２の前半（プリチャージ信号ＰＲＣ＿Ｐ１がＨレベルにある期間）にわたってＨレベルを保持しておく必要がある。
【００８３】
図７のタイミング図に示すように、安定な動作を得るために、書き込み許可信号ＷＥはプリチャージ信号ＰＲＣ＿Ｐ１に対してセットアップタイムｔＳ及びホールドタイムｔＨを設定するのが一般的である。しかし、この場合、図５に示したポート交換信号ＰＳＥＬの生成回路では、ポート交換可能信号ＥＮＢの立ち上がりは第１書き込みサイクルＷ１のプリチャージ信号ＰＲＣ＿Ｐ１の立ち下がりで規定され、立ち下がりはホールドタイムｔＨで規定されることになる。書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ１による書き込み動作の安定性を向上させるにはホールドタイムｔＨが大きいほど望ましいが、ポート交換可能信号ＥＮＢによるポート交換動作を行う上では、書き込み完了後速やかにビット線ＢＩＴ＿Ｐ０を開放する必要があるため、ホールドタイムｔＨは小さいほど望ましい。このような書き込み許可信号ＷＥに対する矛盾した要求の解決を図ったのが実施の形態２のポート交換信号生成回路である。
【００８４】
図８は実施の形態２のポート交換信号生成回路５１の構成を示す回路図である。同図に示すように、ＷＥは書き込み許可信号で、Ｈレベルのとき書き込みを行う。ＴＧ＿１０〜ＴＧ＿１３はトランスミッションゲート、ＬＡＴ＿１〜ＬＡＴ＿４はそれぞれインバータＩ１及びＩ２のループ接続により構成されるラッチ回路である。
【００８５】
パルス発生回路ＰＧ＿０及びＰＧ＿１は、図５で示した回路同様、それぞれプリチャージ信号ＰＲＣ＿Ｐ０及びＰＲＣ＿Ｐ１を受け、パルス信号ＳＰ０及びＳＰ１を出力する。また、パルス発生回路ＰＧ＿２はトランスミッションゲートＴＧ＿１３とインバータ２３との間に介挿される。その内部構成はパルス発生回路ＰＧ＿１及びＰＧ＿２と同様である。
【００８６】
書き込み許可信号ＷＥはインバータ１９及びトランスミッションゲートＴＧ＿１０を介してラッチ回路ＬＡＴ＿２に与えられる。トランスミッションゲートＴＧ＿１０のＰＭＯＳゲートにはプリチャージ信号ＰＲＣ＿Ｐ１がインバータ２０を介して付与され、ＮＭＯＳゲートにはプリチャージ信号ＰＲＣ＿Ｐ１がインバータ２０及び２１を介して与えられる。また、ラッチ回路ＬＡＴ＿２の入力部と電源ＶDDとの間にＰＭＯＳトランジスタＰＭ１０が介挿される。
【００８７】
ラッチ回路ＬＡＴ＿２の出力はトランスミッションゲートＴＧ＿１１を介してラッチ回路ＬＡＴ＿３に与えられる。トランスミッションゲートＴＧ＿１１のＰＭＯＳゲートにはプリチャージ信号ＰＲＣ＿Ｐ１が与えられ、ＮＭＯＳゲートにはプリチャージ信号ＰＲＣ＿Ｐ１がインバータ２２を介して与えられる。また、ラッチ回路ＬＡＴ＿３の入力部と接地レベルとの間にＮＭＯＳトランジスタＮＭ１０が介挿される。
【００８８】
ラッチ回路ＬＡＴ＿３の出力はインバータ１７、トランスミッションゲートＴＧ＿１を介してラッチ回路ＬＡＴ＿１に与えられる。トランスミッションゲートＴＧ＿１のＮＭＯＳゲートにはＯＲゲート１４の出力が与えられ、ＰＭＯＳゲートにはＯＲゲート１４の出力がインバータ１５を介して与えられる。そして、ラッチ回路ＬＡＴ＿１の出力がインバータ１８を介してポート交換信号ＰＳＥＬとして出力される。ここで、インバータ１７の出力がポート交換可能信号ＥＮＢとして規定される。
【００８９】
一方、ラッチ回路ＬＡＴ＿３の出力はトランスミッションゲートＴＧ＿１２を介してラッチ回路ＬＡＴ＿４にも与えられる。トランスミッションゲートＴＧ＿１２のＮＭＯＳゲートにはプリチャージ信号ＰＲＣ＿Ｐ１が与えられ、ＰＭＯＳゲートにはプリチャージ信号ＰＲＣ＿Ｐ１がインバータ２２を介して与えられる。また、ラッチ回路ＬＡＴ＿４の入力部と電源ＶDDとの間にＰＭＯＳトランジスタＰＭ１１が介挿される。
【００９０】
ラッチ回路ＬＡＴ＿４の出力はトランスミッションゲートＴＧ＿１３を介してパルス発生回路ＰＧ＿２に与えられる。トランスミッションゲートＴＧ＿１３のＰＭＯＳゲートにはプリチャージ信号ＰＲＣ＿Ｐ１が与えられ、ＮＭＯＳゲートにはプリチャージ信号ＰＲＣ＿Ｐ１がインバータ２２を介して与えられる。
【００９１】
パルス発生回路ＰＧ＿２はトランスミッションゲートＴＧ＿１３を介してラッチ回路ＬＡＴ＿４の出力を受け、リセット信号ＲＥＳＥＴ及び反転リセット信号ＲＥＳＥＴ＿Ｂを出力する。パルス発生回路ＰＧ＿２は遅延回路１１、インバータ１２、ＮＡＮＤゲート２４及びインバータ２３から構成され、ＮＡＮＤゲート２４は一方入力にラッチ回路ＬＡＴ＿４の出力を受ける。遅延回路１１はラッチ回路ＬＡＴ＿４の出力を受け、遅延時間ΔＴ遅延させてインバータ１２を介してＮＡＮＤゲート２４の他方入力に出力する。そして、ＮＡＮＤゲート２４の出力信号が反転リセット信号ＲＥＳＥＴ＿Ｂとなる。また、反転リセット信号ＲＥＳＥＴ＿Ｂがインバータ２３を介して得られる信号がリセット信号ＲＥＳＥＴとなる。
【００９２】
反転リセット信号ＲＥＳＥＴ＿ＢはＰＭＯＳトランジスタＰＭ１０及びＰＭ１１のゲートに与えられ、リセット信号ＲＥＳＥＴはＮＭＯＳトランジスタＮＭ１０のゲートに与えられる。
【００９３】
図９は図８で示したポート交換信号生成回路５１の動作を示すタイミング図である。同図に示すように、第１及び第２の書き込みサイクルＷ１及びＷ２に関して、それぞれの前半の期間（プリチャージ信号ＰＲＣ＿Ｐ１がＨレベルの期間）をＷ１＿Ｈ及びＷ２＿Ｈとし、それぞれの後半の期間（ＰＲＣ＿Ｐ１がＬレベルの期間）をＷ１＿Ｌ及びＷ２＿Ｌとする。
【００９４】
書き込み許可信号ＷＥは、少なくとも第１書き込みサイクルＷ１から第２書き込みサイクルのＷ２＿Ｈの期間はＨレベルになるよう設定される。プリチャージ信号ＰＲＣ＿Ｐ１がＨレベルのとき、トランスミッションゲートＴＧ＿１０がオンし、書き込み許可信号ＷＥをラッチ回路ＬＡＴ＿２に取り込む。ＬＡＴ＿２の出力である内部書き込み許可信号ＷＥ＿ＩＮＴは実際に書き込み用ビット線選択信号ＷＳＥＬ＿Ｐ１を活性化するために用いる。
【００９５】
したがって、内部書き込み許可信号ＷＥ＿ＩＮＴは、書き込みサイクルの先頭でＨレベルになる。次の期間Ｗ１＿ＬでトランスミッションゲートＴＧ＿１１がオンし、ラッチ回路ＬＡＴ＿２の出力をラッチ回路ＬＡＴ＿３が取り込む。ラッチ回路ＬＡＴ＿３の出力はポート交換可能信号ＥＮＢとして用いられる。したがって、ポート交換可能信号ＥＮＢは期間Ｗ１＿Ｌの先頭から立ち上がる。
【００９６】
そして、期間Ｗ２＿ＨにトランスミッションゲートＴＧ＿１２がオンし、ラッチ回路ＬＡＴ＿３のデータをラッチ回路ＬＡＴ＿４に転送する。さらに期間Ｗ２＿ＬにトランスミッションゲートＴＧ＿１３がオンし、ラッチ回路ＬＡＴ＿４のデータはパルス発生回路ＰＧ＿２に入力され、パルス発生回路ＰＧ＿２はリセット信号ＲＥＳＥＴ及び反転リセット信号ＲＥＳＥＴ＿Ｂを出力する。反転リセット信号ＲＥＳＥＴ＿ＢがＬレベルパルスを出力することで、ＰＭＯＳトランジスタＰＭ１０がオンしラッチ回路ＬＡＴ＿２の入力をＨレベルに初期設定する。その結果、内部書き込み許可信号ＷＥ＿ＩＮＴはＬレベルにリセットされる。同時に、ＰＭＯＳトランジスタＰＭ１１がオンし、ラッチ回路ＬＡＴ＿４の入力をＨレベルに初期設定するため、次のサイクルでパルス発生回路ＰＧ＿２がリセットパルス（リセット信号ＲＥＳＥＴ＝“Ｈ”、反転リセット信号ＲＥＳＥＴ＿Ｂ＝“Ｌ”）を発生するのを防止する。
【００９７】
一方、リセット信号ＲＥＳＥＴがＨレベルパルスを出力することで、ＮＭＯＳトランジスタＮＭ１０がオンし、ラッチ回路ＬＡＴ＿３の入力をＬレベルに設定する。このため、ポート交換可能信号ＥＮＢはＬレベルにリセットされる。
【００９８】
以上のように、プリチャージ信号をＰＲＣ＿Ｐ１に同期して、書き込み許可信号ＷＥにホールドタイムｔＨを設定しても、ポート交換可能信号ＥＮＢはプリチャージ信号ＰＲＣ＿Ｐ１の立ち下がりととも立ち下がるように構成することができる。
【００９９】
その結果、書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ１による書き込み動作の安定性を向上させるために十分なホールドタイムｔＨを設定し、ポート交換可能期間ＴＥＮＢを必要最小限の長さにして、ポート交換可能信号ＥＮＢによるポート交換動作を行う際、書き込み完了後速やかにビット線ＢＩＴ＿Ｐ０を開放することができる。
【０１００】
＜＜実施の形態３＞＞
実施の形態１及び実施の形態２では、第１書き込みサイクルＷ１の活性期間（ＰＲＣ＿Ｐ１がＨレベルの期間）が終了するとすぐにポート交換可能信号ＥＮＢを“Ｈ”にして、ポート交換可能期間ＴＥＮＢを設定する構成になっている。
【０１０１】
第１ポートＰＯＲＴ＿１がビット線ＢＩＴ＿Ｐ１をＬレベルにする書き込みを行った（ＤＩＮ＿Ｐ１がＨレベルのとき）直後、第０ポートＰＯＲＴ＿０がビット線ＢＩＴ＿Ｐ１を用いて読み出しを開始する可能性がある。この場合、ビット線ＢＩＴ＿Ｐ１は十分にプリチャージされていないので、十分に読み出し動作ができないばかりか、読み出しメモリセルに誤書き込みを行う危険性もある。
【０１０２】
実施の形態３では、ポート交換可能信号ＥＮＢの立ち上がりを遅らせることで、ビット線ＢＩＴ＿Ｐ１がプリチャージされる時間を確保するポート交換可能信号ＥＮＢを得ることを目的としている。
【０１０３】
図１０は実施の形態３のポート交換信号生成回路５２の構成を示す回路図である。同図に示すように、インバータ１７とトランスミッションゲートＴＧ＿１との間に遅延時間ＤＬを有する遅延回路３０を介挿している。なお、他の構成は図８で示した実施の形態２と同様である。
【０１０４】
図１１は実施の形態３のポート交換信号生成回路５２の動作を示すタイミング図である。同図のポート交換可能信号ＥＮＢの破線部分は実施の形態２の場合の波形である。実施の形態３では遅延時間ＤＬだけポート交換可能信号ＥＮＢを遅延させている。したがって、ビット線のプリチャージに必要な期間として適当な遅延時間ＤＬを設定すれば誤動作なくポート交換が可能になり、安定性の高い書き込み動作を行うことができる。
【０１０５】
＜＜実施の形態４＞＞
図１２はこの発明の実施の形態４であるデュアルポートメモリの構成を示す回路図である。同図に示すように、書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ１のクロスバースイッチＣＢＳ＿４に置き換えてＡＮＤゲートＡＮＤ＿０及びＡＮＤ＿１を設けている。すなわち、ＡＮＤゲートＡＮＤ＿０は、一方入力に書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ１を受け、他方入力にポート交換信号ＰＳＥＬを受け、ＡＮＤゲートＡＮＤ＿１は、一方入力に書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ１を受け、他方入力にポート交換信号ＰＳＥＬがインバータＩＮＶ３を介して得られる反転ポート交換信号ＰＳＥＬ*を受ける。
【０１０６】
したがって、ポート交換信号ＰＳＥＬがＬレベルのとき、ＡＮＤゲートＡＮＤ＿０はＬレベルに固定され、ＡＮＤゲートＡＮＤ＿１の出力として書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ１はＮＭＯＳトランジスタＮＭ３を活性化するため、ビット線ＢＩＴ＿Ｐ１に対して書き込みが行われる。一方、ポート交換信号ＰＳＥＬがＨレベルのとき、ＡＮＤゲートＡＮＤ＿１はＬレベルに固定され、ＡＮＤゲートＡＮＤ＿０の出力として書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ１はＮＭＯＳトランジスタＮＭ２を活性化するため、ビット線ＢＩＴ＿Ｐ０に対して書き込みが行われる。他の構成及び動作は図１で示した実施の形態１と同様であるため説明は省略する。
【０１０７】
クロスバースイッチＣＢＳ＿４は、図３に示すように、４個のトランスミッションゲートで構成されている。一般にトランスミッションゲートは負荷駆動力がなく、実際の設計では、その後に駆動力を補うためにドライバが必要である。これに対して、ＡＮＤゲートは駆動力があるため、このようなドライバを別途設ける必要がなくなり、その分高速化を図ることができる。
【０１０８】
＜＜実施の形態５＞＞
実施の形態１のデュアルポートメモリでは、プリチャージ信号ＰＲＣ＿Ｐ０のサイクル時間がプリチャージ信号ＰＲＣ＿Ｐ１と比較して長いとき、以下に述べる問題点が生じる。
【０１０９】
図１３のタイミング図を参照して問題点を説明する。第０ポートＰＯＲＴ＿０の読み出し動作の開始時点では、ポート交換可能信号ＥＮＢ信号はＬレベルであるため、第０ポートＰＯＲＴ＿０はビット線ＢＩＴ＿Ｐ０を用いて読み出しを行う。しかし、第０ポートＰＯＲＴ＿０の読み出し期間が長いため、途中で第２書き込みサイクルＷ２が始まり、ビット線ＢＩＴ＿Ｐ０は強制的に第１ポートＰＯＲＴ＿１に引き渡される。その時点までの第０ポートＰＯＲＴ＿０の読み出し動作内容により、ビット線ＢＩＴ＿Ｐ０の電位が低下していた場合には、書き込み用として選択された、読み出し対象のメモリセルとは異なる書き込み対象のメモリセルに対して誤書き込みを行う可能性がある。
【０１１０】
また、第０ポートＰＯＲＴ＿０は、ポートが切り替わってから再度読み出し動作を開始する必要があるが、第０ポートＰＯＲＴ＿０が読み出しに使える時間は図１３の期間ｔＲに限られる。期間ｔＲが十分長くないと、読み出し動作も完了できない。しかしながら、期間ｔＲの長さはプリチャージ信号ＰＲＣ＿０とプリチャージ信号ＰＲＣ＿Ｐ１との相対的な関係で決定するため、期間ｔＲの長さを設計者の意図通り決定することは実質的に不可能である。
【０１１１】
上記問題点を回避するには、第０ポートＰＯＲＴ＿０の読み出し動作が第１ポートＰＯＲＴ＿１の動作サイクル期間の１／２の期間内で完了する必要がある。
【０１１２】
図１４はこの発明の実施の形態４であるプリチャージ信号変形回路の構成を示す回路図である。同図に示すように、遅延回路３１はプリチャージ信号ＰＲＣ＿Ｐ０を受け、その信号を時間Ｔ３１遅延させてインバータ３２に出力する。ＡＮＤゲート３３は一方入力にプリチャージ信号ＰＲＣ＿Ｐ０を受け、他方入力にインバータ３２の出力を受ける。そして、ＡＮＤゲート３３の出力をプリチャージ信号ＰＲＣ＿Ｐ０′として出力する。このプリチャージ信号ＰＲＣ＿Ｐ０′をプリチャージ信号ＰＲＣ＿Ｐ０の代わりに用いる。このとき、時間Ｔ３１はプリチャージ信号ＰＲＣ＿Ｐ１の最小周期の１／２以下に設定される。
【０１１３】
このように構成すると、図１３の破線に示すように、プリチャージ信号ＰＲＣ＿Ｐ０′のＨレベルの期間を遅延回路３１の遅延時間Ｔ３１に波形変形するものである。第０ポートＰＯＲＴ＿０の活性期間をプリチャージ信号ＰＲＣ＿Ｐ１の周期の１／２以下にすることで、第２書き込みサイクルＷ２の開始以前に確実に第０ポートＰＯＲＴ＿０での読み出し動作を完了させることができ、誤書き込みや読み出し再実行が防止でき、正常動作を実現できる。
【０１１４】
＜＜実施の形態６＞＞
実施の形態１のデュアルポートメモリでは、第２書き込みサイクルＷ２において、第０ポートＰＯＲＴ＿０の読み出しデータを出力ピンＤＯＵＴ＿Ｐ０に出力させるため、センスアンプＳＡ＿Ｐ０及びＳＡ＿Ｐ１の出力である第１及び第２の増幅信号をクロスバースイッチＣＢＳ＿５により交換する構成としていた。しかし、この期間は、第１ポートＰＯＲＴ＿１は書き込みサイクルであり、出力信号ＤＯＵＴ＿Ｐ１を外部に出力する必要はない。
【０１１５】
図１５にこの発明の実施の形態６であるデュアルポートメモリのセンスアンプ周辺の構成を示す回路図である。ＴＧ＿２０〜ＴＧ＿２２はトランスミッションゲート、ＬＡＴ＿Ｐ０及びＬＡＴ＿Ｐ１はインバータＩ１及びＩ２のループ接続で構成されるラッチである。内部書き込み許可信号ＷＥ＿ＩＮＴは、図８の実施の形態２で示したように、書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ１の発生に用いる内部信号であり、図９で示したように、第１書き込みサイクルＷ１の開始時から第２書き込みサイクルＷ２の前半にかけてＨレベルとなる信号である。
【０１１６】
図１５に示すように、ＡＮＤゲート３４は内部書き込み許可信号ＷＥ＿ＩＮＴの反転信号とポート交換信号ＰＳＥＬの反転信号とを受け、インバータ３５に出力する。インバータ３５の出力はトランスファゲートＴＧ＿２１のＰＭＯＳゲートに与えられるとともに、インバータ３６の入力に与えられる。インバータ３６の出力はトランスファゲートＴＧ＿２１のＮＭＯＳゲートに与えられる。
【０１１７】
ポート交換信号ＰＳＥＬは、トランスファゲートＴＧ＿２０のＰＭＯＳゲートに与えられるとともに、インバータ３７及び３８の入力に与えられる。インバータ３８の出力はトランスファゲートＴＧ＿２０のＮＭＯＳゲートに与えられる。インバータ３７の出力はトランスファゲートＴＧ＿２２のＰＭＯＳゲートに与えられるとともに、インバータ３９の入力部に与えられる。インバータ３９の出力はトランスファゲートＴＧ＿２２のＮＭＯＳゲートに与えられる。
【０１１８】
トランスファゲートＴＧ＿２０はセンスアンプＳＡ＿Ｐ０の出力部とラッチ回路ＬＡＴ＿Ｐ０との間に介挿され、ラッチ回路ＬＡＴ＿Ｐ０の出力がインバータ４０に与えられ、インバータ４０の出力が出力信号ＤＯＵＴ＿Ｐ０として出力される。トランスファゲートＴＧ＿２１はセンスアンプＳＡ＿Ｐ１の出力部とラッチ回路ＬＡＴ＿Ｐ１との間に介挿され、ラッチ回路ＬＡＴ＿Ｐ１の出力がインバータ４１に与えられ、インバータ４１の出力が出力信号ＤＯＵＴ＿Ｐ１として出力される。さらに、トランスファゲートＴＧ＿２２はセンスアンプＳＡ＿Ｐ１の出力部とラッチ回路ＬＡＴ＿Ｐ０との間に介挿される。なお、他の構成は図１で示した実施の形態１の回路構成と同様である。
【０１１９】
このような構成において、読み出しサイクルのときには、ポート交換信号ＰＳＥＬ及び内部書き込み許可信号ＷＥ＿ＩＮＴが共にＬレベルであるため、トランスファゲートＴＧ＿２０及びＴＧ＿２１がオンし、トランスファゲートＴＧ＿２２がオフするため、第０ポートＰＯＲＴ＿０の出力信号ＤＯＵＴ＿Ｐ０としてセンスアンプＳＡ＿Ｐ０の出力である第１の増幅信号が選択され、第１ポートＰＯＲＴ＿１の出力信号ＤＯＵＴ＿Ｐ１としてセンスアンプＳＡ＿Ｐ１の出力である第２の増幅信号が選択される。
【０１２０】
一方、書き込み期間では、内部書き込み許可信号ＷＥ＿ＩＮＴがＨレベルとなり、トランスファゲートＴＧ＿２１はポート交換信号ＰＳＥＬに関係なく常にオフする。ポートが交換される前は、ポート交換信号ＰＳＥＬはＬレベルであるので、トランスファゲートＴＧ＿２０がオンしトランスファゲートＴＧ＿２２がオフするため、第０ポートＰＯＲＴ＿０の出力信号ＤＯＵＴ＿Ｐ０としてセンスアンプＳＡ＿Ｐ０の出力である第１の増幅信号が選択され、第１ポートＰＯＲＴ＿１の出力信号ＤＯＵＴ＿Ｐ１としてラッチ回路ＬＡＴ＿Ｐ１に保持された前回の読み出しデータが選択される。
【０１２１】
そして、ポート交換期間中では、ポート交換信号ＰＳＥＬがＨレベルとなるため、トランスファゲートＴＧ＿２２がオンしトランスファゲートＴＧ＿２０がオフするため、第０ポートＰＯＲＴ＿０の出力信号ＤＯＵＴ＿Ｐ０としてセンスアンプＳＡ＿Ｐ１の出力である第２の増幅信号が選択され、第１ポートＰＯＲＴ＿１の出力信号ＤＯＵＴ＿Ｐ１としてラッチ回路ＬＡＴ＿Ｐ１に保持された前回の読み出しデータが選択される。実施の形態１では、センスアンプＳＡ＿Ｐ０及びＳＡ＿Ｐ１の出力の交換にクロスバースイッチＣＢＳ＿５を用いたため、４個のトランスミッションゲートが必要であったが、実施の形態６の構成では、３個のトランスミションゲートで所望の動作を得ることができる。
【０１２２】
また、センスアンプＳＡ＿Ｐ０及びＳＡ＿Ｐ１の出力にラッチ回路ＬＡＴ＿Ｐ０及びＬＡＴ＿Ｐ１を設けたため、各ポートそれぞれにおいて読み出し動作期間でない場合でも、第０ポートＰＯＲＴ＿０の出力信号ＤＯＵＴ＿Ｐ０あるいは第１ポートＰＯＲＴ＿１の出力信号ＤＯＵＴ＿Ｐ１として、前回の読み出しデータを出力し続けることができる。
【０１２３】
【発明の効果】
以上説明したように、この発明における請求項１記載の半導体記憶装置によれば、第１及び第２の書き込みサイクルを連続して実行することにより第２のポートの書き込み動作を実行している。
【０１２４】
第１の書き込みサイクルにおいて、複数のメモリセルのうち活性状態の第２の選択ワード線に接続される書き込み対象メモリセルの第２のノードに反転書き込み信号を付与し、第２の書き込みサイクルにおいて、書き込み対象メモリセルの第１のノードに書き込み信号を付与するため、第１及び第２の書き込みサイクル実行前に第１及び第２のビット線の電位設定がどのような場合でも、入力信号の指示するデータを書き込み対象メモリセルに正確に書き込むことができる。
【０１２５】
一方、第１の書き込みサイクルにおいて、複数の第１のワード線のうち一の第１のワード線である第１の選択ワード線を活性状態して、読み出し対象のメモリセルの格納データが第１のビット線及び第１のセンスアンプを介して得られる第１の増幅信号を第１のポートの出力信号とし、第２の書き込みサイクルにおいて、複数の第２のワード線のうち上記第１の選択ワード線に対応する第２のワード線を活性状態にして、読み出し対象のメモリセルの格納データが第２のビット線及び第２のセンスアンプを介して得られる第２の増幅信号を第１のポートの出力信号とするため、第２のポートの書き込み動作中においても何等支障なく第１のポートの読み出し動作を行うことができる。
【０１２６】
したがって、請求項１記載の半導体記憶装置は、２本のビット線のみで第１のポートの読み出し動作と第２のポートの書き込み動作を独立して行うことができるため、単一ポートの半導体記憶装置と同等の集積度を得ることができる。
【０１２７】
また、請求項２記載の半導体記憶装置の第１及び第２のセンスアンプはそれぞれ基準電位と第１及び第２のビット線の電位との電位差を検出・増幅して第１及び第２の増幅信号を出力する。そして、第２のポートの読み出し動作を、第１の増幅信号を第１のポートの読み出し信号とし、第２の増幅信号を第２のポートの出力信号とする読み出しサイクルを実行することにより行うことができる。
【０１２８】
したがって、請求項２記載の半導体記憶装置は、さらに、２本のビット線のみで第１のポートの読み出し動作と第２のポートの読み出し動作を独立して行うことができる。
【０１２９】
また、請求項３記載の半導体記憶装置において、複数の第１及び第２のワード線を第１及び第２のポート用に設定し、複数の第１のワード線選択信号のうち一の第１のワード線選択信号を活性状態にし、複数の第２のワード線選択信号のうち一の第２のワード線選択信号を活性状態にすれば、以下のように第１及び第２の書き込みサイクルが実行される。
【０１３０】
第１の書き込みサイクルのポート交換信号が第１の状態である期間において、複数の第２のワード線のうち活性状態の第２のワード線選択信号が与えられるワード線が第２の選択ワード線となり、この第２の選択ワード線に接続される書き込み対象メモリセルの第２のノードに反転書き込み信号が付与される。
【０１３１】
一方、第２の書き込みサイクルのポート交換信号が第２の状態である期間において、複数の第１のワード線のうち活性状態の第２のワード線選択信号が与えられるワード線が第２の選択ワード線に対応する第１のワード線となるため、上記書き込み対象メモリセルの第１のノードに書き込み信号が付与される。
【０１３２】
したがって、ポート交換信号の制御下で入力信号の指示するデータを書き込み対象メモリセルに書き込むことができる。
【０１３３】
また、請求項４記載の半導体記憶装置の読み出し時ビット線切り替え手段は、ポート交換信号が第１の状態のとき第１及び第２の読み出し時ビット線選択信号それぞれの制御下で第１及び第２のビット線と第１及び第２のセンスアンプの入力部との導通／遮断を制御し、ポート交換信号が第２の状態のとき第１及び第２の読み出し時ビット線選択信号それぞれの制御下で第２及び第１のビット線と第２及び第１のセンスアンプの入力部との導通／遮断を制御する。
【０１３４】
したがって、第１及び第２の読み出し時ビット線選択信号をそれぞれ第１及び第２のポート用に設定すれば、第２の書き込みサイクルのポート交換信号が第２の状態の期間、第１の読み出し時ビット選択信号により第２のビット線と第２のセンスアンプの入力部との導通／遮断を制御して第２の増幅信号の出力制御を行い、第２の増幅信号を第１のポートの出力信号とすることができる。
【０１３５】
また、請求項５記載の半導体記憶装置の書き込み時ビット線切り替え手段は、ポート交換信号が第１の状態のとき書き込み時ビット線選択信号の制御下で第２のビット線と書き込み信号出力手段の出力部との導通／遮断を制御し、ポート交換信号が第２の状態のとき書き込み時ビット線選択信号の制御下で第１のビット線と書き込み信号出力手段の出力部との導通／遮断を制御する。
【０１３６】
第１の書き込みサイクルのポート交換信号が第１の状態である期間において、書き込み時ビット線選択信号の制御下で、反転書き込み信号が第２のビット線に付与され、その結果、書き込み対象メモリセルの第２のノードに反転書き込み信号が付与される。
【０１３７】
一方、第２の書き込みサイクルのポート交換信号が第２の状態である期間において、書き込み時ビット選択信号の制御下で、書き込み信号が第１のビット線に付与され、その結果、上記書き込み対象メモリセルの第１のノードに書き込み信号が付与される。
【０１３８】
また、請求項６記載の半導体記憶装置の出力信号切り替え手段は、ポート交換信号が第１の状態のとき第１及び第２の増幅信号をそれぞれ第１及び第２のポートの出力信号として出力し、ポート交換信号が第２の状態のとき第１及び第２の増幅信号をそれぞれ第２及び第１のポートの出力信号として出力する。
【０１３９】
したがって、出力信号切り替え手段により自動的に、第１の書き込みサイクルのポート交換信号が第１の状態である期間は第１の増幅信号を第１のポートの出力信号とし、第２の書き込みサイクルのポート交換信号が第２の状態の期間は第２の増幅信号を第１のポートの出力信号とすることができる。
【０１４０】
また、請求項７記載の半導体記憶装置のプリチャージビット線切り替え手段は、ポート交換信号が第１の状態のとき第１及び第２のプリチャージ信号の制御下で第１及び第２のビット線を所定電位にプリチャージし、ポート交換信号が第２の状態のとき第１及び第２のプリチャージ信号の制御下で第２及び第１のビット線を所定電位にプリチャージする。
【０１４１】
したがって、第１及び第２のプリチャージ信号をそれぞれ第１及び第２のポート用に設定すれば、第２の書き込みサイクルのポート交換信号が第２の状態の期間、第２のプリチャージ信号の制御下で第１のビット線を所定電位にプリチャージして、第１のビット線を用いて書き込み信号を書き込み対象メモリセルの第１のノードに付与することができる。
【０１４２】
また、請求項８記載の半導体記憶装置は、ワード線切り替え手段、読み出し時ビット線切り替え手段、書き込み時ビット線切り替え手段、出力信号切り替え手段及びプリチャージビット線切り替え手段をそれぞれポート交換信号を制御入力とした２入力２出力の同一の回路構成で形成するため、比較的簡単な回路構成で実現することができる。
【０１４３】
また、請求項９記載のポート交換信号生成手段は、書き込み許可信号が書き込み動作を指示する時、第１の書き込みサイクル後半の一部から第２の書き込みサイクルの前半の一部に至る期間を含んでポート交換可能期間を設定し、該ポート交換可能期間おける第１あるいは第２のプリチャージ信号の非活性状態へのエッジ変化検出をトリガとして、ポート交換信号を第１の状態から第２の状態に変更している。
【０１４４】
したがって、ポート交換信号は第１の書き込みサイクルの少なくとも一部の期間に必ず第１の状態とすることができる。
【０１４５】
また、請求項１０記載の半導体記憶装置のポート交換信号生成手段は、第２の書き込みサイクルにおける第２のプリチャージ信号の活性状態へのエッジ変化を終了時として、ポート交換可能期間を設定するため、書き込み許可信号の書き込み指示期間の長さに関係なく第２のプリチャージ信号に基づきポート交換可能期間の長さを設定することができる。
【０１４６】
その結果、書き込み動作の安定性を向上させるために十分なホールドタイムを設定した書き込み許可信号を用いても、ポート交換可能期間を必要最小限に抑えて書き込み動作の第２書き込みサイクル完了後速やかに第１のビット線を開放することができる。
【０１４７】
また、請求項１１記載の半導体記憶装置のポート交換信号生成手段は、第１の書き込みサイクルにおける第２のプリチャージ信号の活性状態へのエッジ変化から所定時間経過時を開始時とし、第２の書き込みサイクルにおける第２のプリチャージ信号の活性状態へのエッジ変化から所定時間経過時を終了時として、ポート交換可能期間を設定している。
【０１４８】
したがって、ビット線のプリチャージに必要な期間として適切な時間に上記所定時間を設定すれば誤動作なく第１及び第２の書き込みサイクルが実行され、安定性の高い書き込み動作を行うことができる。
【０１４９】
また、請求項１２記載の半導体記憶装置の書き込み時ビット線切り替え手段は、第１及び第２の論理回路から出力される第１及び第２の論理信号により第１及び第２のトランジスタの導通／遮断することにより、書き込み時のビット線選択を行っており、論理回路の出力は駆動力があるため、駆動用ドライバを別途必要としない分、高速なスイッチング動作を実現することができる。
【０１５０】
また、請求項１３記載の半導体記憶装置のプリチャージ信号波形変形手段は、第１のプリチャージ信号の非活性状態の期間を、第２のプリチャージ信号の周期の１／２以下に波形変形するため、第２の書き込みサイクルの開始以前に確実に第１ポートでの読み出し動作を完了させることができ、誤書き込みや読み出し再実行が防止でき、正常動作を実現できる。
【０１５１】
また、請求項１４記載の半導体記憶装置の出力信号切り替え手段は、書き込み時に第２のセンスアンプの出力部を電気的に遮断するセンスアンプ出力遮断手段を含むため、回路構成の簡単化を図ることができる。
【０１５２】
また、請求項１５記載の半導体記憶装置の出力信号切り替え手段は、書き込み許可関連信号及びポート交換信号の制御下で、第１及び第２の増幅信号をそれぞれ受ける第１及び第２のラッチ回路をさらに含むため、第１及び第２のポートそれぞれにおいて読み出し動作期間でない場合でも、第１のポートの出力信号あるいは第２のポートの出力信号として、前回の読み出し時に出力した出力信号を出力し続けることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１であるデュアルポートメモリの構成を示す回路図である。
【図２】 クロスバースイッチの概略を示す説明図である。
【図３】 クロスバースイッチの内部構成を示す回路図である。
【図４】 実施の形態１の動作を示すタイミング図である。
【図５】 実施の形態１のポート交換信号生成回路の内部構成を示す回路図である。
【図６】 図５のポート交換信号生成回路の動作を示すタイミング図である。
【図７】 書き込み許可信号のセットアップタイム及びホールドタイムの説明用のタイミング図である。
【図８】 実施の形態２のポート交換信号生成回路の内部構成を示す回路図である。
【図９】 図８のポート交換信号生成回路の動作を示すタイミング図である。
【図１０】 実施の形態３のポート交換信号生成回路の内部構成を示す回路図である。
【図１１】 図１０のポート交換信号生成回路の動作を示すタイミング図である。
【図１２】 この発明の実施の形態４であるデュアルポートメモリの構成を示す回路図である。
【図１３】 実施の形態５の動作説明用のタイミング図である。
【図１４】 実施の形態５のプリチャージ信号変形回路の構成を示す回路図である。
【図１５】 この発明の実施の形態６であるデュアルポートメモリのセンスアンプ周辺の構成を示す回路図である。
【図１６】 従来のデュアルポートメモリの構成を示す回路図である。
【図１７】 図１６のデュアルポートメモリの動作を示すタイミング図である。
【符号の説明】
ＢＩＴ＿Ｐ０，ＢＩＴ＿Ｐ１ ビット線、ＣＢＳ＿０〜ＣＢＳ＿５ クロスバースイッチ、ＭＣ０，ＭＣ１ メモリセル、ＮＭ０〜ＮＭ３ ＮＭＯＳトランジスタ、ＰＭ０〜ＰＭ３ ＰＭＯＳトランジスタ、ＳＡ＿Ｐ０，ＳＡ＿Ｐ１ センスアンプ。
【発明の属する技術分野】
この発明は、複数のプロセッサ間で大容量のデータを受け渡しする場合に適したデュアルポート機能を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
デュアルポートメモリとは、ポートを２個持ち、それぞれのポートに対して書き込み、読み出しあるいは書き込み及び読み出しの両方ができるメモリをいう。ここでは、一方のポートは読み出し専用、他方のポートは書き込み／読み出しの両方が行えるデュアルポートメモリを扱う。
【０００３】
図１６はデュアルポートメモリの従来構成を示す回路図である。第０ポート（ＰＯＲＴ＿０）は読み出し専用、第１ポート（ＰＯＲＴ＿１）は書き込み／読み出しポートとする。
【０００４】
ＷＯＲＤ＿００〜ＷＯＲＤ＿１１はワード線、ＷＯＲＤ＿Ｐ０＜０＞及びＷＯＲＤ＿Ｐ０＜１＞は第０ポートＰＯＲＴ＿０のワードー線選択信号、ＷＯＲＤ＿Ｐ１＜０＞及びＷＯＲＤ＿Ｐ１＜１＞は第１ポートＰＯＲＴ＿１のワード線選択信号である。ＢＩＴ＿Ｐ０及びＢＩＴＢ＿Ｐ０は第０ポートＰＯＲＴ＿０のビット線対、ＢＩＴ＿Ｐ１及びＢＩＴＢ＿Ｐ１は第１ポートＰＯＲＴ＿１のビット線対である。ＰＲＣ＿Ｐ０及びＰＲＣ＿Ｐ１は、それぞれ第０ポートＰＯＲＴ＿０及び第１ポートＰＯＲＴ＿１のビット線プリチャージ信号である。プリチャージ信号ＰＲＣ＿Ｐ０及びＰＲＣ＿Ｐ１は、それぞれのポート動作の基準となる信号で、クロックと同等の信号である。ＲＳＥＬ＿Ｐ０は第０ポートＰＯＲＴ＿０のビット線選択信号、ＲＳＥＬ＿Ｐ１は第１ポートＰＯＲＴ＿１の読み出し時ビット線選択信号、ＷＳＥＬ＿Ｐ１は第１ポートＰＯＲＴ＿１の書き込み時ビット線選択信号である。
【０００５】
ＳＡ＿Ｐ０及びＳＡ＿Ｐ１は、それぞれ第０ポートＰＯＲＴ＿０及び第１ポートＰＯＲＴ＿１のセンスアンプで、出力信号ＤＯＵＴ＿Ｐ０及びＤＯＵＴ＿Ｐ１に出力する。ＷＢ＿Ｐ１は第１ポートＰＯＲＴ＿１の書き込みバッファで、入力信号ＤＩＮ＿Ｐ１にしたがって書き込み時に第１ポートＰＯＲＴ＿１のビット線対ＢＩＴ＿Ｐ１，ＢＩＴＢ＿Ｐ１を駆動する。
【０００６】
ＭＣ０及びＭＣ１はメモリセルで、メモリセルＭＣ０及びＭＣ１はそれぞれ２個のインバータＩＮＶ０及びＩＮＶ１と４個のＮＭＯＳトランジスタＮＭ０〜ＮＭ３より構成される。メモリセルＭＣｉ（ｉ＝０，１）において、インバータＩＮＶ０及ＩＮＶ１はループ接続され、インバータＩＮＶ０の入力部（インバータＩＮＶ１の出力部）がノードＮｉ０として規定され、インバータＩＮＶ０の出力部（インバータＩＮＶ１の入力部）がノードＮｉ１として規定され、ノードＮｉ０がＮＭＯＳトランジスタＮＭ０を介してビット線ＢＩＴ＿Ｐ０に接続されるとともに、ＮＭＯＳトランジスタＮＭ２を介してビット線ＢＩＴ＿Ｐ１に接続され、ノードＮｉ１はＮＭＯＳトランジスタＮＭ１を介してビット線ＢＩＴＢ＿Ｐ０に接続されるとともにＮＭＯＳトランジスタＮＭ３を介してビット線ＢＩＴＢ＿Ｐ１に接続される。ＮＭＯＳトランジスタＮＭ０及びＮＭ１のゲートはそれぞれワード線ＷＯＲＤ＿ｉ０に接続され、ＮＭＯＳトランジスタＮＭ２及びＮＭ３のゲートはそれぞれワード線ＷＯＲＤ＿ｉ１に接続される。
【０００７】
ビット線ＢＩＴ＿Ｐ０の一端はＰＭＯＳトランジスタＰＭ０を介して電源ＶDDに接続され、他端はＰＭＯＳトランジスタＰＭ４を介してセンスアンプＳＡ＿Ｐ０の一方入力に接続される。ビット線ＢＩＴＢ＿Ｐ０の一端はＰＭＯＳトランジスタＰＭ１を介して電源ＶDDに接続され、他端はＰＭＯＳトランジスタＰＭ５を介してセンスアンプＳＡ＿Ｐ０の他方入力に接続される。ビット線ＢＩＴ＿Ｐ１の一端はＰＭＯＳトランジスタＰＭ２を介して電源ＶDDに接続され、他端はＰＭＯＳトランジスタＰＭ６を介してセンスアンプＳＡ＿Ｐ１の一方入力に接続されるとともに、ＮＭＯＳトランジスタＮＭ４を介して書き込みバッファＷＢ＿Ｐ１の出力部に接続される。ビット線ＢＩＴＢ＿Ｐ１の一端はＰＭＯＳトランジスタＰＭ３を介して電源ＶDDに接続され、他端はＰＭＯＳトランジスタＰＭ７を介してセンスアンプＳＡ＿Ｐ１の他方入力に接続されるとともに、ＮＭＯＳトランジスタＮＭ５を介して書き込みバッファＷＢ＿Ｐ１の反転出力部に接続される。
【０００８】
ＰＭＯＳトランジスタＰＭ０及びＰＭ１のゲートにプリチャージ信号ＰＲＣ＿Ｐ０を受け、ＰＭＯＳトランジスタＰＭ２及びＰＭ３のゲートにプリチャージ信号ＰＲＣ＿Ｐ１を受ける。ＰＭＯＳトランジスタＰＭ４及びＰＭ５のゲートに読み出し時ビット線選択信号ＲＳＥＬ＿Ｐ０を受け、ＰＭＯＳトランジスタＰＭ６及びＰＭ７のゲートに読み出し時ビット線選択信号ＲＳＥＬ＿Ｐ１を受け、ＮＭＯＳトランジスタＮＭ４及びＮＭ５のゲートに書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ１を受ける。
【０００９】
図１６では説明の都合上、メモリセルが２個しか示されていないが、実際には各ワード線及びビット線対に対し、多数のメモリセルが接続される。
【００１０】
次に動作を説明する。図１７はデュアルポートメモリの各信号の時経変化を示すタイミングチャートである。図１７は、第０ポートＰＯＲＴ＿０はメモリセルＭＣ０を選択し、第１ポートＰＯＲＴ＿１はメモリセルＭＣ１を選択した例を示している。プリチャージ信号ＰＲＣ＿Ｐ０及びＰＲＣ＿Ｐ１はＬレベルのとき、それぞれのポートのビット線の電位をＨレベルにプリチャージする。ワード線ＷＯＲＤは対応のプリチャージ信号ＰＲＣがＨレベルのときに選択状態（Ｈレベル）になるよう設定される。ビット線選択信号も、プリチャージ信号がＨレベルのときに選択状態になるよう設定される。読み出し時のビット線選択信号ＲＳＥＬ＿Ｐ０及びＲＳＥＬ＿Ｐ１はＬレベルが選択状態、また書き込み時のビット線選択信号ＷＳＥＬ＿Ｐ１は、Ｈレベルのとき選択状態である。
【００１１】
第０ポートＰＯＲＴ＿０は読み出し専用ポートであるため、プリチャージ信号ＰＲＣ＿Ｐ０がＨレベルのとき、ワード線選択信号ＷＯＲＤ＿Ｐ０＜０＞がＨレベル、ビット線選択信号ＲＳＥＬ＿Ｐ０がＬレベルになる。このとき、メモリセルＭＣ０が選択され、そのデータはビット線対ＢＩＴ＿Ｐ０及びＢＩＴＢ＿Ｐ０に出力される。メモリセルＭＣ０のノードＮ００がＨレベル、ノードＮ０１がＬレベルという状態でデータが保持されていたと仮定すると、ビット線ＢＩＴ＿Ｐ０はＨレベルのまま保持され、ビット線ＢＩＴＢ＿Ｐ０の電位はメモリセルＭＣ０のＮＭＯＳトランジスタＮＭ１及びインバータＩＮＶ０を介して電流が引き抜かれるため、Ｈレベルから次第に低下する。ビット線対ＢＩＴ＿Ｐ０，ＢＩＴＢ＿Ｐ０はそれぞれＰＭＯＳトランジスタＰＭ４及びＰＭ５を介して、センスアンプＳＡ＿Ｐ０の一方及び他方入力に接続される。センスアンプＳＡ＿Ｐ０はビット線対ＢＩＴ＿Ｐ０，ＢＩＴＢ＿Ｐ０間の電位差を検出して、その結果を出力信号ＤＯＵＴ＿Ｐ０ととして出力する。
【００１２】
第１ポートＰＯＲＴ＿１の読み出しサイクル（図１７の“Ｒ”で示されたサイクル）では、ワード線選択信号ＷＯＲＤ＿Ｐ１＜１＞とビット線選択信号ＲＳＥＬ＿Ｐ１が選択状態になる。メモリセルＭＣ１が選択され、そのデータはビット線対ＢＩＴ＿Ｐ１，ＢＩＴＢ＿Ｐ１に出力される。第０ポートＰＯＲＴ＿０での読み出し動作と同様に、ＰＭＯＳトランジスタＰＭ６及びＰＭ７を介して、ビット線対間の電位差がセンスアンプＳＡ＿Ｐ１で検出され、その結果を出力信号ＤＯＵＴ＿Ｐ１として出力する。
【００１３】
一方、書き込みサイクル（図１７の“Ｗ”で示されたサイクル）では、ワード線選択信号ＷＯＲＤ＿Ｐ１＜１＞とビット線選択信号ＷＳＥＬ＿Ｐ１が選択状態になる。入力信号ＤＩＮ＿Ｐ１で規定されるデータにしたがって、ビット線対ＢＩＴ＿Ｐ１，ＢＩＴＢ＿Ｐ１のうち、一方のビット線がＨレベルに設定され、他方のビット線がＬレベルに設定される。例えば、入力信号ＤＩＮ＿Ｐ１に与えられるデータがＬレベルであるとき、ビット線ＢＩＴ＿Ｐ１がＬレベル（接地レベル）、ビット線ＢＩＴＢ＿Ｐ１がＨレベル（電源ＶDDレベル）に設定される。これにより、メモリセルＭＣ１のノードＮ１０は強制的にＬレベルに設定され、ノードＮ１１は強制的にＨレベルに設定される。
【００１４】
【発明が解決しようとする課題】
以上のように、図１６で示したデュアルポートメモリでは、それぞれのポートに独立にワード線及びビット線対を設けているため、同一カラム内につながるメモリセルであっても、ポート間で干渉することなく独立して読み出し／書き込み動作を行うことができる。ただし、一般に同一メモリセルに対する書き込みと読み出しの同時動作は禁止される。各メモリセルに対して、ワード線２本、ビット線４本を準備することは、ワード線１本及びビット線２本のシングルポートのメモリセルと比較して、大幅に面積が増大する原因となる。さらに、シングルポートのメモリセルが２個のＰＭＯＳトランジスタ、４個のＮＭＯＳトランジスタで構成されるのに対し、図１６に示すように、従来のデュアルポートメモリではさらにＮＭＯＳトランジスタが２個余分に必要になり、これも面積を増大させてしまう。
【００１５】
このように、シングルポートに対して面積増大が大きいことから、デュアルポートメモリの機能が必要な場合でも、さまざまな工夫によりその採用を避ける場合が多い。実際に、システムクロックに対してシングルポートメモリ部分のみを２倍の速度で動作させ、１システムサイクル内で２回アクセスすることで、見かけ上デュアルポートメモリを実現する例もある。
【００１６】
この発明は上記問題点を解決するためになされたもので、回路面積の縮小化を図った２ポート構成の半導体記憶装置を得ることを目的とする。
【００１７】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体記憶装置は、読み出し専用の第１のポートと、読み出し及び書き込み用の第２のポートと、前記第１及び第２のポートに対応してそれぞれ設けられる第１及び第２のビット線と、各々が前記第１及び第２のポートに対応してそれぞれ設けられる複数の第１及び第２のワード線とを備え、前記複数の第１及び第２のワード線は互いに１対１に対応し、前記第１及び第２のビット線間に設けられる複数のメモリセルをさらに備え、前記複数のメモリセルはそれぞれ論理的に反転した関係にある信号が得られる第１及び第２のノードを有し、前記複数の第１のワード線のうち自身に対応する第１のワード線が活性状態のとき前記第１のビット線に前記第１のノードが接続され、前記複数の第２のワード線のうち自身に対応する第２のワード線が活性状態のとき前記第２のビット線に前記第２のノードが接続され、前記第１のビット線に接続され前記第１のビット線の電位に基づき第１の増幅信号を出力する第１のセンスアンプと、前記第２のビット線に接続され前記第２のビット線の電位に基づき第２の増幅信号を出力する第２のセンスアンプと、外部より入力信号を受け、前記入力信号に基づき書き込み信号を出力部より出力するとともに前記書き込み信号を論理的に反転した反転書き込み信号を反転出力部より出力する書き込み信号出力手段とをさらに備え、前記第２のポートの書き込み動作を第１及び第２の書き込みサイクルを連続して行うことにより実行し、前記第１の書き込みサイクルは、前記複数の第１のワード線のうち一の第１のワード線である第１の選択ワード線を活性状態にして前記第１の増幅信号を前記第１のポートの出力信号とし、前記複数の第２のワード線のうち一の第２のワード線である第２の選択ワード線を活性状態にして、前記書き込み信号出力手段の反転出力部と前記第２のビット線とを電気的に接続し、前記複数のメモリセルのうち活性状態の第２の選択ワード線に接続される書き込み対象メモリセルの前記第２のノードに前記反転書き込み信号を付与し、前記第２の書き込みサイクルは、前記複数の第２のワード線のうち前記第１の選択ワード線に対応する第２のワード線を活性状態にして前記第２の増幅信号を前記第１のポートの出力信号とし、前記複数の第１のワード線のうち前記第２の選択ワード線に対応する第１のワード線を活性状態にして、前記書き込み信号出力手段の出力部と前記第１のビット線とを電気的に接続し、前記書き込み対象メモリセルの前記第１のノードに前記書き込み信号を付与している。
【００１８】
また、請求項２記載の半導体記憶装置のように、前記第１のセンスアンプは、基準電位を受け、前記第１のビット線の電位と前記基準電位との電位差を検出・増幅して前記第１の増幅信号を出力し、前記第２のセンスアンプは、前記基準電位を受け、前記第２のビット線の電位と前記基準電位との電位差を検出・増幅して前記第２の増幅信号を出力し、前記第２のポートの読み出し動作を、前記複数の第１のワード線のうち一の第１のワード線を活性状態にして前記第１の増幅信号を前記第１のポートの読み出し信号とし、前記複数の第２のワード線のうち一の第２のワード線を活性状態にして、前記第２の増幅信号を前記第２のポートの出力信号とする読み出しサイクルを実行することにより行ってもよい。
【００１９】
また、請求項３記載の半導体記憶装置のように、前記第１の書き込みサイクルの少なくとも一部の期間は第１の状態、前記第２の書き込みサイクルの少なくとも一部の期間は第２の状態となるポート交換信号を生成するポート交換信号生成手段と、前記複数の第１及び第２のワード線にそれぞれ１対１に対応して活性化させる複数の第１及び第２のワード選択信号と前記ポート交換信号とを受け、前記ポート交換信号が前記第１の状態のとき前記複数の第１及び第２のワード線選択信号をそれぞれ前記複数の第１及び第２のワード線に与え、前記ポート交換信号が前記第２の状態のとき前記複数の第１及び第２のワード線選択信号をそれぞれ前記複数の第２及び第１のワード線に与えるワード線切り替え手段とをさらに備えてもよい。
【００２０】
また、請求項４記載の半導体記憶装置のように、第１及び第２の読み出し時ビット線選択信号並びに前記ポート交換信号を受け、前記ポート交換信号が前記第１の状態のとき前記第１及び第２の読み出し時ビット線選択信号それぞれの制御下で前記第１及び第２のビット線と前記第１及び第２のセンスアンプの入力部との導通／遮断を制御し、前記ポート交換信号が前記第２の状態のとき前記第１及び第２の読み出し時ビット線選択信号それぞれの制御下で前記第２及び第１のビット線と前記第２及び第１のセンスアンプの入力部との導通／遮断を制御する読み出し時ビット線切り替え手段をさらに備えてもよい。
【００２１】
また、請求項５記載の半導体記憶装置のように、書き込み時ビット線選択信号及び前記ポート交換信号を受け、前記ポート交換信号が前記第１の状態のとき前記書き込み時ビット線選択信号の制御下で前記第２のビット線と前記書き込み信号出力手段の反転出力部との導通／遮断を制御し、前記ポート交換信号が前記第２の状態のとき前記書き込み時ビット線選択信号の制御下で前記第１のビット線と前記書き込み信号出力手段の出力部との導通／遮断を制御する書き込み時ビット線切り替え手段をさらに備えてもよい。
【００２２】
また、請求項６記載の半導体記憶装置のように、前記第１及び第２の増幅信号並びに前記ポート交換信号を受け、前記ポート交換信号が前記第１の状態のとき前記第１及び第２の増幅信号をそれぞれ前記第１及び第２のポートの出力信号として出力し、前記ポート交換信号が前記第２の状態のとき前記第１及び第２の増幅信号をそれぞれ前記第２及び第１のポートの出力信号として出力する出力信号切り替え手段をさらに備えてもよい。
【００２３】
また、請求項７記載の半導体記憶装置のように、第１及び第２のプリチャージ信号並びに前記ポート交換信号を受け、前記ポート交換信号が前記第１の状態のとき前記第１及び第２のプリチャージ信号の制御下で前記第１及び第２のビット線を所定電位にプリチャージし、前記ポート交換信号が前記第２の状態のとき前記第１及び第２のプリチャージ信号の制御下で前記第２及び第１のビット線を前記所定電位にプリチャージするプリチャージビット線切り替え手段をさらに備えてもよい。
【００２４】
また、請求項８記載の半導体記憶装置のように、前記ワード線切り替え手段、前記読み出し時ビット線切り替え手段、前記書き込み時ビット線切り替え手段、前記出力信号切り替え手段及び前記プリチャージビット線切り替え手段はそれぞれ前記ポート交換信号を制御入力とした２入力２出力の同一の回路構成で形成されるように構成してもよい。
【００２５】
また、請求項９記載の半導体記憶装置のように、前記第１及び第２のプリチャージ信号はそれぞれ独立した周期を有する信号であり、前記第１のポートにおける前記読み出しサイクルは前記第１のプリチャージ信号に同期して実行され、前記第２のポートにおける読み出しサイクル並びに第１及び第２の書き込みサイクルは前記第２のプリチャージ信号に同期して実行され、前記第１及び第２のプリチャージ信号はそれぞれその周期の前半は非活性状態、後半は前記所定電位へのプリチャージ動作を指示する活性状態となり、前記ポート交換信号生成手段は、書き込み動作か否かを指示する書き込み許可信号並びに前記第１及び第２のプリチャージ信号を受け、前記書き込み許可信号が書き込み動作を指示する時、前記第１の書き込みサイクルの後半の一部から前記第２の書き込みサイクルの前半の一部に至る期間を含んでポート交換可能期間を設定し、該ポート交換可能期間おける前記第１あるいは第２のプリチャージ信号の非活性状態へのエッジ変化検出をトリガとして、前記ポート交換信号を前記第１の状態から前記第２の状態に変更するようにしてもよい。
【００２６】
また、請求項１０記載の半導体記憶装置のように、前記ポート交換信号生成手段は、前記第１の書き込みサイクルにおける前記第２のプリチャージ信号の活性状態へのエッジ変化を開始時とし、前記の第２の書き込みサイクルにおける前記第２のプリチャージ信号の活性状態へのエッジ変化を終了時として、前記ポート交換可能期間を設定してもよい。
【００２７】
また、請求項１１記載の半導体記憶装置のように、前記ポート交換信号生成手段は、前記第１の書き込みサイクルにおける前記第２のプリチャージ信号の活性状態へのエッジ変化から所定時間経過時を開始時とし、前記第２の書き込みサイクルにおける前記第２のプリチャージ信号の活性状態へのエッジ変化から前記所定時間経過時を終了時として、前記ポート交換可能期間を設定してもよい。
【００２８】
また、請求項１２記載の半導体記憶装置のように、前記ワード線切り替え手段、前記読み出し時ビット線切り替え手段、前記出力信号切り替え手段及び前記プリチャージビット線切り替え手段はそれぞれ前記ポート交換信号を制御入力とした２入力２出力の同一の回路構成で形成され、前記書き込み時ビット線切り替え手段は、前記書き込み信号出力手段の出力部と前記第１のビット線との間に介挿される第１のトランジスタと、前記書き込み信号出力手段の反転出力部と前記第２のビット線との間に介挿される第２のトランジスタと、前記書き込み時ビット線選択信号及び前記ポート交換信号を受け、前記ポート交換信号が第２の状態を指示する時のみ前記書き込み時ビット線選択信号に基づき導通／遮断を指示する第１の論理信号を前記第１のトランジスタの制御電極に出力する第１の論理回路と、書き込み時ビット線選択信号及び前記ポート交換信号を受け、前記ポート交換信号が第１の状態を指示する時のみ前記書き込み時ビット線選択信号に基づき導通／遮断を指示する第２の論理信号を前記第２のトランジスタの制御電極に出力する第２の論理回路とを備えてもよい。
【００２９】
また、請求項１３記載の半導体記憶装置のように、前記第１のプリチャージ信号を受け、第１のプリチャージ信号の非活性状態の期間を、前記第２のプリチャージ信号の周期の１／２以下に波形変形するプリチャージ信号波形変形手段を、さらに備えてもよい。
【００３０】
また、請求項１４記載の半導体記憶装置のように、前記出力信号切り替え手段は、書き込み許可信号に関連した書き込み許可関連信号を受け、書き込み時に前記第２のセンスアンプの出力部を電気的に遮断するセンスアンプ出力遮断手段を含んでもよい。
【００３１】
また、請求項１５記載の半導体記憶装置のように、前記出力信号切り替え手段は、前記書き込み許可関連信号及びポート交換信号の制御下で、前記第１及び第２の増幅信号をそれぞれ受ける第１及び第２のラッチ回路をさらに含んでもよい。
この発明に係る請求項１６記載の半導体記憶装置は、それぞれが論理的に反転した関係にある信号が得られる第１及び第２のノードと、前記第１のノードに接続される第１のトランジスタと、前記第２のノードに接続される第２のトランジスタとを有し、行列状に配列される複数のメモリセルと、前記複数のメモリセルの列ごとに設けられ、前記各列のメモリセルの前記第１のトランジスタに接続される複数の第１のビット線と、前記各列の前記メモリセルの前記第２のトランジスタに接続される複数の第２のビット線と、前記複数のメモリセルの行ごとに設けられ、前記各行のそれぞれの前記メモリセルの前記第１のトランジスタのゲートに接続される複数の第１のワード線と、前記各行のそれぞれの前記メモリセルの前記第２のトランジスタのゲートに接続される複数の第２のワード線と、前記第１のビット線の信号に基づき第１の増幅信号を出力する第１のセンスアンプと、前記第２のビット線の信号に基づき第２の増幅信号を出力する第２のセンスアンプと、前記メモリセルに書き込むデータに対応する書き込みデータ信号を前記第１のビット線に伝達し、前記書き込みデータ信号を論理的に反転した反転書き込みデータ信号を前記第２のビット線に伝達する書き込み手段とを備え、読み出し動作は、ワード線を選択するワード線選択信号に対応して前記第１のワード線を選択し、前記第１のビット線および前記第１のセンスアンプを介して行われる第１の読み出し動作、もしくは、前記ワード線選択信号に対応して前記第２のワード線を選択し、前記第２のビット線および前記第２のセンスアンプを介して行われる第２の読み出し動作、のいずれか一方の読み出し動作により行われ、書き込み動作は、前記ワード線選択信号に対応して前記第１のワード線を選択し、前記書き込み手段および前記第１のビット線を介して選択されたメモリセルに前記書き込みデータ信号を伝達する第１の書き込み動作、および、前記ワード線選択信号に対応して前記第２のワード線を選択し、前記書き込み手段および前記第２のビット線を介して前記選択されたメモリセルに前記反転書き込みデータ信号を伝達する第２の書き込み動作、の２つの書き込み動作が１組の書き込み動作として行われる。
また、請求項１７記載の半導体記憶装置のように、前記書き込み動作に並行して前記書き込み動作と異なる行の同じ列のメモリセルに前記読み出し動作を行う並行動作の場合、前記第１の書き込み動作に並行して前記第２の読み出し動作を行い、もしくは、前記第２の書き込み動作に並行して前記第１の読み出し動作を行うようにしてもよい。
また、請求項１８記載の半導体記憶装置のように、前記ワード線選択信号が伝達されるワード線選択信号線と前記第１および第２のワード線の間に設けられ、前記並行動作において、一方の動作において前記第１のワード線が選択されている場合、他方の動作において前記ワード線選択信号を前記第２のワード線に伝達し、一方の動作において前記第２のワード線が選択されている場合、他方の動作において前記ワード線選択信号を前記第１のワード線に伝達する、ワード線選択切換手段をさらに備えてもよい。
【００３２】
【発明の実施の形態】
＜＜実施の形態１＞＞
＜構成＞
図１はこの発明の実施の形態１であるデュアルポートメモリの構成を示す回路図である。同図において、第０ポートＰＯＲＴ＿０は読み出し専用ポート、第１ポートＰＯＲＴ＿１は書き込み／読み出しポートである。ＷＯＲＤ＿００〜ＷＯＲＤ＿１１はワード線、ＷＯＲＤ＿Ｐ０＜０＞及びＷＯＲＤ＿Ｐ０＜１＞は第０ポートＰＯＲＴ＿０のワード線選択信号であり、ＷＯＲＤ＿Ｐ１＜０＞及びＷＯＲＤ＿Ｐ１＜１＞は第１ポートＰＯＲＴ＿１のワード線選択信号である。
【００３３】
プリチャージ信号ＰＲＣ＿Ｐ０及びＰＲＣ＿Ｐ１はそれぞれ第０ポートＰＯＲＴ＿０及び第１ポートＰＯＲＴ＿１のビット線プリチャージ信号である。プリチャージ信号ＰＲＣ＿Ｐ０及びＰＲＣ＿Ｐ１はそれぞれのポート動作の基準となる信号で、クロックと同等の信号である。ＲＳＥＬ＿Ｐ０は第０ポートＰＯＲＴ＿０の読み出し時ビット線選択信号、ＲＳＥＬ＿Ｐ１は第１ポートＰＯＲＴ＿１の読み出し時ビット線選択信号である。ＷＳＥＬ＿Ｐ１は第１ポートＰＯＲＴ＿１の書き込み時のビット線選択信号である。
【００３４】
実施の形態１のデュアルポートメモリは、図１６で示した従来例とは異なり、本発明ではビット線は各ポートにつき１本のみ準備される。ＢＩＴ＿Ｐ０は第０ポートＰＯＲＴ＿０のためのビット線、ＢＩＴ＿Ｐ１は第１ポートＰＯＲＴ＿１のためのビット線である。ＳＡ＿Ｐ０及びＳＡ＿Ｐ１はそれぞれ第０ポートＰＯＲＴ＿０及び第１ポートＰＯＲＴ＿１のためのセンスアンプである。第０ポート及び第１ポートの読み出しデータはそれぞれ出力信号ＤＯＵＴ＿Ｐ０及びＤＯＵＴ＿Ｐ１として出力される。ＷＢ＿Ｐ１は第１ポートＰＯＲＴ＿１の書き込みバッファで、入力信号ＤＩＮ＿Ｐ１にしたがって書き込み時にビット線を駆動する。
【００３５】
ＭＣ０及びＭＣ１はメモリセルで、各メモリセルは２個のインバータＩＮＶ０及びＩＮＶ１と２個のＮＭＯＳトランジスタ（ＮＭ０、ＮＭ１）より構成される。メモリセルＭＣｉ（ｉ＝０，１）において、インバータＩＮＶ０及ＩＮＶ１はループ接続され、インバータＩＮＶ０の入力部（インバータＩＮＶ１の出力部）がノードＮｉ０として規定され、インバータＩＮＶ０の出力部（インバータＩＮＶ１の入力部）がノードＮｉ１として規定され、ノードＮｉ０がＮＭＯＳトランジスタＮＭ０を介してビット線ＢＩＴ＿Ｐ０に接続され、ノードＮｉ１はＮＭＯＳトランジスタＮＭ１を介してビット線ＢＩＴ＿Ｐ１に接続される。ＮＭＯＳトランジスタＮＭ０のゲートはワード線ＷＯＲＤ＿ｉ０に接続され、ＮＭＯＳトランジスタＮＭ１のゲートはワード線ＷＯＲＤ＿ｉ１に接続される。
【００３６】
ビット線ＢＩＴ＿Ｐ０の一端はＰＭＯＳトランジスタＰＭ０を介して電源ＶDDに接続され、他端はＰＭＯＳトランジスタＰＭ２を介してセンスアンプＳＡ＿Ｐ０の一方入力に接続されるとともに、ＮＭＯＳトランジスタＮＭ２を介して書き込みドライバＷＢ＿Ｐ１の出力部に接続される。一方、ビット線ＢＩＴ＿Ｐ１の一端はＰＭＯＳトランジスタＰＭ１を介して電源ＶDDに接続され、他端はＰＭＯＳトランジスタＰＭ３を介してセンスアンプＳＡ＿Ｐ１の一方入力に接続されるとともに、ＮＭＯＳトランジスタＮＭ３を介して書き込みバッファＷＢ＿Ｐ１の反転出力部に接続される。センスアンプＳＡ＿Ｐ０及びＳＡ＿Ｐ１はそれぞれの他方入力に参照電位ＶＲＥＦを受ける。センスアンプＳＡ＿Ｐ０は、ＰＭＯＳトランジスタＰＭ２のオン状態時にビット線ＢＩＴ＿Ｐ０の電位と参照電位ＶＲＥＦとの電位差を検出・増幅して第１の増幅信号を出力し、センスアンプＳＡ＿Ｐ１は、ＰＭＯＳトランジスタＰＭ３のオン状態時にビット線ＢＩＴ＿Ｐ１の電位と参照電位ＶＲＥＦとの電位差を検出・増幅して第２の増幅信号を出力する。
【００３７】
クロスバースイッチＣＢＳ＿０はポート交換信号ＰＳＥＬに基づき、プリチャージ信号ＰＲＣ＿Ｐ０及びＰＲＣ＿Ｐ１のうち、一方の信号を出力部ＣＳ＿００から出力し、他方の信号を出力部ＣＳ＿０１から出力する。
【００３８】
クロスバースイッチＣＢＳ＿１はポート交換信号ＰＳＥＬに基づき、ワード線選択信号ＷＯＲＤ＿Ｐ０＜０＞及びＷＯＲＤ＿Ｐ１＜０＞のうち、一方の信号を出力部ＣＳ＿１０から出力し、他方の信号を出力部ＣＳ＿１１から出力する。
【００３９】
クロスバースイッチＣＢＳ＿２はポート交換信号ＰＳＥＬに基づき、ワード線選択信号ＷＯＲＤ＿Ｐ０＜１＞及びＷＯＲＤ＿Ｐ１＜１＞のうち、一方の信号を出力部ＣＳ＿２０から出力し、他方の信号を出力部ＣＳ＿２１から出力する。
【００４０】
クロスバースイッチＣＢＳ＿３はポート交換信号ＰＳＥＬに基づき、読み出し時ビット線選択信号ＲＳＥＬ＿Ｐ０及びＲＳＥＬ＿Ｐ１のうち、一方の信号を出力部ＣＳ＿３０から出力し、他方の信号を出力部ＣＳ＿３１から出力する。
【００４１】
クロスバースイッチＣＢＳ＿４はポート交換信号ＰＳＥＬがインバータＩＮＶ３を介して得られる反転ポート交換信号ＰＳＥＬ*に基づき、書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ１及び接地レベルのうち、一方の信号を出力部ＣＳ＿４０から出力し、他方の信号を出力部ＣＳ＿４１から出力する。
【００４２】
クロスバースイッチＣＢＳ＿５はポート交換信号ＰＳＥＬに基づき、センスアンプＳＡ＿Ｐ０及びＳＡ＿Ｐ１の出力のうち、一方の出力を出力部ＣＳ＿５０から出力し、他方の出力を出力部ＣＳ＿５１から出力する。
【００４３】
ＰＭＯＳトランジスタＰＭ０のゲートはクロスバースイッチＣＢＳ＿０の出力部ＣＳ＿００に接続され、ＰＭＯＳトランジスタＰＭ１のゲートはクロスバースイッチＣＢＳ＿０の出力部ＣＳ＿０１に接続される。
【００４４】
ワード線ＷＯＲＤ＿００はクロスバースイッチＣＢＳ＿１の出力部ＣＳ＿１０に接続され、ワード線ＷＯＲＤ＿０１はクロスバースイッチＣＢＳ＿１の出力部ＣＳ＿１１に接続される。
【００４５】
ワード線ＷＯＲＤ＿１０はクロスバースイッチＣＢＳ＿２の出力部ＣＳ＿２０に接続され、ワード線ＷＯＲＤ＿１１はクロスバースイッチＣＢＳ＿２の出力部ＣＳ＿２１に接続される。
【００４６】
ＰＭＯＳトランジスタＰＭ２のゲートはクロスバースイッチＣＢＳ＿３の出力部ＣＳ＿３０に接続され、ＰＭＯＳトランジスタＰＭ３のゲートはクロスバースイッチＣＢＳ＿３の出力部ＣＳ＿３１に接続される。
【００４７】
ＮＭＯＳトランジスタＮＭ２のゲートはクロスバースイッチＣＢＳ＿４の出力部ＣＳ＿４０に接続され、ＮＭＯＳトランジスタＮＭ３のゲートはクロスバースイッチＣＢＳ＿４の出力部ＣＳ＿４１に接続される。
【００４８】
クロスバースイッチＣＢＳ＿５の出力部ＣＳ＿５０から出力信号ＤＯＵＴ＿Ｐ０が出力され、出力部ＣＳ＿５１から出力信号ＤＯＵＴ＿Ｐ１が出力される。
【００４９】
デュアルポートメモリでは、同一カラム内にあるメモリセルに対して、各ポートから読み出しあるいは書き込みが行われる場合が最も動作条件が厳しい。この場合の正常動作が保証されれば、同一カラムにないメモリセルに対する各ポートからの読み出しあるいは書き込みには問題が生じない。
【００５０】
図１で示した実施の形態１のデュアルポートメモリにおいて、最も厳しい場合の動作を説明するため、同一カラムに接続されるメモリセルを２個しか示されていないが、実際にはワード線及びビット線は多数あり、それらワード線及びビット線に対してメモリセルが多数接続される。
【００５１】
図２はクロスバースイッチＣＢＳ＿ｉ（ｉ＝０〜５）の構成を示す説明図である。同図に示すように、クロスバースイッチＣＢＳ＿ｉは入力部ＩＮ＿０及びＩＮ＿１及び出力部ＣＳ＿ｉ０及びＣＳ＿ｉ１を有し、ポート交換信号ＰＳＥＬがＬレベル（＝“０”）のとき入力部ＩＮ＿０より得られる信号を出力部ＣＳ＿ｉ０から出力するとともに入力部ＩＮ＿１より得られる信号を出力部ＣＳ＿ｉ１から出力し、ポート交換信号ＰＳＥＬがＨレベル（＝“１”）のとき入力部ＩＮ＿０より得られる信号を出力部ＣＳ＿ｉ１から出力するとともに入力部ＩＮ＿１より得られる信号を出力部ＣＳ＿ｉ０から出力する。
【００５２】
図３はクロスバースイッチＣＢＳ＿ｉの内部構成を示す回路図である。４個のトランスミッションゲートＴＧ０〜ＴＧ３と１個のインバータＩＮＶにより構成される。
【００５３】
トランスミッションゲートＴＧ０は入力部ＩＮ＿０と出力部ＣＳ＿ｉ０との間に介挿され、トランスミッションゲートＴＧ１は入力部ＩＮ＿０と出力部ＣＳ＿ｉ１との間に介挿され、トランスミッションゲートＴＧ２は入力部ＩＮ＿１と出力部ＣＳ＿ｉ１との間に介挿され、トランスミッションゲートＴＧ３は入力部ＩＮ＿１と出力部ＣＳ＿ｉ０との間に介挿される。トランスミッションゲートＴＧ０及びＴＧ２のＰＭＯＳゲートはポート交換信号ＰＳＥＬを受け、ＮＭＯＳゲートはポート交換信号ＰＳＥＬがインバータＩＮＶを介して得られる反転ポート交換信号ＰＳＥＬ*を受ける。一方、トランスミッションゲートＴＧ１及びＴＧ３のＮＭＯＳゲートはポート交換信号ＰＳＥＬを受け、ＰＭＯＳゲートはポート交換信号ＰＳＥＬがインバータＩＮＶを介して得られる反転ポート交換信号ＰＳＥＬ*を受ける。
【００５４】
このような構成において、ポート交換信号ＰＳＥＬがＬレベルのとき、トランスミッションゲートＴＧ０及びＴＧ２がオンし、トランスミッションゲートＴＧ１及びＴＧ３がオフするため、入力部ＩＮ＿０が出力部ＣＳ＿ｉ０に接続され、入力部ＩＮ＿１が出力部ＣＳ＿ｉ１に接続される。一方、ポート交換信号ＰＳＥＬがＨレベルのとき、トランスミッションゲートＴＧ１及びＴＧ３がオンし、トランスミッションゲートＴＧ０及びＴＧ２がオフするため、入力部ＩＮ＿０が出力部ＣＳ＿ｉ１に接続され、入力部ＩＮ＿１が出力部ＣＳ＿ｉ０に接続される。
【００５５】
＜動作＞
＜読み出し動作＞
図４は実施の形態１のデュアルポートメモリの動作を示すタイミング図である。図４に示す動作において、第０ポートＰＯＲＴ＿０はメモリセルＭＣ０を、第１ポートＰＯＲＴ＿１はメモリセルＭＣ１を選択している。第１ポートＰＯＲＴ＿１が読み出し時のとき（図４において“Ｒ”で示されたサイクル）、ポート交換信号ＰＳＥＬはＬレベルに固定される。
【００５６】
このとき、第０ポートＰＯＲＴ＿０の読み出し動作は以下のようになる。プリチャージ信号ＰＲＣ＿Ｐ０がＬレベルのとき、ビット線ＢＩＴ＿Ｐ０がＨレベルにプリチャージされる。ワード線選択信号及びビット線選択信号は、従来同様、プリチャージ信号がＨレベルのときに選択状態になるよう設定される。読み出し時ビット線選択信号ＲＳＥＬ＿Ｐ０及びＲＳＥＬ＿Ｐ１はＬレベルが選択状態、また書き込み時のビット線選択信号ＷＳＥＬ＿Ｐ１はＨレベルのとき選択状態である。
【００５７】
プリチャージ信号ＰＲＣ＿Ｐ０がＨレベル変化をトリガとして、ワード線選択信号ＷＯＲＤ＿Ｐ０＜０＞がＨレベル、読み出し時ビット線選択信号ＲＳＥＬ＿Ｐ０がＬレベルになる。このとき、ワード線ＷＯＲＤ＿００が選択され、メモリセルＭＣ０のデータはビット線ＢＩＴ＿Ｐ０に出力される。例えば、メモリセルＭＣ０のノードＮ００がＨレベル、ノードＮ０１がＬレベルという状態でデータが保持されていた場合、ビット線ＢＩＴ＿Ｐ０はＨレベルのまま保持される。逆に、メモリセルＭＣ０のノードＮ００がＬレベル、Ｎ０１がＨレベルの状態でデータが保持されていた場合、ビット線ＢＩＴ＿Ｐ０の電位はメモリセルＭＣ０のＮＭＯＳトランジスタＮＭ０及びインバータＩＮＶ１を介して電流が引き抜かれるため、Ｈレベルから次第に低下する。このビット線ＢＩＴ＿Ｐ０の電位は、ＰＭＯＳトランジスタＰＭ２を介して、センスアンプＳＡ＿Ｐ０の一方入力に与えられる。センスアンプＳＡ＿Ｐ０は参照電位ＶＲＥＦとビット線ＢＩＴ＿Ｐ０の電位とを比較して、第１の増幅信号を出力信号ＤＯＵＴ＿Ｐ０として出力する。
【００５８】
図４では、ビット線ＢＩＴ＿Ｐ０の電位が下がる場合を破線で示している。参照電位ＶＲＥＦは、電源電位と接地電位の間に設定される。各ポートが使えるビット線は、従来例と異なり、１本しかないため、ビット線対間の電位を比較するのではなく、ビット線の電位と参照電位を比較することにより読み出しが可能になる。
【００５９】
第１ポートＰＯＲＴ＿１の読み出し動作も第０ポートＰＯＲＴ＿０と同様である。プリチャージ信号ＰＲＣ＿Ｐ１がＬレベルのとき、ビット線ＢＩＴ＿Ｐ１がＨレベルにプリチャージされる。プリチャージ信号ＰＲＣ＿Ｐ１がＨレベルになると、ワード線選択信号ＷＯＲＤ＿Ｐ１＜１＞がＨレベル、ビット線選択信号ＲＳＥＬ＿Ｐ１がＬレベルになる。ワード線ＷＯＲＤ＿１１が選択され、メモリセルＭＣ１のデータはビット線ＢＩＴ＿Ｐ１に出力される。ビット線電位は、ＰＭＯＳトランジスタＰＭ３を介して、センスアンプＳＡ＿Ｐ１の一方入力に付与される。センスアンプＳＡ＿Ｐ１は参照電位ＶＲＥＦとビット線ＢＩＴ＿Ｐ１の電位とを比較して、第２の増幅信号を出力信号ＤＯＵＴ＿Ｐ１として出力する。
【００６０】
以上のように、１対のビット線をポート間で分割することにより互いに干渉することなく読み出し動作を行うことできる。
【００６１】
＜書き込み動作＞
＜原理＞
次に書き込み動作を説明する。ポートに対してビット線が１本しかないため、書き込み動作は読み出し動作に比べて複雑になる。メモリセルへの書き込みは、それがつながるビット線対のうち、一方だけをＬレベルにすることで行うことができることを利用する。すなわち、メモリセルの記憶ノードのうち、Ｌレベル設定を所望するノードにつながるビット線をＬレベルにすることで書き込みを行うことができることを利用する。
【００６２】
しかし、このとき次の問題が発生する。書き込みデータによっては、読み出し専用ポートに準備されたビット線ＢＩＴ＿Ｐ０をＬレベルにする必要が生じる。ＢＩＴ＿Ｐ０を第１ポートＰＯＲＴ＿１に使用させると第０ポートＰＯＲＴ＿０の読み出し動作ができなくなるという問題がある。
【００６３】
この問題は次のように解決できる。すなわち、読み出し専用ポート（第０ポートＰＯＲＴ＿０）のビット線ＢＩＴ＿Ｐ０をＬレベルにする必要が生じたときは、ポート間でビット線を交換する。第１ポートＰＯＲＴ＿１はＢＩＴ＿Ｐ０を用いて書き込みを行い、第０ポートＰＯＲＴ＿０はＢＩＴ＿Ｐ１を用いて読み出しを行う。メモリセルからのデータを導くビット線を変更するには、ワード線の交換が必要である。ワード線の交換はクロスバースイッチＣＢＳ＿１及びＣＢＳ＿２で行う。読み出されたデータはＢＩＴ＿Ｐ１にあるので、センスアンプＳＡ＿Ｐ１で検出する。したがって、第０ポートＰＯＲＴ＿０のビット線選択信号ＲＳＥＬ＿Ｐ０はＰＭ３を開けなければならない。ビット線選択信号の交換はクロスバースイッチがＣＢＳ＿３で行う。センスアンプＳＡ＿Ｐ１で検出して増幅された第２の増幅信号は第０ポートＰＯＲＴ＿０のデータであるため、それを第０ポートＰＯＲＴ＿０の出力信号ＤＯＵＴ＿Ｐ０として出力する必要がある。センスアンプの出力の交換はクロスバースイッチＣＢＳ＿５で行う。第０ポートＰＯＲＴ＿０と第１ポートＰＯＲＴ＿１は非同期で動作をするため、それぞれの動作に合致したプリチャージ動作が必要である。クロスバースイッチＣＢＳ＿０はポート間でプリチャージ動作を交換するためのクロスバースイッチである。
【００６４】
以上に示したポート間でのワード線、ビット線、センスアンプ、プリチャージ信号の交換は、ポート交換信号ＰＳＥＬをＨレベルにすることで行うことができる。
【００６５】
＜書き込み動作の実際＞
図４を参照して、実際の書き込み手順を説明する。書き込みは読み出しと異なり、２サイクル（図４において“Ｗ１”及び“Ｗ２”で示されたサイクル）で行う。したがって、書き込み期間の２サイクルＷ１，Ｗ２の間、第１ポートＰＯＲＴ＿１に関するワード線選択信号、ビット線選択信号を指定するアドレスは固定されている必要がある。書き込みの第１サイクルＷ１では、第０ポートＰＯＲＴ＿０は、ワード線ＷＯＲＤ＿００が選択されるためビット線ＢＩＴ＿Ｐ０を用いて読み出しを行い、第１ポートＰＯＲＴ＿１は、ワード線ＷＯＲＤ＿１１が選択されるためビット線ＢＩＴ＿Ｐ１を用いて書き込みを行う。このサイクルではボートの交換は行わない。
【００６６】
仮に、書き込みデータ（ＤＩＮ＿Ｐ１）がＨレベルならば、クロスバースイッチＣＢＳ＿４によって書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ１がＮＭＯＳトランジスタＮＭ３のゲートに与えられるためＮＭＯＳトランジスタＮＭ３がオンし、ビット線ＢＩＴ＿Ｐ１はＬレベルになる。したがって、メモリセルＭＣ１のノードＮ１１がＬレベルになってこの時点で書き込みが完了する。
【００６７】
一方、書き込みデータ（ＤＩＮ＿Ｐ１）がＬレベルならば、ビット線ＢＩＴ＿Ｐ１はＨレベルを保持するため、メモリセルＭＣ１への書き込みは行われない。書き込み動作の最初にポート交換を行わない第１書き込みサイクルＷ１を設けるのは次の理由になる。各ポートの動作は非同期であるため、書き込みが始まった時点（“Ｗ１”サイクルの先頭）で、第０ポートＰＯＲＴ＿０は読み出し動作の途中にある可能性があり、このとき、ポートを交換すると第０ポートＰＯＲＴ＿０の読み出し動作を中断させる恐れがあるためである。ポート交換は、書き込みの第２サイクルＷ２で行う。以下にクロスバースイッチの切り替えのタイミングについて説明する。第１サイクルＷ１では第１ポートＰＯＲＴ＿１がＢＩＴ＿Ｐ１を用いて書き込みを行っているが、第１サイクルＷ１の後半、すなわちプリチャージ信号ＰＲＣ＿Ｐ１がＬレベルになったとき、第１ポートＰＯＲＴ＿１は非活性になる。ワード線ＷＯＲＤ＿１１が非選択状態になり、ビット線ＢＩＴ＿Ｐ１が開放され、プリチャージモードに入る。ＢＩＴ＿Ｐ１が開放されるのを待って、ポート交換可能期間ＴＥＮＢを設定する。ＴＥＮＢの有効期間は、第１書き込みサイクルＷ１の後半（プリチャージ信号ＰＲＣ＿Ｐ１がＬレベルの期間）から第２書き込みサイクルの前半（プリチャージ信号ＰＲＣ＿Ｐ１がＨレベルの期間）の間である（図４において“ＴＥＮＢ”で示された期間）。
【００６８】
ポート交換可能期間ＴＥＮＢは、ビット線ＢＩＴ＿Ｐ１を読み出し用に、ビット線ＢＩＴ＿Ｐ０を書き込み用に用いることが可能な期間である。この期間ＴＥＮＢ中において、プリチャージ信号ＰＲＣ＿Ｐ０もしくはＰＲＣ＿Ｐ１の立ち上がり（図４ではプリチャージ信号ＰＲＣ＿Ｐ１の立ち上がり）エッジをトリガーとして、ポート交換信号ＰＳＥＬをＨレベルにする。図４において、第０ポートＰＯＲＴ＿０の読み出しサイクルＲ２はプリチャージ信号ＰＲＣ＿Ｐ０の立ち上がりエッジが期間ＴＥＮＢにないため、ビット線ＢＩＴ＿Ｐ０を用いて読み出しが行われる。第２書き込みサイクルＷ２の書き込み動作がビット線ＢＩＴ＿Ｐ０を用いる（プリチャージ信号ＰＲＣ＿Ｐ１がＨレベルになる）前に、読み出しサイクルＲ２の読み出し動作はＢＩＴ＿Ｐ０を開放する（ＰＲＣ＿Ｐ０がＬレベルになると開放する）ので、ビット線ＢＩＴ＿Ｐ０に対する両ポートの競合は起こらない。
【００６９】
次の読み出しサイクルＲ３では、プリチャージ信号ＰＲＣ＿Ｐ０の立ち上がりエッジが期間ＴＥＮＢにあるため、ビット線ＢＩＴ＿Ｐ１を用いて読み出し動作が行われる。読み出しサイクルＲ３で、ワード線選択信号ＷＯＲＤ＿Ｐ０＜０＞はクロスバースイッチＣＢＳ＿１によってＷＯＲＤ＿０１に付与される。また、クロスバースイッチＣＢＳ＿４によって、読み出し時ビット線選択信号ＲＳＥＬ＿Ｐ０はＰＭＯＳトランジスタＰＭ３のゲートに与えられる。
【００７０】
第２書き込みサイクルＷ２において、第１ポートＰＯＲＴ＿１では、クロスバースイッチＣＢＳ＿２及びＣＢＳ＿４によって、ワード線選択信号ＷＯＲＤ＿Ｐ１＜１＞がＷＯＲＤ＿１０に与えられ、書き込み時ビット線ＷＳＥＬ＿Ｐ１がＮＭＯＳトランジスタＮＭ２のゲートに与えられ、ＮＭＯＳトランジスタＮＭ２がオンする。
【００７１】
このとき、書き込みデータＤＩＮ＿Ｐ１がＬレベルの場合、第１の書き込みサイクルＷ１では書き込みを完了することができなかったが、第２の書き込みサイクルＷ２ではビット線ＢＩＴ＿Ｐ０を用いることができるため、この時点で書き込みを完了させることができる。
【００７２】
ポート交換可能期間ＴＥＮＢは、第２書き込みサイクルＷ２において、プリチャージ信号ＰＲＣ＿Ｐ１の立ち下がりエッジにより解除される。この期間ＴＥＮＢが解除された後に始まる第０ポートＰＯＲＴ＿０の読み出しサイクル及び第１ポートＰＯＲＴ＿１の読み出しもしくは書き込みサイクルでポート交換信号ＰＳＥＬがＬレベルに設定される。第０ポートＰＯＲＴ＿０はビット線ＢＩＴ＿Ｐ０を用いて読み出しを行い、第１ポートＰＯＲＴ＿１はビット線ＢＩＴ＿Ｐ１を用いて読み出しもしくは書き込みの第１サイクルを行う。このときには、ビット線ＢＩＴ＿Ｐ０は第１ポートＰＯＲＴ＿１の書き込み動作から開放されているので、第１ポートＰＯＲＴ＿１の読み出しもしくは書き込み動作が第０ポートＰＯＲＴ＿０の読み出し動作と競合することはない。
【００７３】
ポート交換可能期間ＴＥＮＢを規定するポート交換可能信号ＥＮＢとポート交換信号ＰＳＥＬを生成するポート交換信号生成回路５０を図５に示す。同図において、ＷＥは書き込み許可信号で、Ｈレベルのとき書き込みを指示する。ＴＧ＿０及びＴＧ＿１はトランスミッションゲート、ＬＡＴ＿０及びＬＡＴ＿１はそれぞれインバータＩ１及びＩ２のループ接続により構成されるラッチ回路である。
【００７４】
パルス発生回路ＰＧ＿０及びＰＧ＿１はそれぞれプリチャージ信号ＰＲＣ＿Ｐ０及びＰＲＣ＿Ｐ１を受け、パルス信号ＳＰ０及びＳＰ１を出力する。パルス発生回路ＰＧ＿ｉ（ｉ＝０，１）は遅延回路１１、インバータ１２及びＡＮＤゲート１３から構成され、ＡＮＤゲート１３は一方入力にプリチャージ信号ＰＲＣ＿Ｐｉを受ける。遅延回路１１はプリチャージ信号ＰＲＣ＿Ｐｉを受け、遅延時間ΔＴ遅延させてインバータ１２を介してＡＮＤゲート１３の他方入力に出力する。そして、ＡＮＤゲート１３の出力信号がパルス信号ＳＰｉとなる。ＯＲゲート１４はパルス信号ＳＰ０及びＳＰ１を受ける。なお、遅延回路１１は一般には偶数個のインバータで構成される。
【００７５】
書き込み許可信号ＷＥはトランスミッションゲートＴＧ＿０を介してラッチ回路ＬＡＴ＿０に与えられる。トランスミッションゲートＴＧ＿０のＰＭＯＳゲートにはプリチャージ信号ＰＲＣ＿Ｐ１が付与され、ＮＭＯＳゲートにはプリチャージ信号ＰＲＣ＿Ｐ１がインバータ１６を介して与えられる。
【００７６】
ラッチ回路ＬＡＴ＿０の出力はインバータ１７、トランスミッションゲートＴＧ＿１を介してラッチ回路ＬＡＴ＿１に与えられる。トランスミッションゲートＴＧ＿１のＮＭＯＳゲートにはＯＲゲート１４の出力が与えられ、ＰＭＯＳゲートにはＯＲゲート１４の出力がインバータ１５を介して与えられる。そして、ラッチ回路ＬＡＴ＿１の出力がインバータ１８を介してポート交換信号ＰＳＥＬとして出力される。
【００７７】
図６は、図５で示したポート交換信号ＰＳＥＬの生成回路の動作を示すタイミング図である。書き込み許可信号ＷＥは、プリチャージ信号ＰＲＣ＿Ｐ１に同期して、少なくとも第１の書き込みサイクルＷ１の間はＨレベルになるよう外部から与えられる。トランスミッションゲートＴＧ＿０はプリチャージ信号ＰＲＣ＿Ｐ１がＬレベルになったときオンするため、書き込み許可信号ＷＥはプリチャージ信号ＰＲＣ＿Ｐ１の立ち上がりエッジから半サイクル遅れてラッチ回路ＬＡＴ＿０に取り込まれる。
【００７８】
したがって、ポート交換可能信号ＥＮＢはプリチャージ信号ＰＲＣ＿Ｐ１の立ち上がりエッジから半サイクル遅れて立ち上がる。さらに、プリチャージＰＲＣ＿Ｐ１がＬレベルになった時点で書き込み許可信号ＷＥを取り込むため、ポート交換可能信号ＥＮＢの立ち下がり時も同様にして、書き込み許可信号ＷＥの立ち下がりから半サイクル遅れて立ち下がる。その結果、図４のポート交換可能期間ＴＥＮＢの期間のみＨレベルとなるポート交換可能信号ＥＮＢを得ることができる。
【００７９】
図６に示すように、パルス発生回路ＰＧ＿０はプリチャージ信号ＰＲＣ＿Ｐ０の立ち上がり時から所定期間Ｈレベルとなるパルス信号ＳＰ０を出力し、パルス発生回路ＰＧ＿１はプリチャージ信号ＰＲＣ＿Ｐ１の立ち上がり時から所定期間Ｈレベルとなるパルス信号ＳＰ１を出力する。パルス信号ＳＰ０及びＳＰ１はＯＲゲート１４に入力され、ＯＲゲート１４の出力がトランスミッションゲートＴＧ＿１を制御する。したがって、ポート交換可能信号ＥＮＢがＨレベルに変化した期間において、プリチャージ信号ＰＲＣ＿Ｐ０及びＰＲＣ＿Ｐ１のうち最初に立ち上がり変化をする信号によるタイミングで、ポート交換信号ＰＳＥＬがＨレベルなり、ポート交換可能信号ＥＮＢがＨレベルからＬレベルに変化した期間において、プリチャージ信号ＰＲＣ＿Ｐ０及びＰＲＣ＿Ｐ１のうち最初に立ち上がり変化をする信号によるタイミングで、ポート交換信号ＰＳＥＬがＬレベルに戻る。その結果、図４で示した動作を満足するポート交換可能信号ＥＮＢを得ることができる。
【００８０】
このように、実施の形態１のデュアルポートメモリは、ポート交換信号ＰＳＥＬの制御により、必要に応じて２つのポートで使用するビット線を交換することにより、従来例と比較して素子数及びビット線数の少ない構成でデュアルポートの機能を実現することが可能である。素子数及びビット線数がシングルポートと同じであるので、ほぼシングルポートと同等の面積にすることができる。
【００８１】
また、実施の形態１のデュアルポートメモリのクロスバースイッチＣＢＳ＿０〜ＣＢＳ＿５は、トランスファゲートＴＧ０〜ＴＧ３を用い、ポート交換信号ＰＳＥＬを制御入力とした２入力２出力で同一の回路構成で形成するため、比較的簡単な回路構成で実現することができる。
【００８２】
＜＜実施の形態２＞＞
実施の形態１で示した書き込み許可信号ＷＥは、書き込み時ビット選択信号ＷＳＥＬ＿Ｐ１を選択するために用いられる。すなわち、書き込み許可信号ＷＥがＨレベルの期間の書き込みビット線選択信号ＷＳＥＬ＿Ｐ１が活性化される。したがって、書き込み許可信号ＷＥは少なくとも第１書き込みサイクルＷ１の先頭から第２書き込みサイクルＷ２の前半（プリチャージ信号ＰＲＣ＿Ｐ１がＨレベルにある期間）にわたってＨレベルを保持しておく必要がある。
【００８３】
図７のタイミング図に示すように、安定な動作を得るために、書き込み許可信号ＷＥはプリチャージ信号ＰＲＣ＿Ｐ１に対してセットアップタイムｔＳ及びホールドタイムｔＨを設定するのが一般的である。しかし、この場合、図５に示したポート交換信号ＰＳＥＬの生成回路では、ポート交換可能信号ＥＮＢの立ち上がりは第１書き込みサイクルＷ１のプリチャージ信号ＰＲＣ＿Ｐ１の立ち下がりで規定され、立ち下がりはホールドタイムｔＨで規定されることになる。書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ１による書き込み動作の安定性を向上させるにはホールドタイムｔＨが大きいほど望ましいが、ポート交換可能信号ＥＮＢによるポート交換動作を行う上では、書き込み完了後速やかにビット線ＢＩＴ＿Ｐ０を開放する必要があるため、ホールドタイムｔＨは小さいほど望ましい。このような書き込み許可信号ＷＥに対する矛盾した要求の解決を図ったのが実施の形態２のポート交換信号生成回路である。
【００８４】
図８は実施の形態２のポート交換信号生成回路５１の構成を示す回路図である。同図に示すように、ＷＥは書き込み許可信号で、Ｈレベルのとき書き込みを行う。ＴＧ＿１０〜ＴＧ＿１３はトランスミッションゲート、ＬＡＴ＿１〜ＬＡＴ＿４はそれぞれインバータＩ１及びＩ２のループ接続により構成されるラッチ回路である。
【００８５】
パルス発生回路ＰＧ＿０及びＰＧ＿１は、図５で示した回路同様、それぞれプリチャージ信号ＰＲＣ＿Ｐ０及びＰＲＣ＿Ｐ１を受け、パルス信号ＳＰ０及びＳＰ１を出力する。また、パルス発生回路ＰＧ＿２はトランスミッションゲートＴＧ＿１３とインバータ２３との間に介挿される。その内部構成はパルス発生回路ＰＧ＿１及びＰＧ＿２と同様である。
【００８６】
書き込み許可信号ＷＥはインバータ１９及びトランスミッションゲートＴＧ＿１０を介してラッチ回路ＬＡＴ＿２に与えられる。トランスミッションゲートＴＧ＿１０のＰＭＯＳゲートにはプリチャージ信号ＰＲＣ＿Ｐ１がインバータ２０を介して付与され、ＮＭＯＳゲートにはプリチャージ信号ＰＲＣ＿Ｐ１がインバータ２０及び２１を介して与えられる。また、ラッチ回路ＬＡＴ＿２の入力部と電源ＶDDとの間にＰＭＯＳトランジスタＰＭ１０が介挿される。
【００８７】
ラッチ回路ＬＡＴ＿２の出力はトランスミッションゲートＴＧ＿１１を介してラッチ回路ＬＡＴ＿３に与えられる。トランスミッションゲートＴＧ＿１１のＰＭＯＳゲートにはプリチャージ信号ＰＲＣ＿Ｐ１が与えられ、ＮＭＯＳゲートにはプリチャージ信号ＰＲＣ＿Ｐ１がインバータ２２を介して与えられる。また、ラッチ回路ＬＡＴ＿３の入力部と接地レベルとの間にＮＭＯＳトランジスタＮＭ１０が介挿される。
【００８８】
ラッチ回路ＬＡＴ＿３の出力はインバータ１７、トランスミッションゲートＴＧ＿１を介してラッチ回路ＬＡＴ＿１に与えられる。トランスミッションゲートＴＧ＿１のＮＭＯＳゲートにはＯＲゲート１４の出力が与えられ、ＰＭＯＳゲートにはＯＲゲート１４の出力がインバータ１５を介して与えられる。そして、ラッチ回路ＬＡＴ＿１の出力がインバータ１８を介してポート交換信号ＰＳＥＬとして出力される。ここで、インバータ１７の出力がポート交換可能信号ＥＮＢとして規定される。
【００８９】
一方、ラッチ回路ＬＡＴ＿３の出力はトランスミッションゲートＴＧ＿１２を介してラッチ回路ＬＡＴ＿４にも与えられる。トランスミッションゲートＴＧ＿１２のＮＭＯＳゲートにはプリチャージ信号ＰＲＣ＿Ｐ１が与えられ、ＰＭＯＳゲートにはプリチャージ信号ＰＲＣ＿Ｐ１がインバータ２２を介して与えられる。また、ラッチ回路ＬＡＴ＿４の入力部と電源ＶDDとの間にＰＭＯＳトランジスタＰＭ１１が介挿される。
【００９０】
ラッチ回路ＬＡＴ＿４の出力はトランスミッションゲートＴＧ＿１３を介してパルス発生回路ＰＧ＿２に与えられる。トランスミッションゲートＴＧ＿１３のＰＭＯＳゲートにはプリチャージ信号ＰＲＣ＿Ｐ１が与えられ、ＮＭＯＳゲートにはプリチャージ信号ＰＲＣ＿Ｐ１がインバータ２２を介して与えられる。
【００９１】
パルス発生回路ＰＧ＿２はトランスミッションゲートＴＧ＿１３を介してラッチ回路ＬＡＴ＿４の出力を受け、リセット信号ＲＥＳＥＴ及び反転リセット信号ＲＥＳＥＴ＿Ｂを出力する。パルス発生回路ＰＧ＿２は遅延回路１１、インバータ１２、ＮＡＮＤゲート２４及びインバータ２３から構成され、ＮＡＮＤゲート２４は一方入力にラッチ回路ＬＡＴ＿４の出力を受ける。遅延回路１１はラッチ回路ＬＡＴ＿４の出力を受け、遅延時間ΔＴ遅延させてインバータ１２を介してＮＡＮＤゲート２４の他方入力に出力する。そして、ＮＡＮＤゲート２４の出力信号が反転リセット信号ＲＥＳＥＴ＿Ｂとなる。また、反転リセット信号ＲＥＳＥＴ＿Ｂがインバータ２３を介して得られる信号がリセット信号ＲＥＳＥＴとなる。
【００９２】
反転リセット信号ＲＥＳＥＴ＿ＢはＰＭＯＳトランジスタＰＭ１０及びＰＭ１１のゲートに与えられ、リセット信号ＲＥＳＥＴはＮＭＯＳトランジスタＮＭ１０のゲートに与えられる。
【００９３】
図９は図８で示したポート交換信号生成回路５１の動作を示すタイミング図である。同図に示すように、第１及び第２の書き込みサイクルＷ１及びＷ２に関して、それぞれの前半の期間（プリチャージ信号ＰＲＣ＿Ｐ１がＨレベルの期間）をＷ１＿Ｈ及びＷ２＿Ｈとし、それぞれの後半の期間（ＰＲＣ＿Ｐ１がＬレベルの期間）をＷ１＿Ｌ及びＷ２＿Ｌとする。
【００９４】
書き込み許可信号ＷＥは、少なくとも第１書き込みサイクルＷ１から第２書き込みサイクルのＷ２＿Ｈの期間はＨレベルになるよう設定される。プリチャージ信号ＰＲＣ＿Ｐ１がＨレベルのとき、トランスミッションゲートＴＧ＿１０がオンし、書き込み許可信号ＷＥをラッチ回路ＬＡＴ＿２に取り込む。ＬＡＴ＿２の出力である内部書き込み許可信号ＷＥ＿ＩＮＴは実際に書き込み用ビット線選択信号ＷＳＥＬ＿Ｐ１を活性化するために用いる。
【００９５】
したがって、内部書き込み許可信号ＷＥ＿ＩＮＴは、書き込みサイクルの先頭でＨレベルになる。次の期間Ｗ１＿ＬでトランスミッションゲートＴＧ＿１１がオンし、ラッチ回路ＬＡＴ＿２の出力をラッチ回路ＬＡＴ＿３が取り込む。ラッチ回路ＬＡＴ＿３の出力はポート交換可能信号ＥＮＢとして用いられる。したがって、ポート交換可能信号ＥＮＢは期間Ｗ１＿Ｌの先頭から立ち上がる。
【００９６】
そして、期間Ｗ２＿ＨにトランスミッションゲートＴＧ＿１２がオンし、ラッチ回路ＬＡＴ＿３のデータをラッチ回路ＬＡＴ＿４に転送する。さらに期間Ｗ２＿ＬにトランスミッションゲートＴＧ＿１３がオンし、ラッチ回路ＬＡＴ＿４のデータはパルス発生回路ＰＧ＿２に入力され、パルス発生回路ＰＧ＿２はリセット信号ＲＥＳＥＴ及び反転リセット信号ＲＥＳＥＴ＿Ｂを出力する。反転リセット信号ＲＥＳＥＴ＿ＢがＬレベルパルスを出力することで、ＰＭＯＳトランジスタＰＭ１０がオンしラッチ回路ＬＡＴ＿２の入力をＨレベルに初期設定する。その結果、内部書き込み許可信号ＷＥ＿ＩＮＴはＬレベルにリセットされる。同時に、ＰＭＯＳトランジスタＰＭ１１がオンし、ラッチ回路ＬＡＴ＿４の入力をＨレベルに初期設定するため、次のサイクルでパルス発生回路ＰＧ＿２がリセットパルス（リセット信号ＲＥＳＥＴ＝“Ｈ”、反転リセット信号ＲＥＳＥＴ＿Ｂ＝“Ｌ”）を発生するのを防止する。
【００９７】
一方、リセット信号ＲＥＳＥＴがＨレベルパルスを出力することで、ＮＭＯＳトランジスタＮＭ１０がオンし、ラッチ回路ＬＡＴ＿３の入力をＬレベルに設定する。このため、ポート交換可能信号ＥＮＢはＬレベルにリセットされる。
【００９８】
以上のように、プリチャージ信号をＰＲＣ＿Ｐ１に同期して、書き込み許可信号ＷＥにホールドタイムｔＨを設定しても、ポート交換可能信号ＥＮＢはプリチャージ信号ＰＲＣ＿Ｐ１の立ち下がりととも立ち下がるように構成することができる。
【００９９】
その結果、書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ１による書き込み動作の安定性を向上させるために十分なホールドタイムｔＨを設定し、ポート交換可能期間ＴＥＮＢを必要最小限の長さにして、ポート交換可能信号ＥＮＢによるポート交換動作を行う際、書き込み完了後速やかにビット線ＢＩＴ＿Ｐ０を開放することができる。
【０１００】
＜＜実施の形態３＞＞
実施の形態１及び実施の形態２では、第１書き込みサイクルＷ１の活性期間（ＰＲＣ＿Ｐ１がＨレベルの期間）が終了するとすぐにポート交換可能信号ＥＮＢを“Ｈ”にして、ポート交換可能期間ＴＥＮＢを設定する構成になっている。
【０１０１】
第１ポートＰＯＲＴ＿１がビット線ＢＩＴ＿Ｐ１をＬレベルにする書き込みを行った（ＤＩＮ＿Ｐ１がＨレベルのとき）直後、第０ポートＰＯＲＴ＿０がビット線ＢＩＴ＿Ｐ１を用いて読み出しを開始する可能性がある。この場合、ビット線ＢＩＴ＿Ｐ１は十分にプリチャージされていないので、十分に読み出し動作ができないばかりか、読み出しメモリセルに誤書き込みを行う危険性もある。
【０１０２】
実施の形態３では、ポート交換可能信号ＥＮＢの立ち上がりを遅らせることで、ビット線ＢＩＴ＿Ｐ１がプリチャージされる時間を確保するポート交換可能信号ＥＮＢを得ることを目的としている。
【０１０３】
図１０は実施の形態３のポート交換信号生成回路５２の構成を示す回路図である。同図に示すように、インバータ１７とトランスミッションゲートＴＧ＿１との間に遅延時間ＤＬを有する遅延回路３０を介挿している。なお、他の構成は図８で示した実施の形態２と同様である。
【０１０４】
図１１は実施の形態３のポート交換信号生成回路５２の動作を示すタイミング図である。同図のポート交換可能信号ＥＮＢの破線部分は実施の形態２の場合の波形である。実施の形態３では遅延時間ＤＬだけポート交換可能信号ＥＮＢを遅延させている。したがって、ビット線のプリチャージに必要な期間として適当な遅延時間ＤＬを設定すれば誤動作なくポート交換が可能になり、安定性の高い書き込み動作を行うことができる。
【０１０５】
＜＜実施の形態４＞＞
図１２はこの発明の実施の形態４であるデュアルポートメモリの構成を示す回路図である。同図に示すように、書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ１のクロスバースイッチＣＢＳ＿４に置き換えてＡＮＤゲートＡＮＤ＿０及びＡＮＤ＿１を設けている。すなわち、ＡＮＤゲートＡＮＤ＿０は、一方入力に書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ１を受け、他方入力にポート交換信号ＰＳＥＬを受け、ＡＮＤゲートＡＮＤ＿１は、一方入力に書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ１を受け、他方入力にポート交換信号ＰＳＥＬがインバータＩＮＶ３を介して得られる反転ポート交換信号ＰＳＥＬ*を受ける。
【０１０６】
したがって、ポート交換信号ＰＳＥＬがＬレベルのとき、ＡＮＤゲートＡＮＤ＿０はＬレベルに固定され、ＡＮＤゲートＡＮＤ＿１の出力として書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ１はＮＭＯＳトランジスタＮＭ３を活性化するため、ビット線ＢＩＴ＿Ｐ１に対して書き込みが行われる。一方、ポート交換信号ＰＳＥＬがＨレベルのとき、ＡＮＤゲートＡＮＤ＿１はＬレベルに固定され、ＡＮＤゲートＡＮＤ＿０の出力として書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ１はＮＭＯＳトランジスタＮＭ２を活性化するため、ビット線ＢＩＴ＿Ｐ０に対して書き込みが行われる。他の構成及び動作は図１で示した実施の形態１と同様であるため説明は省略する。
【０１０７】
クロスバースイッチＣＢＳ＿４は、図３に示すように、４個のトランスミッションゲートで構成されている。一般にトランスミッションゲートは負荷駆動力がなく、実際の設計では、その後に駆動力を補うためにドライバが必要である。これに対して、ＡＮＤゲートは駆動力があるため、このようなドライバを別途設ける必要がなくなり、その分高速化を図ることができる。
【０１０８】
＜＜実施の形態５＞＞
実施の形態１のデュアルポートメモリでは、プリチャージ信号ＰＲＣ＿Ｐ０のサイクル時間がプリチャージ信号ＰＲＣ＿Ｐ１と比較して長いとき、以下に述べる問題点が生じる。
【０１０９】
図１３のタイミング図を参照して問題点を説明する。第０ポートＰＯＲＴ＿０の読み出し動作の開始時点では、ポート交換可能信号ＥＮＢ信号はＬレベルであるため、第０ポートＰＯＲＴ＿０はビット線ＢＩＴ＿Ｐ０を用いて読み出しを行う。しかし、第０ポートＰＯＲＴ＿０の読み出し期間が長いため、途中で第２書き込みサイクルＷ２が始まり、ビット線ＢＩＴ＿Ｐ０は強制的に第１ポートＰＯＲＴ＿１に引き渡される。その時点までの第０ポートＰＯＲＴ＿０の読み出し動作内容により、ビット線ＢＩＴ＿Ｐ０の電位が低下していた場合には、書き込み用として選択された、読み出し対象のメモリセルとは異なる書き込み対象のメモリセルに対して誤書き込みを行う可能性がある。
【０１１０】
また、第０ポートＰＯＲＴ＿０は、ポートが切り替わってから再度読み出し動作を開始する必要があるが、第０ポートＰＯＲＴ＿０が読み出しに使える時間は図１３の期間ｔＲに限られる。期間ｔＲが十分長くないと、読み出し動作も完了できない。しかしながら、期間ｔＲの長さはプリチャージ信号ＰＲＣ＿０とプリチャージ信号ＰＲＣ＿Ｐ１との相対的な関係で決定するため、期間ｔＲの長さを設計者の意図通り決定することは実質的に不可能である。
【０１１１】
上記問題点を回避するには、第０ポートＰＯＲＴ＿０の読み出し動作が第１ポートＰＯＲＴ＿１の動作サイクル期間の１／２の期間内で完了する必要がある。
【０１１２】
図１４はこの発明の実施の形態４であるプリチャージ信号変形回路の構成を示す回路図である。同図に示すように、遅延回路３１はプリチャージ信号ＰＲＣ＿Ｐ０を受け、その信号を時間Ｔ３１遅延させてインバータ３２に出力する。ＡＮＤゲート３３は一方入力にプリチャージ信号ＰＲＣ＿Ｐ０を受け、他方入力にインバータ３２の出力を受ける。そして、ＡＮＤゲート３３の出力をプリチャージ信号ＰＲＣ＿Ｐ０′として出力する。このプリチャージ信号ＰＲＣ＿Ｐ０′をプリチャージ信号ＰＲＣ＿Ｐ０の代わりに用いる。このとき、時間Ｔ３１はプリチャージ信号ＰＲＣ＿Ｐ１の最小周期の１／２以下に設定される。
【０１１３】
このように構成すると、図１３の破線に示すように、プリチャージ信号ＰＲＣ＿Ｐ０′のＨレベルの期間を遅延回路３１の遅延時間Ｔ３１に波形変形するものである。第０ポートＰＯＲＴ＿０の活性期間をプリチャージ信号ＰＲＣ＿Ｐ１の周期の１／２以下にすることで、第２書き込みサイクルＷ２の開始以前に確実に第０ポートＰＯＲＴ＿０での読み出し動作を完了させることができ、誤書き込みや読み出し再実行が防止でき、正常動作を実現できる。
【０１１４】
＜＜実施の形態６＞＞
実施の形態１のデュアルポートメモリでは、第２書き込みサイクルＷ２において、第０ポートＰＯＲＴ＿０の読み出しデータを出力ピンＤＯＵＴ＿Ｐ０に出力させるため、センスアンプＳＡ＿Ｐ０及びＳＡ＿Ｐ１の出力である第１及び第２の増幅信号をクロスバースイッチＣＢＳ＿５により交換する構成としていた。しかし、この期間は、第１ポートＰＯＲＴ＿１は書き込みサイクルであり、出力信号ＤＯＵＴ＿Ｐ１を外部に出力する必要はない。
【０１１５】
図１５にこの発明の実施の形態６であるデュアルポートメモリのセンスアンプ周辺の構成を示す回路図である。ＴＧ＿２０〜ＴＧ＿２２はトランスミッションゲート、ＬＡＴ＿Ｐ０及びＬＡＴ＿Ｐ１はインバータＩ１及びＩ２のループ接続で構成されるラッチである。内部書き込み許可信号ＷＥ＿ＩＮＴは、図８の実施の形態２で示したように、書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ１の発生に用いる内部信号であり、図９で示したように、第１書き込みサイクルＷ１の開始時から第２書き込みサイクルＷ２の前半にかけてＨレベルとなる信号である。
【０１１６】
図１５に示すように、ＡＮＤゲート３４は内部書き込み許可信号ＷＥ＿ＩＮＴの反転信号とポート交換信号ＰＳＥＬの反転信号とを受け、インバータ３５に出力する。インバータ３５の出力はトランスファゲートＴＧ＿２１のＰＭＯＳゲートに与えられるとともに、インバータ３６の入力に与えられる。インバータ３６の出力はトランスファゲートＴＧ＿２１のＮＭＯＳゲートに与えられる。
【０１１７】
ポート交換信号ＰＳＥＬは、トランスファゲートＴＧ＿２０のＰＭＯＳゲートに与えられるとともに、インバータ３７及び３８の入力に与えられる。インバータ３８の出力はトランスファゲートＴＧ＿２０のＮＭＯＳゲートに与えられる。インバータ３７の出力はトランスファゲートＴＧ＿２２のＰＭＯＳゲートに与えられるとともに、インバータ３９の入力部に与えられる。インバータ３９の出力はトランスファゲートＴＧ＿２２のＮＭＯＳゲートに与えられる。
【０１１８】
トランスファゲートＴＧ＿２０はセンスアンプＳＡ＿Ｐ０の出力部とラッチ回路ＬＡＴ＿Ｐ０との間に介挿され、ラッチ回路ＬＡＴ＿Ｐ０の出力がインバータ４０に与えられ、インバータ４０の出力が出力信号ＤＯＵＴ＿Ｐ０として出力される。トランスファゲートＴＧ＿２１はセンスアンプＳＡ＿Ｐ１の出力部とラッチ回路ＬＡＴ＿Ｐ１との間に介挿され、ラッチ回路ＬＡＴ＿Ｐ１の出力がインバータ４１に与えられ、インバータ４１の出力が出力信号ＤＯＵＴ＿Ｐ１として出力される。さらに、トランスファゲートＴＧ＿２２はセンスアンプＳＡ＿Ｐ１の出力部とラッチ回路ＬＡＴ＿Ｐ０との間に介挿される。なお、他の構成は図１で示した実施の形態１の回路構成と同様である。
【０１１９】
このような構成において、読み出しサイクルのときには、ポート交換信号ＰＳＥＬ及び内部書き込み許可信号ＷＥ＿ＩＮＴが共にＬレベルであるため、トランスファゲートＴＧ＿２０及びＴＧ＿２１がオンし、トランスファゲートＴＧ＿２２がオフするため、第０ポートＰＯＲＴ＿０の出力信号ＤＯＵＴ＿Ｐ０としてセンスアンプＳＡ＿Ｐ０の出力である第１の増幅信号が選択され、第１ポートＰＯＲＴ＿１の出力信号ＤＯＵＴ＿Ｐ１としてセンスアンプＳＡ＿Ｐ１の出力である第２の増幅信号が選択される。
【０１２０】
一方、書き込み期間では、内部書き込み許可信号ＷＥ＿ＩＮＴがＨレベルとなり、トランスファゲートＴＧ＿２１はポート交換信号ＰＳＥＬに関係なく常にオフする。ポートが交換される前は、ポート交換信号ＰＳＥＬはＬレベルであるので、トランスファゲートＴＧ＿２０がオンしトランスファゲートＴＧ＿２２がオフするため、第０ポートＰＯＲＴ＿０の出力信号ＤＯＵＴ＿Ｐ０としてセンスアンプＳＡ＿Ｐ０の出力である第１の増幅信号が選択され、第１ポートＰＯＲＴ＿１の出力信号ＤＯＵＴ＿Ｐ１としてラッチ回路ＬＡＴ＿Ｐ１に保持された前回の読み出しデータが選択される。
【０１２１】
そして、ポート交換期間中では、ポート交換信号ＰＳＥＬがＨレベルとなるため、トランスファゲートＴＧ＿２２がオンしトランスファゲートＴＧ＿２０がオフするため、第０ポートＰＯＲＴ＿０の出力信号ＤＯＵＴ＿Ｐ０としてセンスアンプＳＡ＿Ｐ１の出力である第２の増幅信号が選択され、第１ポートＰＯＲＴ＿１の出力信号ＤＯＵＴ＿Ｐ１としてラッチ回路ＬＡＴ＿Ｐ１に保持された前回の読み出しデータが選択される。実施の形態１では、センスアンプＳＡ＿Ｐ０及びＳＡ＿Ｐ１の出力の交換にクロスバースイッチＣＢＳ＿５を用いたため、４個のトランスミッションゲートが必要であったが、実施の形態６の構成では、３個のトランスミションゲートで所望の動作を得ることができる。
【０１２２】
また、センスアンプＳＡ＿Ｐ０及びＳＡ＿Ｐ１の出力にラッチ回路ＬＡＴ＿Ｐ０及びＬＡＴ＿Ｐ１を設けたため、各ポートそれぞれにおいて読み出し動作期間でない場合でも、第０ポートＰＯＲＴ＿０の出力信号ＤＯＵＴ＿Ｐ０あるいは第１ポートＰＯＲＴ＿１の出力信号ＤＯＵＴ＿Ｐ１として、前回の読み出しデータを出力し続けることができる。
【０１２３】
【発明の効果】
以上説明したように、この発明における請求項１記載の半導体記憶装置によれば、第１及び第２の書き込みサイクルを連続して実行することにより第２のポートの書き込み動作を実行している。
【０１２４】
第１の書き込みサイクルにおいて、複数のメモリセルのうち活性状態の第２の選択ワード線に接続される書き込み対象メモリセルの第２のノードに反転書き込み信号を付与し、第２の書き込みサイクルにおいて、書き込み対象メモリセルの第１のノードに書き込み信号を付与するため、第１及び第２の書き込みサイクル実行前に第１及び第２のビット線の電位設定がどのような場合でも、入力信号の指示するデータを書き込み対象メモリセルに正確に書き込むことができる。
【０１２５】
一方、第１の書き込みサイクルにおいて、複数の第１のワード線のうち一の第１のワード線である第１の選択ワード線を活性状態して、読み出し対象のメモリセルの格納データが第１のビット線及び第１のセンスアンプを介して得られる第１の増幅信号を第１のポートの出力信号とし、第２の書き込みサイクルにおいて、複数の第２のワード線のうち上記第１の選択ワード線に対応する第２のワード線を活性状態にして、読み出し対象のメモリセルの格納データが第２のビット線及び第２のセンスアンプを介して得られる第２の増幅信号を第１のポートの出力信号とするため、第２のポートの書き込み動作中においても何等支障なく第１のポートの読み出し動作を行うことができる。
【０１２６】
したがって、請求項１記載の半導体記憶装置は、２本のビット線のみで第１のポートの読み出し動作と第２のポートの書き込み動作を独立して行うことができるため、単一ポートの半導体記憶装置と同等の集積度を得ることができる。
【０１２７】
また、請求項２記載の半導体記憶装置の第１及び第２のセンスアンプはそれぞれ基準電位と第１及び第２のビット線の電位との電位差を検出・増幅して第１及び第２の増幅信号を出力する。そして、第２のポートの読み出し動作を、第１の増幅信号を第１のポートの読み出し信号とし、第２の増幅信号を第２のポートの出力信号とする読み出しサイクルを実行することにより行うことができる。
【０１２８】
したがって、請求項２記載の半導体記憶装置は、さらに、２本のビット線のみで第１のポートの読み出し動作と第２のポートの読み出し動作を独立して行うことができる。
【０１２９】
また、請求項３記載の半導体記憶装置において、複数の第１及び第２のワード線を第１及び第２のポート用に設定し、複数の第１のワード線選択信号のうち一の第１のワード線選択信号を活性状態にし、複数の第２のワード線選択信号のうち一の第２のワード線選択信号を活性状態にすれば、以下のように第１及び第２の書き込みサイクルが実行される。
【０１３０】
第１の書き込みサイクルのポート交換信号が第１の状態である期間において、複数の第２のワード線のうち活性状態の第２のワード線選択信号が与えられるワード線が第２の選択ワード線となり、この第２の選択ワード線に接続される書き込み対象メモリセルの第２のノードに反転書き込み信号が付与される。
【０１３１】
一方、第２の書き込みサイクルのポート交換信号が第２の状態である期間において、複数の第１のワード線のうち活性状態の第２のワード線選択信号が与えられるワード線が第２の選択ワード線に対応する第１のワード線となるため、上記書き込み対象メモリセルの第１のノードに書き込み信号が付与される。
【０１３２】
したがって、ポート交換信号の制御下で入力信号の指示するデータを書き込み対象メモリセルに書き込むことができる。
【０１３３】
また、請求項４記載の半導体記憶装置の読み出し時ビット線切り替え手段は、ポート交換信号が第１の状態のとき第１及び第２の読み出し時ビット線選択信号それぞれの制御下で第１及び第２のビット線と第１及び第２のセンスアンプの入力部との導通／遮断を制御し、ポート交換信号が第２の状態のとき第１及び第２の読み出し時ビット線選択信号それぞれの制御下で第２及び第１のビット線と第２及び第１のセンスアンプの入力部との導通／遮断を制御する。
【０１３４】
したがって、第１及び第２の読み出し時ビット線選択信号をそれぞれ第１及び第２のポート用に設定すれば、第２の書き込みサイクルのポート交換信号が第２の状態の期間、第１の読み出し時ビット選択信号により第２のビット線と第２のセンスアンプの入力部との導通／遮断を制御して第２の増幅信号の出力制御を行い、第２の増幅信号を第１のポートの出力信号とすることができる。
【０１３５】
また、請求項５記載の半導体記憶装置の書き込み時ビット線切り替え手段は、ポート交換信号が第１の状態のとき書き込み時ビット線選択信号の制御下で第２のビット線と書き込み信号出力手段の出力部との導通／遮断を制御し、ポート交換信号が第２の状態のとき書き込み時ビット線選択信号の制御下で第１のビット線と書き込み信号出力手段の出力部との導通／遮断を制御する。
【０１３６】
第１の書き込みサイクルのポート交換信号が第１の状態である期間において、書き込み時ビット線選択信号の制御下で、反転書き込み信号が第２のビット線に付与され、その結果、書き込み対象メモリセルの第２のノードに反転書き込み信号が付与される。
【０１３７】
一方、第２の書き込みサイクルのポート交換信号が第２の状態である期間において、書き込み時ビット選択信号の制御下で、書き込み信号が第１のビット線に付与され、その結果、上記書き込み対象メモリセルの第１のノードに書き込み信号が付与される。
【０１３８】
また、請求項６記載の半導体記憶装置の出力信号切り替え手段は、ポート交換信号が第１の状態のとき第１及び第２の増幅信号をそれぞれ第１及び第２のポートの出力信号として出力し、ポート交換信号が第２の状態のとき第１及び第２の増幅信号をそれぞれ第２及び第１のポートの出力信号として出力する。
【０１３９】
したがって、出力信号切り替え手段により自動的に、第１の書き込みサイクルのポート交換信号が第１の状態である期間は第１の増幅信号を第１のポートの出力信号とし、第２の書き込みサイクルのポート交換信号が第２の状態の期間は第２の増幅信号を第１のポートの出力信号とすることができる。
【０１４０】
また、請求項７記載の半導体記憶装置のプリチャージビット線切り替え手段は、ポート交換信号が第１の状態のとき第１及び第２のプリチャージ信号の制御下で第１及び第２のビット線を所定電位にプリチャージし、ポート交換信号が第２の状態のとき第１及び第２のプリチャージ信号の制御下で第２及び第１のビット線を所定電位にプリチャージする。
【０１４１】
したがって、第１及び第２のプリチャージ信号をそれぞれ第１及び第２のポート用に設定すれば、第２の書き込みサイクルのポート交換信号が第２の状態の期間、第２のプリチャージ信号の制御下で第１のビット線を所定電位にプリチャージして、第１のビット線を用いて書き込み信号を書き込み対象メモリセルの第１のノードに付与することができる。
【０１４２】
また、請求項８記載の半導体記憶装置は、ワード線切り替え手段、読み出し時ビット線切り替え手段、書き込み時ビット線切り替え手段、出力信号切り替え手段及びプリチャージビット線切り替え手段をそれぞれポート交換信号を制御入力とした２入力２出力の同一の回路構成で形成するため、比較的簡単な回路構成で実現することができる。
【０１４３】
また、請求項９記載のポート交換信号生成手段は、書き込み許可信号が書き込み動作を指示する時、第１の書き込みサイクル後半の一部から第２の書き込みサイクルの前半の一部に至る期間を含んでポート交換可能期間を設定し、該ポート交換可能期間おける第１あるいは第２のプリチャージ信号の非活性状態へのエッジ変化検出をトリガとして、ポート交換信号を第１の状態から第２の状態に変更している。
【０１４４】
したがって、ポート交換信号は第１の書き込みサイクルの少なくとも一部の期間に必ず第１の状態とすることができる。
【０１４５】
また、請求項１０記載の半導体記憶装置のポート交換信号生成手段は、第２の書き込みサイクルにおける第２のプリチャージ信号の活性状態へのエッジ変化を終了時として、ポート交換可能期間を設定するため、書き込み許可信号の書き込み指示期間の長さに関係なく第２のプリチャージ信号に基づきポート交換可能期間の長さを設定することができる。
【０１４６】
その結果、書き込み動作の安定性を向上させるために十分なホールドタイムを設定した書き込み許可信号を用いても、ポート交換可能期間を必要最小限に抑えて書き込み動作の第２書き込みサイクル完了後速やかに第１のビット線を開放することができる。
【０１４７】
また、請求項１１記載の半導体記憶装置のポート交換信号生成手段は、第１の書き込みサイクルにおける第２のプリチャージ信号の活性状態へのエッジ変化から所定時間経過時を開始時とし、第２の書き込みサイクルにおける第２のプリチャージ信号の活性状態へのエッジ変化から所定時間経過時を終了時として、ポート交換可能期間を設定している。
【０１４８】
したがって、ビット線のプリチャージに必要な期間として適切な時間に上記所定時間を設定すれば誤動作なく第１及び第２の書き込みサイクルが実行され、安定性の高い書き込み動作を行うことができる。
【０１４９】
また、請求項１２記載の半導体記憶装置の書き込み時ビット線切り替え手段は、第１及び第２の論理回路から出力される第１及び第２の論理信号により第１及び第２のトランジスタの導通／遮断することにより、書き込み時のビット線選択を行っており、論理回路の出力は駆動力があるため、駆動用ドライバを別途必要としない分、高速なスイッチング動作を実現することができる。
【０１５０】
また、請求項１３記載の半導体記憶装置のプリチャージ信号波形変形手段は、第１のプリチャージ信号の非活性状態の期間を、第２のプリチャージ信号の周期の１／２以下に波形変形するため、第２の書き込みサイクルの開始以前に確実に第１ポートでの読み出し動作を完了させることができ、誤書き込みや読み出し再実行が防止でき、正常動作を実現できる。
【０１５１】
また、請求項１４記載の半導体記憶装置の出力信号切り替え手段は、書き込み時に第２のセンスアンプの出力部を電気的に遮断するセンスアンプ出力遮断手段を含むため、回路構成の簡単化を図ることができる。
【０１５２】
また、請求項１５記載の半導体記憶装置の出力信号切り替え手段は、書き込み許可関連信号及びポート交換信号の制御下で、第１及び第２の増幅信号をそれぞれ受ける第１及び第２のラッチ回路をさらに含むため、第１及び第２のポートそれぞれにおいて読み出し動作期間でない場合でも、第１のポートの出力信号あるいは第２のポートの出力信号として、前回の読み出し時に出力した出力信号を出力し続けることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１であるデュアルポートメモリの構成を示す回路図である。
【図２】 クロスバースイッチの概略を示す説明図である。
【図３】 クロスバースイッチの内部構成を示す回路図である。
【図４】 実施の形態１の動作を示すタイミング図である。
【図５】 実施の形態１のポート交換信号生成回路の内部構成を示す回路図である。
【図６】 図５のポート交換信号生成回路の動作を示すタイミング図である。
【図７】 書き込み許可信号のセットアップタイム及びホールドタイムの説明用のタイミング図である。
【図８】 実施の形態２のポート交換信号生成回路の内部構成を示す回路図である。
【図９】 図８のポート交換信号生成回路の動作を示すタイミング図である。
【図１０】 実施の形態３のポート交換信号生成回路の内部構成を示す回路図である。
【図１１】 図１０のポート交換信号生成回路の動作を示すタイミング図である。
【図１２】 この発明の実施の形態４であるデュアルポートメモリの構成を示す回路図である。
【図１３】 実施の形態５の動作説明用のタイミング図である。
【図１４】 実施の形態５のプリチャージ信号変形回路の構成を示す回路図である。
【図１５】 この発明の実施の形態６であるデュアルポートメモリのセンスアンプ周辺の構成を示す回路図である。
【図１６】 従来のデュアルポートメモリの構成を示す回路図である。
【図１７】 図１６のデュアルポートメモリの動作を示すタイミング図である。
【符号の説明】
ＢＩＴ＿Ｐ０，ＢＩＴ＿Ｐ１ ビット線、ＣＢＳ＿０〜ＣＢＳ＿５ クロスバースイッチ、ＭＣ０，ＭＣ１ メモリセル、ＮＭ０〜ＮＭ３ ＮＭＯＳトランジスタ、ＰＭ０〜ＰＭ３ ＰＭＯＳトランジスタ、ＳＡ＿Ｐ０，ＳＡ＿Ｐ１ センスアンプ。
Claims (18)
- 読み出し専用の第１のポートと、
読み出し及び書き込み用の第２のポートと、
前記第１及び第２のポートに対応してそれぞれ設けられる第１及び第２のビット線と、
各々が前記第１及び第２のポートに対応してそれぞれ設けられる複数の第１及び第２のワード線とを備え、前記複数の第１及び第２のワード線は互いに１対１に対応し、
前記第１及び第２のビット線間に設けられる複数のメモリセルをさらに備え、前記複数のメモリセルはそれぞれ論理的に反転した関係にある信号が得られる第１及び第２のノードを有し、前記複数の第１のワード線のうち自身に対応する第１のワード線が活性状態のとき前記第１のビット線に前記第１のノードが接続され、前記複数の第２のワード線のうち自身に対応する第２のワード線が活性状態のとき前記第２のビット線に前記第２のノードが接続され、
前記第１のビット線に接続され前記第１のビット線の電位に基づき第１の増幅信号を出力する第１のセンスアンプと、
前記第２のビット線に接続され前記第２のビット線の電位に基づき第２の増幅信号を出力する第２のセンスアンプと、
外部より入力信号を受け、前記入力信号に基づき書き込み信号を出力部より出力するとともに前記書き込み信号を論理的に反転した反転書き込み信号を反転出力部より出力する書き込み信号出力手段とをさらに備え、
前記第２のポートの書き込み動作を第１及び第２の書き込みサイクルを連続して行うことにより実行し、
前記第１の書き込みサイクルは、
前記複数の第１のワード線のうち一の第１のワード線である第１の選択ワード線を活性状態にして前記第１の増幅信号を前記第１のポートの出力信号とし、前記複数の第２のワード線のうち一の第２のワード線である第２の選択ワード線を活性状態にして、前記書き込み信号出力手段の反転出力部と前記第２のビット線とを電気的に接続し、前記複数のメモリセルのうち活性状態の第２の選択ワード線に接続される書き込み対象メモリセルの前記第２のノードに前記反転書き込み信号を付与し、
前記第２の書き込みサイクルは、
前記複数の第２のワード線のうち前記第１の選択ワード線に対応する第２のワード線を活性状態にして前記第２の増幅信号を前記第１のポートの出力信号とし、前記複数の第１のワード線のうち前記第２の選択ワード線に対応する第１のワード線を活性状態にして、前記書き込み信号出力手段の出力部と前記第１のビット線とを電気的に接続し、前記書き込み対象メモリセルの前記第１のノードに前記書き込み信号を付与する、
半導体記憶装置。 - 前記第１のセンスアンプは、基準電位を受け、前記第１のビット線の電位と前記基準電位との電位差を検出・増幅して前記第１の増幅信号を出力し、
前記第２のセンスアンプは、前記基準電位を受け、前記第２のビット線の電位と前記基準電位との電位差を検出・増幅して前記第２の増幅信号を出力し、
前記第２のポートの読み出し動作を、
前記複数の第１のワード線のうち一の第１のワード線を活性状態にして前記第１の増幅信号を前記第１のポートの読み出し信号とし、前記複数の第２のワード線のうち一の第２のワード線を活性状態にして、前記第２の増幅信号を前記第２のポートの出力信号とする読み出しサイクルを実行することにより行う、
請求項１記載の半導体記憶装置。 - 前記第１の書き込みサイクルの少なくとも一部の期間は第１の状態、前記第２の書き込みサイクルの少なくとも一部の期間は第２の状態となるポート交換信号を生成するポート交換信号生成手段と、
前記複数の第１及び第２のワード線にそれぞれ１対１に対応して活性化させる複数の第１及び第２のワード選択信号と前記ポート交換信号とを受け、前記ポート交換信号が前記第１の状態のとき前記複数の第１及び第２のワード線選択信号をそれぞれ前記複数の第１及び第２のワード線に与え、前記ポート交換信号が前記第２の状態のとき前記複数の第１及び第２のワード線選択信号をそれぞれ前記複数の第２及び第１のワード線に与えるワード線切り替え手段と、
をさらに備える請求項１記載の半導体記憶装置。 - 第１及び第２の読み出し時ビット線選択信号並びに前記ポート交換信号を受け、前記ポート交換信号が前記第１の状態のとき前記第１及び第２の読み出し時ビット線選択信号それぞれの制御下で前記第１及び第２のビット線と前記第１及び第２のセンスアンプの入力部との導通／遮断を制御し、前記ポート交換信号が前記第２の状態のとき前記第１及び第２の読み出し時ビット線選択信号それぞれの制御下で前記第２及び第１のビット線と前記第２及び第１のセンスアンプの入力部との導通／遮断を制御する読み出し時ビット線切り替え手段を、
さらに備える請求項３記載の半導体記憶装置。 - 書き込み時ビット線選択信号及び前記ポート交換信号を受け、前記ポート交換信号が前記第１の状態のとき前記書き込み時ビット線選択信号の制御下で前記第２のビット線と前記書き込み信号出力手段の反転出力部との導通／遮断を制御し、前記ポート交換信号が前記第２の状態のとき前記書き込み時ビット線選択信号の制御下で前記第１のビット線と前記書き込み信号出力手段の出力部との導通／遮断を制御する書き込み時ビット線切り替え手段を、
さらに備える請求項４記載の半導体記憶装置。 - 前記第１及び第２の増幅信号並びに前記ポート交換信号を受け、前記ポート交換信号が前記第１の状態のとき前記第１及び第２の増幅信号をそれぞれ前記第１及び第２のポートの出力信号として出力し、前記ポート交換信号が前記第２の状態のとき前記第１及び第２の増幅信号をそれぞれ前記第２及び第１のポートの出力信号として出力する出力信号切り替え手段を、
さらに備える請求項５記載の半導体記憶装置。 - 第１及び第２のプリチャージ信号並びに前記ポート交換信号を受け、前記ポート交換信号が前記第１の状態のとき前記第１及び第２のプリチャージ信号の制御下で前記第１及び第２のビット線を所定電位にプリチャージし、前記ポート交換信号が前記第２の状態のとき前記第１及び第２のプリチャージ信号の制御下で前記第２及び第１のビット線を前記所定電位にプリチャージするプリチャージビット線切り替え手段を、
さらに備える請求項６記載の半導体記憶装置。 - 前記ワード線切り替え手段、前記読み出し時ビット線切り替え手段、前記書き込み時ビット線切り替え手段、前記出力信号切り替え手段及び前記プリチャージビット線切り替え手段はそれぞれ前記ポート交換信号を制御入力とした２入力２出力の同一の回路構成で形成される、
請求項７記載の半導体記憶装置。 - 前記第１及び第２のプリチャージ信号はそれぞれ独立した周期を有する信号であり、前記第１のポートにおける前記読み出しサイクルは前記第１のプリチャージ信号に同期して実行され、前記第２のポートにおける読み出しサイクル並びに第１及び第２の書き込みサイクルは前記第２のプリチャージ信号に同期して実行され、
前記第１及び第２のプリチャージ信号はそれぞれその周期の前半は非活性状態、後半は前記所定電位へのプリチャージ動作を指示する活性状態となり、
前記ポート交換信号生成手段は、書き込み動作か否かを指示する書き込み許可信号並びに前記第１及び第２のプリチャージ信号を受け、前記書き込み許可信号が書き込み動作を指示する時、前記第１の書き込みサイクルの後半の一部から前記第２の書き込みサイクルの前半の一部に至る期間を含んでポート交換可能期間を設定し、該ポート交換可能期間おける前記第１あるいは第２のプリチャージ信号の非活性状態へのエッジ変化検出をトリガとして、前記ポート交換信号を前記第１の状態から前記第２の状態に変更する、
請求項７記載の半導体記憶装置。 - 前記ポート交換信号生成手段は、前記第１の書き込みサイクルにおける前記第２のプリチャージ信号の活性状態へのエッジ変化を開始時とし、前記の第２の書き込みサイクルにおける前記第２のプリチャージ信号の活性状態へのエッジ変化を終了時として、前記ポート交換可能期間を設定する、
請求項９記載の半導体記憶装置。 - 前記ポート交換信号生成手段は、前記第１の書き込みサイクルにおける前記第２のプリチャージ信号の活性状態へのエッジ変化から所定時間経過時を開始時とし、前記第２の書き込みサイクルにおける前記第２のプリチャージ信号の活性状態へのエッジ変化から前記所定時間経過時を終了時として、前記ポート交換可能期間を設定する、
請求項９記載の半導体記憶装置。 - 前記ワード線切り替え手段、前記読み出し時ビット線切り替え手段、前記出力信号切り替え手段及び前記プリチャージビット線切り替え手段はそれぞれ前記ポート交換信号を制御入力とした２入力２出力の同一の回路構成で形成され、
前記書き込み時ビット線切り替え手段は、
前記書き込み信号出力手段の出力部と前記第１のビット線との間に介挿される第１のトランジスタと、
前記書き込み信号出力手段の反転出力部と前記第２のビット線との間に介挿される第２のトランジスタと、
前記書き込み時ビット線選択信号及び前記ポート交換信号を受け、前記ポート交換信号が第２の状態を指示する時のみ前記書き込み時ビット線選択信号に基づき導通／遮断を指示する第１の論理信号を前記第１のトランジスタの制御電極に出力する第１の論理回路と、
書き込み時ビット線選択信号及び前記ポート交換信号を受け、前記ポート交換信号が第１の状態を指示する時のみ前記書き込み時ビット線選択信号に基づき導通／遮断を指示する第２の論理信号を前記第２のトランジスタの制御電極に出力する第２の論理回路と、
を備える請求項７記載の半導体記憶装置。 - 前記第１のプリチャージ信号を受け、第１のプリチャージ信号の非活性状態の期間を、前記第２のプリチャージ信号の周期の１／２以下に波形変形するプリチャージ信号波形変形手段を、
さらに備える請求項７記載の半導体記憶装置。 - 前記出力信号切り替え手段は、
書き込み許可信号に関連した書き込み許可関連信号を受け、書き込み時に前記第２のセンスアンプの出力部を電気的に遮断するセンスアンプ出力遮断手段を含む、
請求項７記載の半導体記憶装置。 - 前記出力信号切り替え手段は、
前記書き込み許可関連信号及びポート交換信号の制御下で、前記第１及び第２の増幅信号をそれぞれ受ける第１及び第２のラッチ回路をさらに含む、
請求項１４記載の半導体記憶装置。 - それぞれが論理的に反転した関係にある信号が得られる第１及び第２のノードと、前記第１のノードに接続される第１のトランジスタと、前記第２のノードに接続される第２のトランジスタとを有し、行列状に配列される複数のメモリセルと、
前記複数のメモリセルの列ごとに設けられ、前記各列のメモリセルの前記第１のトランジスタに接続される複数の第１のビット線と、
前記各列の前記メモリセルの前記第２のトランジスタに接続される複数の第２のビット線と、
前記複数のメモリセルの行ごとに設けられ、前記各行のそれぞれの前記メモリセルの前記第１のトランジスタのゲートに接続される複数の第１のワード線と、
前記各行のそれぞれの前記メモリセルの前記第２のトランジスタのゲートに接続される複数の第２のワード線と、
前記第１のビット線の信号に基づき第１の増幅信号を出力する第１のセンスアンプと、
前記第２のビット線の信号に基づき第２の増幅信号を出力する第２のセンスアンプと、
前記メモリセルに書き込むデータに対応する書き込みデータ信号を前記第１のビット線に伝達し、前記書き込みデータ信号を論理的に反転した反転書き込みデータ信号を前記第２のビット線に伝達する書き込み手段とを備え、
読み出し動作は、ワード線を選択するワード線選択信号に対応して前記第１のワード線を選択し、前記第１のビット線および前記第１のセンスアンプを介して行われる第１の読み出し動作、もしくは、前記ワード線選択信号に対応して前記第２のワード線を選択し、前記第２のビット線および前記第２のセンスアンプを介して行われる第２の読み出し動作、のいずれか一方の読み出し動作により行われ、
書き込み動作は、前記ワード線選択信号に対応して前記第１のワード線を選択し、前記書き込み手段および前記第１のビット線を介して選択されたメモリセルに前記書き込みデータ信号を伝達する第１の書き込み動作、および、前記ワード線選択信号に対応して前記第２のワード線を選択し、前記書き込み手段および前記第２のビット線を介して前記選択されたメモリセルに前記反転書き込みデータ信号を伝達する第２の書き込み動作、の２つの書き込み動作が１組の書き込み動作として行われる、
半導体記憶装置。 - 前記書き込み動作に並行して前記書き込み動作と異なる行の同じ列のメモリセルに前記読み出し動作を行う並行動作の場合、
前記第１の書き込み動作に並行して前記第２の読み出し動作を行い、もしくは、前記第２の書き込み動作に並行して前記第１の読み出し動作を行う、
請求項１６記載の半導体記憶装置。 - 前記ワード線選択信号が伝達されるワード線選択信号線と前記第１および第２のワード線の間に設けられ、前記並行動作において、一方の動作において前記第１のワード線が選択されている場合、他方の動作において前記ワード線選択信号を前記第２のワード線に伝達し、一方の動作において前記第２のワード線が選択されている場合、他方の動作において前記ワード線選択信号を前記第１のワード線に伝達する、ワード線選択切換手段をさらに備える、
請求項１７記載の半導体記憶装置。
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