JP4167127B2 - 半導体集積装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積装置に関し、特にSRAM(Static Random Access Memory)と称される記憶装置に関する。
【0002】
【従来の技術】
半導体集積装置としてのSRAMは、複数のメモリセルを備えており、該各メモリセルにはビット線対が接続されている。該ビット線対を介して電位の有無を示すビット情報が前記メモリセルへ書き込まれたり、該メモリセルで保持するビット情報が読み出されたりする。メモリセルに対するこのような書込みや読出しなどのアクセスは、予め前記ビット線対に対しプリチャージと称される電位を印加した後、行われる。プリチャージが行われることにより、メモリセルに対して高速にアクセスすることができる。前記したようにプリチャージが行われた後、前記メモリセルから読み出されたビット情報が出力部を介して出力される。このような半導体集積装置が、特許文献1および特許文献2に示されている。
【0003】
【特許文献1】
特開平11−86561号公報
【特許文献2】
特開平11−353880号公報
【0004】
【発明が解決しようとする課題】
ところが、従来の半導体集積装置は、例えばメモリセルからビット情報を読み出すとき、一方のビット線がHiを示すビット情報を伝送すると、他方のビット線はLoを示すビット情報を伝送する。つまり、予めプリチャージしたビット線対のうち、何れか一方のビット線に印加されている電荷を放電すべく電位が開放される。従って、メモリセルに対する次のアクセスを行うとき、予め行うプリチャージにより電荷を再度印加する必要があった。
前記したように、ビット線対に対する充電および放電が繰り返されることから、半導体集積装置が消費する電力の低減が望まれていた。また前記メモリセルに対するビット情報の書込みにも係らず、前記出力部が作動して消費電流が増加することも問題である。
前記した課題に鑑み、本発明の目的は消費電流を低減し得る半導体集積装置を提供することにある。
【0005】
【課題を解決するための手段】
本発明は、以上の点を解決するために、次の構成を採用する。
ビット情報を保持するためのメモリセルと、該メモリセルに対し前記ビット情報を書込み及び読み出すための一対のビット線と、前記書込み及び読み出しの直前に前記一対のビット線にプリチャージを行うために該各ビット線に一定電圧を供給する電源とを備える半導体集積装置において、前記プリチャージ時に前記メモリセルを前記一対のビット線から遮断し、前記書込み時に前記メモリセルと前記一対のビット線の遮断を解除して前記ビット情報を前記メモリセルに書き込ませ、読み出し時に前記メモリセルと一方のビット線のみの遮断を解除する遮断回路と、前記一対のビット線に接続され、前記読み出し時に前記一方のビット線から取り込んだ前記ビット情報を選択して出力する出力部とを含むことを特徴とする。
【0006】
前記遮断回路はスイッチであり、該スイッチは前記メモリセルへの書込みにおいて、プリチャージの終了と同期してオフし、前記メモリセルに対する次の書込みを行うときプリチャージの開始と同期してONするためのスイッチ制御信号に基づいて動作することができる。
【0007】
前記遮断回路は、新たなビット情報を前記メモリセルに書き込むべくプリチャージした一対のビット線と前記出力部との接続を次の書込みまで遮断することを特徴とする。
【0008】
前記メモリセルで保持するビット情報を2周期連続の読み出しにおいて、始めの読み出しでプリチャージが行われた一対のビット線を前記電源から遮断し、次の読出しで遮断により一対のビット線に保持されている電位を前記各ビット線に均等化するイコライズ部を備えることを特徴とする。
【0009】
前記メモリセルへの2周期連続の書込みにおいて、始めのアクセスでプリチャージが行われた一対のビット線を前記電源から遮断し、次のアクセスで遮断により前記一対のビット線に保持されている電位を前記各ビット線に均等化するイコライズ部を備えることを特徴とする。
【0010】
【発明の実施の形態】
以下、本発明の実施形態を図を用いて詳細に説明する。
〈具体例1〉
本発明の半導体集積装置10は、メモリセル20を備えており、該メモリセル20を構成する回路が図1に示されている。本発明の半導体集積装置10は、例えばデジタルフィルタで処理するデータを一時的に保持するためのSRAMなどの記憶装置であり、その構成が回路機能ブロックとして図2に示されている。
図2に示す本発明の半導体集積装置10は、上位装置からアドレス信号の供給される複数のアドレス線(以降、単にAinと称す)をデコードして第1のワード信号(以降、単にWLと称す)および第2のワード信号(以降、単にWWLと称す)を出力するワード信号デコード部30と、該ワード線デコード部30から出力されるワード信号に基づいて、複数のメモリセルから所望のメモリセルを選択し、選択したメモリセルに対し、電位の有無を示すビット情報の書込みや読出しなどのアクセスを行うメモリアレイ部40と、該メモリアレイ部40のメモリセルにビット情報を入出力すべく、プリチャージ信号(以降、単にPRCB_INと称す)を受け入れて、後述するプリチャージの制御を行う第1のプリチャージ制御信号(以降、単にPRCB1と称す)および第2のプリチャージ制御信号(以降、単にPRCB2と称す)を生成し、該各信号をメモリアレイ部40へ出力するプリチャージ制御信号生成部50と、ビット情報をメモリセル20に書き込む期間を示す信号(以降、単にWR_INと称す)およびWR_INがイネーブル(enable)期間中に書込み許可を示す信号(以降、単にWRENと称す)を受け入れて、メモリセル20にビット情報を書き込むための制御を行う第1の書込み制御信号(以降、単にWと称す)および第2の書込み制御信号(以降、単にWBと称す)を生成し、該各信号をメモリアレイ部40へ出力する書込み制御信号生成部60と、メモリセルが配列する2列のカラムから、何れか一方のカラムを選択するための第1の選択信号(以降、単にY0と称す)および第2の選択信号(以降、単にY1と称す)を生成し、該各信号をメモリアレイ部40へ出力する選択信号生成部70と、メモリセルへ書き込むビット情報のためのバッファアンプであるアンプ80とを備える。
【0011】
前記ワード線デコード部30は、図3に示すように複数のAin(一番目の信号を0とし、0からnまで)と、プリチャージのスタートを示す信号(以降、PRCB_STと称す)と、WR_INとを受け入れて、WL(一番目の信号を0とし、0からmまで)およびWWL(一番目の信号を0とし、0からmまで)を出力すべく、複数のインバータと複数のNAND回路とで構成されている。
インバータは、Ain0を受け入れて反転信号(以降、単にA0bと称す)をNAND回路に出力する。該NAND回路には、前記したA0bの他に、複数のアドレス線に基づく信号と、プリチャージ信号と同期したPRCB_STとを受け入れて論理演算を行い、その結果をインバータへ出力する。演算結果を受け入れたインバータはその結果を反転することにより、プリチャージ信号に同期して複数のメモリセルから所望のメモリセルにアクセスするための信号、つまりWL0を生成する。
【0012】
このWL0を生成するために用いたアドレス線は、他のNAND回路にも供給されている。該NAND回路は、これらのアドレス線の他にプリチャージ信号と同期したPRCB_STと、書込み期間を示すWR_INとを受け入れて、論理演算を行い、その結果をインバータへ出力する。演算結果を受け入れたインバータはその結果を反転する。これにより、WL0と同じメモリセルにアクセスし、かつ該メモリセルに対する書込み期間中のプリチャージ期間を示す信号、つまりWWL0が生成される。
【0013】
プリチャージ制御信号生成部50は、上位装置からのPRCB_INを受け入れる4段のインバータと、WBを分岐した信号をインバータを介して受け入れ、かつ前記4段のインバータからの出力を受け入れるNOR回路と、該NOR回路からの出力を2分岐し、各分岐信号を反転出力する2つのインバータとを備える。
ここで、PRCB_INを詳細に説明する。該PRCB_INは、メモリセルに対する書込みおよび読出しなどのアクセスに先立ち行われるプリチャージの期間を示す信号であり、PRCB_INの1周期はメモリセルに対する1アクセスの期間を示す。つまり、PRCB_INがアンネーブル(unnable)でプリチャージを行うための期間を示し、イネーブルでメモリセルに対するアクセスを行うための期間を示す。これらの二つの期間を組み合わせて1周期とする。従ってメモリセルに対するアクセスとプリチャージとが同時に起きることはない。
【0014】
前記したPRCB_INを受け入れる4段インバータは、前段の2段インバータの出力を分岐して、一方をPRCB_STとしてワード線デコード部30へ出力し、他方を後段の2段インバータへ供給する。PRCB_STは、PRCB_INを1番目のインバータで反転し、その反転した信号を更に2番目のインバータで反転した信号であるから、位相が元に戻っておりPRCB_INと同じである。しかし、PRCB_STは複数のインバータを介すことで、若干の遅延が生じている。
PRCB_INを受け入れた4段のインバータが出力する信号と、書込みの制御を示すWBを分岐した信号とを受け入れたNOR回路は論理演算を行う。その演算結果が2分岐され、分岐された信号がそれぞれインバータを介してPRCB1およびPRCB2として生成される。PRCB1およびPRCB2は、2分岐した信号を共にインバータを介して反転出力した信号であることから、実質的に同一である。このPRCB1およびPRCB2は、PRCB_INが複数のインバータなどを経て遅延した信号である。従って、この遅延した信号に基づいてプリチャージの制御を行うことにより、プリチャージの開始が少し遅れる。これによりメモリセルへのアクセスでビット線対の電位がプリチャージの電位で変化することを防ぐことができる。
【0015】
書込み制御信号生成部60は、イネーブル状態でメモリセルに対する書込み期間を示すWR_INと、前記期間内における書込み許可をイネーブル状態で示すWRENとを受け入れるNAND回路と、該NAND回路からの出力を反転するインバータと、該インバータから出力される信号が2分岐され、その一方を受け入れて反転信号をWBとして生成するインバータとで構成されている。2分岐される他方の信号は、Wとして出力される。
WBはインバータを経て生成された信号であり、Wは前記インバータを介することなく出力された信号であることから、イネーブル状態とアンネーブル状態とが逆の関係にあり、WおよびWBはメモリセルに対する書込み期間内における書込み許可期間を示す。この許可期間は、複数のインバータなどを介することによりWRENより若干の遅延が生じた信号である。
【0016】
選択信号生成部70は、上位装置からアンネーブルのY_INを受け入れるインバータと、該インバータの出力を2分岐した一方を受け入れて反転信号をY1として出力するインバータとを備えている。
選択信号生成部70に入力するY_INは、2列単位で複数のメモリセルが配列するメモリアレイ部において、2列の何れか一方の列を選択するための信号であり、この信号で選択された列(カラム)にアクセス対象のメモリセルが存在する。つまり選択信号生成部70は、Y_INに基づいて、メモリセルが配列している2カラムから、何れか一方のカラムを選択するためのY0およびY1を生成する。
【0017】
アンプ80は、ビット情報を並列的に供給する上位装置の出力端子の数に応じて設けられており、例えば上位装置の出力端子の第1番目の出力端子を0としてxまで設けられているとき、アンプ80の数は、前記出力端子と同様に第1番目のアンプを0とし、0からxまで設けられている。
前記した各アンプ80は、上位装置の第1番目の出力端子からのビット情報(以降、D0_INと称す)を増幅し、増幅したビット情報(以降、D0と称す)をメモリアレイ部40へ供給し、第x番目の出力端子からのビット情報(以降、Dx_INと称す)を増幅し、増幅したビット情報(以降、Dxと称す)をメモリアレイ部40へ供給する。
前記した各部30、50、60、70で生成された信号と、アンプ80を介して増幅されたビット情報とがメモリアレイ部40に供給される。
【0018】
次に、各メモリセルが配列するメモリアレイ部40の回路図を図4に示し、詳細に説明する。
図4には、第1番目のメモリセル群としてのメモリセル群Aと、第x番目のメモリセル群としてのメモリセル群Xとが示されている(メモリセル群Aとメモリセル群Xとの間のメモリセル群は、図中に略されている)。
各メモリセル群は2列単位で配列しており、一方が第1のカラム、他方が第2のカラムである。前記第1のカラムは、前記したWL0からWLmまでのそれぞれを受け入れるメモリセルが配列している(WL0とWLmとの間のメモリセルは、図中に略されている)。該各メモリセルは、0からmまで対応したWWLをそれぞれ受け入れている。
例えばメモリセル群Aの第1カラムにおいて、WL0を受け入れるメモリセル41とWLmを受け入れるメモリセル42とが示されており、それらのメモリセルが第1のビット線(BLM0で表記)および第2のビット線(BLM0bで表記)で接続されている。
【0019】
メモリセル41に入力されるWL0およびWWL0は、前記したメモリセル41を経てメモリセル群Aの第2カラムの同じ行のメモリセル43にも接続されており、前記したWLmおよびWWLmは、前記したメモリセル42をメモリセル群Aの第2カラムの同じ行のメモリセル44に接続されている。この行方向の接続は、メモリセル群Xにもおよび、例えばメモリセル群Xの第1カラムには、WL0およびWWL0が接続されるメモリセル45とWLmおよびWWLmが接続されるメモリセル46とが示されており、メモリセル群Xの第2カラムには、WL0およびWWL0が接続されるメモリセル47とWLmおよびWWLmが接続されるメモリセル48とが示されている。
【0020】
前記した各メモリセルには、ビット情報を読み書きするためのビット線対が接続されており、例えばメモリセル群Aの第1カラムに配列しているメモリセル41
と、メモリセル42とがビット線対で接続されている。
第2のカラムも、前記したように同じ列に配列しているメモリセルがビット線対で接続されており、メモリセル群Xも同様にビット線対で各メモリセルが接続されている。
【0021】
メモリセル41、43、45および47に接続するビット線対の一端は、プリチャージを行うための電源(以降、VDDと称す)に接続されており、各ビット線には、PRCB1に基づいて制御されるスイッチが設けられている。このスイッチは、PMOSであり、例えばメモリセル41に接続する第1のビット線(以降、BLと称す)には前記スイッチとしてのPMOS(以降、P1と称す)が設けられており、第2のビット線(以降、BLbと称す)にはスイッチとしてのPMOS(以降、P2と称す)が設けられている。同様にメモリセル43のBLにP3が設けられており、BLbにP4が設けられている。以降、同様にメモリセル45およびメモリセル47にも同様なスイッチが設けられている。このようにメモリセル群Xの構成は、メモリセル群Aと同じであることから、以降、メモリセル群Xの説明は省略する。
【0022】
メモリセル42およびメモリセル44にBLを介してVDDが印加されており、同様にメモリセル42およびメモリセル44にBLb(BL0bと表記)を介してVDDが印加されている。前記した各VDDは、PRCB2に基づいて動作するスイッチにより制御される。このスイッチは、PMOSであり、例えばメモリセル42および44にVDDを供給するためのBL(BL0と表記)にはPMOS(以降、P5と称す)が設けられており、他のVDDを供給するBLbにもPMOS(以降、P6と称す)が設けられている。
【0023】
メモリセル42のBLおよびBLbには、Y0に基づいて第1カラムを選択するためのスイッチが設けられている。例えばメモリセル42のBLにはスイッチとしてのNMOS(以降、N1と称す)が設けられており、BLbにはスイッチとしてのNMOS(以降、N2と称す)が設けられている。
メモリセル44のBLおよびBLbには、Y0のイネーブルとアンネーブルとが逆の関係にあるY1に基づいて第2カラムに配列するメモリセルを選択するためのスイッチが設けられている。例えばメモリセル44のBLにはNMOS(以降、N3と称す)が設けられており、BLbにはNMOS(以降、N4と称す)が設けられている。
前記したようにイネーブルとアンネーブルの関係にあるY0およびY1に基づいて動作するスイッチを設けることにより、第1のカラムまたは第2のカラムの何れか一方を確実に選択することができる。
【0024】
メモリセル42および44のBLおよびBLbには、アンプからのD0をWおよびWBの制御に基づいてメモリセルに伝送するための伝送部90が接続されている。
該伝送部90は、D0を反転するインバータと、反転したD0をBLbに伝送するための制御スイッチをNMOSおよびPMOSで構成した第1のトランスファーゲートと、前記反転したD0を更に反転し元に戻したD0を取得するためのインバータと、該インバータから出力するD0をBLに伝送するための制御スイッチをNMOSおよびPMOSで構成した第2のトランスファーゲートとを備えている。
前記各トランスファーゲートのNMOSはWに基づいて制御され、Wとイネーブルとアンネーブルが逆の関係にあるWBに基づいてPMOSが制御される。PMOSおよびNMOSで構成されるトランスファーゲートにより、従来から知られたNMOSの閾値電圧による電圧低下を防ぐことができる。
【0025】
メモリセル42および44のBLおよびBLbには、メモリセルで保持するビット情報をラッチして出力するための出力部100が接続されている。
出力部100は、メモリセル42および44からのBLを受け入れる第1のNOR回路と、該NOR回路からの演算結果を2分岐し、その一方を受け入れ、かつメモリセル42および44からのBLbを受け入れて、その演算結果を前記第1のNOR回路へ出力する第2のNOR回路と、前記2分岐した他方を受け入れ、反転した結果を読み出したビット情報(以降、DO0と称する)として出力するインバータとを備えており、BLおよびBLbの何れか一方からの信号をラッチし次第、BLに基づくビット情報を読出し結果として出力する。
【0026】
前記した出力部100は、例えばBLからHiが、BLbからLoが供給されるとHiをDO0として出力し、BLからLoが、BLbからHiが供給されるとLoをDO0として出力する。更に、前記した出力部100は、BLからHiが、BLbからもHiが供給されても、HiをDO0として正しく出力する。
【0027】
ここで、メモリアレイ部40に配列するメモリセルを図1を用いて説明する。メモリアレイ部40の各メモリセル41、42、43、44、45、46、47の内部構成は、図1に示すメモリセル20と同じである。
メモリセル20は、2個のインバータ27および28と、遮断回路としてのスイッチ、つまり2個のNMOS(以降、単位N23およびN24と称す)とを備える。
インバータ27の入力はN23が設けられたBLに接続しており、該BLにはインバータ28からの出力が接続している。インバータ27からの出力は、N24が設けられたBLbに接続しており、該BLbはインバータ28の入力に接続している。BLに設けられたN23のゲートは、WLに接続されており、BLbに設けられたN24のゲートは、WWLに接続されている。
【0028】
前記ビット線対(BLおよびBLb)は、メモリセル20にアクセスするとき、つまり該メモリセルで保持するビット情報の読出しや、該メモリセルへのビット情報の書込みを行うとき、何れか一方のビット線がイネーブルのとき、他方のビット線がアンネーブルとなる。例えば、Hiを伝送するBLに対し、BLbはLoを伝送する。
WLは、イネーブルおよびアンネーブルで構成される1周期の信号であって、メモリセルに対するアクセスに応じて、その都度生成される。
WLがイネーブル状態にあるとき、つまりメモリセルにアクセスするとき、該WLがゲートに接続しているN23がONすることにより、BLとインバータ28の出力との遮断が解除される。一方、WLがアンネーブル状態にあるとき、N23がOFFすることにより、BLとインバータ28の出力とが遮断される。
【0029】
WWLは、メモリセルに書込みを行うときのみイネーブルとなる。WWLがイネーブル状態にあるとき、該WWLがゲートに接続しているN24がONし、BLbと、インバータ28の入力およびインバータ27の出力との遮断が解除され、WWLがアンネーブル状態にあるとき、N23がOFFし、BLbと、インバータ28の入力およびインバータ27の出力とが遮断される。
一方のインバータ27に接続するBLを遮断し、他方のインバータ28に接続するBLbも遮断することにより、一方のインバータ27と他方のインバータ28とで構成されるセルにビット情報が保持される。
【0030】
このように動作するメモリセル20において、予めLoをビット情報として保持しているメモリセル20に対し、Hiをビット情報として書込みした後、書込みしたビット情報を読み出す動作を図5に示すタイミングチャートを用いて説明する。
メモリセルの書込みに先立ち、各ビット線(BLおよびBLb)にプリチャージが行われる。このとき、PRCB_INがアンネーブル状態となり、プリチャージ制御信号生成部50でアンネーブル状態のPRCB1およびPRCB2が生成され、該PRCB1の制御を受けた図4に示されているP1およびP2がONし、PRCB2の制御を受けるP5およびP6もONしプリチャージのためのVDDがビット線対(BLM0およびBLM0b、BL0およびBL0b)に供給される。
【0031】
このとき、ワード線デコード部30で生成されるWLおよびWWLはアンネーブル状態であり、これらの信号に基づいて制御されるN23およびN24はOFFしている。従って、ビット線対に印加されるプリチャージの電位をセルから遮断することができ、セルで保持するビット情報がプリチャージで書き換えられることはない。
プリチャージ後、WLおよびWWLがイネーブル状態となり、書込みに先立ちメモリセル20に保持しているビット情報が前記ビット線対に伝送され、これにより図5に示す半導体集積装置で消費される電流(以降、IDDと称す)が上昇する。その後、WR_INおよびWRENがイネーブル状態になると、書込み制御信号生成部60は、イネーブル状態のWと、アンネーブル状態のWBとを伝送部90へ出力する。該信号を受け入れた伝送部90は、D0_INがアンプ80で増幅されたD0に基づいて、Hiを示すビット情報をBL0に供給しBL0bにLoを示すビット情報を供給する。この供給によりIDDが再び増加する。
【0032】
このとき、図1に示すメモリセル20において、Hiを示すビット情報がBLを介してメモリセル20に供給される。また、メモリセル20のN23がWLに基づいてONし遮断が解除され、BLを介してセルの一方へHiが供給される。該Hiを示すビット情報は、第1のカラムおよび第2のカラムから何れか一方を選択するための制御を行うY0およびY1に基づいてN1およびN2とN3およびN4とが動作することにより、NMOSの閾値(以降、Vtと称す)だけ電圧降下している。
【0033】
一方、Loを示すビット情報がBLbを介してメモリセル20に供給されるとき、WWLに基づいてN24がONし遮断が解除され、BLbを介してセルの他方へLoが供給される。Loがセルの他方から供給されることにより、該信号を受け入れたインバータ28からHiが出力され、セルの一方へ供給されるHiを示すビット情報と同じとなり、このHiを示すビット情報をセルの一方に接続されたBLを介して出力することで、セルに保持しているビット情報を読み出すことができる。
【0034】
ビット情報がセルに保持されると、読出しに先立つプリチャージを行うためにWL、WWLがアンネーブル状態となり、N23およびN24が遮断される。その後、ビット線対にプリチャージが行われ、これに伴いIDDが上昇する。
遮断期間中に、BLおよびBLbにプリチャージが行われた後、イネーブル状態のWLがN23に供給される。これにより、N23がONしてセルに保持するHiを示すビット情報がBLを介して出力される。このとき、WWLは、アンネーブル状態のままであり、つまりN24はBLbを遮断した状態であり、読出しに先立ちプリチャージされた電位がBLbにそのまま保持されている。
つまり、メモリセル20へHiを示すビット情報を書込みした後、このビット情報を読み出すとき、一方のBLからHiを示す電位が出力され、他方のBLbもHiを示す電位が図4の出力部100へ出力されている。
【0035】
BLおよびBLbを介して、共にHiを示す信号を受け入れる出力部100は、前記したようにBLがHiおよびBLbがHiの信号を受け入れても、正しくHiを示すビット情報を読出し結果として出力する。従って、メモリセル20にHiを示すビット情報を書込みした後、該ビット情報を読み出すとき、N24がBLbの遮断を解除しなくとも、つまりBLbを開放しなくとも、メモリセルに保持しているHiを示すビット情報を正しく読み出すことができる。またBLbを開放しないことから、ビット情報を読み出すときにBLbの電位が降下することで生じる電流の消費を低減することができる。
【0036】
前記したように、読出しに先立ちBLbにプリチャージされた電位はBLbが開放されないことから保持されたままである。従って、メモリセルに対し次のアクセス(図5のタイミングチャートでは、1つまりLoを示すビット情報の書込み)に先立つプリチャージで、BLbに電圧を印加することができない。これにより、BLbには、電位を印加するための電流が消費されず、消費電流量を低減することができる。
【0037】
前記したように、具体例1の半導体集積装置10によれば、Hiを示すビット情報を読み出すとき、BLbが接続されるメモリセルで電位の開放がWLに基づいて遮断されることにより、充放電の回数を抑えることができ電流消費を低減することができる。
【0038】
〈具体例2〉
次に、出力部100への不必要な動作を招く信号を遮断する遮断部112を設けたメモリアレイ部110を備えた半導体集積装置を説明する。
具体例2の半導体集積装置は、図2に示した具体例1の構成に、遮断制御信号生成部61を新たに設けた構成である。具体例1では、書込み制御信号生成部60で生成されるWBを用いてメモリアレイ部を制御したが、該WBに代えて具体例2では、遮断制御信号生成部61で生成される遮断制御信号(以降、WSと称す)を用いてメモリアレイ部110の制御を行う。
【0039】
遮断制御信号生成部61は、図9に示すようにNAND回路であり、プリチャージの制御を行うPRCB2と、書込み期間を示すWR_INとを受け入れ、演算を行いその結果をWSとして出力する。従って、WSは、図7のタイミングチャートに示すように、プリチャージの制御を示す期間と同期し、かつその期間はメモリセルに対する書込み期間だけアンネーブルとなる。このアンネーブル状態の信号に基づいて遮断部112がビット線対を遮断する。
【0040】
該遮断部112が設けられたメモリアレイ部110を図を用いて説明する。メモリアレイ部110は、図6に示されているように、複数のメモリセル群で構成されているが、その他のメモリセル群も構成が同じであることから、メモリセル群Aのみを説明する。
メモリセル群Aは、具体例1と同様にビット線対(BLM0およびBLM0bとBL0およびBL0b)を介して配列するメモリセルと、ビット線対を介して読み出されたビット情報をラッチして出力する出力部100と、該出力部に接続するビット線対をWSに基づいて遮断する遮断部112と、前記した具体例1の伝送部90に代わる新たな入力部111とで構成されている。具体例2のメモリセル21は、図8に示すように2個のインバータで構成されるセルの一方に接続するBLを遮断するためのNMOS(以降、N10と称す)と、セルの他方に接続するBLbを遮断するためのNMOS(以降、N11と称す)とが共にWL信号のみで制御されており、従来からよく知られたメモリセルである。
【0041】
遮断部112は、WSに基づいてBLbを遮断するNMOS(以降、N5と称す)と、WSに基づいてBLを遮断するNMOS(以降、N6と称す)とで構成されている。
図7には、遮断部112により遮断される出力部100側のBLをBLO0とし、同様にBLbをBLO0bとする該各ビット線が図示されている。
遮断部112は、WSに基づく制御が行われることにより、プリチャージの制御を示す期間と同期し、かつその期間はメモリセルに対する書込み期間だけ出力部100へ接続するBLおよびBLbを遮断する。これにより、書込み期間中にBLおよびBLbに基づいて出力部がラッチ動作することを防ぐことができる。
【0042】
入力部111は、D0を受け入れて反転信号を生成する第1のインバータと、該インバータからの出力が二分され、一方がNMOS(以降、N8と称す)を介してBLb(図6にBLb0と表記)に接続され、他方を受け入れて反転し、つまり反転信号からD0を出力する第2のインバータと、該インバータからの信号を2分岐して、その一方がNMOS(以降、N7と称す)を介してBL(図6にBL0と表記)に接続され、他方がNMOS(以降、N9と称す)を介してBL(図6にBLO0と表記)に接続されている。
前記したN7、N8およびN9は、Wに基づいて制御される。つまり、Wがイネーブル状態のとき、N7、N8およびN9の遮断が解除され、メモリセルへ書き込むためのビット情報が各ビット線対に供給される。
【0043】
このような構成を有するメモリアレイ部110を備えた半導体集積装置において、予めLoをビット情報として保持しているメモリセル20に対し、Hiをビット情報として書き込みした後、書き込みしたビット情報を読み出す動作を図6を参照しながら説明する。
Hiを示すビット情報の書込みに先立ち、前記した具体例1と同様にプリチャージ後、WLがイネーブル状態となり、書込みに先立ちメモリセル21に保持しているビット情報が前記ビット線対に伝送される。
しかし、このとき遮断部112が、アンネーブル状態のWS信号に基づいてビット線対を遮断することにより、出力部100に信号が入力されず、信号をラッチするための出力部100は作動しない。従って、遮断部112の制御により、出力部100が不必要に作動しないことから、IDDが低減される。
【0044】
その後、Wがイネーブル状態になり、ビット線対にビット情報が供給され、メモリセル21にHiを示すビット情報が保持される。このときも、WS信号がアンネーブル状態にあり、該WS信号に基づいて遮断部112がビット線対を遮断する。これにより、出力部100は不必要な作動を行わないことから、IDDが低減される。
【0045】
メモリセル21にHiを示すビット情報が保持された後、該ビット情報の読出しに先立ち、PRCB1およびPRCB2がアンネーブル状態となりプリチャージが行われる。このとき、入力部111のN7、N8およびN9はアンネーブル状態のW信号の制御を受けてOFFとなる。従って、入力部111内にプリチャージのための電圧の印加を防ぐことができ、電圧印加で生じるIDDの増加を抑えることができる。
プリチャージが終了すると、WLがイネーブルとなり、メモリセル21に保持するビット情報が前記した具体例1と同様に出力部100を介して読み出される。
【0046】
具体例2の半導体集積装置によれば、出力部100が無駄に作動することを防止する遮断部112を設けることにより、メモリセルに対する書込み実行期間だけ、信号が出力部100へ供給されることから、出力部100が不必要に動作することがなく、消費電流を低減することができる。
【0047】
〈具体例3〉
プリチャージの電位供給端からビット線対を遮断し、この遮断でビット線対に保持される電位を均等化するイコライズ部113を新たに設けた半導体集積装置を説明する。
具体例3のメモリアレイ部120は、図10に示すように、具体例1のメモリアレイ部110の構成にプリチャージの制御を行う第3のプリチャージ制御信号(以降、単にPRCB3と称す)に基づいて動作するイコライズ部113が設けられている。
【0048】
イコライズ部113は、PRCB3に基づいて、BLを介して供給されるプリチャージのためのVDDを遮断制御する第1のPMOS(以降、P1と称す)と、BLbを介して供給されるプリチャージのためのVDDを遮断制御する第2のPMOS(以降、P2と称す)と、PRCB1に基づいて、前記BLと前記BLbとの電気的接続を遮断制御するPMOS(以降、P7と称す)とを備える。
前記イコライズ部113は、PRCB3がアンネーブル状態にあるとき、遮断を解除してVDDをBLおよびBLbに供給し、その後PRCB3がイネーブル状態になるとVDDの供給を停止する。このとき、プリチャージされたビット線対(BLおよびBLb)と、メモリセル21との間でプリチャージの電位が保持される。このビット線対に保持される電位は、アンネーブル状態のPRCB1に基づいて動作するP7によりBLおよびBLb間の遮断が解除され、均等化される。
【0049】
PRCB3を生成するPRCB3生成部62は、図11に示すように、PRCB_INをクロックとして受け入れ、反転リセット入力端子(以降、RBと称す)を備えたDフリップフロップと、RBに信号を供給するNOR回路と、前記Dフリップフロップで生成した信号を受け入れるNAND回路とを備える。
前記NOR回路は、イネーブル状態で半導体集積装置の電源ダウンを示す信号(以降、PDと称す)とWRENとを受け入れた演算結果を出力する。
前記NAND回路は、PRCB_INの逆相を示す信号(以降、PRCと称す)と前記Dフリップフロップの反転出力端子(以降、QBと称す)からの出力とを受け入れた演算結果を、図12に示すPRCB3として出力する。これにより、PRCB3は、連続する読出し周期において、第1回目の読出しに先立つプリチャージ期間でアンネーブル状態となり、第1回目の読出し期間にイネーブル状態となる。その後、第2回目の読出しに先立つプリチャージ期間もイネーブル状態を保持し続け、第2回目の読出し期間の終了でアンネーブルとなる。
【0050】
図12(a)は、Loを示すビット情報を保持するメモリセルにHiを示すビット情報を書き込み、該情報を読み出した後、Loを示すビット情報を書き込み、該情報を読み出すタイミングチャートである。このとき、PRCB3は、PRCB1およびPRCB2と同様な周期で出力される。
一方、図12(b)は、例えば図10のメモリセル21からHiを示すビット情報を読み出し、次にメモリセル23からLoを示すビット情報を読み出し、その後メモリセル21からHiを示すビット情報を読み出すタイミング、つまり連続読出しのタイミングチャートを示している。アンネーブル状態をプリチャージ期間としイネーブル状態を読出し期間とするPRCB1およびPRCB2の周期構成と異なり、PRCB3は3連続読出しのとき2回目のプリチャージ期間がイネーブル状態の信号である。このイネーブル期間をイコライズ期間と称し、該イコライズ期間における半導体集積装置の動作を中心に説明する。
【0051】
メモリアレイ部120を備えた半導体集積装置において、図12(a)に示されているように、ビット情報を書き込みした後、該情報を読み出す動作は、具体例2と同じであることから説明を割愛し、図12(b)に示されているように、3連続の読出し動作を説明する。
メモリセルからビット情報を読み出す動作は、前記した具体例と同様にPRCB1、PRCB2およびPRCB3がアンネーブル状態のとき、プリチャージが行われ、その後メモリセルに保持するビット情報がビット線対を介して出力部100へ出力され、該情報をラッチした出力部100は、読み出したビット情報を出力する。
【0052】
PRCB3がイネーブル状態を保持したまま次のビット情報の読出しが行われ、PRCB3に基づいて動作するイコライズ部113のP1およびP2は、VDDの供給を遮断し続ける。これによりビット情報の読出しで、BL(図12(b)ではBLM0と表記)にメモリセルから供給された電位(ビット情報)が保持される。このとき、PRCB1がアンネーブル状態になり、該信号に基づいて動作するイコライズ部113のP7がBLおよびBLb(図12(b)ではBLM0bと表記)間の遮断を解除する。これにより、BLに保持している電位がBLへ分配され、BLおよびBLbの電位が均等化される。
【0053】
この均等化された電位は、プリチャージのためのVDDの約1/2である。この1/2VDDの電位をプリチャージ電圧として、メモリセルからビット情報を読み出す。これにより、イコライズ部113で均等化された1/2VDDレベルをプリチャージとしてビット情報を読み出すことにより、VDDレベルまでプリチャージの電位を上げる必要がなく、消費電流の量を低減することができる。
【0054】
具体例3の半導体集積装置によれば、イコライズ部113を設けることにより、連続読出しの2回に1回はプリチャージのための電位をBLおよびBLb間で均等化した電位により、該電位をプリチャージとしてビット情報を読み出すことから、消費電流を低減することができる。
【0055】
〈具体例4〉
次に、具体例3のイコライズ部113において、プリチャージの電位供給端に接続するビット線対を遮断するPMOSに代えて、NMOSを用いてビット線対を遮断するイコライズ部114を設けたメモリアレイ部130を備えた半導体集積装置を説明する。
具体例4のメモリアレイ部130は、図13に示すように、プリチャージの制御を行う制御信号(以降、単にPRC1と称す)に基づいて、プリチャージの電位供給端に接続するBLを遮断するNMOS(以降、N10と称す)および電位供給端に接続するBLbを遮断するNMOS(以降、N11と称す)と、PRCB1に基づく制御によりBLおよびBLb間を遮断するP7とで構成されたイコライズ部114を備えている。
【0056】
N10およびN11の制御を行うPRC1は、図14に示されているPRC1生成部63で生成される。
PRC1生成部63は、図14に示すように、PRCB_INをクロックとして受け入れ、RBを備えたDフリップフロップと、RBへPDの反転信号を出力するためのインバータと、前記Dフリップフロップで生成した信号およびPRCを受け入れるNAND回路と、該NAND回路から出力された信号を反転出力するインバータとを備える。PRC1生成部63は、図15に示すように、メモリセルに対するアクセス2周期において、前段のアクセス周期内のプリチャージ期間だけイネーブル状態となり、その後アンネーブル状態が続くPRC1を生成する。
【0057】
次に、イコライズ部114を設けたメモリアレイ部130の動作を説明する。Loを示すビット情報を保持するメモリセルにHiを示すビット情報を書き込み、該情報を読み出した後、Loを示すビット情報を書き込み、該情報を読み出すタイミングチャートが図15に示されている。
書込みに先立つプリチャージが行われるべく、イネーブル状態のPRC1に基づいてイコライズ部114のN10はプリチャージ電位の供給端に接続するBLの遮断を解除し、該PRC1に基づいてイコライズ部114のN11はプリチャージ電位の供給端に接続するBLbの遮断を解除する。
【0058】
このとき、PRCB1はアンネーブル状態であり、該信号に基づいてイコライズ部114のP7は、BLおよびBLb間の遮断を解除する。その後、PRCB1がイネーブル状態となり、BLおよびBLb間が遮断され、PRC1がアンネーブル状態になりプリチャージの供給端からBLおよびBLbが遮断された後、メモリセル21にHiを示すビット情報が書き込まれる。このとき、WSに基づき動作する遮断部112により、出力部100に接続するビット線対からの供給を遮断することから、出力部100の動作を停止することができ、消費する電流量を低減することができる。
【0059】
その後、ビット情報を読み出すためのプリチャージを行うべく、PRCB1がアンネーブル状態となり、BLおよびBLb間の遮断が解除される。このとき、PRC1は、アンネーブル状態を保持しており、プリチャージの供給端からBLおよびBLbが遮断された状態が保持されている。これにより、BL(図15にBLM0で表記)に印加されているVDD−vt(vtは、NMOSの閾値)で示される電位がBLおよびBLb(図15にBLM0bで表記)に分配される。これにより、BLおよびBLbには、1/2(VDD−vt)レベルの電位で均等化が行われ、該電位をプリチャージとしてビット情報を読み出す。これにより、プリチャージの電位をVDDレベルまで上げることなく、低消費電流でもってビット情報を読み出すことができる。
【0060】
Hiを示すビット情報の読出し後、Loを示すビット情報を書き込み、該情報を読み出すときも前記したと同様にイコライズが行われ、低消費電流での書込み読出しが行われる。
従って、具体例4の半導体集積装置によれば、PRC1およびPRCB1に基づいて動作するイコライズ部114により、プリチャージとイコライズとを交互に繰り返すことから、消費する電流量を低減することができる。
更に、具体例4の半導体集積装置によれば、イコライズ部114の構成にNMOSを用いることにより、PMOSと比較して集積に要する面積を低減することができ、半導体集積装置のパッケージサイズを小型化することができる。
【0061】
【発明の効果】
前記したように、本発明の半導体集積装置によれば、ビット情報を読み出すとき、ビット線への出力を遮断する遮断回路を設けることにより、ビット線の充放電の回数を低減することができ、消費電流を低減することができる。
前記したように、本発明の半導体集積装置によれば、ビット情報を出力する出力部に接続されたビット線対に遮断部を設けることにより、読出し時以外に前記出力部への信号供給が遮断されることから、不必要に出力部が作動することを防ぐことができ、消費電流を低減することができる。
更に、本発明の半導体集積装置によれば、プリチャージしたビット線を遮断し、遮断で保持される電位を対均等化するイコライズ部により、均等化した電位でもってメモリセルに対しアクセスを行うことから、プリチャージを高電位に行うことを回避することができ、消費電流を低減することができる。
【図面の簡単な説明】
【図1】具体例1のメモリセルを示す回路図である。
【図2】本発明の半導体集積装置を示す回路および機能ブロック図である。
【図3】ワード線デコード部の回路図である。
【図4】具体例1のメモリアレイ部を示す回路図である。
【図5】具体例1のタイミングチャートである。
【図6】具体例2のメモリアレイ部を示す回路図である。
【図7】具体例2のタイミングチャートである。
【図8】メモリセルの回路図である。
【図9】遮断制御信号生成部を示す回路図である。
【図10】具体例3のメモリアレイ部を示す回路図である。
【図11】PRCB3生成部を示す回路図である。
【図12】具体例3のタイミングチャートである。
【図13】具体例4のメモリアレイ部を示す回路図である。
【図14】PRC1生成部を示す回路図である。
【図15】具体例4のタイミングチャートである。
【符号の説明】
20 メモリセル
27 インバータ
28 インバータ
Claims (5)
- ビット情報を保持するためのメモリセルと、該メモリセルに対し前記ビット情報を書込み及び読み出すための一対のビット線と、前記書込み及び読み出しの直前に前記一対のビット線にプリチャージを行うために該各ビット線に一定電圧を供給する電源とを備える半導体集積装置において、
前記プリチャージ時に前記メモリセルを前記一対のビット線から遮断し、前記書込み時に前記メモリセルと前記一対のビット線の遮断を解除して前記ビット情報を前記メモリセルに書き込ませ、読み出し時に前記メモリセルと一方のビット線のみの遮断を解除する遮断回路と、
前記一対のビット線に接続され、前記読み出し時に前記一方のビット線から取り込んだ前記ビット情報を選択して出力する出力部と、
を含むことを特徴とする半導体集積装置。 - 前記遮断回路はスイッチであり、該スイッチは前記メモリセルへの書込みにおいて、プリチャージの終了と同期してオフし、前記メモリセルに対する次の書込みを行うときプリチャージの開始と同期してONするためのスイッチ制御信号に基づいて動作することを特徴とする請求項1記載の半導体集積装置。
- 前記遮断回路は、新たなビット情報を前記メモリセルに書き込むべくプリチャージした一対のビット線と前記出力部との接続を次の書込みまで遮断することを特徴とする請求項1記載の半導体集積装置。
- 前記メモリセルで保持するビット情報を2周期連続の読み出しにおいて、始めの読み出しでプリチャージが行われた一対のビット線を前記電源から遮断し、次の読出しで遮断により一対のビット線に保持されている電位を前記各ビット線に均等化するイコライズ部を備えることを特徴とする請求項1記載の半導体集積装置。
- 前記メモリセルへの2周期連続の書込みにおいて、始めのアクセスでプリチャージが行われた一対のビット線を前記電源から遮断し、次のアクセスで遮断により前記一対のビット線に保持されている電位を前記各ビット線に均等化するイコライズ部を備えることを特徴とする請求項1記載の半導体集積装置。
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