JPH1166858A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 低消費電力で高速読み出しが可能な半導体記
憶装置を提供する。 【解決手段】 読み出し動作が開始される前の時刻ｔ１
においては、ビット線ＢＬ，／ＢＬは、ロウレベル・プ
リチャージ回路２１２及びイコライズ回路２１８によっ
て等しく“Ｌ”である。読み出し動作が開始する時刻ｔ
２において読み出し信号／ＲＥＡＤ、イコライズ信号Ｅ
Ｑが“Ｌ”となり、ワード線ＷＬＵ、ＷＬＬに“Ｈ”が
与えられる。記憶ノードＮ１，Ｎ２がそれぞれ“Ｈ”，
“Ｌ”を記憶していた場合、ビット線／ＢＬが＋Ｖｂｅ
の電位となったときバイポーラトランジスタＢＰ２が活
性化されるため、ビット線／ＢＬの電位は電源電位ＶＣ
Ｃに上昇する事なく電位＋Ｖｂｅに保持される。ビット
線／ＢＬには読み出し用負荷回路２１１を介してビット
線／ＢＬに過渡的に（時刻ｔ２から時刻ｔ３の期間）は
電流が流れるが、定常状態（時刻ｔ３から時刻ｔ４の期
間）では流れない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スタティック型半
導体記憶装置の構成に関し、特に、低電源電圧において
も、高速及び低消費電力な動作を実現することが可能な
スタティック型半導体記憶装置の構成に関する。

【０００２】

【従来の技術】以下、従来のスタティック型半導体記憶
装置として、スタティック・ランダム・アクセスメモリ
（以下、ＳＲＡＭという）を例に挙げて説明する。図２
０は、従来のＳＲＡＭ３０００の読み出し系統の回路の
構成を示す概略ブロック図である。従来のＳＲＡＭ３０
００の読み出し系回路は、メモリセル３００４と、メモ
リセル３００４に接続されたビット線ＢＬ，／ＢＬと、
ビット線ＢＬ，／ＢＬにそれぞれ所定の定電流を供給す
る定電流源３００６ａ，３００６ｂと、読み出し動作の
開始前においてビット線ＢＬ，／ＢＬを内部電源電位に
プリチャージするプリチャージ回路３００２と、ビット
線ＢＬ，／ＢＬの電位を受けて読み出しデータを出力す
る読み出し回路３００８とを備える。但しビット線Ｂ
Ｌ，／ＢＬには読み出しデータとして相補的な値が与え
られる。

【０００３】メモリセル３００４は、一対の記憶ノード
Ｎ１，Ｎ２の間で互いに逆並列に接続されたインバータ
３０１０，３０１２から構成されるスタティック型ラッ
チ回路と、ビット線ＢＬ，／ＢＬと、記憶ノードＮ１，
Ｎ２との接続をワード線ＷＬの電位レベルに応じて開閉
するアクセストランジスタ３０１４，３０１６を含む。

【０００４】図２１は、図２０に示したメモリセル３０
０４の構成の詳細を示す回路図である。インバータ３０
１０は電源電位ＶＣＣを与える電位点及び接地ＧＮＤを
与える電位点の間に直列に接続された高抵抗素子Ｒ２及
びドライバトランジスタＱ２で、またインバータ３０１
２は電源電位ＶＣＣを与える電位点及び接地ＧＮＤを与
える電位点の間に直列に接続された高抵抗素子Ｒ１及び
ドライバトランジスタＱ１で、それぞれ構成されてい
る。スタティック型ラッチ回路を実現するために、ドラ
イバトランジスタＱ１のゲートと、ドライバトランジス
タＱ２のドレイン（記憶ノードＮ２）とは接続され、ド
ライバトランジスタＱ２のゲートと、ドライバトランジ
スタＱ１のドレイン（記憶ノードＮ１）とが接続されて
いる。

【０００５】アクセストランジスタＱ３，Ｑ４は図２０
に示したトランジスタ３０１４，３０１６にそれぞれ対
応する。アクセストランジスタＱ３は、ビット線ＢＬ
と、記憶ノードＮ１との間に接続され、そのゲートはワ
ード線ＷＬに接続される。アクセストランジスタＱ４
は、ビット線／ＢＬと、記憶ノードＮ２との間に接続さ
れ、そのゲートはワード線ＷＬに接続される。

【０００６】なおドライバトランジスタＱ１，Ｑ２、ア
クセストランジスタＱ３，Ｑ４はＮチャネルＭＯＳトラ
ンジスタであり、高抵抗素子Ｒ１，Ｒ２がメモリセルの
負荷素子として用いられている。このようなメモリセル
を、一般的に高抵抗負荷型メモリセルとよぶ。

【０００７】このような高抵抗負荷型メモリセルでは、
メモリセルの面積縮小のために立体構造を有するのが一
般的である。すなわち、図示しないシリコン基板上に形
成されたドライバトランジスタＱ１，Ｑ２及びアクセス
トランジスタＱ３，Ｑ４の上層に、絶縁層を介して高抵
抗負荷型のメモリセルの負荷素子（高抵抗素子Ｒ１，Ｒ
２）がポリシリコンにより形成される。

【０００８】図２２は、メモリセル３００４の他の構成
の詳細を示す回路図である。図２１に示された構成に対
して、高抵抗素子Ｒ１，Ｒ２の代わりにＰチャネルＭＯ
ＳトランジスタＱ５，Ｑ６がメモリセルの負荷素子とし
て用いられている。ＰチャネルＭＯＳトランジスタＱ
５，Ｑ６のゲートはそれぞれドライバトランジスタＱ
１，Ｑ２のゲートに接続されている。このようなメモリ
セルを、一般にＣＭＯＳ型メモリセルと呼ぶ。

【０００９】ＰチャネルＭＯＳトランジスタＱ５、Ｑ６
を薄膜トランジスタで形成することもでき、これらは高
抵抗素子Ｒ１，Ｒ２と同様にしてトランジスタＱ１〜Ｑ
４の上方に図示しない絶縁層を介して形成される。

【００１０】図２３は、図２１及び図２２に示したメモ
リセル３００４において、ワード線ＷＬが選択状態にあ
るときのトランスファー特性を示すグラフである。縦軸
及び横軸は、それぞれ記憶ノードＮ１，Ｎ２の電位を示
している。破線及び実線はそれぞれインバータ３０１
２，３０１０の特性を示しており、例えば電源電位ＶＣ
Ｃは３Ｖに設定される。また、細線は記憶ノードＮ１，
Ｎ２の電位が等しくなる位置を示す。

【００１１】図２３において、点Ａ１，Ａ２は、メモリ
セル３００４の双安定点である。メモリセル３００４に
記憶されたデータの破壊を防止してその保持を確実なも
のとするためにはこの２つの安定点Ａ１，Ａ２が存在し
なければならない。インバータ３０１２，３０１０の特
性を示すグラフで囲まれた領域（以下、「メモリセルの
目」と呼ぶ）Ｂ１，Ｂ２を十分大きくすることで、２つ
の安定点を確保できる。なお、メモリセルの目をスタテ
ィック・ノイズ・マージンと呼ぶこともある。曲線Ｃ
１，Ｃ２の傾斜は、それぞれインバータ３０１０，３０
１２のゲインの高低を示すものである。これらの曲線の
傾斜が急である程、メモリセルのインバータのゲインが
より高い。

【００１２】ワード線ＷＬが選択状態にあるときは、ア
クセストランジスタＱ３，Ｑ４がＯＮするので、非選択
状態の場合に比べてインバータ３０１２，３０１０のゲ
インが低くなり、メモリセルの目Ｂ１，Ｂ２は小さくな
る。これはメモリセル３００４の安定性が、アクセスト
ランジスタＱ３とドライバトランジスタＱ１が直列接続
した回路と、アクセストランジスタＱ４とドライバトラ
ンジスタＱ２が直列接続した回路との特性によって決定
されるためである。

【００１３】従って、メモリセル３００４のデータを確
実に保持すべくメモリセルの目Ｂ１，Ｂ２を大きく採る
ためには、ドライバトランジスタＱ１，Ｑ２のトランジ
スタサイズをアクセストランジスタＱ３，Ｑ４のそれの
３倍以上に採る事が望ましい。ここでトランジスタサイ
ズは例えばチャネル幅Ｗのチャネル長Ｌに対する比とし
て定義できる。

【００１４】

【発明が解決しようとする課題】以上のように、従来の
技術ではメモリセルのデータの安定性を得るべくドライ
バトランジスタの面積を大きくすることが望ましかった
ので、メモリセルに必要な面積の縮小を妨げるという第
１の問題点があった。

【００１５】また、第２の問題点として、安定にメモリ
セルを動作させるために必要な電源電圧を低下させにく
いという点が挙げられる。図２４は、電源電位ＶＣＣを
２Ｖに設定した場合、ワード線ＷＬが選択状態にあると
きのメモリセルのトランスファー特性を示すグラフであ
って図２３に対応している。図２４に示されるように、
電源電圧を低下させればメモリセルの目Ｂ１，Ｂ２が小
さくなってしまい、２つの双安定点Ａ１，Ａ２は消滅し
てしまう可能性がある。これではラッチアップが生じ、
メモリセルのデータは安定に保持できなくなる。

【００１６】図２５は第２の問題点を改善するためのＳ
ＲＡＭ３０００の読み出し系統の回路の他の構成を示す
概略ブロック図である。図２０に示された構成に対し
て、定電流源３００６ａ，３００６ｂの代わりにＰチャ
ネルＭＯＳクロスカップル負荷３０４０が設けられた構
成となっている。つまりビット線ＢＬ，／ＢＬに対する
読み出し用負荷回路として、ＰチャネルＭＯＳクロスカ
ップル負荷３０４０が用いられている。

【００１７】プリチャージ回路３００２によって、メモ
リセル３００４からのデータの読み出し以前に、ビット
線ＢＬ，／ＢＬは“Ｈ”（例えば電源電位ＶＣＣ）にプ
リチャージされる。メモリセル３００４においては、ビ
ット線ＢＬと接続するアクセストランジスタＱ３側の記
憶ノードＮ１には、“Ｈ”が保持されており、ビット線
／ＢＬと接続するアクセストランジスタＱ４側の記憶ノ
ードＮ２には、“Ｌ”が保持されているものとする。

【００１８】ワード線ＷＬが選択されるに伴ってプリチ
ャージが終了し、メモリセル３００４のデータはビット
線ＢＬ，／ＢＬに出力される。記憶ノードＮ１からビッ
ト線ＢＬへは“Ｈ”が、記憶ノードＮ２からビット線／
ＢＬへは“Ｌ”が、それぞれ伝達される。

【００１９】ＰチャネルＭＯＳクロスカップル負荷のト
ランジスタ３０４２のゲートにはビット線／ＢＬの電位
として“Ｌ”が与えられるのでＯＮ状態となる。これに
よってビット線ＢＬの電位は電源電位ＶＣＣまでプルア
ップされる。一方、ＰチャネルＭＯＳクロスカップル負
荷のトランジスタ３０４４はＯＦＦし、プルアップされ
ないので、ビット線／ＢＬは“Ｌ”のままとなる。以上
のように、“Ｈ”の出力されるビット線の電位レベルが
電源電位ＶＣＣまで上昇するので、ノイズに強いＳＲＡ
Ｍを実現することが可能であるという利点を有する。か
かる技術によって動作マージンを向上させるためのＳＲ
ＡＭは、例えば特開平５−１０１６７６号公報に開示さ
れる。

【００２０】しかしながら、以上説明した動作から明ら
かなように、ＰチャネルＭＯＳクロスカップル負荷トラ
ンジスタ３０４２，３０４４は、図２２に示されたＰチ
ャネルＭＯＳトランジスタＱ５，Ｑ６と同様、ビット線
ＢＬ，／ＢＬにおける電位の振幅を受動的に受け、その
変化を助長しているにすぎない。

【００２１】クロスカップル負荷３０４０から供給され
る電流値がメモリセル３００４の電流駆動能力に対して
大きすぎた場合には、メモリセル３００４に保持されて
いたデータが破壊されてしまう恐れが生じる。これを回
避するためにはクロスカップル負荷トランジスタ３０４
２，３０４４の電流駆動能力を小さな値に設定する必要
がある。一方、電流駆動能力を小さな値に設定すれば、
メモリセル３００４からのデータ読み出しのためのビッ
ト線ＢＬ，／ＢＬの充放電等に長時間を要し、データ読
み出しが完了するまでの遅延時間が大きくなってしまう
という第３の問題点を招来することとなる。

【００２２】この発明は、以上のような問題点を解決す
るためになされたものであって、メモリセルの面積の縮
小が可能で、かつラッチアップの問題を生じることもな
く低電源電位化を実現でき、低消費電力で高速読み出し
が可能なスタティック型半導体記憶装置を提供すること
を目的とする。

【００２３】

【課題を解決するための手段】この発明のうち請求項１
にかかるものは（ａ）少なくとも一本のワード線からな
るワード線組と、一対のビット線との交点に対応して設
けられ、行列状に複数配置されるメモリセルを備えた半
導体記憶装置である。そして、前記メモリセルの各々は
（ａ−１）互いに排他的な第１及び第２の論理を、互い
に排他的に記憶する第１及び第２の記憶ノードを含む双
安定素子と、（ａ−２）前記ワード線組の電位に応じて
導通／遮断が制御される第１及び第２のアクセス素子
と、（ａ−３）前記第１の論理に対応する第１の電源電
位が与えられる第１の電位点に接続されるコレクタと、
前記第１のアクセストランジスタを介して前記第１の記
憶ノードに接続されるベースと、前記一対のビット線の
一方に接続されるエミッタとを含む第１のバイポーラト
ランジスタと、（ａ−４）前記第１の電位点に接続され
るコレクタと、前記第２のアクセストランジスタを介し
て前記第２の記憶ノードに接続されるベースと、前記一
対のビット線の他方に接続されるエミッタとを含む第２
のバイポーラトランジスタとを有する。しかも、前記半
導体記憶装置の前記読み出し動作は第１の期間と前記第
１の期間に後行する第２の期間とからなる所定の期間に
おいて行われる。更に前記半導体記憶装置は（ｂ）前記
一対のビット線に対応して設けられ、前記所定の期間前
において前記一対のビット線の電位を、前記第１の論理
に対応する第２の電源電位にプリチャージするプリチャ
ージ手段と、（ｃ）前記一対のビット線に対応して設け
られたクロスカップル負荷とをも備える。そして前記ク
ロスカップル負荷は（ｃ−１）第１の電流電極と、前記
一対のビット線の一方に接続される第２の電流電極と、
前記一対のビット線の他方に接続される制御電極とを含
む第１の負荷トランジスタと、（ｃ−２）第１の電流電
極と、前記一対のビット線の他方に接続される第２の電
流電極と、前記一対のビット線の一方に接続される制御
電極とを含む第２の負荷トランジスタとを有する。しか
も、前記第１及び第２の負荷トランジスタのいずれも
が、自身の前記制御電極に対して前記第２の論理に対応
する電位から前記第１の論理に対応する電位へ遷移する
につれて非活性状態から活性状態へ移行し、前記第１及
び第２の負荷トランジスタの前記第１の電流電極に対し
て、少なくとも前記第２の期間において前記第２の論理
に対応する第３の電源電位が供給されて前記クロスカッ
プル負荷が駆動される。

【００２４】この発明のうち請求項２にかかるものは、
請求項１記載の半導体記憶装置であって、第１及び第２
の負荷トランジスタの前記第１の電流電極に対して列選
択信号が供給される。

【００２５】この発明のうち請求項３にかかるものは、
請求項１記載の半導体記憶装置であって、（ｄ）前記一
対のビット線に対応して設けられ、前記第１の期間にお
いてのみ前記第１の電源電位から前記第３の電源電位に
向かう方向に、前記一対のビット線対の電位を引っ張る
電位牽引手段を更に備える。そして前記第１及び第２の
負荷トランジスタの前記第１の電流電極に対して、前記
第２の期間においてのみ前記第３の電源電位が供給され
る。

【００２６】この発明のうち請求項４にかかるものは、
請求項３記載の半導体記憶装置であて、（ｅ）前記一対
のビット線に対応して設けられ、前記一対のビット線対
を前記第１の期間において電気的に結合するビット線イ
コライズ手段を更に備える。

【００２７】この発明のうち請求項５にかかるものは、
請求項３記載の半導体記憶装置であって、（ｅ）所定の
定電圧を発生する定電圧発生手段を更に備える。そして
前記電位牽引手段は（ｄ−１）前記一対のビット線の一
方に接続された一端を含む第１の定電流源と、（ｄ−
２）前記一対のビット線の他方に接続された一端を含む
第２の定電流源と、（ｄ−３）前記第１及び第２の定電
流源の他端に共通して接続された第１端と、前記第１及
び第２のバイポーラトランジスタのベース・エミッタ間
電圧以上に前記第２の電源電位から第３の電源電位へと
向かって隔たった電位が与えられた第２端とを含み、前
記第１の期間のみ導通するスイッチとを有する。

【００２８】この発明のうち請求項６にかかるものは、
請求項１、請求項２及び請求項４のいずれか一つに記載
の半導体記憶装置であって、前記クロスカップル負荷
は、複数の前記一対のビット線に関して互いに共用され
る。

【００２９】この発明のうち請求項７にかかるものは、
請求項３及び請求項５のいずれか一つに記載の半導体記
憶装置であって、前記クロスカップル負荷は、複数の前
記一対のビット線に関して互いに共用される。

【００３０】この発明のうち請求項８にかかるものは、
請求項７記載の半導体記憶装置であって、前記電位牽引
手段は、複数の前記一対のビット線に関して互いに共用
される。

【００３１】この発明のうち請求項９にかかるものは
（ａ）ワード線と、一対のビット線との交点に対応して
設けられ、行列状に複数配置され、（ａ−１）互いに排
他的な第１及び第２の論理を、互いに排他的に記憶する
第１及び第２の記憶ノードを含むＣＭＯＳスタティック
型ラッチ回路と、（ａ−２）前記ワード線組の電位に応
じて導通／遮断が制御される第１及び第２のアクセス素
子とを有するメモリセルと、（ｂ）前記一対のビット線
に対応して設けられ、前記所定の期間前において前記一
対のビット線の電位を、前記第１の論理に対応する第１
の電源電位と前記第２の論理に対応する第２の電源電位
との間の中間電位にプリチャージするプリチャージ手段
と、（ｃ）前記一対のビット線に対応して設けられたク
ロスカップル負荷とを備える半導体装置である。そし
て、前記クロスカップル負荷は（ｃ−１）第１の電流電
極と、前記一対のビット線の一方に接続される第２の電
流電極と、前記一対のビット線の他方に接続される制御
電極とを含む第１の負荷トランジスタと、（ｃ−２）第
１の電流電極と、前記一対のビット線の他方に接続され
る第２の電流電極と、前記一対のビット線の一方に接続
される制御電極とを含む第２の負荷トランジスタとを有
する。

【００３２】

【発明の実施の形態】

概要：図１は、本発明が適用されるスタティック型半導
体記憶装置であるＳＲＡＭの構成の概略を例示するブロ
ック図である。ＳＲＡＭは行入力バッファ１１０と、列
入力バッファ１１２と、行アドレスデコーダ１１４と、
列アドレスデコーダ１１６と、メモリセルアレイ１１８
と、クロックジェネレータ１２０と、センスアンプ１２
２と、出力バッファ１２４と、データ入出力回路１２６
とを含んでいる。

【００３３】行アドレス入力端子１０６に与えられるア
ドレスデータＡ（０）〜Ａ（ｋ−１）は行入力バッファ
１１０にてバッファリングされ、行アドレスデコーダ１
１４へと伝達される。同様にして列アドレス入力端子１
０８に与えられるアドレスデータＡ（ｋ）〜Ａ（ｎ−
１）は列入力バッファ１１２にてバッファリングされ、
列アドレスデコーダ１１６へと伝達される。行アドレス
デコーダ１１４及び列アドレスデコーダ１１６はそれぞ
れメモリセルアレイ１１８に対する行アドレス信号ＲＡ
及び列アドレス信号ＣＡを出力する。

【００３４】外部制御信号入力端子１００，１０２，１
０４にはそれぞれを外部書き込み制御信号／Ｗ、チップ
セレクト信号／Ｓ及びアウトプットイネーブル信号／Ｏ
Ｅが与えられ、これらはゲート群１０３によって論理演
算される。ゲート群１０３はゲート１０３ａ，１０３
ｂ，１０３ｃから構成されている。ゲート１０３ａはチ
ップセレクト信号／Ｓを反転し、ゲート１０３ｂはアウ
トプットイネーブル信号／ＯＥの論理反転と、ゲート１
０３ａの出力と、及び外部書き込み制御信号／Ｗとの論
理積を出力し、ゲート１０３ｃは外部書き込み制御信号
／Ｗの論理反転と、ゲート１０３ａの出力との論理積を
出力する。

【００３５】外部書き込み制御信号／Ｗは、データの書
き込みを指示する信号である。チップセレクト信号／Ｓ
は、ＳＲＡＭの動作を活性化し、このチップが選択され
たことを示す信号である。アウトプットイネーブル信号
／ＯＥは、出力バッファ１２４からのデータ出力を活性
化する信号である。これらの信号はいずれも活性化時に
“Ｌ”を採る。

【００３６】ゲート１０３ａの出力は、行入力バッファ
１１０と、列入力バッファ１１２とに与えられ、両バッ
ファの動作はこれらが含まれるチップが選択された場合
に活性化するように制御される。

【００３７】クロックジェネレータ１２０はアドレスデ
ータＡ（０）〜Ａ（ｎ−１）、ゲート１０３ａ，１０３
ｃの出力、及び書き込みデータＤを入力し、ＳＲＡＭの
回路動作を制御するためのクロック信号群を生成する。
具体的には行アドレスデコーダ１１４へローカルワード
線活性化信号を、センスアンプ１２２へはセンスアンプ
活性化信号を、それぞれ出力する。またメモリセルアレ
イ１１８に対してはライトイネーブル信号／ＷＥ、イコ
ライズ信号ＥＱ、読み出し信号／ＲＥＡＤを出力する。
ローカルワード線活性化信号は、アドレス、データ、あ
るいはチップセレクト信号／Ｓの変化後一定期間活性化
される。読み出し信号／ＲＥＡＤは外部書き込み制御信
号／Ｗが非活性の場合において、アドレス、データ、あ
るいはチップセレクト信号／Ｓの変化後一定期間活性化
される。イコライズ信号ＥＱは、ローカルワード線活性
化信号、ライトイネーブル信号／ＷＥ、読み出し信号／
ＲＥＡＤが全て非活性の場合に活性化する。これらのク
ロック信号群はメモリセルアレイ１１８が分割されて得
られるブロック毎にバッファリングされる。

【００３８】センスアンプ活性化信号は読み出し信号／
ＲＥＡＤに遅れて一定期間活性化される。センスアンプ
活性化信号に基づいて動作するセンスアンプ１２２によ
って、読み出し動作において選択されたメモリセルから
のデータが増幅される。

【００３９】センスアンプ１２２の出力Ｑは、出力バッ
ファ１２４を介してデータ入出力端子１３０に読み出さ
れる。出力バッファ１２４の動作はゲート１０３ｂの出
力によって制御される。つまり出力バッファ１２４が含
まれたチップが選択され、かつ書き込み動作が行われ
ず、出力指示がある場合に出力バッファ１２４はバッフ
ァ動作を行う。

【００４０】一方、チップが選択された場合において書
き込み動作が指示された場合には、ゲート１０３ａ，１
０３ｂの出力に基づいて、データ入出力回路１２６はデ
ータ入出力端子１３０に与えられたデータを受けて、選
択されたメモリセルに対して、書き込みデータＤを出力
する。書き込みデータＤは既述のようにクロックジェネ
レータ１２０にも与えられる。

【００４１】図２は、本発明に適用されるメモリセルア
レイ１１８の一つのメモリセル２１０の詳細な構成を示
す回路図である。メモリセルアレイ１１８は、メモリセ
ル２１０の複数が行列状に配置された構成を含む。メモ
リセル２１０は、ドライバトランジスタＱ１，Ｑ２、ア
クセストランジスタＱ３，Ｑ４、カットトランジスタＱ
５，Ｑ６、バイポーラトランジスタＢＰ１，ＢＰ２及び
負荷素子Ｌ１，Ｌ２により構成される。負荷素子Ｌ１、
Ｌ２としては、高抵抗素子、ＰチャネルＭＯＳトランジ
スタ（薄膜トランジスタ）を採用することができる。以
下の説明においては、高抵抗素子を採用した場合につい
て説明する。

【００４２】バイポーラトランジスタＢＰ１，ＢＰ２の
エミッタにはそれぞれビット線ＢＬ，／ＢＬが接続さ
れ、コレクタには共通して電位ＶＣＣＣが与えられる。
ここで電位ＶＣＣＣはドライバトランジスタＱ１，Ｑ
２、アクセストランジスタＱ３，Ｑ４、カットトランジ
スタＱ５，Ｑ６のバックゲート電位となっており、接地
電位ＧＮＤ以下（いずれも“Ｌ”に相当する）に設定さ
れる。

【００４３】バイポーラトランジスタＢＰ１のベースは
アクセストランジスタＱ３を介して記憶ノードＮ１に接
続される。またバイポーラトランジスタＢＰ２のベース
はアクセストランジスタＱ４を介して記憶ノードＮ２に
接続される。記憶ノードＮ１，Ｎ２はそれぞれ負荷素子
Ｌ１，Ｌ２を介していずれも電源電位ＶＣＣ（“Ｈ”に
相当する。ＶＣＣ＞ＧＮＤ）に接続されている。また、
記憶ノードＮ１，Ｎ２はそれぞれドライバトランジスタ
Ｑ１及びカットトランジスタＱ５の直列接続、ドライバ
トランジスタＱ２及びカットトランジスタＱ６の直列接
続を介していずれも接地されている。

【００４４】ドライバトランジスタＱ１，Ｑ２のゲート
はそれぞれ記憶ノードＮ２，Ｎ１に接続され、アクセス
トランジスタＱ３及びカットトランジスタＱ６のゲート
は共通してワード線ＷＬＵに接続され、アクセストラン
ジスタＱ４及びカットトランジスタＱ５のゲートは共通
してワード線ＷＬＬに接続されている。

【００４５】類似の技術は例えば米国特許５４８３４８
３号の第５図及び第６図において、あるいはまた米国特
許４８６８６２８号の第３図において、それぞれ紹介さ
れているが、アクセストランジスタ及びカットトランジ
スタを一対のワード線ＷＬＬ，ＷＬＵにて制御する点に
おいて、本願のメモリセル２１０は異なっている。

【００４６】図３はメモリセル２１０に対する書き込み
系統を示す回路図である。行の選択はワード線ＷＬＵ，
ＷＬＬで行われる。ライトイネーブル信号／ＷＥと書き
込みデータＤとの間に所定の論理演算が行われて信号Ｓ
１，Ｓ２が得られる。信号Ｓ１，Ｓ２は、共にライトイ
ネーブル信号／ＷＥが活性化した場合に意義を持ち、そ
れぞれ書き込みデータＤ及びその論理反転を採る。行ア
ドレス信号ＲＡが所定のメモリセルの行を選択する場合
に、信号Ｓ１，Ｓ２はそれぞれワード線ＷＬＵ，ＷＬＬ
に与えられる。図３において行アドレス信号ＲＡが所定
のメモリセルの行を選択することはゲートＧ１，Ｇ２に
複数ビットの行アドレス信号ＲＡが入力することで示さ
れている。ゲートＧ１，Ｇ２の入力端のうち行アドレス
信号ＲＡが入力する方は、単数で描かれているものの、
実はメモリセルの行アドレスに対応して入力信号を反
転、非反転する複数の入力端を意味している。

【００４７】今、“Ｈ”となる書き込みデータＤをメモ
リセルに記憶させる場合を示す。このときには記憶ノー
ドＮ１，Ｎ２にはそれぞれ“Ｈ”，“Ｌ”が与えられる
事になる。

【００４８】ライトイネーブル信号／ＷＥが“Ｌ”とな
って活性化すると、信号Ｓ１，Ｓ２はそれぞれ“Ｈ”，
“Ｌ”を出力し、選択された行のメモリセルにおいては
行アドレス信号ＲＡがメモリセル２１０の行アドレスに
一致するので、信号Ｓ１，Ｓ２はそれぞれワード線ＷＬ
Ｕ，ＷＬＬに与えられる。選択されない行においてはワ
ード線ＷＬＵ，ＷＬＬのいずれにも“Ｌ”が与えられ
る。

【００４９】一方、列アドレス信号ＣＡによって選択さ
れた列においては、ライトイネーブル信号／ＷＥがＰＭ
ＯＳトランジスタＰ１，Ｐ２のゲートに伝達される。よ
ってビット線ＢＬ，／ＢＬには、ＯＮしたＰＭＯＳトラ
ンジスタＰ１，Ｐ２を介して電源電位ＶＣＣが与えら
れ、いずれも“Ｈ”を採る。列アドレス信号ＣＡが入力
するゲートに関しても、その入力端は単数で描かれてい
るものの、実はメモリセル２１０の列アドレスに対応し
て入力信号を反転、非反転する複数の入力端を意味す
る。選択されない場合、書き込み動作でない場合には、
ＰＭＯＳトランジスタＰ１，Ｐ２はＯＮしない。

【００５０】選択された列においては書き込み時にビッ
ト線ＢＬが“Ｈ”になり、ワード線ＷＬＵは“Ｈ”であ
ってアクセストランジスタＱ３はＯＮしているので、こ
れに接続されたエミッタを有するバイポーラトランジス
タＢＰ１のエミッタからベースを介して記憶ノードＮ１
に電流が流れる。よってそのエミッタ・ベース間で形成
されるＰＮ接合によって、バイポーラトランジスタＢＰ
１のベース電位はビット線ＢＬの電位よりもエミッタ・
ベース間電位Ｖｂｅだけ低下した電位となるが、その論
理は“Ｈ”であって、記憶ノードＮ１に伝達される。こ
の場合ベース電流とコレクタ電流の電流比はバイポーラ
トランジスタＢＰ１の電流増幅率によって定まり、一般
的にコレクタ電流が大きな割合を占める。

【００５１】もしも既に記憶ノードＮ１が“Ｈ”を採っ
ていてもれば、その論理が保持される。

【００５２】ワード線ＷＬＬは“Ｌ”であってアクセス
トランジスタＱ４はＯＦＦするので、バイポーラトラン
ジスタＢＰ２のベース電流が記憶ノードＮ２に流入して
記憶ノードＮ２の電位を上昇させることはない。換言す
れば、アクセストランジスタＱ３，Ｑ４が相補的にＯＮ
／ＯＦＦするので、ＰＭＯＳトランジスタＰ１，Ｐ２に
よってビット線ＢＬ，／ＢＬの両方を“Ｈ”にしても記
憶ノードＮ１，Ｎ２の一方にのみバイポーラトランジス
タＢＰ１，ＢＰ２のベース電流が流れ得る。

【００５３】記憶ノードＮ１の電位がドライバトランジ
スタＱ２のしきい値より大きければドライバトランジス
タＱ２はＯＮし、カットトランジスタＱ６はワード線Ｗ
ＬＵが“Ｈ”であることによってＯＮしているので、記
憶ノードＮ２は“Ｌ”となる。

【００５４】もしもこれ以前に記憶ノードＮ２が“Ｈ”
を採っていたとしても、記憶ノードＮ２の電位は低下す
るので、ドライバトランジスタＱ１はＯＦＦし、バイポ
ーラトランジスタＢＰ１のベース電流は遮断される。従
って、書き込みの開始時に一時的に大きなコレクタ電流
が流れるが、すぐに遮断される。ワード線ＷＬＬが
“Ｌ”であることによってカットトランジスタＱ５はＯ
ＦＦしているので、記憶ノードＮ１，Ｎ２はそれぞれ迅
速にかつ大きな電流が流れる事なく“Ｈ”，“Ｌ”とな
る。換言すれば、カットトランジスタＱ５はアクセスト
ランジスタＱ３と、カットトランジスタＱ６はアクセス
トランジスタＱ４と、それぞれ相補的にＯＮ／ＯＦＦす
るので、容易に記憶ノードＮ１，Ｎ２の電位が決定され
る。

【００５５】逆に、“Ｌ”となる書き込みデータＤをメ
モリセル２１０に記憶させる場合にはワード線ＷＬＵ，
ＷＬＬはそれぞれ“Ｌ”，“Ｈ”を採り、アクセストラ
ンジスタＱ３，Ｑ４はそれぞれＯＦＦ，ＯＮする。バイ
ポーラトランジスタＢＰ２に流れるコレクタ電流によっ
て記憶ノードＮ２が“Ｈ”となり、ドライバトランジス
タＱ１，Ｑ２がそれぞれＯＮ，ＯＦＦし、記憶ノードＮ
１には“Ｌ”が記憶される。

【００５６】読み出し動作は、まずビット線ＢＬ，／Ｂ
Ｌを“Ｌ”にプリチャージする。その後、ワード線ＷＬ
Ｕ，ＷＬＬをいずれも“Ｈ”としてアクセストランジス
タＱ３，Ｑ４の両方をＯＮにするする一方、ビット線Ｂ
Ｌ，／ＢＬをクロスカップル負荷でプルアップする。

【００５７】記憶ノードＮ１，Ｎ２にそれぞれ“Ｈ”，
“Ｌ”が与えられている場合について考えれば、プルア
ップされたビット線ＢＬ，／ＢＬの電位が上昇し始める
と、記憶ノードＮ２に接続されたベースを有するＰＮＰ
バイポーラトランジスタＢＰ２の方が、記憶ノードＮ１
に接続されたベースを有するＰＮＰバイポーラトランジ
スタＢＰ１よりも早くＯＮ状態へと移行する。よってビ
ット線／ＢＬの電位の上昇は抑えられる一方、ＰＮＰバ
イポーラトランジスタＢＰ１は活性化されないので、ビ
ット線ＢＬはプルアップされ続け、ビット線ＢＬ，／Ｂ
Ｌ間に電位差が生じる。

【００５８】一般にバイポーラトランジスタのエミッタ
電流は、ベース電流より電流増幅率に相当する割合だけ
大きくなる。したがってメモリセル２１０では、従来の
メモリセル３００４と比較してスタティック・ノイズ・
マージンを大きくできる。つまり、ドライバトランジス
タＱ１，Ｑ２の駆動力が小さくても、バイポーラトラン
ジスタＢＰ１，ＢＰ２の機能によってビット線ＢＬ，／
ＢＬから引き抜く電流（クロスカップル負荷から供給さ
れる電流）を大きく採ることができる。よって記憶され
ていたデータを破壊する事なく読み出し速度を大きくす
ることができ、第３の問題点を解消することができる。

【００５９】またこれを他の側面からみれば、ドライバ
トランジスタＱ１，Ｑ２を流れる電流よりもアクセスト
ランジスタＱ３，Ｑ４に流れる電流を小さくすることが
できるのであるから、ドライバトランジスタＱ１，Ｑ２
のトランジスタサイズを小さくし、第１の問題点をも解
決することができる。なるほどバイポーラトランジスタ
ＢＰ１，ＢＰ２を形成する領域が余計に必要であるが、
一般にこれらに必要な領域は小さくて済み、しかも電流
増幅率が数百というオーダーであることに鑑みれば、ア
クセストランジスタＱ３，Ｑ４のトランジスタサイズを
非常に小さくできることから、メモリセル全体として必
要な面積は返って低減できる。

【００６０】勿論、読み出し動作において、メモリセル
が記憶するデータによるビット線の電位レベルの変化
を、クロスカップル負荷により助長することとなるの
で、ビット線電位の変化を加速することができ、高速で
データを読み出すことが可能であり、第２の問題点は解
消される。

【００６１】これを詳細に説明すると、図２０に示され
た様なＳＲＡＭ３０００では、読み出し時にビット線Ｂ
Ｌ，／ＢＬにそれぞれ電流を供給する定電流源３００６
ａ，３００６ｂは、例えばＭＯＳトランジスタにより構
成される。このとき、メモリセル中に保持されたデータ
が破壊されることを防止するために、このような定電流
源ＭＯＳトランジスタの電流駆動能力は小さくする必要
がある。このことは、逆にいうと読み出し時において、
ビット線が充放電される時間を延ばす結果となり、読み
出し時間の増大をまねく。しかし上述の通り、クロスカ
ップル負荷とメモリセル２１０とを採用する事で、かか
る問題点は解決できる。

【００６２】実施の形態１：図４は本発明の実施の形態
１を説明する回路図であり、メモリセル２１０の読み出
し系統の回路の構成を示す。イコライズ回路２１８は、
イコライズ信号ＥＱの活性化（“Ｈ”を採る。あるいは
信号／ＥＱが“Ｌ”を採る）に応じてビット線ＢＬ，／
ＢＬをイコライズするものであり、例えばトランスファ
ーゲートで構成される。

【００６３】ロウレベル・プリチャージ回路２１２はＰ
ＭＯＳトランジスタＱＰ１，ＱＰ２を有し、いずれのゲ
ートも端子２１６に接続される。そしてＰＭＯＳトラン
ジスタＱＰ１，ＱＰ２の一方の電流電極は共通してロウ
レベル・プリチャージ線２１７に接続され、他方の電流
電極はそれぞれビット線ＢＬ，／ＢＬに接続される。ロ
ウレベル・プリチャージ線２１７には例えば“Ｌ”とな
る電位として接地電位ＧＮＤが与えられる。また本実施
の形態では端子２１６にはイコライズ信号ＥＱが与えら
れる。

【００６４】クロスカップル負荷２１１はビット線Ｂ
Ｌ，／ＢＬにそれぞれ接続されたゲートを有するＰＭＯ
ＳトランジスタＱＬ２，ＱＬ１と、制御トランジスタ２
１４とを備えている。ＰＭＯＳトランジスタＱＬ２，Ｑ
Ｌ１の一方の電流電極は制御トランジスタ２１４を介し
て電源電位ＶＣＣを与える電位点に接続されている。ま
た、ＰＭＯＳトランジスタＱＬ２，ＱＬ１の他方の電流
電極は、それぞれＰＭＯＳトランジスタＱＬ１，ＱＬ２
のゲートに接続されている。制御トランジスタ２１４の
ゲートは端子２１５を介して読み出し信号／ＲＥＡＤが
与えられる。

【００６５】図５は読み出し動作を説明するタイミング
チャートである。読み出し動作が開始される前の時刻ｔ
１においては、ワード線ＷＬＬ，ＷＬＵの電位は、対応
する行が選択されていないことに対応していずれも
“Ｌ”となっている。また、イコライズ信号ＥＱは
“Ｈ”であり、本実施の形態では端子２１６の電位もイ
コライズ信号ＥＱと同一であるので、ビット線ＢＬ，／
ＢＬは、ロウレベル・プリチャージ回路２１２及びイコ
ライズ回路２１８によって等しく“Ｌ”、例えば接地電
位ＧＮＤが与えられている。

【００６６】続いて、読み出し動作が開始する時刻ｔ２
において、読み出し信号／ＲＥＡＤが活性化する
（“Ｌ”となる）。これに伴ってイコライズ信号ＥＱは
“Ｌ”となって、イコライズ回路２１８及びロウレベル
・プリチャージ回路２１２ははともに不活性化状態とな
る（駆動されない）。読み出し動作が行われる時には外
部書き込み制御信号／Ｗは活性化しておらず、よってロ
ーカルワード線活性信号によって選択された行のワード
線ＷＬＵ、ＷＬＬに“Ｈ”が与えられる。これに応じて
アクセストランジスタＱ３，Ｑ４はＯＮ状態となる。

【００６７】読み出し信号／ＲＥＡＤが“Ｌ”となるの
で読み出し用負荷回路２１１のトランジスタ２１４がＯ
Ｎし、ＰＭＯＳトランジスタＱＬ１，ＱＬ２を介してビ
ット線ＢＬ，／ＢＬに電源電位ＶＣＣが供給され始め
る。記憶ノードＮ１，Ｎ２がそれぞれ“Ｈ”，“Ｌ”を
記憶していた場合、ビット線／ＢＬが＋Ｖｂｅの電位と
なったときバイポーラトランジスタＢＰ２が活性化され
るため、ビット線／ＢＬの電位は電源電位ＶＣＣに上昇
する事なく電位＋Ｖｂｅに保持される。

【００６８】一方、ビット線ＢＬの電位が上昇してもバ
イポーラトランジスタＢＰ１が活性化されないので、ビ
ット線ＢＬの電位は上昇し続ける。この動作に応じて、
ゲートがビット線ＢＬに接続するトランジスタＱＬ２は
ＯＦＦとなる一方、ゲートがビット線／ＢＬに接続する
トランジスタＱＬ１はＯＮ状態となる。したがって、読
み出し用負荷回路２１１を介してビット線／ＢＬに過渡
的に（時刻ｔ２から時刻ｔ３の期間）は電流が流れる
が、定常状態（時刻ｔ３から時刻ｔ４の期間）では、こ
のビット線／ＢＬには電流が流れない。この時刻ｔ３か
ら時刻ｔ４の期間において、選択されたメモリセル中の
データに応じた読み出しデータがセンスアンプ２１３か
ら出力される。

【００６９】時刻ｔ４において、ローカルワード線活性
化信号及び読み出し信号／ＲＥＡＤは一定期間の活性化
を終了する。その一方、イコライズ信号ＥＱはローカル
ワード線活性化信号、読み出し信号／ＲＥＡＤが非活性
となったことにより活性化する。但し外部書き込み制御
信号／Ｗの非活性化が前提であり、つまり時刻ｔ４経過
後、直ちには書き込み動作が行われないものとする。

【００７０】よって、ワード線ＷＬＬ，ＷＬＵのいずれ
も“Ｌ”となり、端子２１５の電位レベルが“Ｈ”とな
って読み出し用負荷回路２１１は不活性状態となる（駆
動されない）。またイコライズ回路２１８及びロウレベ
ル・プリチャージ回路２１２は活性化され（駆動さ
れ）、これに応じてビット線ＢＬ，／ＢＬは共に“Ｌ”
へと移行する。

【００７１】以上のように本実施の形態によれば、記憶
ノードＮ１，Ｎ２とビット線ＢＬ，／ＢＬとの間に電流
増幅素子たるバイポーラトランジスタＢＰ１，ＢＰ２を
設けたメモリセル２１０に対し、クロスカップル負荷２
１１を用いてデータを読み出すので、“Ｌ”が記憶され
ていた記憶ノードに接続された方のビット線に流れる電
流量が抑制され、消費電流の低減を図ることが可能であ
る。勿論、メモリセル２１０が記憶するデータによるビ
ット線ＢＬ，／ＢＬの電位の変化を、クロスカップル負
荷２１１により助長することとなるので、ビット線Ｂ
Ｌ，／ＢＬの電位の変化を加速することができ、高速で
データを読み出すことが可能である。

【００７２】図６は図４に示した読み出し系回路の変形
例を示す回路図である。図４に示した読み出し系回路に
対し、読み出し負荷回路２１１を読み出し負荷回路２１
１ｂに置換した構成が示されている。読み出し負荷回路
２１１ｂはクロスカップル負荷たるＰＭＯＳトランジス
タＱＬ１，ＱＬ２のドレインに電源電位ＶＣＣを供給す
るにあたりＰＭＯＳトランジスタ２１４を用いることな
く、対応するメモリセル列を選択するために通常用いら
れる列選択信号ＹＳＥＬが配線２１９を介して与えられ
る。これにより、トランジスタ数を削減することが可能
である。

【００７３】ここで列選択信号ＹＳＥＬは、選択する列
に関する配線２１９に対して“Ｈ”を与え、選択しない
列に関する配線２１９に対しては“Ｌ”を与える。例え
ば図３に示されたゲートＧ１（あるいはＧ２）と類似し
て、列毎に異なるパターンで反転入力端を有してアドレ
ス信号ＣＡを受けるＮＡＮＤゲートから出力させること
ができる。

【００７４】実施の形態２：図７は本発明の実施の形態
２を説明する回路図であり、メモリセル２１０の読み出
し系統の回路の構成を示す。図４に示された実施の形態
１の読み出し系回路に対して、ビット線ＢＬ，／ＢＬに
対し、所定の期間において“Ｈ”に相当する電位を供給
する読み出し用プルアップ回路２２０が追加された構成
を有している。読み出し用プルアップ回路２２０は端子
２２１と、端子２２１に共通してゲートが接続されたＰ
ＭＯＳトランジスタＱＵ１，ＱＵ２とから構成されてお
り、ビット線ＢＬ，／ＢＬはそれぞれトランジスタＱＵ
１，ＱＵ２を介して電源電位ＶＢを与える電位点に接続
されている。

【００７５】本実施の形態では、実施の形態１において
クロスカップル負荷２１１が駆動していた読み出し期間
の内の前半及び後半で、それぞれ読み出し用プルアップ
回路２２０及びクロスカップル負荷２１１が駆動する。

【００７６】図８は読み出し動作を説明するタイミング
チャートである。時刻ｔ２までの動作は実施の形態１と
同様である。また、読み出し動作が開始する時刻ｔ２に
おいて、イコライズ信号ＥＱは非活性化してイコライズ
回路２１８及びロウレベル・プリチャージ回路２１２は
共に不活性状態となり、選択された行のワード線ＷＬ
Ｕ、ＷＬＬが“Ｈ”となることも実施の形態１と同様で
ある。

【００７７】端子２２１，２１５にはそれぞれ信号／Ｒ
Ｅ１，／ＲＥ２が与えられ、これらは読み出し信号／Ｒ
ＥＡＤが活性化する期間の前半（ｔ２〜ｔ３）及び後半
（ｔ３〜ｔ４）においてそれぞれ活性化する。信号／Ｒ
Ｅ１，／ＲＥ２は、クロックジェネレータ１２０内で遅
延回路によって生成することができ、読み出し信号／Ｒ
ＥＡＤと共にメモリセルアレイ１１８に与えることがで
きる。

【００７８】時刻ｔ２において端子２２１の電位が
“Ｌ”となるので、読み出し用プルアップ回路２２０の
トランジスタＱＵ１，ＱＵ２はそれぞれビット線ＢＬ，
／ＢＬの電位を電位ＶＢにプルアップする。但し電位Ｖ
Ｂは電圧Ｖｂｅ（バイポーラトランジスタＢＰ１，ＢＰ
２が活性化し始めるベース・エミッタ間電圧）以上に設
定される。その後、時刻ｔ３において、端子２２１の電
位は“Ｈ”となってトランジスタＱＵ１，ＱＵ２はＯＦ
Ｆする一方、端子２１５の電位が“Ｌ”となってクロス
カップル負荷２１１が駆動（活性化）される。

【００７９】記憶ノードＮ１，Ｎ２がそれぞれ“Ｈ”，
“Ｌ”を記憶していた場合について説明すると、読み出
し用プルアップ回路２２０の駆動によって記憶ノードＮ
２に接続されているビット線／ＢＬの電位が上昇し、こ
れがＶｂｅに達したときにバイポーラトランジスタＢＰ
２が活性化される。よってビット線／ＢＬの電位レベル
は電位Ｖｂｅに保持される。一方、記憶ノードＮ１に接
続されているビット線ＢＬは、バイポーラトランジスタ
ＢＰ１が活性化されないので電位ＶＢに向かって電位が
上昇する。

【００８０】そして時刻ｔ３において読み出し用プルア
ップ回路２２０の駆動が停止し（非活性化し）、クロス
カップル負荷２１１が駆動（活性化）すると、ゲートが
ビット線ＢＬに接続されたトランジスタＱＬ２はＯＦＦ
状態となり、ゲートがビット線／ＢＬに接続されたトラ
ンジスタＱＬ１はＯＮ状態となる。したがって、負荷と
なるトランジスタ２１４，ＱＬ１を介してビット線／Ｂ
Ｌには、過渡的に（時刻ｔ２の直後及び時刻ｔ３の直
後）は電流が流れるが、定常状態（時刻ｔ３から幾分経
過した後から時刻ｔ４までの期間）では、電流が流れな
い。この定常状態において、センスアンプ２１３から選
択されたメモリセル中のデータに応じた読み出しデータ
が出力される。

【００８１】時刻ｔ４以降の動作は実施の形態１と同様
である。

【００８２】本実施の形態においても実施の形態１と同
様、メモリセルが記憶するデータによるビット線ＢＬ，
／ＢＬの電位の変化を、クロスカップル負荷２１１によ
り助長することとなるので、ビット線ＢＬ，／ＢＬの電
位の変化を加速することができ、高速でデータを読み出
すことが可能である。

【００８３】しかも本実施の形態では、ビット線ＢＬ，
／ＢＬをプリチャージする期間が終了しても直ちにクロ
スカップル負荷２１１を駆動するのではなく、前もって
一旦読み出し用プルアップ回路２２０によりビット線Ｂ
Ｌ，／ＢＬの電位をプルアップしてから、クロスカップ
ル負荷２１１を駆動する。よってビット線ＢＬ，／ＢＬ
の電位は一方が電位Ｖｂｅに固定され、他方はこれより
も大きな電位に上昇する。

【００８４】実施の形態１で示された場合にはクロスカ
ップル負荷２１１が活性化する時刻ｔ２の直前ではビッ
ト線ＢＬ，／ＢＬの電位は“Ｌ”でありかつ等しかった
のに対し、本実施の形態ではクロスカップル負荷２１１
が活性化する時刻ｔ３の直前では、記憶ノードＮ１，Ｎ
２に記憶された“Ｈ”，“Ｌ”に応じて活性／非活性す
るバイポーラトランジスタＢＰ１，ＢＰ２の機能によっ
て、すでにビット線ＢＬ，／ＢＬの電位には差が生じて
いる。

【００８５】したがって、クロスカップル負荷２１１が
活性化する際のビット線ＢＬ，／ＢＬの電位の遷移の方
向は記憶ノードＮ１，Ｎ２に記憶された“Ｈ”，“Ｌ”
を確実に反映する事となり、クロスカップル負荷２１１
のトランジスタＱＬ１，ＱＬ２の駆動能力や、ビット線
ＢＬ，／ＢＬの間での電位にアンバランスがあっても、
誤った読み出しデータを得ることが抑制できる。

【００８６】さらに、読み出し動作時の内、選択された
メモリセル２１０を介してクロスカップル負荷２１１か
ら電流が流れる期間は時刻ｔ３直後のみであって、実施
の形態１と比較して短いので、消費電流の低減を図るこ
とが可能となる。

【００８７】図９は、図７に示された読み出し系統の回
路の他の読み出し動作を示すタイミングチャートであ
る。図８に示されたタイミングチャートと異なる点は、
読み出し用プルアップ回路２２０が活性状態となる時刻
ｔ２〜ｔ３においてもイコライズ回路２１８を引き続き
活性化させる点である。但し、ロウレベル・プリチャー
ジ回路２１２が活性化する時刻ｔ３でイコライズ回路２
１８は非活性となる。換言すれば、端子２１６に与えら
れるべき信号としては実施の形態１で示されたイコライ
ズ信号ＥＱと同じものを用い、当該変形においてはイコ
ライズ信号ＥＱが非活性化する時期を時刻ｔ３〜ｔ４の
間に変更したのである。このように変形された信号もク
ロックジェネレータ１２０で生成することができる。

【００８８】図９に示される動作を行うことで、読み出
し用プルアップ回路２２０によってプルアップしている
期間中もビット線ＢＬ，／ＢＬの電位レベルを等しく保
持することができる。従って、読み出し用プルアップ回
路２２０を構成するトランジスタＱＵ１，ＱＵ２の間に
特性のばらつきがあっても、これらが読み出し動作に影
響を与えないようにすることが可能である。

【００８９】実施の形態３：図１０は本発明の実施の形
態３を説明する回路図であり、メモリセル２１０の読み
出し系統の回路の構成を示す。図７に示された実施の形
態２の読み出し系回路に対して、読み出し用プルアップ
回路２２０を読み出し用プルアップ回路２３０に置換し
た構成を有している。

【００９０】読み出し用プルアップ回路２３０は、ＰＭ
ＯＳトランジスタ２３４，２３５と、更に制御用のＰＭ
ＯＳトランジスタ２３３を備えている。ビット線ＢＬ，
／ＢＬはそれぞれトランジスタ２３４，２３５のドレイ
ンに接続されている。トランジスタ２３４，２３５のソ
ースは共通して接続され、トランジスタ２３３を介し
て、電位ＶＢを供給する電位点に接続されている。トラ
ンジスタ２３３のゲートには端子２３１が、トランジス
タ２３４，２３５のゲートには共通して電源線２３２が
接続されている。電源線２３２には定電圧源２３８から
“Ｌ”に相当する所定の電位が常に与えられる。

【００９１】トランジスタ２３３のゲートに接続された
端子２３１に対し、実施の形態２で示された端子２２１
に与えられた電位を供給することにより、読み出し用プ
ルアップ回路２３０が活性／非活性される。

【００９２】トランジスタ２３４、２３５は常にＯＮし
ているので、トランジスタ２３３がＯＮした場合に、こ
れらに流れる電流はほぼ一定に保たれる。従って、電位
ＶＢを含む電源電圧が変動した場合にもビット線ＢＬ，
／ＢＬに供給される電流値は安定しており、読み出し時
にメモリセルに保持されたデータを破壊しないようにプ
ルアップの電流値を維持することができる。

【００９３】図１１は定電圧源２３８の構成を例示する
回路図である。定電圧源２３８は、電源電位ＶＣＣを与
える電位点と接地電位ＧＮＤを与える電位点との間で互
いに直列に接続される抵抗Ｒ１、ＰＭＯＳトランジスタ
Ｐ１及びＮＭＯＳトランジスタＮ１と、電源電位ＶＣＣ
を与える電位点と接地電位ＧＮＤを与える電位点との間
で互いに直列に接続されるＰＭＯＳトランジスタＰ２及
びＮＭＯＳトランジスタＮ２とで構成される。Ｎチャネ
ルＭＯＳトランジスタＮ１，Ｎ２と、ＰチャネルＭＯＳ
トランジスタＰ１，Ｐ２がそれぞれカレントミラー回路
を構成する。ＰチャネルＭＯＳトランジスタＰ１，Ｐ２
のゲートが共通に電源線２３２に接続され、定電位が出
力される。

【００９４】実施の形態４：図１２は本発明の実施の形
態４を説明する回路図であり、複数の列に対する読み出
し系統の回路の構成を示す。メモリセル２１０と同じ構
成を有するメモリセル２１０’の存在する列（ビット線
ＢＬ’，／ＢＬ’を含む）と、メモリセル２１０の存在
する列（ビット線ＢＬ，／ＢＬを含む）とは互いに異な
る。またロウレベル・プリチャージ回路２１２’、イコ
ライズ回路２１８’はそれぞれロウレベル・プリチャー
ジ回路２１２、イコライズ回路２１８と同じ構成を有し
ており、いずれもメモリセル２１０’に対応して設けら
れている。

【００９５】メモリセル２１０，２１０’の設けられた
それぞれの列に関してみれば、図１２で示された構成
は、実施の形態１において図４に示された構成からクロ
スカップル負荷２１１を省略した構成となっている。

【００９６】一方、ビット線ＢＬ，／ＢＬはトランスフ
ァーゲート２４３，２４４を介してデータ線２４５，２
４６に接続されている。同様にしてビット線ＢＬ’，／
ＢＬ’も一対のトランスファーゲートを介してデータ線
２４５，２４６に接続されている。トランスファーゲー
ト２４３，２４４は互いに排他的な値を採る列選択信号
ＹＳＥＬ，／ＹＳＥＬによってその開閉が制御される。
選択された列の一対のビット線の電位は、データ線２４
５，２４６に伝達される事になる。

【００９７】一方、データ線２４５，２４６はセンスア
ンプ２１３に入力されており、またデータ線２４５，２
４６の間にはイコライズ回路２４７、ロウレベル・プリ
チャージ回路２４８、クロスカップル負荷２４０が設け
られている。これらの構成及び動作はそれぞれイコライ
ズ回路２１８、ロウレベル・プリチャージ回路２１２、
クロスカップル負荷２１１と同一である。例えばイコラ
イズ回路２４７にはイコライズ信号ＥＱ，／ＥＱが与え
られ、ロウレベル・プリチャージ回路２４８の動作は端
子２４９に与えられる信号（イコライズ信号ＥＱと同
一）で制御され、クロスカップル負荷２４０の動作は端
子２４２に与えられる信号（読み出し信号／ＲＥＡＤと
同一）で制御され、ロウレベル・プリチャージ線２１７
ｂには“Ｌ”となる電位として接地電位ＧＮＤが与えら
れる。従って、読み出し動作のタイミングチャートは図
１３に示すようになる。

【００９８】本実施の形態では、異なる列に属するビッ
ト線対に対して、読み出し回路や読み出し用負荷回路を
共用とした場合でも、実施の形態１と同様の効果を奏す
ることができる上、回路の共用が図られることでチップ
面積の低減を図ることが可能である。

【００９９】なお、ビット線に流す電流を駆動する能力
の観点から、本実施の形態に示されるようにイコライズ
回路及びロウレベル・プリチャージ回路は各列毎にビッ
ト線対の間に設け、更にデータ線２４５，２４６の間に
設ける事が望ましい。

【０１００】勿論、読み出し用プルアップ回路２２０を
各列毎に設けてもよい。図１４はビット線ＢＬ，／ＢＬ
の間に実施の形態２と同様に読み出し用プルアップ回路
２２０を設け、またビット線ＢＬ’，／ＢＬ’の間に読
み出し用プルアップ回路２２０と同じ構成の読み出し用
プルアップ回路２２０’を設けた構成を示す。

【０１０１】勿論、読み出し用プルアップ回路２３０を
各列毎に設けてもよい。図１５はビット線ＢＬ，／ＢＬ
の間に実施の形態３と同様に読み出し用プルアップ回路
２３０を設け、またビット線ＢＬ’，／ＢＬ’の間に読
み出し用プルアップ回路２３０と同じ構成の読み出し用
プルアップ回路２３０’を設けた構成を示す。

【０１０２】実施の形態５：図１６は本発明の実施の形
態５を説明する回路図であり、複数の列に対する読み出
し系統の回路の構成を示す。図１３に示された実施の形
態５の読み出し系回路の構成に対し、データ線２４５，
２４６の間に読み出し用プルアップ回路２５０を追加し
た構成を有している。読み出し用プルアップ回路２５０
の構成は、図７を用いて実施の形態２において示された
読み出し用プルアップ回路２２０と同一であり、端子２
５１は端子２２１に対応する。

【０１０３】従って本実施の形態では、異なる列に属す
るビット線対に対して、読み出し回路、読み出し用負荷
回路、読み出し用プルアップ回路を共用とした場合で
も、実施の形態２と同様の効果を奏することができる
上、回路の共用が図られることでチップ面積の低減を図
ることが可能である。

【０１０４】実施の形態６：図１７は本発明の実施の形
態６を説明する回路図であり、複数の列に対する読み出
し系統の回路の構成を示す。図１３に示された実施の形
態５の読み出し系回路の構成に対し、読み出し用プルア
ップ回路２５０を読み出し用プルアップ回路２６０に置
換した構成を有している。読み出し用プルアップ回路２
６０の構成は、図１０を用いて実施の形態３において示
された読み出し用プルアップ回路２３０と同一であり、
端子２６２は端子２３１に対応する。

【０１０５】従って本実施の形態では、異なる列に属す
るビット線対に対して、読み出し回路、読み出し用負荷
回路、読み出し用プルアップ回路を共用とした場合で
も、実施の形態３と同様の効果を奏することができる
上、回路の共用が図られることでチップ面積の低減を図
ることが可能である。

【０１０６】実施の形態７：図１８は本発明の実施の形
態７を説明する回路図であり、メモリセル２１０ｂ及び
その周辺回路の構成を示す。メモリセル２１０ｂは、図
２２に示されたメモリセル３００４と同一構成を有して
いる。

【０１０７】図４を用いて示された実施の形態１と同様
にして、クロスカップル負荷２１１及びイコライズ回路
２１８がビット線ＢＬ，／ＢＬの間に設けられている。
一方、実施の形態１とは異なり、ロウレベル・プリチャ
ージ回路２１２ではなく、中間電位プリチャージ回路２
９３がビット線ＢＬ，／ＢＬの間に設けられている。中
間電位プリチャージ回路２９３は、電源電位ＶＣＣの１
／２の電位が与えられる電源線２９５に対して、一対の
トランスファーゲートを用いてそれぞれ一対のビット線
ＢＬ，／ＢＬを接続する。これらのトランスファーゲー
トはゲートが互いに共通して接続されてプリチャージ信
号を受けるＰＭＯＳトランジスタＱＰ３，ＱＰ４と、ゲ
ートが互いに共通して接続されてプリチャージ信号の反
転信号を受けるＮＭＯＳトランジスタＱＰ１，ＱＰ２と
で構成される。即ち、トランジスタＱＰ１，ＱＰ３がビ
ット線ＢＬと電源線２９５の間で並列に接続され、トラ
ンジスタＱＰ２，ＱＰ４がビット線／ＢＬと電源線２９
５の間で並列に接続される。プリチャージ信号は“Ｌ”
／“Ｈ”に対応してそれぞれ活性／非活性である。

【０１０８】ロウレベル・プリチャージ回路２１２や、
読み出し用プルアップ回路２２０のように、２値論理の
いずれか一方に対応する電位へと電位を牽引するのでは
ないので、中間電位へと電位を牽引する中間電位プリチ
ャージ回路２９３は１種の導電型のトランジスタのみで
構成するのではなく、互いに相補的な導電型のトランジ
スタで構成されるトランスファーゲートを用いることが
望ましい。

【０１０９】まずメモリセル２１０ｂへの書き込み動作
について説明する。選択／非選択された行のワード線Ｗ
Ｌはそれぞれ“Ｈ”／“Ｌ”を採る。また、選択されな
い列に対しては、プリチャージ信号が活性化しており、
ビット線ＢＬ，／ＢＬは中間電位（（１／２）ＶＣＣ）
に充電されている。選択された列のビット線ＢＬ，／Ｂ
Ｌには、書き込みデータに対応して“Ｈ”，“Ｌ”が与
えられる。そしてビット線ＢＬ，／ＢＬに与えられた
“Ｈ”，“Ｌ”は、ワード線ＷＬによってＯＮしたアク
セストランジスタＱ３，Ｑ４を介してＣＭＯＳラッチ回
路の記憶データの書き換えが行われる。

【０１１０】次に、読み出し動作について説明する。読
み出し動作が開始される前にはビット線ＢＬ，／ＢＬ
は、イコライズ回路２１８及び中間電位プリチャージ回
路２９３によって中間電位に充電されている。この状態
からワード線ＷＬが活性化され、アクセストランジスタ
Ｑ３，Ｑ４がＯＮ状態となる。これに応じて、記憶され
ていたデータに応じて、ビット線ＢＬ，／ＢＬ間に電位
差が生じる。

【０１１１】端子２１５に“Ｌ”が与えられ、ビット線
の電位がクロスカップル負荷２１１によるプルアップが
開始すると、“Ｌ”を記憶している記憶ノードに接続さ
れるビット線は、中間電位よりも“Ｌ”のレベルの方が
低いので“Ｈ”レベルへと電位が上昇することが抑えら
れる。逆に“Ｈ”を記憶している記憶ノードに接続され
るビット線は、中間電位よりも“Ｈ”のレベルの方が高
いので“Ｈ”に電位レベルが上昇する。以上の動作と同
時に、クロスカップル負荷２１１のＰチャネルＭＯＳト
ランジスタのうち、“Ｌ”に移行するビット線にゲート
が接続された方はＯＮ状態へと移行するので、“Ｈ”を
採るべきビット線の電位がプルアップされる。

【０１１２】従って、本実施の形態でによれば、メモリ
セルが記憶するデータに応じたビット線の電位レベルの
変化をクロスカップル負荷により増幅するので、ビット
線の電位の変化の速度を高速にでき、高速読み出しが可
能である。又、予めビット線が中間電位まで充電されて
いるため、読み出し時にクロスカップル負荷２１１から
選択されたメモリセル２１０ｂを介して流れる期間は短
く、消費電流の低減を図ることができる。

【０１１３】実施の形態１で示されたメモリセル２１０
では、ＰＮＰバイポーラトランジスタＢＰ１，ＢＰ２を
介してビット線ＢＬ，／ＢＬが記憶ノードＮ１，Ｎ２に
接続されていたため、クロスカップル負荷２１１が駆動
される直前にこれらを中間電位にまでプリチャージする
ことはできず、実施の形態２の変形で示されたように電
位Ｖｂｅまでしか電位を上昇させることができなかっ
た。そのため、“Ｈ”となるビット線の電位上昇は
“Ｌ”となるビット線の電位下降よりも長期間を必要と
していたが、本実施の形態では一対のビット線の電位の
遷移が何れの方向に対してもほぼ同時期となり、結局は
読み出しデータを迅速に得ることができる。

【０１１４】第１の変形：なお、以上に説明された各実
施の形態において、トランジスタの極性、電位の高低関
係を逆にしても発明が成立する。例えば、図１９は実施
の形態７において、クロスカップル負荷２１１をクロス
カップル負荷３００で置換した構成を示しており、クロ
スカップル負荷３００はクロスカップル負荷２１１のＰ
ＭＯＳトランジスタをＮＭＯＳトランジスタに替え、電
源電位ＶＣＣの代わりに接地電位ＧＮＤを採用した構成
を有している。つまり、ＮＭＯＳトランジスタＱＬ３，
ＱＬ４，３０１はそれぞれＰＭＯＳトランジスタＱＬ
１，ＱＬ２，２９１に相当し、端子３０２は端子２９２
に相当している。このような構成のクロスカップル負荷
３００を採用しても、ビット線ＢＬ，／ＢＬが中間電位
にプリチャージされるので、実施の形態７と同じ効果を
得ることができるのは明白である。

【０１１５】第２の変形：実施の形態１乃至６では、ワ
ード線ＷＬＵ，ＷＬＬが一対となって組を為すメモリセ
ル２１０について説明された。しかし、読み出し時に関
してはワード線ＷＬＵ，ＷＬＬが共に“Ｈ”となり、ア
クセストランジスタＱ３，Ｑ４、カットトランジスタＱ
５，Ｑ６は全てＯＮとなる。

【０１１６】従って、アクセストランジスタＱ３，Ｑ４
を同一のワード線で制御し、カットトランジスタＱ５，
Ｑ６を省略したようなメモリセル、例えば前掲の米国特
許５４８３４８３号の第５図及び第６図に示された構成
を有するメモリセルに対しても、本発明を適用して読み
出し時の効果を得ることができる。

【０１１７】

【発明の効果】この発明のうち請求項１にかかるものに
よれば、記憶ノードとビット線との間に電流増幅素子た
るバイポーラトランジスタを設けたメモリセルを採用す
る事により、双安定素子に流れる電流を小さくしても、
ビット線に流れる電流を大きく採ることができる。よっ
てメモリセルに必要な面積を小さくしつつも読み出し速
度を大きくする事ができる。更に、メモリセルに対して
クロスカップル負荷を用いてデータを読み出すので、ビ
ット線の電位の変化を加速することができ、高速でデー
タを読み出すことが可能である。しかも第１の論理が記
憶されていた記憶ノードに接続された方のバイポーラト
ランジスタのベース・エミッタ間の電圧が、このバイポ
ーラトランジスタに接続された方のビット線の電位を支
えるので、このビット線に流れる電流量は抑制され、消
費電流の低減を図ることができる。

【０１１８】この発明のうち請求項２にかかるものによ
れば、対応するメモリセル列を選択するために通常用い
られる列選択信号を用いる事により、クロスカップル負
荷に必要なトランジスタ数を低減することができる。

【０１１９】この発明のうち請求項３にかかるものによ
れば、ビット線を第２の電源電位にプリチャージする期
間が終了しても直ちにクロスカップル負荷を駆動するの
ではなく、電位牽引手段によって第１の期間においてビ
ット線の電位を第２の論理値に対応する電位へと引っ張
ってから、クロスカップル負荷を第２の期間において駆
動する。よってまず第１の期間においては、第１及び第
２の記憶ノードに記憶された論理値に応じてそれぞれ活
性／非活性する第１及び第２のバイポーラトランジスタ
の機能によって、一対のビット線の電位が、一方は第１
又は第２のバイポーラトランジスタのベース・エミッタ
間電圧Ｖｂｅだけ第２の電源電位から第３の電源電位へ
と向かって隔たった電位に固定され、他方は第２の電源
電位から第３の電源電位へと向かって更に大きく隔たっ
た電位へと変化する。従って、クロスカップル負荷が駆
動される第２の期間の当初にはすでに一対のビット線の
電位には差が生じており、一対のビット線の電位が第２
の期間において遷移する方向は、第１及び第２の記憶ノ
ードに記憶された論理値を確実に反映する事となる。さ
らに、読み出し動作時の内、選択されたメモリセルを介
してクロスカップル負荷から電流が流れる期間は時刻第
２の期間経過直後のみであって短いので、消費電流の低
減を図ることができる。

【０１２０】この発明のうち請求項４にかかるものによ
れば、一対のビット線の電位は、電位牽引手段によって
引っ張られている間にも互いに等しく保持される。よっ
て、電位牽引手段の構成において、一対のビット線に対
して電位を引っ張る特性のばらつきがあっても、読み出
し動作に影響を与えないようにすることができる。

【０１２１】この発明のうち請求項５にかかるものによ
れば、スイッチの第２端に与えられる電源電位が変動し
た場合にもビット線に供給される電流値は安定してお
り、読み出し時にメモリセルに保持されたデータを破壊
しないような電流値を以て電位の牽引を行うことができ
る。

【０１２２】この発明のうち請求項６，７，８にかかる
ものによれば、複数のメモリセルの全体として必要な面
積を低減することができる。

【０１２３】この発明のうち請求項９にかかるものによ
れば、メモリセルの記憶するデータに応じたビット線の
電位レベルの変化をクロスカップル負荷により増幅する
ので、ビット線の電位の変化の速度を高速にでき、高速
読み出しが可能である。又、予めビット線が中間電位ま
で充電されているため、第１及び第２の論理値のいずれ
に向かう方向に電位が変化する場合もほぼ必要な時間は
等しく、一方の方向に関して長時間を要するということ
がない。従って、読み出しデータを迅速に得ることがで
きるし、読み出し時にクロスカップル負荷から選択され
たメモリセルを介して流れる期間は短く、消費電流の低
減を図ることができる。

【図面の簡単な説明】

【図１】 本発明が適用されるＳＲＡＭの構成の概略を
例示するブロック図である。

【図２】 本発明が適用されるメモリセルの構成を示す
回路図である。

【図３】 メモリセルに対する書き込み系統を示す回路
図である。

【図４】 本発明の実施の形態１の構成を示す回路図で
ある。

【図５】 本発明の実施の形態１の動作を示すタイミン
グチャートである。

【図６】 本発明の実施の形態１の変形の構成を示す回
路図である。

【図７】 本発明の実施の形態２の構成を示す回路図で
ある。

【図８】 本発明の実施の形態２の動作を示すタイミン
グチャートである。

【図９】 本発明の実施の形態２の他の動作を示すタイ
ミングチャートである。

【図１０】 本発明の実施の形態３の構成を示す回路図
である。

【図１１】 定電圧源の構成を例示する回路図である。

【図１２】 本発明の実施の形態４の構成を示す回路図
である。

【図１３】 本発明の実施の形態４の動作を示すタイミ
ングチャートである。

【図１４】 本発明の実施の形態４の変形の構成を示す
回路図である。

【図１５】 本発明の実施の形態４の変形の構成を示す
回路図である。

【図１６】 本発明の実施の形態５の構成を示す回路図
である。

【図１７】 本発明の実施の形態６の構成を示す回路図
である。

【図１８】 本発明の実施の形態７の構成を示す回路図
である。

【図１９】 本発明の第１の変形の構成を示す回路図で
ある。

【図２０】 従来の読み出し技術を示す概略ブロック図
である。

【図２１】 メモリセルの構成を例示する回路図であ
る。

【図２２】 メモリセルの他の構成を例示する回路図で
ある。

【図２３】 メモリセルのトランスファー特性を示すグ
ラフである。

【図２４】 メモリセルのトランスファー特性を示すグ
ラフである。

【図２５】 従来の他の読み出し技術を示す概略ブロッ
ク図である。

【符号の説明】

ＢＬ，／ＢＬ ビット線、ＢＰ１，ＢＰ２ バイポーラ
トランジスタ、ＧＮＤ接地電位、Ｎ１，Ｎ２ 記憶ノー
ド、Ｑ１，Ｑ２ ドライブトランジスタ、Ｑ３，Ｑ４
アクセストランジスタ、Ｑ５，Ｑ６ カットトランジス
タ、２３４，２３５，ＱＬ１，ＱＬ２ ＰＭＯＳトラン
ジスタ、ＶＣＣ，ＶＣＣＣ 電源電位、ＷＬ，ＷＬＵ，
ＷＬＬ ワード線、２１１，２４０，３００ クロスカ
ップル負荷、２１２，２４８ ロウレベル・プリチャー
ジ回路、２１８，２４７ イコライズ回路、２２０，２
３０，２５０ 読み出し用プルアップ回路、２９３ 中
間プリチャージ回路。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 （ａ）少なくとも一本のワード線からな
   るワード線組と、一対のビット線との交点に対応して設
   けられ、行列状に複数配置されるメモリセルを備えた半
   導体記憶装置であって、 前記メモリセルの各々は、 （ａ−１）互いに排他的な第１及び第２の論理を、互い
   に排他的に記憶する第１及び第２の記憶ノードを含む双
   安定素子と、 （ａ−２）前記ワード線組の電位に応じて導通／遮断が
   制御される第１及び第２のアクセス素子と、 （ａ−３）前記第１の論理に対応する第１の電源電位が
   与えられる第１の電位点に接続されるコレクタと、前記
   第１のアクセストランジスタを介して前記第１の記憶ノ
   ードに接続されるベースと、前記一対のビット線の一方
   に接続されるエミッタとを含む第１のバイポーラトラン
   ジスタと、 （ａ−４）前記第１の電位点に接続されるコレクタと、
   前記第２のアクセストランジスタを介して前記第２の記
   憶ノードに接続されるベースと、前記一対のビット線の
   他方に接続されるエミッタとを含む第２のバイポーラト
   ランジスタとを有し、 前記半導体記憶装置の前記読み出し動作は第１の期間と
   前記第１の期間に後行する第２の期間とからなる所定の
   期間において行われ、 前記半導体記憶装置は （ｂ）前記一対のビット線に対応して設けられ、前記所
   定の期間前において前記一対のビット線の電位を、前記
   第１の論理に対応する第２の電源電位にプリチャージす
   るプリチャージ手段と、 （ｃ）前記一対のビット線に対応して設けられたクロス
   カップル負荷とを更に備え、 前記クロスカップル負荷は （ｃ−１）第１の電流電極と、前記一対のビット線の一
   方に接続される第２の電流電極と、前記一対のビット線
   の他方に接続される制御電極とを含む第１の負荷トラン
   ジスタと、 （ｃ−２）第１の電流電極と、前記一対のビット線の他
   方に接続される第２の電流電極と、前記一対のビット線
   の一方に接続される制御電極とを含む第２の負荷トラン
   ジスタとを有し、 前記第１及び第２の負荷トランジスタのいずれもが、自
   身の前記制御電極に対して前記第２の論理に対応する電
   位から前記第１の論理に対応する電位へ遷移するにつれ
   て非活性状態から活性状態へ移行し、 前記第１及び第２の負荷トランジスタの前記第１の電流
   電極に対して、少なくとも前記第２の期間において前記
   第２の論理に対応する第３の電源電位が供給されて前記
   クロスカップル負荷が駆動される、半導体記憶装置。
2. 【請求項２】 第１及び第２の負荷トランジスタの前記
   第１の電流電極に対して列選択信号が供給される、請求
   項１記載の半導体記憶装置。
3. 【請求項３】 （ｄ）前記一対のビット線に対応して設
   けられ、前記第１の期間においてのみ前記第１の電源電
   位から前記第３の電源電位に向かう方向に、前記一対の
   ビット線対の電位を引っ張る電位牽引手段を更に備え、 前記第１及び第２の負荷トランジスタの前記第１の電流
   電極に対して、前記第２の期間においてのみ前記第３の
   電源電位が供給される、請求項１記載の半導体記憶装
   置。
4. 【請求項４】 （ｅ）前記一対のビット線に対応して設
   けられ、前記一対のビット線対を前記第１の期間におい
   て電気的に結合するビット線イコライズ手段を更に備え
   る、請求項３記載の半導体記憶装置。
5. 【請求項５】 （ｅ）所定の定電圧を発生する定電圧発
   生手段を更に備え、 前記電位牽引手段は （ｄ−１）前記一対のビット線の一方に接続された一端
   を含む第１の定電流源と、 （ｄ−２）前記一対のビット線の他方に接続された一端
   を含む第２の定電流源と、 （ｄ−３）前記第１及び第２の定電流源の他端に共通し
   て接続された第１端と、前記第１及び第２のバイポーラ
   トランジスタのベース・エミッタ間電圧以上に前記第２
   の電源電位から第３の電源電位へと向かって隔たった電
   位が与えられた第２端とを含み、前記第１の期間のみ導
   通するスイッチとを有する、請求項３記載の半導体記憶
   装置。
6. 【請求項６】 前記クロスカップル負荷は、複数の前記
   一対のビット線に関して互いに共用される、請求項１、
   請求項２及び請求項４のいずれか一つに記載の半導体記
   憶装置。
7. 【請求項７】 前記クロスカップル負荷は、複数の前記
   一対のビット線に関して互いに共用される、請求項３及
   び請求項５のいずれか一つに記載の半導体記憶装置。
8. 【請求項８】 前記電位牽引手段は、複数の前記一対の
   ビット線に関して互いに共用される、請求項７記載の半
   導体記憶装置。
9. 【請求項９】 （ａ）ワード線と、一対のビット線との
   交点に対応して設けられ、行列状に複数配置され、 （ａ−１）互いに排他的な第１及び第２の論理を、互い
   に排他的に記憶する第１及び第２の記憶ノードを含むＣ
   ＭＯＳスタティック型ラッチ回路と、 （ａ−２）前記ワード線組の電位に応じて導通／遮断が
   制御される第１及び第２のアクセス素子とを有するメモ
   リセルと、 （ｂ）前記一対のビット線に対応して設けられ、前記所
   定の期間前において前記一対のビット線の電位を、前記
   第１の論理に対応する第１の電源電位と前記第２の論理
   に対応する第２の電源電位との間の中間電位にプリチャ
   ージするプリチャージ手段と、 （ｃ）前記一対のビット線に対応して設けられたクロス
   カップル負荷とを備え、 前記クロスカップル負荷は （ｃ−１）第１の電流電極と、前記一対のビット線の一
   方に接続される第２の電流電極と、前記一対のビット線
   の他方に接続される制御電極とを含む第１の負荷トラン
   ジスタと、 （ｃ−２）第１の電流電極と、前記一対のビット線の他
   方に接続される第２の電流電極と、前記一対のビット線
   の一方に接続される制御電極とを含む第２の負荷トラン
   ジスタとを有する半導体記憶装置。