JP2005141817A - 半導体集積回路 - Google Patents

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Abstract

【課題】同期用のクロック信号より低周波数でテストを行った場合でも、測定手段を変更することなく、ライトリカバリー不良を検出できる半導体集積回路を提供する。
【解決手段】クロック信号ＣＬＫに同期して動作する同期式の半導体集積回路において、情報を記憶するメモリセル１１と、メモリセル１１に接続されたビット線ＢＬ、／ＢＬと、ビット線をプリチャージするプリチャージ回路１２と、プリチャージ回路１２によるビット線ＢＬ、／ＢＬへのプリチャージ動作を制御するプリチャージ制御回路１３とを備え、プリチャージ制御回路１３は、プリチャージ動作の開始をクロック信号ＣＬＫの周期の開始に同期させる。
【選択図】 図１

Description

本発明は、半導体集積回路に関し、特にテストモードを付加した同期式の半導体記憶装置に関するものである。
ＳＲＡＭ(static random access memory)とロジック回路を混載したＡＳＩＣなどの半導体集積回路においては、ＳＲＡＭの動作テストを行う際に、その回路構成の制約により使用する周波数よりも低周波数で動作テストを行う場合がある。この動作テストでは、その際、ライト動作の直後にリード動作を行う場合に生じるライトリカバリー不良を検出できないという問題が生じる。そのメカニズムについて以下に述べる。
図３は、従来のＳＲＡＭの一例を示す回路図である。
データを記憶するメモリセル(CELL)１０１が、図３に示すように、行列状に複数配置され、メモリセルアレイを構成している。メモリセルアレイ内の列方向に配列されたメモリセル１０１にはビット線対ＢＬ、／ＢＬが配置されている。ビット線対ＢＬ、／ＢＬのそれぞれには、ビット線対をプリチャージするプリチャージ回路１０２が接続されている。プリチャージ回路１０２には、このプリチャージ回路１０２におけるプリチャージ動作を制御するプリチャージ制御回路１０３が接続されている。プリチャージ制御回路１０３には、ライトパルス発生回路１０４から出力されるライトパルス信号ＷＲＰとワード線パルス発生回路１０５から出力されるワード線パルス信号ＷＬＰが入力されている。そして、プリチャージ制御回路１０３からはプリチャージ信号ＰＲＥが出力される。
図４に、ＳＲＡＭにおける高周波数での動作テスト時の内部信号のタイミングチャートを示す。ライト(WRITE)動作時、ライトパルス発生回路１０４から出力されるライトパルス信号ＷＲＰが立ち上がる（点Ａ）と、プリチャージ信号ＰＲＥが“Ｈ”となってプリチャージ回路１０２におけるプリチャージ動作が停止し、ビット線にデータの書き込み動作が行われる（点Ｂ）。その後、ライトパルス信号ＷＲＰが立ち下がる（点Ａ′）と、プリチャージ信号ＰＲＥが“Ｌ”となってプリチャージ回路１０２におけるプリチャージ動作が開始される。これにより、ビット線がプリチャージされる（点Ｂ′）。
ここで、前記プリチャージ回路１０２が正常に動作している場合、リード(READ)動作の開始時には、ビット線が完全にプリチャージされており（点Ｃ）、動作テストがパスする。一方、プリチャージ回路１０２が異常動作をしている場合、リード動作の開始時ではビット線のプリチャージが不完全であり（点Ｃ′）、動作テストが失敗する。前記プリチャージ回路１０２が異常動作をしている場合とは、例えばビット線に大きな寄生抵抗が存在し、正常にビット線をプリチャージできない場合などをさす。
図５に、ＳＲＡＭにおける低周波数での動作テスト時の内部信号のタイミングチャートを示す。プリチャージ回路１０２が正常に動作している場合、リード動作の開始時には、ビット線が完全にプリチャージされており（点Ｆ）、動作テストがパスする。一方、プリチャージ回路１０２が異常動作をしている場合においても、低周波数の場合にはビット線が完全にプリチャージされてしまい（点Ｆ′）、動作テストがパスする。以上の理由により、低周波数での動作テストでは、ライトリカバリー不良を検出しきれない問題が生じている。
この問題点に対して、外部入力端子を配置して外部からこの端子に入力された信号でプリチャージ信号を制御するモードを設けることにより、ライトリカバリー不良を検出する方法がある（例えば、特許文献１参照）。
特開２００１−５２４９８号公報
しかしながら、前述した方法では、ＳＲＡＭ混載のＡＳＩＣにおいて新たに外部入力端子を引き出す必要があり、さらに外部から入力する信号（テストパターン）を新たに作成する必要がある。
そこでこの発明は、前記課題に鑑みてなされたものであり、同期用のクロック信号より低周波数でテストを行った場合でも、測定手段を変更することなく、ライトリカバリー不良を検出することができる半導体集積回路を提供することを目的とする。
前記目的を達成するために、この発明の一実施形態の半導体集積回路は、クロック信号に同期して動作する同期式の半導体集積回路であって、情報を記憶するメモリセルと、前記メモリセルに接続されたビット線と、前記ビット線をプリチャージするプリチャージ回路と、前記プリチャージ回路による前記ビット線へのプリチャージ動作を制御するプリチャージ制御回路とを具備し、前記プリチャージ制御回路は、前記プリチャージ動作の開始を前記クロック信号の周期の開始に同期させることを特徴とする。
この発明によれば、同期用のクロック信号より低周波数でテストを行った場合でも、測定手段を変更することなく、ライトリカバリー不良を検出できる半導体集積回路を提供することが可能である。
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
［第１の実施形態］
まず、この発明の第１の実施形態のＳＲＡＭを含む半導体集積回路について説明する。
図１は、第１の実施形態のＳＲＡＭの構成を示す回路図である。図に示すように、データを記憶するメモリセル(CELL)１１が行列状に複数配置され、メモリセルアレイを構成している。メモリセルアレイ内の各列方向に配列されたメモリセル１１には、ビット線対ＢＬ、／ＢＬが接続されている。
前記ビット線対ＢＬ、／ＢＬのそれぞれには、ビット線対をプリチャージするプリチャージ回路１２が接続されている。プリチャージ回路１２には、このプリチャージ回路１２におけるプリチャージ動作を制御するプリチャージ制御回路１３が接続されている。
ビット線対ＢＬ、／ＢＬには、スイッチ回路１４を介してライト回路１５が接続されている。スイッチ回路１４には、カラムセレクタ１６が接続されている。さらに、カラムセレクタ１６にはカラムアドレスが入力されており、カラムセレクタ１６はカラムアドレスに基づいてスイッチ回路１４の動作を制御する。
また、メモリセルアレイ内の各行方向に配列されたメモリセル１１には、ワード線ＷＬが接続されている。これらワード線ＷＬは、ローデコーダ１７に接続されている。ローデコーダ１７にはローアドレスが入力されており、ローデコーダ１７はローアドレスに基づいてワード線ＷＬを選択する。
また、外部から入力されたクロック信号ＣＬＫは、入力バッファ回路１８を介してライトパルス発生回路２０、プリチャージ制御回路１３、及びワード線パルス発生回路１９に入力される。ワード線パルス発生回路１９の出力部は、ローデコーダ１７に接続されている。また、外部から入力されたライト信号ＷＲＩは、入力バッファ回路２１を介してライトパルス発生回路２０、及びプリチャージ制御回路１３に入力される。
前記プリチャージ制御回路１３は、論理積否定回路（ＮＡＮＤ回路）ＮＤ１、論理和否定回路（ＮＯＲ回路）ＮＲ１、論理和回路（ＯＲ回路）ＯＲ１、ＯＲ２から構成されている。ＮＡＮＤ回路ＮＤ１の第１入力端には、テストモード選択信号ＴＭＳが入力され、第２入力端にはライト信号ＷＲＩが入力される。ＮＯＲ回路ＮＲ１の第１入力端には、ＮＡＮＤ回路ＮＤ１の出力信号が入力され、第２入力端にはクロック信号ＣＬＫが入力される。
前記ＯＲ回路ＯＲ１の第１入力端にはＮＯＲ回路ＮＲ１の出力信号が入力され、第２入力端にはライトパルス発生回路２０の出力信号が入力される。さらに、ＯＲ回路ＯＲ２の第１入力端とライト回路１５にはＯＲ回路ＯＲ１から出力されるライトパルス信号ＷＲＰが入力され、ＯＲ回路ＯＲ２の第２入力端にはワード線パルス発生回路１９から出力されるワード線パルス信号ＷＬＰが入力される。そして、ＯＲ回路ＯＲ２からは、プリチャージ信号ＰＲＥが出力され、プリチャージ回路１２に入力される。
次に、第１の実施形態のＳＲＡＭにおけるテストモードの動作について説明する。
プリチャージ制御回路１３内のＮＡＮＤ回路ＮＤ１に入力されるテストモード選択信号ＴＭＳにより、通常動作を行う通常モードとテスト動作を行うテストモードとが切り替えられる。
テストモードにおけるライトサイクル時のライトパルス信号は、プリチャージ制御回路１３内の論理演算の結果、リードサイクルである次周期のクロック信号ＣＬＫの開始（例えばアップエッジまたはダウンエッジ）、ここではアップエッジによって立ち下がり“Ｌ”となる。プリチャージ信号ＰＲＥは、ライトパルス信号のダウンエッジによって立ち下がって“Ｌ”となり、プリチャージ動作が開始されてビット線がプリチャージされる。その後、ワード線を活性化するワード線パルス信号ＷＬＰが立ち上がると、プリチャージ信号ＰＲＥはこのアップエッジによって立ち上がって“Ｈ”となり、プリチャージ動作が停止される。したがって、ライト動作の直後にリード動作を行う場合のプリチャージ期間は、リードサイクルの開始からワード線が活性化されるまでの期間となり、テストモードにおけるクロック信号ＣＬＫの周波数によらず一定となる。
図２に、ＳＲＡＭにおける低周波数での動作テスト時の内部信号のタイミングチャートを示す。
ライト動作が行われた後、ライトパルス信号ＷＲＰの立ち下がり（点Ｇ′）は、リード動作が行われる次サイクルのクロック信号ＣＬＫのアップエッジと同期している。プリチャージ信号ＰＲＥは、ライトパルス信号ＷＲＰのダウンエッジに同期して立ち下がり、プリチャージ動作が開始されてビット線がプリチャージされる。その後、プリチャージ信号ＰＲＥは、ワード線を活性化するワード線パルス信号ＷＬＰのアップエッジに同期して立ち上がり、プリチャージ動作が停止される。ビット線のプリチャージ回路１２が正常に動作している場合、リード動作開始時には、ビット線が完全にプリチャージされ（点Ｉ）、動作テストがパスする。一方、ビット線のプリチャージ回路１２が異常動作をしている場合、リード動作開始時ではビット線のプリチャージが不完全であり（点Ｉ′）、動作テストが失敗する。これにより、ライトリカバリー不良を検出することができる。
以下に、プリチャージ制御回路１３内の動作を含めてテストモードの動作について詳述する。
テストモード選択信号ＴＭＳは、“Ｈ”がテストモードを指示し、“Ｌ”が通常モードを指示するものとする。ＮＡＮＤ回路ＮＤ１の第１入力端にテストモード選択信号ＴＭＳとして“Ｈ”が入力され、その第２入力端にライト信号ＷＲＩとして“Ｈ”が入力されると、ＮＡＮＤ回路ＮＤ１からは“Ｌ”が出力される。ＮＡＮＤ回路ＮＤ１から出力された“Ｌ”はＮＯＲ回路ＮＲ１の第１入力端に入力され、その第２入力端にはクロック信号ＣＬＫが入力される。クロック信号ＣＬＫがライト動作の開始を示す“Ｈ”である場合、ＮＯＲ回路ＮＲ１の出力は“Ｌ”となる。
このＮＯＲ回路ＮＲ１の出力信号“Ｌ”はＯＲ回路ＯＲ１の第１入力端に入力され、ＯＲ回路ＯＲ１の第２入力端にはライトパルス発生回路２０の出力信号が入力される。このとき、ＮＯＲ回路ＮＲ１の出力が“Ｌ”であるため、ＯＲ回路ＯＲ１の出力は、ライトパルス発生回路２０の出力信号によって決定される。
ここで、ライトパルス発生回路２０の出力は“Ｈ”であるため、ＯＲ回路ＯＲ１から出力されるライトパルス信号ＷＲＰは“Ｈ”となり（点Ｇ）、ＯＲ回路ＯＲ２の第１入力端に入力される。ＯＲ回路ＯＲ２の第２入力端には、ワード線パルス発生回路１９から出力されるワード線パルス信号ＷＬＰが入力される。このとき、ＯＲ回路ＯＲ２の第１入力端には“Ｈ”が入力されているため、ＯＲ回路ＯＲ２から出力されるプリチャージ信号ＰＲＥはワード線パルス信号ＷＬＰに関わらず、“Ｈ”となる。このプリチャージ信号“Ｈ”はプリチャージ回路１２に入力され、プリチャージ動作が停止される。
次に、クロック信号ＣＬＫが“Ｌ”となると、ＮＯＲ回路ＮＲ１の第２入力端には“Ｌ”が入力される。ＮＯＲ回路ＮＲ１の第１入力端に入力されるＮＡＮＤ回路ＮＤ１の出力は“Ｌ”のままであるため、ＮＯＲ回路ＮＲ１の出力は“Ｈ”となる。このＮＯＲ回路ＮＲ１の出力信号“Ｈ”は、ＯＲ回路ＯＲ１の第１入力端に入力される。ＯＲ回路ＯＲ１の第２入力端にはライトパルス発生回路２０の出力信号が入力されるが、ＯＲ回路ＯＲ１の第１入力端には“Ｈ”が入力されているため、ＯＲ回路ＯＲ１から出力されるライトパルス信号ＷＲＰはライトパルス発生回路２０の出力信号に関わらず、“Ｈ”となる。
前記ＯＲ回路ＯＲ１の出力信号“Ｈ”は、ＯＲ回路ＯＲ２の第１入力端に入力される。ＯＲ回路ＯＲ２の第２入力端にはワード線パルス信号ＷＬＰが入力されるが、ＯＲ回路ＯＲ２の第１入力端には“Ｈ”が入力されているため、ＯＲ回路ＯＲ２から出力されるプリチャージ信号ＰＲＥはワード線パルス信号ＷＬＰに関わらず、“Ｈ”となる。このプリチャージ信号“Ｈ”はプリチャージ回路１２に入力され、プリチャージ動作は停止されたまま維持される。
次に、前記クロック信号ＣＬＫが“Ｈ”となってリード動作が開始され、これと共にライト信号ＷＲＩが“Ｌ”になる。すると、ＮＯＲ回路ＮＲ１の第２入力端に入力されるクロック信号ＣＬＫが“Ｈ”となる。また、ＮＡＮＤ回路ＮＤ１の第１入力端に入力されるテストモード選択信号ＴＭＳが“Ｈ”であり、その第２入力端に入力されるライト信号が“Ｌ”であるため、ＮＡＮＤ回路ＮＤ１の出力は“Ｈ”となる。このＮＡＮＤ回路ＮＤ１の出力信号“Ｈ”はＮＯＲ回路ＮＲ１の第１入力端に入力され、その第２入力端にはクロック信号ＣＬＫの“Ｈ”が入力されて、ＮＯＲ回路ＮＲ１の出力は“Ｌ”となる。
前記ＮＯＲ回路ＮＲ１の出力信号“Ｌ”は、ＯＲ回路ＯＲ１の第１入力端に入力され、ＯＲ回路ＯＲ１の第２入力端にはライトパルス発生回路２０の出力信号が入力される。ここで、ＮＯＲ回路ＮＲ１の出力が“Ｌ”であるため、ＯＲ回路ＯＲ１の出力信号は、ライトパルス発生回路２０の出力信号によって決定される。ライトパルス発生回路２０の出力は“Ｌ”であるため、ＯＲ回路ＯＲ１から出力されるライトパルス信号ＷＲＰは“Ｌ”となる（点Ｇ′）。
前記ライトパルス信号ＷＲＰ“Ｌ”は、ＯＲ回路ＯＲ２の第１入力端に入力され、ＯＲ回路ＯＲ２の第２入力端にはワード線パルス信号ＷＬＰが入力される。ここで、ＯＲ回路ＯＲ１の出力が“Ｌ”であるため、ＯＲ回路ＯＲ２から出力されるプリチャージ信号ＰＲＥは、ワード線パルス信号ＷＬＰによって決定される。ここで、ワード線パルス信号ＷＬＰは“Ｌ”であるため、ＯＲ回路ＯＲ２から出力されるプリチャージ信号ＰＲＥは“Ｌ”となる。このプリチャージ信号“Ｌ”はプリチャージ回路１２に入力され、プリチャージ動作が開始される。
所定時間経過後、ワード線ＷＬを活性化するためにワード線パルス信号ＷＬＰが“Ｈ”となる。これにより、ＯＲ回路ＯＲ２から出力されるプリチャージ信号ＰＲＥは“Ｈ”となって、プリチャージ動作が停止される。そして、リード動作が実行されて、ビット線が完全にプリチャージされているか、あるいはビット線のプリチャージが不完全であるかのライトリカバリー不良の検出が行われる。
なお、テストモード選択信号ＴＭＳとして“Ｌ”が入力された場合は、図３に示した回路と同様な通常モードの動作となる。
以上説明したようにこの実施形態では、ライトパルス信号の立ち下がりを次サイクルのクロック信号の立ち上がりエッジに同期させ、さらにプリチャージ信号の立ち下がりをこのライトパルス信号の立ち下がりエッジに同期させるテストモードを設け、テストモード選択信号により動作テスト時には通常モードから前記テストモードに切り替える。これにより、低周波数での動作テストにおいてもライトリカバリー不良の検出が可能になる。
また、前述した実施の形態は唯一の実施の形態ではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施の形態を形成することが可能である。
この発明の第１の実施形態のＳＲＡＭを含む半導体集積回路の構成を示す回路図である。 前記第１の実施形態のＳＲＡＭにおける低周波数での動作テスト時の内部信号を示すタイミングチャートである。 従来のＳＲＡＭの一例を示す回路図である。 従来のＳＲＡＭにおける高周波数での動作テスト時の内部信号を示すタイミングチャートである。 従来のＳＲＡＭにおける低周波数での動作テスト時の内部信号を示すタイミングチャートである。
符号の説明
１１…メモリセル(CELL)、１２…プリチャージ回路、１３…プリチャージ制御回路、１４…スイッチ回路、１５…ライト回路、１６…カラムセレクタ、１７…ローデコーダ、１８…入力バッファ回路、１９…ワード線パルス発生回路、２０…ライトパルス発生回路、２１…入力バッファ回路、ＢＬ、／ＢＬ…ビット線対、ＣＬＫ…クロック信号、ＮＤ１…論理積否定回路（ＮＡＮＤ回路）、ＮＲ１…論理和否定回路（ＮＯＲ回路）、ＯＲ１、ＯＲ２…論理和回路（ＯＲ回路）、ＰＲＥ…プリチャージ信号、ＴＭＳ…テストモード選択信号、ＷＬ…ワード線、ＷＲＩ…ライト信号、ライトパルス信号ＷＲＰ。

Claims (6)

  1. クロック信号に同期して動作する同期式の半導体集積回路において、
    情報を記憶するメモリセルと、
    前記メモリセルに接続されたビット線と、
    前記ビット線をプリチャージするプリチャージ回路と、
    前記プリチャージ回路による前記ビット線へのプリチャージ動作を制御するプリチャージ制御回路とを具備し、
    前記プリチャージ制御回路は、前記プリチャージ動作の開始を前記クロック信号の周期の開始に同期させることを特徴とする半導体集積回路。
  2. クロック信号に同期して動作する同期式の半導体集積回路において、
    行列状に配置された複数のメモリセルと、
    列方向に配列された前記メモリセルに接続されたビット線と、
    前記ビット線対をプリチャージするプリチャージ回路と、
    前記プリチャージ回路による前記ビット線へのプリチャージ動作を制御するプリチャージ制御回路とを具備し、
    前記プリチャージ制御回路は、前記クロック信号の第１周期でライト動作が実行される場合に、第１周期の開始に同期してプリチャージ動作を停止させ、前記第１周期の次の第２周期の開始に同期してプリチャージ動作を開始させることを特徴とする半導体集積回路。
  3. 前記プリチャージ制御回路は、前記プリチャージ動作の開始から停止までのプリチャージ期間が前記クロック信号の周波数によらず一定期間となるように構成されていることを特徴とする請求項１または２に記載の半導体集積回路。
  4. 前記ライト動作の直後にリード動作を行う場合に生じるライトリカバリー不良を検出するテストモードを備えることを特徴とする請求項２に記載の半導体集積回路。
  5. 前記テストモードを選択する信号が前記プリチャージ制御回路に入力され、前記プリチャージ制御回路は前記テストモードを選択する信号に応じて、前記テストモードと通常動作を行う通常モードとを切り替えることを特徴とする請求項４に記載の半導体集積回路。
  6. 前記メモリセル、前記ビット線、前記プリチャージ回路、前記プリチャージ制御回路によりスタティックランダムアクセスメモリが構成され、前記スタティックランダムアクセスメモリとロジック回路とが混載されていることを特徴とする請求項１乃至５のいずれか１つに記載の半導体集積回路。
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