KR100521048B1 - 슈도 스태틱램의 동작모드 제어방법 및 제어회로, 이를구비한 슈도 스태틱램 및 그의 동작모드 수행방법 - Google Patents

슈도 스태틱램의 동작모드 제어방법 및 제어회로, 이를구비한 슈도 스태틱램 및 그의 동작모드 수행방법 Download PDF

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Abstract

본 발명은 슈도 스태틱램(Pseudo SRAM)의 동작모드 제어방법 및 제어회로, 이를 구비한 슈도 스태틱램 및 그의 동작모드 수행방법에 관한 것으로, 본 발명에서는 칩이 인에이블된 상태에서 동기모드(synchronous mode)시 클럭이 토글(toggle)되어 입력되면 동기 기입(write) 및 동기 독출(read) 동작을 수행하고, 클럭이 토글되지 않으면 비동기 기입 동작을 수행하도록 한다. 이를 통해 본 발명은 비동기(asynchronous) 기입 및 동기 독출 동작과 동기 기입 및 동기 독출 동작을 동시에 수행할 수 있다. 따라서, 본 발명은 슈도 스태틱램과 노아 플래시 메모리 소자(NOR flah memory device) 간에 원활한 인터페이스(interface)를 제공할 수 있다.

Description

슈도 스태틱램의 동작모드 제어방법 및 제어회로, 이를 구비한 슈도 스태틱램 및 그의 동작모드 수행방법{A METHOD AND A CIRCUIT FOR CONTROLLING AN OPERATION MODE OF PSRAM, A PSRAM HAVING THE SAME AND A METHOD FOR PERFORMING THE OPERATION MODE THEREOF}
본 발명은 슈도 스태틱램의 동작모드 제어방법 및 제어회로, 이를 구비한 슈도 스태틱램 및 그의 동작모드 수행방법에 관한 것으로, 특히 모드 레지스터 셋에 의해 동기모드로 셋팅된 상태에서 비동기 기입 동작과 동기 기입 및 동기 독출 동작이 동시에 가능한 혼합모드를 구현할 수 있는 슈도 어태틱램의 동작모드 제어방법 및 제어회로, 이를 구비한 슈도 스태틱램 및 그의 동작모드 수행방법에 관한 것이다.
반도체 메모리 장치 중에서 램(Random Access Memory, RAM)이란 기억장소로의 임의 접근이 가능하며 정보의 기록 및 판독을 모두 수행할 수 있는 메모리로서, 컴퓨터나 주변 단말기기의 기억장치에 널리 사용되고 있다. 장점으로는 염가, 소형, 낮은 소비 전력, 고속 호출, 비파괴성 해독 등이며, 단점으로는 전원이 차단되면 기억되어 있던 모든 데이터가 지워진다는 점이다. 종류로는 전원이 연결된 상태에서 일정한 주기마다 리프레쉬(refresh) 조작을 해주어야만 정보가 지워지지 않는 다이나믹램(dynamic RAM)과 전원만 연결되어 있으면 정보가 지워지지 않는 스태틱램(static RAM)이 있다.
상기에서 설명한 바와 같이, 전원이 차단되면 정보가 지워지는 것을 휘발성 메모리(volatile memory)라 하고, 롬(Read Only Memory, ROM)과 같이 전원이 차단되어도 정보가 지워지지 않는 것을 비휘발성 메모리(nonvolatile memory)라 한다. 스태틱램은 다른 집적회로와 접속하기 위한 이점이 있는 반면 다이나믹램과 같은 기억용량으로 하려면 3배 내지 4배의 소자가 더 필요하므로 그 만큼 복잡하고 가격도 비싸다.
따라서, 최근에는 다이나믹램의 셀을 이용하여 스태틱램과 같은 동작을 구현한 소위 슈도 스태틱램(Pseudo SRAM)에 대한 연구가 활발히 진행되고 있다. 슈도 스태틱램에서는 기존의 스태틱램에 비해 칩 사이즈(chip size)를 작게 하면서 16Mbit, 32Mbit, 64Mbit 등의 고집적화를 구현할 수 있는 장점이 있다. 그러나, 셀이 다이나믹램의 셀과 동일한 구성을 가지므로 내부적으로 리프레쉬 동작을 수행하여야 하는 부담이 있다.
슈도 스태틱램의 동작을 제어하는 동작모드(operation mode)는 크게 3가지가 있다. 비동기 기입(asynchronous write) 및 비동기 독출(asynchronous read) 모드(이하, '비동기모드'라 함)와, 비동기 기입 및 동기 독출(synchronous read) 모드(이하, '혼합모드'라 함)와, 동기 기입(synchronous write) 및 동기 독출 모드(이하, '동기모드'라 함가 있다. 이러한 동작모드는 모드 레지스터 셋(Mode Register Set, MRS)에 의해 선택된다. 슈도 스태틱램은 모드 레지스터 셋에 의해 한번 동작모드가 선택되면 선택된 동작모드로 계속 동작하게 된다. 이후, 슈도 스태틱램을 다른 동작모드로 동작시키고자 하는 경우에는 모드 레지스터 셋을 통해 새롭게 동작모드를 세팅(setting)한다. 이로써, 슈도 스태틱램은 새롭게 셋팅된 동작모드로 동작하게 된다.
그러나, NOR 플래시 메모리 장치와 인터페이스(interface)를 위해서는 동기모드로 셋팅된 상태에서 동기 기입 및 동기 독출 동작과, 비동기 기입 및 동기 독출 동작이 동시에 수행되어져야만 한다. 그런데 종래 기술과 같이 3가지 동작모드 중에서 한 가지만 모드 레지스터 셋에 의해 셋팅되면 비동기 기입 및 동기 독출 동작과, 동기 기입 및 동기 독출 동작이 동시에 동작할 수 없게 되는 문제점이 발생된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 모드 레지스터 셋에 의해 동기모드로 셋팅된 상태에서 비동기 기입 및 동기 독출 동작과 같은 혼합모드(mixed mode) 동작과 동기 기입 및 동기 독출 동작을 동시에 수행할 수 있는 슈도 스태틱램의 동작모드 제어방법 및 제어회로, 이를 구비한 슈도 스태틱램 및 그의 동작모드 수행방법을 제공하는데 그 목적이 있다.
상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 모드 레지스터 셋팅신호에 의해 동기모드로 진입한 후 칩이 인에이블된 상태에서 클럭의 토글(toggle) 유무에 따라 외부 어드레스 경로를 변화시켜 워드라인을 인에이블시키는 시점을 다르게 하기 위하여 상기 클럭이 토글되는 경우 유효 어드레스 바신호에 따라 상기 워드라인을 인에이블시켜 동기 기입 및 동기 독출 동작을 수행하고, 상기 클럭이 토글되지 않는 경우 외부 어드레스의 토글에 따라 상기 워드라인을 인에이블시켜 비동기 기입 동작을 수행하도록 하는 슈도 스태틱램의 동작모드 제어방법이 제공된다.
또한, 상기한 목적을 구현하기 위한 본 발명의 다른 측면에 따르면, 칩이 인에이블된 상태에서 모드 레지스터 셋팅신호에 따라 클럭의 토글 유무를 판단하고, 이에 대응되는 혼합모드 동작 제어신호를 출력하는 혼합모드 동작 제어부와, 상기 혼합모드 동작 제어부로부터 전송된 상기 혼합모드 동작 제어신호를 토대로 상기 모드 레지스터 셋팅신호와 입출력 패드로부터 입력되는 유효 어드레스 바신호에 따라 현재 진행되는 모드가 동기모드인지 비동기모드인지를 판단하는 유효 어드레스 버퍼부와, 상기 유효 어드레스 버퍼부로부터 전송된 유효 어드레스 버퍼신호를 토대로 상기 모드 레지스터 셋팅신호, 외부 어드레스 및 클럭에 따라 상기 동기모드 및 상기 비동기모드시 서로 다른 외부 어드레스 전송 경로를 갖도록 결정하는 어드레스 버퍼부와, 상기 어드레스 버퍼부로부터 전송된 어드레스 천이 검출 바신호를 토대로 상기 모드 레지스터 셋팅신호 및 상기 혼합모드 동작 제어신호에 따라 상기 비동기모드의 외부 어드레스 전송 경로를 결정하는 어드레스 합성신호를 생성하여 상기 어드레스 버퍼부로 출력하는 어드레스 천이 검출 합성부를 포함하는 슈도 스태틱램의 동작모드 제어회로가 제공된다.
또한, 상기한 목적을 구현하기 위한 본 발명의 또 다른 측면에 따르면, 다수의 메모리 셀로 이루어진 메모리 셀 어레이와, 상기 메모리 셀 어레이의 메모리 셀들 중 해당 메모리 셀을 선택하기 위한 메인 디코더부와, 동기모드시 클럭의 토글 유무에 따라 비동기 기입 동작을 수행하거나 동기 기입 및 동기 독출 동작을 수행하도록 상기 디코더부로 외부 어드레스를 전송하는 상기 제 1 항 내지 제 16 항 중 어느 한 항의 동작모드 제어회로를 포함하는 슈도 스태틱램이 제공된다.
또한, 상기한 목적을 구현하기 위한 본 발명의 또 다른 측면에 따르면, 혼합모드 동작 제어부를 통해 칩이 인에이블된 상태에서 모드 레지스터 셋팅신호에 따라 클럭의 토글 유무를 판단하는 단계와, 유효 어드레스 버퍼부를 통해 혼합모드 동작 제어부로부터 전송된 혼합모드 동작 제어신호를 토대로 상기 모드 레지스터 셋팅신호와 입출력 패드로부터 입력되는 유효 어드레스 바신호에 따라 현재 진행되는 모드가 동기모드인지 비동기모드인지를 판단하는 단계와, 어드레스 버퍼부를 통해 상기 유효 어드레스 버퍼부로부터 전송된 유효 어드레스 버퍼신호를 토대로 상기 모드 레지스터 셋팅신호, 외부 어드레스 및 클럭에 따라 상기 동기모드 및 상기 비동기모드시 서로 다른 외부 어드레스 전송 경로를 갖도록 결정하는 단계와, 상기 동기모드에서는 상기 클럭이 토글되지 않을 경우 외부 어드레스의 토글에 따라 비동기 기입 동작을 수행하도록 하고, 클럭이 토글되는 경우 동기 기입 및 동기 독출동작을 수행하는 단계를 포함하는 슈도 스태틱램의 혼합모드 수행방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 슈도 스태틱램의 동작모드 제어회로의 구성을 설명하기 위하여 도시된 슈도 스태틱램의 블록도이다. 그리고, 도 1에 도시된 참조번호 '5’는 본 발명의 바람직한 실시예에 따른 동작모드 제어회로이다.
도 1에 도시된 바와 같이, 본 발명의 바람직한 실시예에 따른 슈도 스태틱램은 동작모드 제어회로(operation mode control circuit, 5) 이외에 클럭 버퍼부(clock buffer part, 1), 칩 선택 신호 버퍼부(chip selection signal buffer part, 2), 파워 업 신호 발생부(power up signal generation part, 3), 모드 레지스터 셋(mode register set, 4), 메인 x-디코더(main x-decoder, 6), 칼럼 프리 디코더(column pre-decoder, 7), 서브 x-디코더(sub x-decoder, 8), 비트라인 센스 앰프(Bit Line Sense Amplifier, BLSA, 9a 및 90b), 칼럼 디코더(column decoder, 10) 및 메모리 셀 어레이(memory cell array, 11)를 포함한다. 그러나, 이러한 구성들 중에서 동작모드 제어회로(5) 이외에 다른 구성들은 일반적인 슈도 스태틱램의 구성과 동일함에 따라 이하에서는 설명의 편의를 위해 구체적으로 설명하지 않으며 본 발명과 관련된 부분에 대해서만 본 발명과 연계하여 설명하기로 한다.
우선, 본 발명의 바람직한 실시예에 따른 동작모드 제어회로(5)는 슈도 스태틱램의 동작모드가 동기(synchronous)모드로 셋팅(setting)된 후 클럭(clk)의 토글(toggle)에 따라 슈도 스태틱램의 동작모드를 제어한다. 동작모드 제어회로(5)는 모드 레지스터 셋(4)에 의해 슈도 스태틱램의 동작모드가 동기모드로 셋팅된 후 클럭(clk)이 토글되지 않는 경우 비동기 기입(asynchronous write)동작을 수행하도록 제어하고, 클럭이 토글되는 경우 동기 기입(synchronous write) 및 동기 독출(read) 동작을 수행하도록 제어한다. 이러한 동작모드 제어회로(5)는 혼합모드 동작 제어부(mixed mode operation control part, 51), 유효 어드레스 버퍼부(address valid buffer part, 52), 어드레스 버퍼부(address buffer part, 53) 및 어드레스 천이 검출 합성부(address transition detection summation part, 54)를 포함한다.
혼합모드 동작 제어부(51)는 클럭(clk)이 토글되었는지 토글되지 않았는 지를 판단한다. 혼합모드 동작 제어부(51)는 클럭 버퍼부(1)로부터 입력되는 클럭 천이 검출 바신호(clock transition detection bar signal, ctdb)에 따라 혼합모드 동작 제어신호(mixed mode operation control signal, mix_con)를 출력한다. 혼합모드 동작 제어부(51)는 클럭(clk)이 토글되어 클럭 버퍼부(1)로 입력되는 경우 로우레벨(LOW level)로 출력되는 클럭 천이 검출 바신호(ctdb)를 입력받아 로우레벨을 갖는 혼합모드 제어신호(mix_con)를 출력한다. 그리고, /CS1’이 로우레벨로 천이되는 시점을 검출하여 혼합모드 동작 제어신호(mix_con)를 하이레벨(HIGH level)로 천이시킨다. 즉, 혼합모드 동작 제어신호(mix_con)가 로우레벨인 경우에는 동기 기입 및 동기 독출 동작을 수행하는 것이고, 하이레벨인 경우에는 비동기 기입 동작을 수행하는 것이다.
이러한 혼합모드 동작 제어부(51)는 일례로 도 2와 같이 구성될 수 있다. 도 2에 도시된 바와 같이, 혼합모드 동작 제어부(51)는 인버터(INVerter, INV1 내지 INV5), 노아 게이트(NOR gate, NOR1 및 NOR2), 펄스 발생부(511), PMOS 트랜지스터(P1), NMOS 트랜지스터(N1 및 N2) 및 래치부(latch part, 522)로 구성된다.
먼저, 도 1에 도시된 바와 같이 혼합모드 동작 제어부(51)로 입력되는 신호들에 대해 설명하기로 한다. 파워 업 신호(pwrup)는 초기 슈도 스태틱램에 전원(power)이 인가될 때 로우레벨에서 하이레벨로 천이한다. 모드 레지스터 셋팅 신호(bcm_a15)는 비동기모드에서는 하이레벨로 고정되고, 동기모드에서는 로우레벨로 고정된다. 클럭 천이 검출 바신호(ctdb)는 클럭(clk)이 로우레벨에서 하이레벨로 천이(즉, 라이징(rising))할 때마다 로우레벨로 출력된다. 칩 선택 바신호(chip selection bar signal, csb4)는 '/CS1'이 로우레벨로 천이하면 로우레벨로 출력된다. 즉, 칩 선택 바신호(csb4)는 슈도 스태틱램의 대기 상태(stand-by)(/CS는 HIGH)에서 노말 모드(normal mode)로 인에이블(/CS는 LOW)되면 '/CS'와 동일한 위상이 된다.
이하, 도 7에 도시된 동작 파형도를 참조하여 혼합모드 동작 제어부(51)의 동작특성을 설명하기로 한다. 우선 슈도 스태틱램에 전원이 인가되지 않아 파워 업 신호(pwrup)가 로우레벨을 유지하는 경우 NMOS 트랜지스터(N2)는 파워 업 바신호(pwrupb)에 의해 턴-온(turn-ON)되어 혼합모드 동작 제어 바신호(mix_conb)는 하이레벨로 천이된다. 이에 따라, 혼합모드 동작 제어신호(mix_con)는 하이레벨로 출력된다. 이런 상태에서, 슈도 스태틱램에 전원이 인가되어 파워 업 신호(pwrup)가 하이레벨로 천이하는 경우 NMOS 트랜지스터(N2)는 턴-오프(turn-OFF)된다. 이때, 혼합모드 동작 제어신호(mix_con)는 래치부(512)에 의해 하이레벨로 계속해서 유지된다.
비동기모드에서, 모드 레지스터 셋팅신호(bcm_a15)는 하이레벨로 고정되기 때문에 인버터(INV2)의 출력신호(reset_clk)가 하이레벨이 되고, 인버터(INV3)의 출력신호(cs_low_det)는 로우레벨이 된다. 이에 따라, NMOS 트랜지스터(N2)가 턴-오프된다 하더라도 혼합모드 동작 제어신호(mix_con)는 래치부(512)에 의해 하이레벨로 계속해서 유지된다. 상기 비동기모드는 클럭(clk)이 토글되지 않는 경우와 동일하게 동작된다. 동기모드에서, 모드 레지스터 셋팅신호(bcm_a15)는 로우레벨로 고정되고, 이런 상태에서 클럭(clk)이 토글되지 않으면 혼합모드 동작 제어신호(mix_con)는 비동기모드에서와 같이 하이레벨로 그대로 유지된다. 그러나, 클럭 천이 검출 바신호(ctdb)가 클럭(clk)의 토글에 따라 로우레벨로 천이하게 되면, 인버터(INV2)의 출력신호(reset_clk)와 인버터(INV3)의 출력신호(cs_low_det)는 로우레벨로 천이하게 된다. 이에 따라. PMOS 트랜지스터(P1)가 턴-온되어 혼합모드 동작 제어 바신호(mix_conb)는 하이레벨로 천이하게 된다. 결국, 혼합모드 동작 제어신호(mix_con)는 로우레벨로 천이하게 된다.
유효 어드레스 버퍼부(52)는 동기모드나 비동기모드를 구분하여 어드레스 버퍼부(53)의 동작을 제어할 수 있는 유효 어드레스 버퍼 신호(adrress valid buffer signal, addv_buf)를 출력한다. 또한, 유효 어드레스 바신호(Address Valid Bar signal, advb)가 로우레벨로 천이되는 것을 검출하여 유효 어드레스 로우 검출신호(Address Valid Low Detetion Signal, adv_low_det)를 생성한다. 동기모드에서에서는 클럭(clk)을 입력받아서 유효 어드레스(Address Valid, adv)를 발생시킨다.
이러한 유효 어드레스 버퍼부(52)는 일례로 도 3과 같이 구성될 수 있다. 도 3에 도시된 바와 같이, 유효 어드레스 버퍼부(52)는 난드 게이트(NAND1 및 NAND2), 인버터(INV7 내지 INV16), PMOS 트랜지스터(P2 내지 P5), NMOS 트랜지스터(N3 및 N4), 전송 게이트(Transfer Gate, TG1 및 TG2), 펄스 발생부(521) 및 래치부(522, 523)으로 구성될 수 있다.
우선, 도 1에 도시된 바와 같이 유효 어드레스 버퍼부(52)로 입력되는 신호들에 대해 설명하기로 한다. 유효 어드레스 버퍼부(52)는 클럭 바 버퍼신호(Clock Bar Buffer signal, clkb_buf), 유효 어드레스 바신호(advb), 모드 레지스터 셋팅신호(bcm_a15) 및 혼합모드 동작 제어신호(mix_con)를 입력받는다. 여기서, 모드 레지스터 셋팅신호(bcm_a15) 및 혼합모드 동작 제어신호(mix_con)는 앞서 설명한 바와 같다. 클럭 바 버퍼신호(clkb_buf)는 클럭(clk)에 따라 결정된다. 유효 어드레스 바신호(advb)는 입출력 패드(Input/Output pad)로부터 직접 입력되는 신호이다. 즉, 동기모드에서 클럭(clk)이 토글되고, 유효 어드레스 바신호(advb)가 로우레벨로 유지될 때 외부 어드레스를 입력받아 해당 워드라인(word line)을 인에이블시킨다. 이러한 동작 파형이 도 8에 도시되었다. 여기서는 워드라인(WL0)이 인에이블된다.
이하, 도 7에 도시된 동작 파형도를 참조하여 유효 어드레스 버퍼부(52)의 동작특성을 설명하기로 한다. 비동기모드에서는 앞서 설명한 바와 같이 모드 레지스터 셋팅신호(bcm_a15)는 하이레벨로 고정된다. 이에 따라 NMOS 트랜지스터(N4)는 턴-온되어 노드(node A)는 로우레벨, 유효 어드레스 버퍼신호(adv_buf)는 로우레벨, 노드(node B)는 하이레벨, 유효 어드레스 로우 검출신호(adv_low_det)는 로우레벨이 된다. 이때, 클럭 인 신호(Clock In Signal, clok_in)는 하이레벨이 되어 클럭 인 바신호(Clock In Bar Siganl, clock_inb)가 로우레벨이 되면, 유효 어드레스(adv)는 로우레벨을 유지한다. 동기모드에서는 앞서 설명한 바와 같이 모드 레지스터 셋팅신호(bcm_a15)는 로우레벨로 고정되기 때문에 유효 어드레스 바신호(advb)에 따라서 유효 어드레스 버퍼신호(adv_buf), 유효 어드레스 로우 검출신호(adv_low_det) 및 유효 어드레스(adv)가 결정된다. 즉, 혼합모드 동작 제어신호(mix_con)가 하이레벨(즉, 클럭(clk)이 토글되지 않음)이고, 유효 어드레스 바신호(advb)가 로우레벨로 입력되는 경우 유효 어드레스 버퍼신호(adv_buf)와 유효 어드레스 로우 검출신호(adv_low_det)는 모두 하이레벨이 된다. 이런 상태에서 클럭(clk)이 토글되어 혼합모드 동작 제어신호(mix_con)가 로우레벨로 입력되는 경우 유효 어드레스 버퍼신호(adv_buf)는 로우레벨로 천이된다. 그리고, 클럭 인 신호(clk_in)는 클럭(clk)과 동일한 위상으로 움직이므로 유효 어드레스 버퍼신호(adv)는 유효 어드레스 버퍼 바신호(advb)에 따라서 결정되게 된다. 즉, 유효 어드레스 버퍼 바신호(advb)가 로우레벨로 입력되는 경우 유효 어드레스 버퍼신호(adv)는 하이레벨이 된다.
어드레스 버퍼부(53)는 비동기 기입 및 비동기 독출 동작, 혼합모드에서 비동기 기입 동작과 동기 기입 및 동기 독출 동작에 따라 어드레스 전송 경로를 구성한다. 어드레스 버퍼부(53)는 외부 어드레스가 내부로 전달되기 까지의 경로를 동작 모드에 따라서 각각 다르게 제어한다. 즉, 어드레스 버퍼부(53)는 도 4에 도시된 바와 같이 비동기모드에서 외부 어드레스가 전달되는 경로(도시된 '2')와, 동기모드에서 비동기 기입 동작할 때의 어드레스가 전달되는 경로(도시된 '1')와, 동기모드에서 동기 기입 및 동기 독출 동작할 때의 어드레스가 전달되는 경로(도시된 '1')를 갖는다.
이러한 어드레스 버퍼부(53)는 일례로 도 4와 같이 구성될 수 있다. 도 4에 도시된 바와 같이, 유효 어드레스 버퍼부(53)는 노아 게이트(NOR3 내지 NOR5), 인버터(INV17 내지 INV30), PMOS 트랜지스터(P6 및 P12), NMOS 트랜지스터(N5 내지 N10), 전송 게이트(TG4 내지 TG6), 펄스 발생부(532, 533), 센스 앰프(535) 및 래치부(534, 536)로 구성된다.
우선, 도 1에 도시된 바와 같이 어드레스 버퍼부(53)로 입력되는 신호들에 대해 설명하기로 한다. 어드레스 버퍼부(53)는 어드레스 합성 바신호(Address Summation Bar Signal, add_stb), 모드 레지스터 셋팅신호(bcm_a15), 유효 어드레스 버퍼신호(adv_buf), 버퍼 인에이블 신호(Buffer Enable Signal, buf_en), 클럭 천이 검출신호(ctd) 및 어드레스(add)를 입력받는다. 여기서, 모드 레지스터 셋팅신호(bcm_a15) 및 유효 어드레스 버퍼신호(adv_buf)는 앞서 설명한 바와 같다. 클럭 천이 검출신호(ctd)는 클럭(clk)이 토글되는 것을 검출하는 신호로서, 클럭(clk)이 라이징(rising)하는 순간을 검출하여 하이레벨로 천이된다. 어드레스 합성 바신호(add_stb)는 어드레스 천이 검출 합성부(54)의 출력신호로서 후술하기로 한다.
이하, 도 7에 도시된 동작 파형도를 참조하여 어드레스 버퍼부(53)의 동작특성을 설명하기로 한다. 비동기모드에서는 모드 레지스터 셋팅신호(bcm_a15)는 하이레벨로 유지되기 때문에 인버터(INV19)의 출력신호(a15)는 하이레벨이 된다. 이에 따라, 노아 게이트(NOR5)의 출력신호(mixed_conb)는 로우레벨이 되고, 인버터(INV19)의 출력신호(mixed_con)는 하이레벨이 된다. 따라서, 어드레스(add)가 토글될 때마다 어드레스 천이 검출 바신호(Address Transition Detection Bar Signal, atdbn)는 계속해서 로우레벨로 출력된다(도 9 참조). 참고로, 어드레스 천이 검출 바신호(atdb(n))는 어드레스 버퍼부(53)마다 하나씩 출력되게 된다. 즉, 어드레스 버퍼부(53)의 수만큼 출력되는 것이다. 한편, 어드레스 천이 검출 바신호(atdb)는 어드레스 천이 검출 합성부(54)로 입력된다. 어드레스 천이 검출 합성부(54)는 어드레스 천이 검출 바신호(atdb)를 이용하여 어드레스 합성 바신호(add_stb)를 생성한다.
어드레스 합성 바신호(add_stb)는 어드레스 버퍼부(53)의 센스 앰프(535)로 입력된다. 센스 앰프(535)는 어드레스 합성 바신호(add_stb)가 하이레벨로 입력되는 경우 인에이블되어 출력신호(out_p, outb_p)를 출력한다. 즉, 어드레스 합성 바신호(add_stb)가 하이레벨로 입력되는 경우 출력신호(out_p)는 로우레벨이 되고, 출력신호(outb_p)는 하이레벨이 된다. 이에 따라, 래치부(536)의 출력단에 어드레스 래치신호(add_lat)가 출력된다. 비동기모드에서는 앞서 설명한 바와 같이 출력신호(a15)가 하이레벨이므로 어드레스 래치신호(add_lat)는 전송 게이트(TG6)를 통해 그대로 출력된다. 따라서, 어드레스 신호(add(n))는 곧 어드레스 래치신호(add_lat)가 된다(도시된 '2' 경로). 이때, 클럭 인 신호(clk_in)는 로우레벨이고, 클럭 인 바신호(clk_inb)는 하이레벨이므로 전송 게이트(TG4)가 턴-오프된다. 이에 따라, 인버터(INV22)의 출력신호(addo_2)는 전송 게이트(TG4)를 통해 전송되지 못하게 된다. 즉, 도시된 '1' 경로는 차단되게 된다.
한편, 동기모드에서 비동기 기입 동작은 클럭(clk)이 토글되지 않는 경우에 이루어진다. 즉, 유효 어드레스 바신호(advb)가 로우레벨이고, 클럭(clk)이 토글되지 않는 경우에는 유효 어드레스 버퍼신호(adv_buf)가 하이레벨로 천이된다. 이에 따라, 출력신호(mixed_con)는 하이레벨이 되고, 출력신호(mixed_conb)는 로우레벨이 되어 도 9에 도시된 바와 같이 외부 어드레스가 토글될 때마다 어드레스 천이 검출 바신호(atdb)는 로우레벨이 되고, 어드레스 합성 바신호(add_stb)는 하이레벨이 된다. 따라서, 노아 게이트(NOR3)의 출력신호(ctd_stb_b)는 로우레벨로 되어 클럭 인 신호(clk_in)는 하이레벨이 되고, 클럭 인 바신호(clk_inb)는 로우레벨이 된다. 클럭 인 신호(clk_in)가 하이레벨이 되고, 클럭 인 바신호(clk_inb)가 로우레벨이 됨에 따라 전송 게이트(TG4)는 턴-온되어 인버터(INV22)의 출력신호(addo_2)는 전송 게이트(TG4)를 통해 전송된다. 따라서, 어드레스(addn)는 출력신호(addo_3)가 된다. 즉, 도 4에 도시된 '1' 경로를 통해 어드레스가 전송되게 된다.
동기모드에서 비동기 기입 동작시 클럭(clk)이 토글되어 동기 기입 및 동기 독출 동작으로 진입되는 경우 유효 어드레스 버퍼신호(adv_buf)는 계속해서 로우레벨로 유지되고, 출력신호(a15) 또한 로우레벨로 유지되어 출력신호(mixed_con)는 로우레벨이 되고, 출력신호(mixed_conb)는 하이레벨이 된다. 이에 따라, 어드레스 천이 검출 바신호(atdb)는 생성되지 않는다. 그리고, 클럭(clk)이 토글되면 클럭(clk) 라이징시 클럭 천이 검출신호(ctd)는 계속 하이레벨로 생성되므로, 클럭 인 신호(clk_in)는 하이레벨로 되고, 클럭 인 바신호(clk_inb)는 로우레벨이 되므로 출력신호(addo_2)는 전송 게이트(TG4)를 통해 전송된다. 즉, 도 4에 도시된 '1' 경로를 통해 어드레스가 전송된다. 결국, 어드레스(add)는 출력신호(addo_3)가 된다.
어드레스 천이 검출 합성부(54)는 비동기모드에서 도 9에 도시된 바와 같이 어드레스(add)가 토글될 때마다 발생하는 어드레스 천이 검출 바신호(adtb0 내지 adtb2)에 의해 어드레스 합성 바신호(add_stb)를 생성한다. 이때, 모드 레지스터 셋팅신호(bcm_a15)는 로우레벨이고, 혼합모드 동작 제어신호(mix_con)는 하이레벨이다. 동기모드에서 비동기 기입 동작은 유효 어드레스 바신호(advb)가 로우레벨로 천이할 때 발생하는 어드레스 로우 검출신호(add_low_det)나 어드레스(add) 토글에 의한 어드레스 천이 검출 바신호(atdb0 내지 atdb2)에 의해서 어드레스 합성 바신호(add_stb)가 생성된다. 이때, 클럭 탑 인 신호(Clock Top In Signal, clock_top_in)는 로우레벨이 되고, 혼합모드 동작 제어신호(mix_con)는 하이레벨이 된다. 동기 기입 및 동기 독출 동작을 할 때는 혼합모드 동작 제어신호(mix_con)가 로우레벨이므로 어드레스(add) 토글이나 유효 어드레스 바신호(advb)의 토글에 상관없이 어드레스 합성신호(add_stb)는 로우레벨로 유지된다.
이러한 어드레스 천이 검출 합성부(54)는 일례로 도 5와 같이 구성될 수 있으며, 인버터(INV31 내지 INV34), 난드 게이트(NAND4 내지 NAND7) 및 노아 게이트(NOR6)로 구성된다. 이러한 어드레스 천이 검출 합성부(54)는 유효 어드레스 로우 검출신호(adv_low_det), 어드레스 천이 검출 바신호(atdb0 내지 atdb2), 혼합모드 동작 제어신호(mix_con), 클럭 탑 인 신호(clk_top_in) 및 모드 레지스터 셋팅신호(bcm_a15)를 입력받는다.
이하, 도 7에 도시된 동작 파형도를 참조하여 어드레스 천이 검출 합성부(54)의 동작특성을 설명하기로 한다. 비동기모드에서는 모드 레지스터 셋팅신호(bcm_a15)가 하이레벨이므로 노드(nodeA)는 하이레벨이 된다. 이런 상태에서 혼합모드 동작 제어신호(mix_con)는 초기 파워 업 또는 '/CS1'이 로우레벨로 인에이블될 때 하이레벨이 되므로 어드레스 버퍼부(53)에서 생성된 어드레스 천이 검출 바신호(atdb0 내지 atdb2)들의 합성(summation)에 의해서 어드레스 합성 바신호(add_stb)는 하이레벨로 인에이블된다. 동기모드에서는 혼합모드로 동작할 때, 즉 비동기 기입 동작을 할 때는 클럭 탑 인 신호(clk_top_in)가 로우레벨로 되도록 제어되므로 노드(nodeA)는 하이레벨이 되고, 클럭(clk)이 토글되지 않은 상태이므로, 혼합모드 동작 제어신호(mix_con)도 하이레벨이 된다. 이때 유효 어드레스 바신호(advb)가 로우레벨로 되면, 유효 어드레스 로우 검출신호(adv_low_det)는 하이레벨이 되고, 유효 어드레스 바신호(advb)는 로우레벨 상태에서 어드레스(add)가 토글되면 어드레스 천이 검출 바신호(atdb)가 로우레벨로 생성되므로, 어드레스 합성 신호(add_stb)는 하이레벨로 인에이블된다. 동기모드에서 클럭(clk)이 토글되어 입력되면, 혼합모드 동작 제어신호(mix_con)가 로우레벨로 유지되므로 어드레스 합성 바신호(add_stb) 또한 항상 로우레벨을 유지한다.
한편, 도 2 내지 도 4에 도시된 펄스 발생부(511, 521, 532, 533)는 도 6에 도시된 바와 같은 구성으로 구성될 수 있다. 도 6에 도시된 바와 같이, 인버터(INV35 내지 INV37) 및 난드 게이트(NAND8 내지 NAND10)로 구성된다. 각 펄스 발생부(511, 521, 532, 533)는 입력신호(in)가 로우레벨에서 하이레벨로 천이하는 순간 짧은 펄스폭을 갖는 로우레벨의 출력신호(out)를 생성하여 출력한다. 즉, 입력신호(in)가 로우레벨에서 하이레벨(low to high)로 천이하면 난드 게이트(NAND9)의 출력신호(inb)는 일정 시간 지연을 갖고, 입력신호(in)와 반대 위상인 하이레벨에서 로우레벨(high to low)로 천이하게 된다. 이때, 입력신호(in)와 출력신호(inb)는 모두 하이레벨이 되고, 출력신호(out)는 로우레벨이 된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 칩이 인에이블된 상태에서 클럭이 토글되어 입력되면 동기 기입 및 동기 독출 동작을 수행하고, 칩이 인에이블된 상태에서 클럭이 토글되지 않으면 비동기 기입 동작을 수행하도록 함으로써 비동기 기입 및 동기 독출 동작과 동기 기입 및 동기 독출 동작을 동시에 수행할 수 있다. 따라서, 슈도 스태틱램과 노아 플래시 메모리 소자 간에 원활한 인터페이스를 제공할 수 있다.
도 1은 본 발명의 바람직한 실시예에 따른 슈도 스태틱램의 블록도이다.
도 2는 도 1에 도시된 혼합모드 동작 제어부의 상세 회로도이다.
도 3은 도 1에 도시된 유효 어드레스 버퍼부의 상세 회로도이다.
도 4는 도 1에 도시된 어드레스 버퍼부의 상세 회로도이다.
도 5는 도 1에 도시된 어드레스 천이 검출 합성부의 회로도이다.
도 6은 도 2 내지 도 4에 도시된 펄스 발생부의 상세 회로도이다.
도 7은 본 발명의 바람직한 실시예에 따른 동작모드 제어회로의 동작 파형도이다.
도 8은 본 발명의 바람직한 실시예에 따른 동작모드 제어회로의 동기모드에서의 동작 파형도이다.
도 9는 본 발명의 바람직한 실시예에 따른 동작모드 제어회로의 비동기모드에서의 동작 파형도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 클럭 퍼버부 2 : 칩 선택 신호 발생부
3 : 파워 업 신호 발생부 4 : 모드 레지스터 셋
5 : 동작모드 제어회로 6 : 메인 x-디코더
7 : 칼럼 프리디코더 8 : 서브 x-디코더
9a 및 9b : 비트라인 센스 앰프 10 : 칼럼 디코더
11 : 메모리 셀 어레이 51 : 혼합모드 동작 제어부
52 : 유효 어드레스 버퍼부 53 : 어드레스 버퍼부
54 : 어드레스 천이 검출 합성부 511, 521, 532, 533 : 펄스 발생부
512, 522, 523, 531, 534, 536, 5351 : 래치부
INV1 내지 INV37 : 인버터 NOR1 내지 NOR6 : 노아 게이트
NAND1 내지 NAND10 : 난드 게이트 P1 내지 P12 : PMOS 트랜지스터
N1 내지 N10 : NMOS 트랜지스터 TG1 내지 TG6 : 전송 게이트
bcm_a15 : 모드 레지스터 셋팅신호 ctdb : 클럭 천이 검출 바신호
csb4 : 칩 선택 바신호 mix_con : 혼합모드 동작 제어신호
mix_conb : 혼합모드 동작 제어 바신호 clkb_buf : 클럭 바 버퍼신호
advb : 유효 어드레스 바신호 adv : 유효 어드레스 신호
clk_in : 클럭 인 신호 clk_inb : 클럭 인 바신호
adv_buf : 유효 어드레스 버퍼신호 add_stb : 어드레스 합성 바신호
atdb(0 내지 2, n) : 어드레스 천이 검출 바신호
adv_low_det : 유효 어드레스 검출신호

Claims (19)

  1. 모드 레지스터 셋팅신호에 의해 동기모드로 진입한 후 칩이 인에이블된 상태에서 클럭의 토글(toggle) 유무에 따라 외부 어드레스 경로를 변화시켜 워드라인을 인에이블시키는 시점을 다르게 하기 위하여 상기 클럭이 토글되는 경우 유효 어드레스 바신호에 따라 상기 워드라인을 인에이블시켜 동기 기입 및 동기 독출 동작을 수행하고, 상기 클럭이 토글되지 않는 경우 외부 어드레스의 토글에 따라 상기 워드라인을 인에이블시켜 비동기 기입 동작을 수행하도록 하는 슈도 스태틱램의 동작모드 제어방법.
  2. 제 1 항에 있어서,
    상기 동기 기입 및 상기 동기 독출 동작은 상기 유효 어드레스 바신호가 제1 레벨 상태에서 상기 클럭이 라이징(rising)할 때 수행되는 슈도 스태틱램의 동작모드 제어방법.
  3. 제 1 항에 있어서,
    상기 모드 레지스터 셋팅신호가 상기 동기모드에서는 제1 레벨로 유지되고, 비동기모드에서는 제2 레벨로 유지되는 슈도 스태틱램의 동작모드 제어방법.
  4. 제 1 항에 있어서,
    상기 비동기 기입 동작은 상기 유효 어드레스 바신호가 제1 레벨로 유지되는 상태에서 외부 어드레스가 토글할 때 마다 수행되는 슈도 스태틱램의 동작모드 제어방법.
  5. 제 1 항에 있어서,
    상기 동기모드에서 상기 비동기 기입 동작과 상기 동기 기입 및 동기 독출 동작시 외부 어드레스는 서로 동일한 경로로 전송되는 슈도 스태틱램의 동작모드 제어방법.
  6. 제 1 항에 있어서,
    상기 동기모드와 비동기모드시 외부 어드레스는 서로 다른 경로로 전송되는 슈도 스태틱램의 동작모드 제어방법.
  7. 칩이 인에이블된 상태에서 모드 레지스터 셋팅신호에 따라 클럭의 토글 유무를 판단하고, 이에 대응되는 혼합모드 동작 제어신호를 출력하는 혼합모드 동작 제어부;
    상기 혼합모드 동작 제어부로부터 전송된 상기 혼합모드 동작 제어신호를 토대로 상기 모드 레지스터 셋팅신호와 입출력 패드로부터 입력되는 유효 어드레스 바신호에 따라 현재 진행되는 모드가 동기모드인지 비동기모드인지를 판단하는 유효 어드레스 버퍼부;
    상기 유효 어드레스 버퍼부로부터 전송된 유효 어드레스 버퍼신호를 토대로 상기 모드 레지스터 셋팅신호, 외부 어드레스 및 클럭에 따라 상기 동기모드 및 상기 비동기모드시 서로 다른 외부 어드레스 전송 경로를 갖도록 결정하는 어드레스 버퍼부; 및
    상기 어드레스 버퍼부로부터 전송된 어드레스 천이 검출 바신호를 토대로 상기 모드 레지스터 셋팅신호 및 상기 혼합모드 동작 제어신호에 따라 상기 비동기모드의 외부 어드레스 전송 경로를 결정하는 어드레스 합성신호를 생성하여 상기 어드레스 버퍼부로 출력하는 어드레스 천이 검출 합성부를 포함하는 슈도 스태틱램의 동작모드 제어회로.
  8. 제 7 항에 있어서,
    상기 혼합모드 동작 제어신호는 초기 파워 업 신호에 의해 제2 레벨로 되고, 상기 비동기모드에서는 상기 모드 레지스터 셋팅신호에 의해 제2 레벨로 유지되며, 상기 동기모드에서는 상기 모드 레지스터 셋팅신호에 따라 클럭이 토글되는 경우 제1 레벨로 천이되고, 클럭이 토글되지 않으면 제2 레벨로 유지되는 슈도 스태틱램의 동작모드 제어회로.
  9. 제 7 항에 있어서,
    상기 유효 어드레스 버퍼부는 상기 비동기모드에서 상기 모드 레지스터 셋팅신호에 의해 제2 레벨의 유효 어드레스 신호를 출력하고, 상기 동기모드에서 상기 유효 어드레스 바신호에 따라 상기 유효 어드레스 버퍼신호를 생성하여 출력하는 슈도 스태틱램의 동작모드 제어회로.
  10. 제 9 항에 있어서,
    상기 유효 어드레스 버퍼신호는 상기 유효 어드레스 바신호가 제1 레벨일 때 제2 레벨로 되고, 이런 상태에서 클럭이 토글되면 제1 레벨로 천이되는 슈도 스태틱램의 동작모드 제어회로.
  11. 제 7 항에 있어서,
    상기 어드레스 버퍼부는 상기 비동기모드에서 상기 모드 레지스터 셋팅신호에 따라 외부 어드레스가 토글될 때 마다 상기 어드레스 천이 검출 바신호를 계속해서 제1 레벨로 출력하여 외부 어드레스를 제1 경로를 통해 출력하는 슈도 스태틱램의 동작모드 제어회로.
  12. 제 7 항에 있어서,
    상기 어드레스 버퍼부는 상기 동기모드에서 상기 유효 어드레스 바신호가 제1 레벨이 되고, 클럭이 토글되지 않을 때에는 상기 유효 어드레스 버퍼신호를 제2 레벨로 천이시키는 한편, 외부 어드레스가 토글될 때 마다 상기 어드레스 천이 검출 바신호를 로우레벨로 천이시켜 상기 어드레스 합성 바신호를 제1 레벨로 천이시킴으로써 외부 어드레스는 제2 경로를 통해 출력되어 비동기 기입 동작을 수행하도록 하는 슈도 스태틱램의 동작모드 제어회로.
  13. 제 7 항에 있어서,
    상기 어드레스 버퍼부는 상기 동기모드에서 상기 유효 어드레스 버퍼신호를 제1 레벨로 천이시켜 상기 어드레스 천이 검출 바신호가 생성되지 않도록 하고, 이런 상태에서 클럭이 토글되어 입력되면 클럭의 토글에 의해 외부 어드레스가 제2 경로를 통해 출력되어 동기 기입 및 동기 독출 동작을 수행하도록 하는 슈도 스태틱램의 동작모드 제어회로.
  14. 제 7 항에 있어서,
    상기 어드레스 천이 검출 합성부는 상기 비동기모드에서 상기 모드 레지스터 셋팅신호를 토대로 상기 어드레스 버퍼부로부터 출력되는 어드레스 천이 검출 바신호의 합성에 의해 상기 어드레스 합성 바신호는 제2 레벨로 출력하는 슈도 스태틱램의 동작모드 제어회로.
  15. 제 7 항에 있어서,
    상기 어드레스 천이 검출 합성부는 상기 동기모드에서 클럭이 토글되지 않으면 상기 유효 어드레스 바신호가 제1 레벨이 되고, 이런 상태에서 외부 어드레스가 토글되면 상기 어드레스 천이 검출 바신호가 제1 레벨로 생성되어 입력됨에 따라 상기 어드레스 합성 바신호를 제2 레벨로 생성하여 출력하는 슈도 스태틱램의 동작모드 제어회로.
  16. 제 7 항에 있어서,
    상기 어드레스 천이 검출 합성부는 상기 동기모드에서 클럭이 토글되면 상기 혼합모드 동작 제어신호가 제1 레벨로 생성되어 입력됨에 따라 상기 어드레스 합성 바신호를 제1 레벨로 생성하여 출력하는 슈도 스태틱램의 동작모드 제어회로.
  17. 제 7 항, 제 8 항, 제 9 항, 제 11 항 및 제 14 항 중 어느 한 항에 있어서,
    상기 모드 레지스터 셋팅신호는 상기 동기모드에서는 제1 레벨로 유지되고, 상기 비동기모드에서는 제2 레벨로 유지되는 슈도 스태틱램의 동작모드 제어회로.
  18. 다수의 메모리 셀로 이루어진 메모리 셀 어레이;
    상기 메모리 셀 어레이의 메모리 셀들 중 해당 메모리 셀을 선택하기 위한 메인 디코더부; 및
    동기모드시 클럭의 토글 유무에 따라 비동기 기입 동작을 수행하거나 동기 기입 및 동기 독출 동작을 수행하도록 상기 디코더부로 외부 어드레스를 전송하는 상기 제 7 항 내지 제 16 항 중 어느 한 항의 동작모드 제어회로를 포함하는 슈도 스태틱램.
  19. 혼합모드 동작 제어부를 통해 칩이 인에이블된 상태에서 모드 레지스터 셋팅신호에 따라 클럭의 토글 유무를 판단하는 단계;
    유효 어드레스 버퍼부를 통해 혼합모드 동작 제어부로부터 전송된 혼합모드 동작 제어신호를 토대로 상기 모드 레지스터 셋팅신호와 입출력 패드로부터 입력되는 유효 어드레스 바신호에 따라 현재 진행되는 모드가 동기모드인지 비동기모드인지를 판단하는 단계;
    어드레스 버퍼부를 통해 상기 유효 어드레스 버퍼부로부터 전송된 유효 어드레스 버퍼신호를 토대로 상기 모드 레지스터 셋팅신호, 외부 어드레스 및 클럭에 따라 상기 동기모드 및 상기 비동기모드시 서로 다른 외부 어드레스 전송 경로를 갖도록 결정하는 단계; 및
    상기 동기모드에서는 상기 클럭이 토글되지 않을 경우 외부 어드레스의 토글에 따라 비동기 기입 동작을 수행하도록 하고, 클럭이 토글되는 경우 동기 기입 및 동기 독출동작을 수행하는 단계를 포함하는 슈도 스태틱램의 동작모드 수행방법.
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