KR20070002996A

KR20070002996A - 동기식 반도체 메모리 장치

Info

Publication number: KR20070002996A
Application number: KR1020050058713A
Authority: KR
Inventors: 김경남; 강상희
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-06-30
Filing date: 2005-06-30
Publication date: 2007-01-05
Also published as: JP2007012243A; TWI299170B; TW200701256A; US7345949B2; KR100733420B1; JP4847753B2; US20080151679A1; US7733739B2; US20070002641A1

Abstract

본 발명은 동기식 반도체 메모리 장치의 동작시 주파수의 변동에 관계없이 최적화된 구간동안 내부전압이 코어회로에 공급하도록 제어하면서도, 회로면적과 동작전류량을 크게 줄일 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 클럭신호에 대응하여 데이터를 억세스하는 동기식 반도체 메모리 장치에 있어서, 컬럼어드레스 및 상기 컬럼어드레스에 대응하는 명령어 신호의 입력에 응답하여 컬럼동작 감지펄스를 출력하기 위한 동작제어부; 상기 컬럼동작 감지펄스에 대응하여 활성화되어 상기 클럭신호의 주기를 N배(N은 2이상의 자연수) 분주하여 출력하기 위한 쉬프트레지스터 제어부; 상기 쉬프트레지스터 제어부에서 출력되는 분주된 클럭신호에 동기시켜, 상기 컬럼동작 감지펄스를 출력단을 통해 다음단으로 쉬프팅시키 위한 직렬연결된 다수의 쉬프트레지스터; 상기 다수의 쉬프트레지스터에서 출력되는 각각의 출력신호를 논리합하여 컬럼액티브신호를 출력하기 위한 신호조합부; 및 상기 컬럼액티브신호의 활성화구간동안 내부전압을 메모리 코어영역으로 제공하여 위한 내부전압 생성부를 구비하는 동기식 반도체 메모리 장치을 제공한다.

반도체, 메모리, 레지스터, 컬럼어드레스, 컬럼 액티브 제어부.

Description

동기식 반도체 메모리 장치{SYNCHRONOUS SEMICONDUCTOR MEMORY DEIVCE}

도1은 반도체 메모리 장치를 나타내는 블럭구성도.

도2는 도1에 도시된 제1 내부전압생성부를 나타내는 회로도.

도3은 도1에 도시된 제2 내부전압생성부를 나타내는 회로도.

도4는 도1에 도시된 내부전압 생성제어부를 나타내는 블럭구성도.

도5는 도4에 도시된 컬럼액티브 제어부의 종래기술에 의한 내부회로도.

도6과 도7은 도5에 도시된 컬럼액티브 제어부의 동작을 나타내는 파형도

도8은 종래기술에 의한 컬럼액티브 제어부의 문제점을 나타내는 회로도.

도9는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 회로도로서, 특히 컬럼액티브 제어부를 나타내는 회로도.

도10은 도9에 도시된 쉬프트레지스터의 내부회로도.

도11은 도9에 도시된 쉬프트레지스터 제어부의 내부회로도.

도12와 도13은 도9에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.

도14는 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치를 나타내는 회로도.

* 도면의 주요부분에 대한 부호의 설명 *

100 : 쉬프트레지스터 제어부

T1 ~ T5 : 전송게이트

IV1 ~ IV18 : 인버터

NR1 ~ NR4 : 노어게이트

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 동기식 반도체 메모리 장치의 내부전압에 관한 것이다.

반도체 메모리 장치는 외부에서 전원전압 공급단과 접지전압을 인가받아 내부적으로 사용되는 내부전압을 생성하여 제공하게 된다. 따라서 반도체 메모리 장치는 내부전압을 생성하기 위한 내부전압 생성회로를 구비하고 있다.

도1은 반도체 메모리 장치를 나타내는 블럭구성도이다.

도1을 참조하여 살펴보면, 일반적인 반도체 메모리 장치는 명령어신호(CMD)와, 뱅크 어드레스신호(BA)를 입력받아 디코딩하여 제어신호(RACTP,CACTP)와 프리차지제어신호(RPCGBP)를 출력하는 명령어 디코더(10)와, 액티브신호(RACTP)와, 프리차지신호(RPCGBP)를 입력받아 내부전압 인에이블신호(VINT_ACT)를 활성화 및 비활성화시키켜 출력하기 위한 내부전압 생성제어부(20)와, 내부전압 인에이블신호 (VINT_ACT)에 응답하여 제1 내부전압(VINT1)을 출력하는 제1 내부전압생성부(30)와, 제2 내부전압(VINT2)을 출력하는 제2 내부전압생성부(40)를 구비한다.

제1 및 제2 내부전압생성부(30,40)는 공통으로 내부전압용 기준전압(REF_VINT)을 인가받아 제1 및 제2 내부전압(VINT1,VINT2)을 생성하여 출력하게 된다. 또한 제2 내부전압생성부(40)는 바이어스 전압(VBIAS)의 응답하여 활성화 또는 비활성화된다.

제1 내부전압생성부(30)는 메모리 장치가 액티브 모드에 필요한 내부전압(VINT1)을 생성하여 출력하기 위한 회로이다. 제2 내부전압생성부(40)는 메모리 장치가 스탠바이 모드시에 필요한 내부전압(VINT2)을 생성하여 출력하기 위한 회로로서, 테스트등 특별한 상황이 아니면 항상 인에이블상태를 유지한다.

도2는 도1에 도시된 제1 내부전압생성부를 나타내는 회로도이다.

도2를 참조하여 살펴보면, 제1 내부전압 생성부(30)는 내부전압 인에이블신호(VINT_ACT)에 응답하여 활성화되어, 내부전압용 기준전압(REF_VINT)의 전압레벨에 대응하는 소정 전압레벨을 가지는 내부전압(VINT1)을 생성하여 출력하도록 회로구성되어 있다.

도3은 도1에 도시된 제2 내부전압생성부를 나타내는 회로도이다.

도3을 참조하여 살펴보면, 제2 내부전압 생성부(40)는 바이어스전압(VBIAS)에 활성화되어 내부전압용 기준전압(REF_VINT)의 전압레벨에 대응하는 소정 전압레벨을 가지는 내부전압(VINT1)을 생성하여 출력하도록 회로구성되어 있다.

도4는 도1에 도시된 내부전압 생성제어부를 나타내는 블럭구성도이다.

도4를 참조하여 살펴보면, 내부전압 생성제어부(20)는 메모리 장치가 각각의 동작모드를 감지하는 감지블럭(21,22,23)들과, 감지블럭(21,22,23)에 의해 감지된 상태를 조합하여 내부전압 인에이블신호(VINT_ACT)를 출력하기 위한 신호조합부(NR0,IV3)를 구비한다.

메모리 장치는 크게 액티브 동작모드와, 리드/라이트 동작모드와 프리차지 동작모드로 나누어 동작한다.

액티브동작모드는 로우어드레스가 입력되어 선택된 워드라인에 대응하는 단위셀의 데이터신호가 감지 및 증폭되는 동작이 이루어지는 모드이다. 리드/라이트 동작모드는 컬럼어드레스가 입력되어 액티브동작모드때 감지 및 증폭된 데이터중 선택된 데이터를 외부로 출력하거나, 외부에서 출력된 데이터를 저장시키는 동작이 이루어지는 모드이다. 프리차지 동작모드는 다음 명령을 실행하기 위해 메모리 장치의 내부회로(구체적으로는 비트라인)를 프리차지 시키는 동작이 이루어지는 모드이다.

로우액티브 제어부(21)는 액티브동작모드시에 필요한 내부전압을 메모리코어회로에 공급하기 위해 로우액티브신호(RA_ACT)를 생성하여 출력하는 회로블럭이다.

컬럼액티브 제어부(22)는 리드/라이트 동작모드시 필요한 내부전압을 메모리 코어회로에 공급하기 위해 컬럼액티브신호(CA_ACT)를 생성하여 출력하는 회로블럭이다.

로우프리차지 제어부(23)는 프리차지 동작모드시에 필요한 내부전압을 메모리 코어회로에 공급하기 위해 프리차지신호(RP_ACT)를 생성하여 출력하는 회로블럭 이다.

신호조합부(NR0,IV3)는 로우액티브신호(RA_ACT)와, 컬럼액티브신호(CA_ACT)와, 프리차지신호(RP_ACT)중 하나라도 활성화상태로 입력되면 내부전압 인에이블신호(VINT_ACT)를 활성화시켜 출력하고, 로우액티브신호(RA_ACT)와, 컬럼액티브신호(CA_ACT)와, 프리차지신호(RP_ACT) 모두 비활성화상태로 유지되면 내부전압 인에이블신호(VINT_ACT)를 비활성화시켜 출력하게 된다.

따라서 제1 내부전압 생성부(30)은 내부전압 인에이블신호(VINT_ACT)의 인에이블상태동안 제1 내부전압(VINT1)을 생성하여 출력하게 된다.

도5는 도4에 도시된 컬럼액티브 제어부의 종래기술에 의한 내부회로도이다.

도5를 참조하여 살펴보면, 컬럼액티브 제어부(22)는 클럭신호(CLK)에 동기되어 제어신호(CACTP)를 다음단 쉬프트레지스터로 전달하기 위해 직렬연결된 쉬프트레지스터와, 직렬연결된 쉬프트레지스터에서 각각 출력되는 신호(L1 ~ L7)와 제어신호(CACTP)를 조합하여 컬럼액티브신호(CA_ACT)를 출력하기 위한 신호조합부(NR1,IV1)를 구비한다.

도6과 도7은 도5에 도시된 컬럼액티브 제어부의 동작을 나타내는 파형도이다. 도8은 종래기술에 의한 컬럼액티브 제어부의 문제점을 나타내는 회로도이다.

이하에서는 도1 내지 도8을 참조하여 종래기술에 의한 반도체 메모리 장치의 동작과 그 문제점을 살펴본다.

메모리 장치는 로우어드레스를 입력받아 동작하는 로우모드와 컬럼어드레스를 입력받아 동작하는 컬럼모드로 구분되며, 로우모드에는 액티브모드와 프리차지 모드가 있으며, 컬럼모드는 리드동작모드와 라이트동작모드가 있다.

액티브모드는 액티브명령어가 입력된 이후 tRAS 시간이 확보된 이후 일정시간까지를 말한다. 라이트모드와 리드모드는 각각 라이트명령어와 리드명령어가 입력된 이후 내부 레이턴시(latency)와 버스트길이(burst lengh)에 해당되는 구간에 추가적인 레이턴시 구간을 더한 구간을 말한다.

프리차지모드는 프리차지 명령어 입력이후에 tRP를 확보하기 위한 구간을 말한다.

도4에 도시된 내부전압 생성제어부(20)는 전술한 액티브모드와, 라이드모드와 리드모드와 프리차지모드 동안만 내부전압(VINT1)이 생성되어 출력되도록 제1 내부전압 생성부(30)을 제어하게 된다.

한편, 컬럼어드레스 관련 동작은 그 특성상 동작구간이 짧고, 명령어간의 간격이 불규칙하다. 그리고 클럭에 연동되어 정해지는 레이턴시 및 버스트길이에 대응하는 동작이 모든 동작주파수에 대해서 완벽히 동작하기 위해서 컬럼액티브신호는 클럭에 동기되어 동작해야 한다.

따라서 컬럼액티브 제어부(22)는 클럭에 동기되어 동작하는 다수의 쉬프트레지스터를 이용 컬럼액티브신호(CA_ACT)를 클럭에 동기시켜 출력시키게 된다.

여기서 제어신호(CACTP)는 컬럼어드레스, 뱅크어드레스, 컬럼명령억가 클럭의 라이징 에지에 동기되어 입력되면 발생하는 펄스신호이며, 쉬프트레지스터는 제어신호(CACTP)를 매 클럭의 라이징에지에 동기시켜 한 클럭씩 이동시키는 역할을 하게 된다.

각 쉬프트레지스터의 출력(L1 ~ L7)과 제어신호(CACTP)는 낸드게이트(NR1)에 입력되며, 낸드게이트(NR1)의 출력을 반전하여 출력되는 컬럼액티브신호(CA_ACT)는 낸드게이트에 입력되는 하나의 신호라도 하이레벨이 되면 하이레벨로 출력이 되도록 되어 있다.

컬럼액티브신호(CA_ACT)가 하이레벨로 되는 구간은 제1 내부전압 생성부(30)에서는 내부전압을 생성하여 출력하게 된다.

컬럼액티브신호(CA_ACT)는 도6에 도시된 바와 같이, 리드 또는 라이트 명령어가 입력되면, 즉 제어신호(CACTP)가 하이레베로 입력되면 하이레벨로 활성화되며, 최종적으로 쉬프트레지스터의 출력(L7)이 로우레벨이 될 때에 로우레벨로 비활성화된다.

즉, 컬럼액티브신호(CA_ACT)가 활성화된 이후에 비활성화되기까지의 시간은 7개의 쉬프트레지스터에서 각각 출력되는 신호(L1 ~ L7)에 의해 정해지는 것이다.

이 때 컬럼액티브 제어부(22)에 구비되는 쉬프트레지스터의 수는 카스레이이턴시(CAS Latency)와 버스트길이(Burst Length)에 따라 정해지는데, 여기서는 카스레이턴시(CL)을 3으로 버스트길이(BL)을 4로 가정한 경우이다.

도7에는 하나의 리드/라이트 명령어(RD/WT)가 입력된 이후 2클럭뒤에 연속해서 다음 리드/라이트 명령어(RD/WT)가 입력될 때의 경우를 나타내고 있다.

이 경우에도 후속 명령어가 입력된 이후, 그 명령어를 수행하기 위한 카스레이턴시와 버스트길이에 해당되는 7클럭 동안 컬럼액티브신호(CA_ACT)가 활성화되는 것을 알 수 있다.

그러므로 컬럼액티브 제어부(22)에 구비되는 쉬프트레지스터의 수는 메모리 장치가 동작가능한 버스트길이와 카스레이턴시에 따라 정해지는데, 만약 버스트길이가 A이고, 카스레이턴시가 B이라면, 도8에 도시된 바와 같이 A+B=M개의 쉬프트레지스터가 컬럼액티브 제어부(22)에 구비되어야 한다.

만약 메모리 장치가 동작가능한 버트스길이가 증가되고, 카스레이턴시가 증가된다면, 그만큼 컬럼액티브 제어부(22)에 구비되는 쉬프트레지스터의 수는 증가되어야 한다.

하나의 각 쉬프트레지스터는 클럭에 동기되어 계속동작을 하고 있기 때문에 많은 전류를 소모하고 있는데, 컬럼액티브 제어부(22)에 구비되는 쉬프트레지스터의 수가 증가된다면 소모되는 전류가 크게 증가하여 문제가 된다.

그러나, 동작주파수가 변동되더라도 그에 상관없이 컬럼액티브신호(CA_ACT)가 버스트길이와 카스레이턴시에 대응하는 구간을 확보하려면 클럭에 동기되어 동작하는 쉬프트레지스터는 반드시 필요한 실정이기 때문에 컬럼액티브 제어부(22)에 쉬프트레지스터를 사용하지 않을 수도 없다.

또한, 컬럼액티브 제어부(22)에 구비되는 쉬프트레지스터의 수가 증가되면 그에 해당되는 회로면적도 증가되어 메모리 장치의 컬럼액티브 제어부의 회로면적이 증가되는 문제가 발생한다.

본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 동기식 반도체 메 모리 장치의 동작시 주파수의 변동에 관계없이 최적화된 구간동안 내부전압이 코어회로에 공급하도록 제어하면서도, 회로면적과 동작전류량을 크게 줄일 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.

본 발명은 클럭신호에 대응하여 데이터를 억세스하는 동기식 반도체 메모리 장치에 있어서, 컬럼어드레스 및 상기 컬럼어드레스에 대응하는 명령어 신호의 입력에 응답하여 컬럼동작 감지펄스를 출력하기 위한 동작제어부; 상기 컬럼동작 감지펄스에 대응하여 활성화되어 상기 클럭신호의 주기를 N배(N은 2이상의 자연수) 분주하여 출력하기 위한 쉬프트레지스터 제어부; 상기 쉬프트레지스터 제어부에서 출력되는 분주된 클럭신호에 동기시켜, 상기 컬럼동작 감지펄스를 출력단을 통해 다음단으로 쉬프팅시키 위한 직렬연결된 다수의 쉬프트레지스터; 상기 다수의 쉬프트레지스터에서 출력되는 각각의 출력신호를 논리합하여 컬럼액티브신호를 출력하기 위한 신호조합부; 및 상기 컬럼액티브신호의 활성화구간동안 내부전압을 메모리 코어영역으로 제공하여 위한 내부전압 생성부를 구비하는 동기식 반도체 메모리 장치을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도9는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 회로도로서, 특히 컬럼액티브 제어부를 나타내는 회로도이다.

도9를 참조하여 살펴보면, 클럭신호(CLK)에 대응하여 데이터를 억세스하는 본 실시예에 따른 동기식 반도체 메모리 장치는 컬럼어드레스 및 컬럼어드레스에 대응하는 명령어 신호의 입력에 응답하여 컬럼동작 감지펄스(CACTP)를 출력하기 위한 동작제어부(400)와, 컬럼동작 감지펄스(CACTP)에 대응하여 활성화되어 클럭신호(CLK)의 주기를 2배 분주하여 출력하기 위한 쉬프트레지스터 제어부(100)와, 쉬프트레지스터에서 출력되는 분주된 클럭신호(CLK')에 동기시켜, 컬럼동작 감지펄스(CACTP)를 출력단을 통해 다음단으로 쉬프팅시키 위한 직렬연결된 다수의 쉬프트레지스터(200)와, 다수의 쉬프트레지스터에서 출력되는 각각의 출력신호(L1 ~ L4)를 논리합하여 컬럼액티브신호(CA_ACT)를 출력하기 위한 신호조합부(300)와, 컬럼액티브신호(CA_ACT)의 활성화구간동안 내부전압(VINT)을 메모리 코어영역으로 제공하여 위한 내부전압 생성부를 구비한다.

여기서 쉬프트레지스터 제어부(100)는 클럭신호를 2배 분주한 클럭신호를 출력하는 것으로 되어 있으나, 1이상의 수로 분주하여 출력하는 것으로 구성할 수 있다. 예를 들어 클럭신호를 2주기이외에도 4주기 또는 8주기로 분주하여 출력할 수 있는 것이다.

신호조합부(300)는 직렬연결된 다수의 쉬프트레지스터에서 각각 출력되는 출력신호를 입력받는 노어게이트(NR3)와, 노어게이트(NR3)의 출력을 반전한 컬럼액티브신호(CA_ACT)를 내부전압 생성부(500)로 출력하기 위한 인버터(IV5)를 구비한다.

또한, 쉬프트레지스터 제어부(100)는 컬럼액티브신호(CA_ACT)의 비활성화 타이밍에 응답하여 비활성화되는 것을 특징으로 한다.

또한, 다수의 쉬프트레지스터(200)의 수는 버스트길이(BL) 및 카스레이턴시(CL)에 따라 그 수가 정해진다.

참고적으로, 여기서는 신호조합부(300)에서 바로 내부전압 생성부(500)를 제어하는 것으로 구성하였으나, 이는 컬럼액티브신호를 이용하는 경우를 설명하려고 한 것이고, 통상의 경우처럼 본 실시예에 따른 메모리 장치도 로우액티브 제어부와 로우프리차지 제어부의 출력이 내부전압 생성부를 제어하여 내부전압을 출력하도록 제어하고 있으나, 그에 관한 설명은 생략하였다.

도10은 도9에 도시된 쉬프트레지스터의 내부회로도이다.

도10을 참조하여 살펴보면, 쉬프트레지스터는 입력단(D)에 인가된 신호를 상기 분주된 클럭신호(CLK')의 로우레벨에 응답하여 전달하기 위한 전송게이트(T1)와, 전송게이트(T1)에 의해 전달된 신호를 래치하기 위한 래치(IV6,IV7)와, 래치(IV6,IV7)에 의해 래치된 신호를 분주된 클럭신호(CLK')의 하이레벨에 응답하여 전달하기 위한 전송게이트(T2)와, 전송게이트(T2)에 의해 전달된 신호를 래치하고 출력단(Q)으로 출력하기 위한 래치(IV8,IV9)를 구비한다.

도11은 도9에 도시된 쉬프트레지스터 제어부의 내부회로도이다.

도11을 참조하여 살펴보면, 쉬프트레지스터 제어부(100)는 클럭신호(CLK)의 주기를 분주하여 출력하기 위한 주기분주부(110)와, 컬럼동작 감지펄스(CACTP)에 응답하여 활성화되고, 컬럼액티브신호(CA_ACT)의 비활성화타이밍에 응답하여 비활 성화되는 출력인에이블 신호(EN)를 출력하는 인에이블 제어부(120)와, 주기분주부(110)에 의해 분주된 클럭신호(CLK')를 출력인에이블 신호(EN)에 응답하여 출력하기 위한 분주클럭신호 출력부(130)를 구비한다.

주기분주부(110)는 클럭신호(CLK)의 로우레벨에 응답하여 입력단의 신호를 전달하기 위한 전송게이트(T3)와, 전송게이트(T3)에 의해 전달된 신호를 래치하기 위한 래치(IV10,IV11)와, 클럭신호의 하이레벨에 응답하여 래치(IV10,IV11)에 래치된 신호를 전달하기 위한 전송게이트(T4)와, 전송게이트(T4)에 의해 전달된 신호를 래치하기 위한 래치(IV12,IV13)와, 래치(IV12,IV13)에 래치된 신호를 반전하여 전송게이트(T3)의 입력단에 신호를 전달하기 위한 인버터(IV14)를 구비한다.

래치(IV12,IV13)를 구성하는 인버터(IV13)의 출력이 클럭신호 출력부(130)로 출력된다.

인에이블 제어부(120)는 컬럼액티브신호(CA_ACT)의 비활성화타이밍, 즉 하이레벨에서 로우레벨을 감지하고 그에 대응하는 로우레벨 펄스를 생성하여 출력하는 펄스생성부(121)과, 일측이 전원전압 공급단(VDD)에 접속되며, 펄스생성부(121)의 출력을 게이트로 인가받는 피모스트랜지스터(MP1)와, 피모스트랜지스터(MP1)의 타측에 일측이 접속되며, 게이트로 컬럼동작 감지펄스(CACTP)를 인가받는 피모스트랜지스터(MP2)와, 피모스트랜지스터(MP2)의 타측에 일측이 접속되며, 게이트로 컬럼동작 감지펄스(CACTP)를 인가받고, 타측으로 접지전압 공급단(VSS)이 접속된 앤모스트랜지스터(MN1)와, 피모스트랜지스터(MP2)와 앤모스트랜지스터(MN1)의 공통노드에 인가되는 신호를 래치하기 위한 래치(IV15,IV16)와, 래치(IV15,IV16)에 의해 래 치된 신호를 버퍼링하여 출력인에이블 신호(EN)로 출력하기 위한 버퍼(IV17,IV18)를 구비한다.

분주클럭신호 출력부(130)는 출력인에이블 신호(EN)에 턴온되어 주기분주부(110)에서 출력되는 분주된 클럭신호를 직렬연결된 다수의 쉬프트레지스터(200)로 각각 출력하기 위한 전송게이트(T5)를 구비한다.

도12와 도13은 도9에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다. 이하에서는 도9 내지 도13을 참조하여 본 실시예에 따른 반도체 메모리 장치의 동작을 설명한다.

동작제어부(400)는 컬럼관련 명령어 신호(CMD)와, 컬럼어드레스(CA)를 입력받아 컬럼관련 명령을 감지하여 펄스형태의 컬럼동작 감지신호(CACTP)를 출력한다.

쉬프트레지스터 제어부(100)는 컬럼동작 감지신호(CACTP)에 응답하여 클럭신호(CLK)를 2분주한 분주된 클럭신호(CLK')를 출력한다.

여기서는 쉬프트레지스터 제어부(100)가 클럭신호를 2분주하여 출력하도록 되어 있으나, 전술한 바와 같이 4분주 또는 1보다 큰 수로 분주하여 출력할 수 있다.

직렬연결된 쉬프트레지스터(200)는 쉬프프레지스터 제어부(100)에서 출력되는 분주된 클럭신호(CLK')에 동기시켜 컬럼동작 감지신호(CACTP)를 다음단의 쉬프트레지스터로 전달하게 된다.

신호조합부(300)는 각각의 쉬프트제지스터가 다음단으로 컬럼동작 감지신호(CACTP)를 분주된 클럭신호(CLK')에 동기시켜 전달하면서 출력하게 되는 신호(L1 ~ L4)를 논리합으로 조합하여 카스액티브신호(CA_ACT)를 출력하게 된다.

각 쉬프트레지스터에스 출력되는 신호(L1 ~ L4)가 출력되는 구간동안 카스액티브신호(CA_ACT)가 활성화되어 출력된다.

카스액티브신호(CA_ACT)가 활성화되어 출력되는 동안 내부전압 생성부(500)은 내부전압(VINT)을 생성하여 메모리 장치의 코어영역에 제공하게 된다.

쉬프트레지스터 제어부(100)는 카스액티브신호(CA_ACT)를 입력받아 카스액티브신호(CA_ACT)가 활성화되어 있다가 비활성화되는 타이밍에 응답하여 분주된 클럭신호(CLK')의 출력을 중단시킨다.

따라서 쉬프트레지스터 제어부(100)는 컬럼동작 감지신호(CACTP)에 응답하여 클럭신호를 분주하여 출력하다가 카스액티브신호(CA_ACT)가 활성화되어 있다가 비활성화되는 타이밍에 응답하여 분주되어 출력되는 클럭신호의 출력을 중단하게 되는 것이다.

카스액티브신호(CA_ACT)가 활성화되는 구간은 카스레이턴시와 버스트길이에 대응하여 정해진다. 만약 카스레이턴시가 3클럭이고, 버스트길이가 4클럭인 경우 도12에서와 같이, 카스액티브신호(CA_ACT)가 활성화되는 구간은 14클럭만큼 유지되어야 한다.

이를 종래의 메모리 장치에서는 7개의 쉬프트레지스터를 이용하여 구현하였으나, 본 실시예에 따른 메모리 장치는 2분주된 클럭신호(CLK')를 이용하고 4개의 쉬프트레지스터만으로 구현하였다.

따라서 종래보다 컬럼액티브신호를 형성하기 위해 구비되는 쉬프트레지스터 의 수가 줄들기 때문에 제어부의 회로면적도 줄일 수 있으며, 컬럼액티브신호를 형성하기 위한 소비전류량도 줄일 수 있어, 전체적으로는 메모리 장치의 동작전류를 줄일 수 있게 되는 것이다.

도13은 카스레이턴시가 3클럭이고, 버스트길이가 4클럭인 경우에 클럭신호와 분주된 클럭신호의 위상이 다를 때를 나타내는데, 이 경우에도 정해진 클럭수만큼 카스액티브신호(CA_ACT)를 활성화시켜 출력하게 되고, 그에 따라 내부전압이 발생된다.

도14는 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치를 나타내는 회로도이다.

도14에 도시된 제2 실시예에 따른 반도체 메모리 장치는 제1 실시예에 따른 반도체 메모리 장치와 같은 방법으로 동작하도록 구현되었으며, 다만 쉬프트레지스터 제어부(100')가 클럭신호를 2분주하는 것이 아니라 4분주하여 출력하도록 되어 있다.

따라서 이 경우에는 컬럼동작 감지신호를 쉬프팅하기 위해 구비되는 쉬프트레지스터가 2개만 구비되면, 카스레이턴시가 3클럭이고 버스트길이가 4클럭인 경우에 제1 실시예에서와 같은 구간을 가지는 카스액티브신호(CA_ACT)를 생성하여 출력할 수 있게 된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명에 의해서 주파수의 변동에 관계없이 최적화된 구간동안 내부전압이 코어회로에 공급하도록 제어하면서도, 회로면적과 동작전류량을 크게 줄일 수 있게 되었다.

따라서 전체적인 메모리 장치의 동작전류를 줄일 수 있으며, 제어회로의 회로면적도 줄일 수 있게 되었다.

Claims

클럭신호에 대응하여 데이터를 억세스하는 동기식 반도체 메모리 장치에 있어서,

컬럼어드레스 및 상기 컬럼어드레스에 대응하는 명령어 신호의 입력에 응답하여 컬럼동작 감지펄스를 출력하기 위한 동작제어부;

상기 컬럼동작 감지펄스에 대응하여 활성화되어 상기 클럭신호의 주기를 N배(N은 2이상의 자연수) 분주하여 출력하기 위한 쉬프트레지스터 제어부;

상기 쉬프트레지스터 제어부에서 출력되는 분주된 클럭신호에 동기시켜, 상기 컬럼동작 감지펄스를 출력단을 통해 다음단으로 쉬프팅시키 위한 직렬연결된 다수의 쉬프트레지스터;

상기 다수의 쉬프트레지스터에서 출력되는 각각의 출력신호를 논리합하여 컬럼액티브신호를 출력하기 위한 신호조합부; 및

상기 컬럼액티브신호의 활성화구간동안 내부전압을 메모리 코어영역으로 제공하여 위한 내부전압 생성부

를 구비하는 동기식 반도체 메모리 장치.
제 1 항에 있어서,

상기 다수의 쉬프트레지스터의 수는

버스트길이 및 카스레이턴시에 따라 그 수가 정해지는 것을 특징으로 하는 동기식 반도체 메모리 장치.
제 2 항에 있어서,

상기 쉬프트레지스터 제어부는

상기 컬럼액티브신호의 비활성화 타이밍에 응답하여 비활성화되는 것을 특징으로 하는 동기식 반도체 메모리 장치.
제 3 항에 있어서,

상기 쉬프트레지스터 제어부는

상기 클럭신호의 주기를 분주하여 출력하기 위한 주기분주부;

상기 컬럼동작 감지펄스에 응답하여 활성화되고, 상기 컬럼액티브신호의 비활성화타이밍에 응답하여 비활성화되는 출력인에이블 신호를 출력하는 인에이블 제어부; 및

상기 주기분주부에 의해 분주된 클럭신호를 상기 출력인에이블 신호에 응답하여 출력하기 위한 분주클럭신호 출력부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
제 4 항에 있어서,

상기 주기분주부는

상기 클럭신호를 2 또는 4주기로 분주하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
제 4 항에 있어서,

상기 주기분주부는

상기 클럭신호의 제1 레벨에 응답하여 입력단의 신호를 전달하기 위한 제1 전송게이트;

상기 제1 전송게이트에 의해 전달된 신호를 래치하기 위한 제1 래치;

상기 클럭신호의 제2 레벨에 응답하여 상기 제1 래치에 래치된 신호를 전달하기 위한 제2 전송게이트; 및

상기 제2 전송게이트에 의해 전달된 신호를 래치하기 위한 제2 래치; 및

상기 제2 래치에 의해 래치된 신호를 반전하여 상기 제1 전송게이트의 입력단에 신호를 전달하기 위한 인버터를 구비하여, 상기 제2 래치의 출력을 상기 분주클럭신호 출력부로 출력하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
제 6 항에 있어서,

상기 인에이블 제어부는

상기 컬럼액티브신호의 비활성화타이밍에 대응하는 펄스를 생성하여 출력하는 펄스생성부;

일측이 전원전압 공급단에 접속되며, 상기 펄스생성부의 출력을 게이트로 인가받는 제1 피모스트랜지스터;

상기 제1 피모스트랜지스터의 타측에 일측이 접속되며, 게이트로 상기 컬럼동작 감지펄스를 인가받는 제2 피모스트랜지스터;

상기 제2 피모스트랜지스터의 타측에 일측이 접속되며, 게이트로 상기 컬럼동작 감지펄스를 인가받고, 타측으로 접지전압 공급단이 접속된 앤모스트랜지스터

상기 제2 피모스트랜지스터와 상기 앤모스트랜지스터의 공통노드에 인가되는 신호를 래치하기 위한 제3 래치; 및

상기 제3 래치에 의해 래치된 신호를 버퍼링하여 상기 출력인에이블 신호로 출력하기 위한 버퍼를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
제 7 항에 있어서,

상기 분주클럭신호 출력부는

상기 출력인에이블 신호에 턴온되어 상기 주기분주부에서 출력되는 분주된 클럭신호를 상기 직렬연결된 다수의 쉬프트레지스터로 각각 출력하기 위한 제3 전 송게이트를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
제 1 항에 있어서,

상기 신호조합부는

상기 직렬연결된 다수의 쉬프트레지스터에서 각각 출력되는 출력신호를 입력받는 노어게이트; 및

상기 노어게이트의 출력을 반전한 상기 컬럼액티브신호를 상기 내부전압 생성부로 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
제 1 항에 있어서,

상기 쉬프트레지스터는

입력단에 인가된 신호를 상기 분주된 클럭신호의 제1 레벨에 응답하여 전달하기 위한 제1 전송게이트;

상기 제1 전송게이트에 의해 전달된 신호를 래치하기 위한 제1 래치;

상기 제1 래치에 의해 래치된 신호를 상기 분주된 클럭신호의 제2 레벨에 응답하여 전달하기 위한 제2 전송게이트; 및

상기 제2 전송게이트에 의해 전달된 신호를 래치하고 출력단으로 출력하기 위한 제2 래치를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.