KR102538702B1 - 반도체장치 - Google Patents

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Abstract

반도체장치는 버스트랭쓰의 모드에 따라 발생 횟수가 제어되는 시프팅펄스들을 생성하는 시프트레지스터; 및 상기 시프팅펄스들이 발생되는 구간에 따라 버스트동작이 수행되는 구간을 설정하는 제어신호를 생성하는 제어신호생성회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 버스트랭쓰에 따라 버스트동작을 수행하는 반도체장치에 관한 것이다.
반도체장치는 데이터가 연속적으로 입출력되는 동작을 수행하기 위해 버스트동작을 제공한다. 버스트동작이란 모드레지스터셋에 의해 설정되는 버스트랭쓰(Burst Length)만큼의 데이터가 연속적으로 입출력되는 방식으로 수행된다.
버스트동작을 위해 버스트랭쓰는 BL8, BL16 등으로 설정될 수 있다. 버스트랭쓰가 BL8로 설정되는 경우 리드커맨드 또는 라이트커맨드에 의해 8 비트의 데이터가 연속적으로 입출력됨을 의미하고, 버스트랭쓰가 BL16으로 설정되는 경우 리드커맨드 또는 라이트커맨드에 의해 16 비트의 데이터가 연속적으로 입출력됨을 의미한다.
본 발명은 버스트랭쓰에 따라 버스트동작을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 버스트랭쓰의 모드에 따라 발생 횟수가 제어되는 시프팅펄스들을 생성하는 시프트레지스터; 및 상기 시프팅펄스들이 발생되는 구간에 따라 버스트동작이 수행되는 구간을 설정하는 제어신호를 생성하는 제어신호생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 전치코드에 따라 조절되는 프리앰블구간을 설정하기 위한 제1 제어신호를 생성하는 제1 제어신호생성회로; 버스트랭쓰의 모드에 따라 발생 횟수가 제어되는 시프팅펄스들과 후치코드에 응답하여 버스트동작을 위한 구간을 설정하기 위한 제2 제어신호를 생성하는 제2 제어신호생성회로; 및 상기 제1 제어신호 및 제2 제어신호를 합성하여 합성제어신호를 생성하는 제어신호합성회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 버스트랭쓰의 모드가 변화하더라도 설계 변경 없이 용이하게 버스트동작을 제어하기 위한 제어신호를 생성함으로써, 회로 면적을 감소시킬 수 있고, 전류소모를 절감할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 합성개시펄스생성회로의 일 실시예에 따른 회로도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 시프트레지스터의 일 실시예에 따른 회로도이다.
도 4는 도 1에 도시된 반도체장치에 포함된 연속개시펄스생성회로의 일 실시예에 따른 회로도이다.
도 5는 도 1에 도시된 반도체장치에 포함된 제어신호생성회로의 일 실시예에 따른 구성을 도시한 회로도이다.
도 6 내지 도 8은 도 1 내지 도 5에 도시된 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 10은 도 9에 도시된 반도체장치에 포함된 제1 시프트레지스터의 일 실시예에 따른 회로도이다.
도 11은 도 9에 도시된 반도체장치에 포함된 연속개시펄스생성회로의 일 실시예에 따른 회로도이다.
도 12는 도 9에 도시된 반도체장치에 포함된 합성개시펄스생성회로의 일 실시예에 따른 회로도이다.
도 13은 도 9에 도시된 반도체장치에 포함된 제2 시프트레지스터의 일 실시예에 따른 회로도이다.
도 14는 도 9에 도시된 반도체장치에 포함된 제1 제어신호생성회로의 일 실시예에 따른 회로도이다.
도 15는 도 9에 도시된 반도체장치에 포함된 제2 제어신호생성회로의 일 실시예에 따른 회로도이다.
도 16은 도 9에 도시된 반도체장치에 포함된 제어신호합성회로의 일 실시예에 따른 회로도이다.
도 17 및 도 18은 도 9 내지 도 16에 도시된 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 19는 도 1에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체장치는 합성개시펄스생성회로(11), 시프트레지스터(12), 연속개시펄스생성회로(13) 및 제어신호생성회로(14)를 포함할 수 있다.
합성개시펄스생성회로(11)는 개시펄스(INTP) 및 연속개시펄스(INTP_C)에 응답하여 합성개시펄스(INTP_SUM)를 생성할 수 있다. 합성개시펄스생성회로(11)는 개시펄스(INTP)가 발생되거나 연속개시펄스(INTP_C)가 발생되는 경우 합성개시펄스(INTP_SUM)를 발생시킬 수 있다. 개시펄스(INTP)는 리드커맨드 또는 라이트커맨드에 따른 데이터입출력동작을 수행하기 위해 발생될 수 있다. 합성개시펄스생성회로(11)의 보다 구체적인 구성 및 동작에 대한 설명은 도 2를 참고하여 후술한다.
시프트레지스터(12)는 클럭(CLK)에 따라 합성개시펄스(INTP_SUM)를 시프팅시켜 제1 내지 제8 시프팅펄스(SP<1:8>)를 생성할 수 있다. 시프트레지스터(12)는 클럭(CLK)의 기설정된 에지에 동기하여 합성개시펄스(INTP_SUM)로부터 제1 시프팅펄스(SP<1>)를 생성할 수 있다. 본 실시예에서 클럭(CLK)의 기설정된 에지는 클럭(CLK)이 로직로우레벨에서 로직하이레벨로 천이하는 라이징에지로 설정될 수 있다. 시프트레지스터(12)는 제1 시프팅펄스(SP<1>)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제2 시프팅펄스(SP<2>)를 생성할 수 있다. 시프트레지스터(12)는 제2 시프팅펄스(SP<2>)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제3 시프팅펄스(SP<3>)를 생성할 수 있다. 시프트레지스터(12)는 제3 시프팅펄스(SP<3>)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제4 시프팅펄스(SP<4>)를 생성할 수 있다. 시프트레지스터(12)는 제4 시프팅펄스(SP<4>)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제5 시프팅펄스(SP<5>)를 생성할 수 있다. 시프트레지스터(12)는 제5 시프팅펄스(SP<5>)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제6 시프팅펄스(SP<6>)를 생성할 수 있다. 시프트레지스터(12)는 제6 시프팅펄스(SP<6>)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제7 시프팅펄스(SP<7>)를 생성할 수 있다. 시프트레지스터(12)는 제7 시프팅펄스(SP<7>)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제8 시프팅펄스(SP<8>)를 생성할 수 있다. 일반적으로 설명하면 시프트레지스터(12)는 제n 시프팅펄스(SP<n>)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제n+1 시프팅펄스(SP<n+1>)를 생성할 수 있다. 본 실시예에서 시프트레지스터(12)는 버스트랭쓰가 BL8 및 BL16으로 설정된 상태에서의 버스트동작을 위해 제1 내지 제8 시프팅펄스(SP<1:8>)를 생성하도록 구현되었지만 실시예에 따라서 시프트레지스터(12)가 다른 수의 시프팅펄스들이 생성하도록 구현될 수도 있다. 버스트랭쓰가 BL8로 설정되는 경우 리드커맨드 또는 라이트커맨드에 의해 8 비트의 데이터가 연속적으로 입출력될 수 있고, 버스트랭쓰가 BL16으로 설정되는 경우 리드커맨드 또는 라이트커맨드에 의해 16 비트의 데이터가 연속적으로 입출력될 수 있다. 시프트레지스터(12)의 보다 구체적인 구성 및 동작에 대한 설명은 도 3을 참고하여 후술한다.
연속개시펄스생성회로(13)는 제1 내지 제8 시프팅펄스(SP<1:8>) 및 버스트랭쓰정보신호(M_BL16)에 응답하여 연속개시펄스(INTP_C)를 생성할 수 있다. 연속개시펄스생성회로(13)는 제1 내지 제8 시프팅펄스(SP<1:8>) 중 적어도 하나를 이용하여 기설정된 버스트랭쓰에 따른 버스트동작 수행을 위해 연속개시펄스(INTP_C)를 생성할 수 있다. 버스트랭쓰정보신호(M_BL16)는 버스트랭쓰가 BL16으로 설정된 상태에서의 버스트동작을 위해 인에이블될 수 있다. 연속개시펄스생성회로(13)는 버스트랭쓰가 BL16으로 설정된 상태에서 제1 내지 제7 시프팅펄스(SP<1:7>) 중 하나가 발생된 후 제8 시프팅펄스(SP<8>)를 연속개시펄스(INTP_C)로 출력할 수 있다. 연속개시펄스생성회로(13)의 보다 구체적인 구성 및 동작에 대한 설명은 도 4를 참고하여 후술한다.
제어신호생성회로(14)는 제1 내지 제8 시프팅펄스(SP<1:8>)에 응답하여 제어신호(CNT)를 생성할 수 있다. 제어신호생성회로(14)는 제1 내지 제8 시프팅펄스(SP<1:8>)가 발생되는 구간동안 인에이블된 상태를 유지하는 제어신호(CNT)를 생성할 수 있다. 제어신호(CNT)는 기설정된 버스트랭쓰에 따른 버스트동작을 수행하기 위한 구간동안 인에이블되도록 생성될 수 있다. 제어신호생성회로(14)의 보다 구체적인 구성 및 동작에 대한 설명은 도 5를 참고하여 후술한다.
도 2를 참고하면 합성개시펄스생성회로(11)는 오어게이트(OR11)를 포함할 수 있다. 오어게이트(OR11)는 개시펄스(INTP) 및 연속개시펄스(INTP_C)를 입력받아 논리합 연산을 수행하여 합성개시펄스(INTP_SUM)를 생성할 수 있다. 합성개시펄스생성회로(11)는 개시펄스(INTP)가 발생되거나 연속개시펄스(INTP_C)가 발생되는 경우 합성개시펄스(INTP_SUM)를 발생시킬 수 있다.
도 3을 참고하면 시프트레지스터(12)는 지연기(120) 및 제1 내지 제8 래치(121~128)를 포함할 수 있다.
지연기(120)는 인버터들(IV121, IV122)을 포함할 수 있다. 지연기(120)는 합성개시펄스(INTP_SUM)를 인버터들(IV121, IV122)을 통해 설정된 지연구간만큼 지연시켜 출력시킬 수 있다. 합성개시펄스(INTP_SUM)가 클럭(CLK)의 라이징에지에 동기하여 발생하더라도 지연기(120)에 의해 합성개시펄스(INTP_SUM)가 지연되어 출력됨으로써, 제1 시프팅펄스(SP<1>)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 라이징에지에 동기하여 발생된다.
제1 내지 제8 래치(121~128)는 D플립플럽으로 구현될 수 있다. 제1 래치(121)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 첫번째 라이징 에지에 동기하여 지연기(120)의 출력펄스를 시프팅하여 제1 시프팅펄스(SP<1>)로 출력할 수 있다. 제2 래치(122)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 2번째 라이징 에지에 동기하여 제1 시프팅펄스(SP<1>)를 시프팅하여 제2 시프팅펄스(SP<2>)로 출력할 수 있다. 제3 래치(123)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 3번째 라이징 에지에 동기하여 제2 시프팅펄스(SP<2>)를 시프팅하여 제3 시프팅펄스(SP<3>)로 출력할 수 있다. 제4 래치(124)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 4번째 라이징 에지에 동기하여 제3 시프팅펄스(SP<3>)를 시프팅하여 제4 시프팅펄스(SP<4>)로 출력할 수 있다. 제5 래치(125)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 5번째 라이징 에지에 동기하여 제4 시프팅펄스(SP<4>)를 시프팅하여 제5 시프팅펄스(SP<5>)로 출력할 수 있다. 제6 래치(126)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 6번째 라이징 에지에 동기하여 제5 시프팅펄스(SP<5>)를 시프팅하여 제6 시프팅펄스(SP<6>)로 출력할 수 있다. 제7 래치(127)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 7번째 라이징 에지에 동기하여 제6 시프팅펄스(SP<6>)를 시프팅하여 제7 시프팅펄스(SP<7>)로 출력할 수 있다. 제8 래치(128)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 8번째 라이징 에지에 동기하여 제7 시프팅펄스(SP<7>)를 시프팅하여 제8 시프팅펄스(SP<8>)로 출력할 수 있다.
시프트레지스터(12)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 첫번째 라이징 에지가 발생한 시점까지 합성개시펄스(INTP_SUM)를 시프팅하여 제1 시프팅펄스(SP<1>)를 생성할 수 있다. 시프트레지스터(12)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 2번째 라이징 에지가 발생한 시점까지 합성개시펄스(INTP_SUM)를 시프팅하여 제2 시프팅펄스(SP<2>)를 생성할 수 있다. 시프트레지스터(12)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 3번째 라이징 에지가 발생한 시점까지 합성개시펄스(INTP_SUM)를 시프팅하여 제3 시프팅펄스(SP<3>)를 생성할 수 있다. 시프트레지스터(12)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 4번째 라이징 에지가 발생한 시점까지 합성개시펄스(INTP_SUM)를 시프팅하여 제4 시프팅펄스(SP<4>)를 생성할 수 있다. 시프트레지스터(12)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 5번째 라이징 에지가 발생한 시점까지 합성개시펄스(INTP_SUM)를 시프팅하여 제5 시프팅펄스(SP<5>)를 생성할 수 있다. 시프트레지스터(12)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 6번째 라이징 에지가 발생한 시점까지 합성개시펄스(INTP_SUM)를 시프팅하여 제6 시프팅펄스(SP<6>)를 생성할 수 있다. 시프트레지스터(12)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 7번째 라이징 에지가 발생한 시점까지 합성개시펄스(INTP_SUM)를 시프팅하여 제7 시프팅펄스(SP<7>)를 생성할 수 있다. 시프트레지스터(12)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 8번째 라이징 에지가 발생한 시점까지 합성개시펄스(INTP_SUM)를 시프팅하여 제8 시프팅펄스(SP<8>)를 생성할 수 있다.
도 4를 참고하면 연속개시펄스생성회로(13)는 전달신호생성회로(131) 및 연속개시펄스출력회로(132)를 포함할 수 있다. 전달신호생성회로(131)는 T플립플롭으로 구현될 수 있다. 전달신호생성회로(131)는 제2 시프팅펄스(SP<2>)가 발생되는 경우 로직레벨이 천이되는 전달신호(TS)를 생성할 수 있다. 예를 들어, 전달신호생성회로(131)는 제2 시프팅펄스(SP<2>)가 첫번째 발생하는 경우 로직로우레벨에서 로직하이레벨로 천이하는 전달신호(TS)를 생성할 수 있고, 제2 시프팅펄스(SP<2>)가 2번째 발생하는 경우 로직하이레벨에서 로직로우레벨로 천이하는 전달신호(TS)를 생성할 수 있으며, 제2 시프팅펄스(SP<2>)가 3번째 발생하는 경우 로직로우레벨에서 로직하이레벨로 천이하는 전달신호(TS)를 생성할 수 있다. 연속개시펄스출력회로(132)는 앤드게이트(AND13)를 포함할 수 있다. 앤드게이트(AND13)는 전달신호(TS), 버스트랭쓰정보신호(M_BL16) 및 제8 시프팅펄스(SP<8>)를 입력받아 논리곱 연산을 수행하여 연속개시펄스(INTP_C)를 생성할 수 있다. 연속개시펄스출력회로(132)는 전달신호(TS) 및 버스트랭쓰정보신호(M_BL16)에 응답하여 제8 시프팅펄스(SP<8>)로부터 연속개시펄스(INTP_C)를 생성할 수 있다. 연속개시펄스출력회로(132)는 버스트랭쓰가 BL16으로 설정된 상태에서 전달신호(TS)가 로직하이레벨인 구간동안 제8 시프팅펄스(SP<8>)를 버퍼링하여 연속개시펄스(INTP_C)를 출력할 수 있다. 연속개시펄스출력회로(132)는 버스트랭쓰가 BL8로 설정된 상태에서는 로직로우레벨의 버스트랭쓰정보신호(M_BL16)에 의해 연속개시펄스(INTP_C)를 발생시키지 않는다.
도 5를 참고하면 제어신호생성회로(14)는 오어게이트(OR14)를 포함할 수 있다. 오어게이트(OR14)는 제1 내지 제8 시프팅펄스(SP<1:8>)를 입력받아 논리합 연산을 수행하여 제어신호(CNT)를 생성할 수 있다. 제어신호생성회로(14)는 제1 내지 제8 시프팅펄스(SP<1:8>)가 발생되는 구간동안 인에이블된 상태를 유지하는 제어신호(CNT)를 생성할 수 있다. 제어신호(CNT)는 기설정된 버스트랭쓰에 따른 버스트동작을 수행하기 위한 구간동안 인에이블되도록 생성될 수 있다.
이상 살펴본 바와 같이 구성된 반도체장치의 동작을 살펴보되, 버스트랭쓰가 BL8로 설정된 상태에서의 버스트동작, 버스트랭쓰가 BL16으로 설정된 상태에서의 버스트동작 및 버스트랭쓰가 BL16으로 설정된 상태에서 연속적으로 수행되는 버스트동작을 도 6 내지 도 8을 참고하여 살펴보면 다음과 같다.
도 6을 참고하면 버스트랭쓰가 BL8로 설정되어 버스트랭쓰정보신호(M_BL16)가 로직로우레벨로 설정된 상태에서 수행되는 버스트동작이 도시되어 있다. 버스트랭쓰가 BL8로 설정된 경우는 버스트랭쓰가 제1 모드로 설정된 경우에 대응될 수 있다. 도 6에 도시된 바와 같이, T11 시점에 동기하여 개시펄스(INTP)가 발생하면 개시펄스(INTP)는 합성개시펄스(INTP_SUM)로 출력된다. 합성개시펄스(INTP_SUM)가 클럭(CLK)에 동기하여 반복적으로 시프팅되어 제1 내지 제8 시프팅펄스들(SP<1:8>)을 순차적으로 생성한다. 버스트랭쓰가 BL8로 설정된 상태에서 수행되는 버스트동작을 위한 제어신호(CNT)의 인에이블구간은 제1 시프팅펄스(SP<1>)가 발생되는 시점부터 제8 시프팅펄스(SP<8>)의 발생이 종료되는 시점까지의 구간으로 설정된다.
도 7을 참고하면 버스트랭쓰가 BL16으로 설정되어 버스트랭쓰정보신호(M_BL16)가 로직하이레벨로 설정된 상태에서 수행되는 버스트동작이 도시되어 있다. 버스트랭쓰가 BL16으로 설정된 경우는 버스트랭쓰가 제2 모드로 설정된 경우에 대응될 수 있다. 도 7에 도시된 바와 같이, T21 시점에 동기하여 개시펄스(INTP)가 발생하면 개시펄스(INTP)는 합성개시펄스(INTP_SUM)로 출력된다. 합성개시펄스(INTP_SUM)가 클럭(CLK)의 펄스들에 동기하여 반복적으로 시프팅되어 제1 내지 제8 시프팅펄스들(SP<1:8>)을 첫번째로 순차적으로 생성한다. 전달신호(TS)는 제2 시프팅펄스(SP<2>)가 첫번째로 발생되는 시점에 동기하여 로직로우레벨에서 로직하이레벨로 천이한다. 전달신호(TS)가 로직하이레벨인 구간동안 발생되는 제8 시프팅펄스(SP<8>)는 연속개시펄스(INTP_C)로 출력된다. 연속개시펄스(INTP_C)가 발생되면, 합성개시펄스(INTP_SUM)가 발생되고 합성개시펄스(INTP_SUM)가 클럭(CLK)의 펄스들에 동기하여 반복적으로 시프팅되어 제1 내지 제8 시프팅펄스들(SP<1:8>)을 두번째로 순차적으로 생성한다. 전달신호(TS)는 제2 시프팅펄스(SP<2>)가 두번째로 발생되는 시점에 동기하여 로직하이레벨에서 로직로우레벨로 천이한다. 버스트랭쓰가 BL16으로 설정된 상태에서 수행되는 버스트동작을 위한 제어신호(CNT)의 인에이블구간은 제1 시프팅펄스(SP<1>)가 첫번째 발생되는 시점부터 제8 시프팅펄스(SP<8>)의 두번째 발생이 종료되는 시점까지의 구간으로 설정된다.
도 8을 참고하면 버스트랭쓰가 BL16으로 설정되어 버스트랭쓰정보신호(M_BL16)가 로직하이레벨로 설정된 상태에서 연속적으로 수행되는 버스트동작들이 도시되어 있다. 도 8에 도시된 바와 같이, T31 시점에 동기하여 개시펄스(INTP)가 첫번째로 발생하면 개시펄스(INTP)는 합성개시펄스(INTP_SUM)로 출력된다. 제1 내지 제8 시프팅펄스(SP<1:8>) 각각은 합성개시펄스(INTP_SUM)가 클럭(CLK)의 펄스들에 동기하여 반복적으로 시프팅되어 제1 내지 제8 시프팅펄스들(SP<1:8>)을 첫번째로 순차적으로 생성한다. 전달신호(TS)는 제2 시프팅펄스(SP<2>)가 첫번째로 발생되는 시점에 동기하여 로직로우레벨에서 로직하이레벨로 천이한다. 전달신호(TS)가 로직하이레벨인 구간동안 발생되는 제8 시프팅펄스(SP<8>)는 연속개시펄스(INTP_C)로 출력된다. 연속개시펄스(INTP_C)가 발생되면, 합성개시펄스(INTP_SUM)가 발생되고 합성개시펄스(INTP_SUM)가 클럭(CLK)의 펄스들에 동기하여 반복적으로 시프팅되어 제1 내지 제8 시프팅펄스들(SP<1:8>)을 두번째로 순차적으로 생성한다. 전달신호(TS)는 제2 시프팅펄스(SP<2>)가 두번째로 발생되는 시점에 동기하여 로직하이레벨에서 로직로우레벨로 천이한다. T32 시점에 동기하여 개시펄스(INTP)가 두번째로 발생하면 개시펄스(INTP)는 합성개시펄스(INTP_SUM)로 출력된다. 합성개시펄스(INTP_SUM)가 클럭(CLK)의 펄스들에 동기하여 반복적으로 시프팅되어 제1 내지 제8 시프팅펄스들(SP<1:8>)을 세번째로 순차적으로 생성한다. 전달신호(TS)는 제2 시프팅펄스(SP<2>)가 세번째로 발생되는 시점에 동기하여 로직로우레벨에서 로직하이레벨로 천이한다. 버스트랭쓰가 BL16으로 설정된 상태에서 연속적으로 수행되는 버스트동작들을 위한 제어신호(CNT)의 인에이블구간은 제1 시프팅펄스(SP<1>)가 첫번째 발생되는 시점부터 연속적인 버스트동작이 종료되는 시점까지의 구간으로 설정된다.
도 9에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 반도체장치는 제1 시프트레지스터(21), 연속개시펄스생성회로(22), 합성개시펄스생성회로(23), 제2 시프트레지스터(24), 제1 제어신호생성회로(25), 제2 제어신호생성회로(26) 및 제어신호합성회로(27)를 포함할 수 있다.
제1 시프트레지스터(21)는 클럭(CLK)에 따라 개시펄스(INTP)를 시프팅시켜 제1 내지 제3 전치시프팅펄스(PSP<1:3>)와 전달개시펄스(TINTP)를 생성할 수 있다. 개시펄스(INTP)는 리드커맨드 또는 라이트커맨드에 따른 데이터입출력동작을 수행하기 위해 발생될 수 있다. 제1 시프트레지스터(21)는 클럭(CLK)의 기설정된 에지에 동기하여 개시펄스(INTP)로부터 제1 전치시프팅펄스(PSP<1>)를 생성할 수 있다. 본 실시예에서 클럭(CLK)의 기설정된 에지는 클럭(CLK)이 로직로우레벨에서 로직하이레벨로 천이하는 라이징에지로 설정될 수 있다. 제1 시프트레지스터(21)는 제1 전치시프팅펄스(PSP<1>)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제2 전치시프팅펄스(PSP<2>)를 생성할 수 있다. 제1 시프트레지스터(21)는 제2 전치시프팅펄스(PSP<2>)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제3 전치시프팅펄스(PSP<3>)를 생성할 수 있다. 제1 내지 제3 전치시프팅펄스(PSP<1:3>)는 버스트랭쓰에 따른 버스트동작을 수행하기 전 프리앰블구간을 설정하기 위해 생성될 수 있다. 제1 시프트레지스터(21)는 제3 전치시프팅펄스(PSP<3>)를 클럭(CLK)의 N주기 구간만큼 시프팅하여 전달개시펄스(TINTP)를 생성할 수 있다. 본 실시예에서 N은 버스트랭쓰가 8로 설정된 버스트동작을 위해 8로 설정될 수 있다. 제1 시프트레지스터(21)의 보다 구체적인 구성 및 동작에 대한 설명은 도 10을 참고하여 후술한다.
연속개시펄스생성회로(22)는 전달개시펄스(TINTP) 및 버스트랭쓰정보신호(M_BL16)에 응답하여 연속개시펄스(INTP_C)를 생성할 수 있다. 버스트랭쓰정보신호(M_BL16)는 버스트랭쓰가 BL16으로 설정된 상태에서의 버스트동작을 위해 인에이블될 수 있다. 연속개시펄스생성회로(22)는 버스트랭쓰가 BL16으로 설정된 상태에서 전달개시펄스(TINTP)를 연속개시펄스(INTP_C)로 출력할 수 있다. 연속개시펄스생성회로(22)의 보다 구체적인 구성 및 동작에 대한 설명은 도 11을 참고하여 후술한다.
합성개시펄스생성회로(23)는 제3 전치시프팅펄스(PSP<3>) 및 연속개시펄스(INTP_C)에 응답하여 합성개시펄스(INTP_SUM)를 생성할 수 있다. 합성개시펄스생성회로(23)는 제3 전치시프팅펄스(PSP<3>)가 발생되거나 연속개시펄스(INTP_C)가 발생되는 경우 합성개시펄스(INTP_SUM)를 발생시킬 수 있다. 합성개시펄스생성회로(23)의 보다 구체적인 구성 및 동작에 대한 설명은 도 12를 참고하여 후술한다.
제2 시프트레지스터(24)는 클럭(CLK)에 따라 합성개시펄스(INTP_SUM)를 시프팅시켜 제1 내지 제8 시프팅펄스(SP<1:8>)를 생성할 수 있다. 제2 시프트레지스터(24)는 클럭(CLK)의 기설정된 에지에 동기하여 합성개시펄스(INTP_SUM)로부터 제1 시프팅펄스(SP<1>)를 생성할 수 있다. 제2 시프트레지스터(24)는 제1 시프팅펄스(SP<1>)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제2 시프팅펄스(SP<2>)를 생성할 수 있다. 제2 시프트레지스터(24)는 제2 시프팅펄스(SP<2>)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제3 시프팅펄스(SP<3>)를 생성할 수 있다. 제2 시프트레지스터(24)는 제3 시프팅펄스(SP<3>)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제4 시프팅펄스(SP<4>)를 생성할 수 있다. 제2 시프트레지스터(24)는 제4 시프팅펄스(SP<4>)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제5 시프팅펄스(SP<5>)를 생성할 수 있다. 제2 시프트레지스터(24)는 제5 시프팅펄스(SP<5>)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제6 시프팅펄스(SP<6>)를 생성할 수 있다. 제2 시프트레지스터(24)는 제6 시프팅펄스(SP<6>)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제7 시프팅펄스(SP<7>)를 생성할 수 있다. 제2 시프트레지스터(24)는 제7 시프팅펄스(SP<7>)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제8 시프팅펄스(SP<8>)를 생성할 수 있다. 본 실시예에서 제2 시프트레지스터(24)는 버스트랭쓰가 BL8 및 BL16으로 설정된 상태에서의 버스트동작을 위해 제1 내지 제8 시프팅펄스(SP<1:8>)를 생성하도록 구현되었지만 실시예에 따라서 제2 시프트레지스터(24)가 다른 수의 시프팅펄스들이 생성하도록 구현될 수도 있다. 제2 시프트레지스터(24)의 보다 구체적인 구성 및 동작에 대한 설명은 도 13을 참고하여 후술한다.
제1 제어신호생성회로(25)는 제1 내지 제3 전치코드(PRE<1:3>) 및 제1 내지 제3 전치시프팅펄스(PSP<1:3>)에 응답하여 제1 제어신호(CNT1)를 생성할 수 있다. 제1 제어신호생성회로(25)는 제1 내지 제3 전치코드(PRE<1:3>)의 로직레벨조합에 따라 제1 내지 제3 전치시프팅펄스(PSP<1:3>) 중 적어도 하나로부터 인에이블구간이 설정되는 제1 제어신호(CNT1)를 생성할 수 있다. 예를 들어, 제1 내지 제3 전치코드(PRE<1:3>)의 로직레벨조합이 '001'인 경우 제3 전치시프팅펄스(PSP<3>)로부터 제1 제어신호(CNT1)를 생성할 수 있고, 제1 내지 제3 전치코드(PRE<1:3>)의 로직레벨조합이 '011'인 경우 제2 및 제3 전치시프팅펄스(PSP<2:3>)를 논리합 연산하여 제1 제어신호(CNT1)를 생성할 수 있으며, 제1 내지 제3 전치코드(PRE<1:3>)의 로직레벨조합이 '111'인 경우 제1 내지 제3 전치시프팅펄스(PSP<1:3>)를 논리합 연산하여 제1 제어신호(CNT1)를 생성할 수 있다. 제1 내지 제3 전치코드(PRE<1:3>)의 로직레벨조합이 '001'인 경우라함은 제1 및 제2 전치코드(PRE<1:2>)가 모두 로직로우레벨이고, 제3 전치코드(PRE<3>)가 로직하이레벨인 경우를 의미한다. 제1 제어신호생성회로(25)의 보다 구체적인 구성 및 동작에 대한 설명은 도 14를 참고하여 후술한다.
제2 제어신호생성회로(26)는 제1 및 제2 후치코드(POST<1:2>)와 제1 내지 제8 시프팅펄스(SP<1:8>)에 응답하여 제2 제어신호(CNT2)를 생성할 수 있다. 버스트랭쓰가 BL8로 설정된 경우 제1 및 제2 후치코드(POST<1:2>)는 초기화된 로직레벨조합을 갖는다. 본 실시예에서 제1 및 제2 후치코드(POST<1:2>)의 초기화된 로직레벨조합은 제1 및 제2 후치코드(POST<1:2>)가 모두 로직하이레벨인 경우로 설정될 수 있다. 제1 및 제2 후치코드(POST<1:2>)가 버스트랭쓰가 BL16으로 설정된 경우 제1 및 제2 후치코드(POST<1:2>)는 첫번째 BL8의 버스트동작이 수행되는 구간동안 초기화된 로직레벨조합을 유지하고, 두번째 BL8의 버스트동작이 수행되는 구간동안 버스트동작이 수행되는 구간을 조절하기 위해 초기화된 로직레벨조합과 상이한 로직레벨조합을 가질 수 있다. 제2 제어신호생성회로(26)는 제1 및 제2 후치코드(POST<1:2>)의 로직레벨조합에 따라 제1 내지 제8 시프팅펄스(SP<1:8>)로부터 제2 제어신호(CNT2)의 인에이블구간을 설정할 수 있다. 예를 들어, 제1 및 제2 후치코드(POST<1:2>)의 로직레벨조합이 초기화된 상태인 '11'인 경우 제2 제어신호생성회로(26)는 제1 내지 제8 시프팅펄스(SP<1:8>)가 발생하는 구간동안 인에이블되는 제2 제어신호(CNT2)를 생성할 수 있고, 제1 및 제2 후치코드(POST<1:2>)의 로직레벨조합이 '10'인 경우 제2 제어신호생성회로(26)는 제1 내지 제7 시프팅펄스(SP<1:7>)가 발생하는 구간동안 인에이블되는 제2 제어신호(CNT2)를 생성할 수 있으며, 제1 및 제2 후치코드(POST<1:2>)의 로직레벨조합이 '00'인 경우 제2 제어신호생성회로(26)는 제1 내지 제6 시프팅펄스(SP<1:6>)가 발생하는 구간동안 인에이블되는 제2 제어신호(CNT2)를 생성할 수 있다. 제1 및 제2 후치코드(POST<1:2>)의 로직레벨조합이 '10'인 경우라함은 제1 후치코드(POST<1>)가 로직하이레벨이고, 제2 후치코드(POST<2>)가 로직로우레벨인 경우를 의미한다. 제2 제어신호생성회로(26)의 보다 구체적인 구성 및 동작에 대한 설명은 도 15를 참고하여 후술한다.
제어신호합성회로(27)는 제1 제어신호(CNT1) 및 제2 제어신호(CNT2)를 합성하여 합성제어신호(CNT_SUM)를 생성할 수 있다. 합성제어신호(CNT_SUM)는 제1 제어신호(CNT1)가 인에이블되는 프리앰블구간 및 제2 제어신호(CNT2)가 인에이블되는 버스트동작구간에서 인에이블될 수 있다. 제어신호합성회로(27)의 보다 구체적인 구성 및 동작에 대한 설명은 도 16을 참고하여 후술한다.
도 10을 참고하면 제1 시프트레지스터(21)는 지연기(2110) 및 제1 내지 제11 래치(2111~2113, 2121~2128)를 포함할 수 있다.
지연기(2110)는 직렬 접속된 인버터들(IV211, IV212)을 포함할 수 있다. 지연기(2110)는 개시펄스(INTP)를 인버터들(IV211, IV212)을 통해 설정된 지연구간만큼 지연시켜 출력시킬 수 있다. 개시펄스(INTP)가 클럭(CLK)의 라이징에지에 동기하여 발생하더라도 지연기(2110)에 의해 개시펄스(INTP)가 지연되어 출력됨으로써, 제1 전치시프팅펄스(PSP<1>)는 개시펄스(INTP)가 발생된 후 클럭(CLK)의 라이징에지에 동기하여 발생된다.
제1 내지 제11 래치(2111~2113, 2121~2128)는 D플립플럽으로 구현될 수 있다. 제1 래치(2111)는 개시펄스(INTP)가 발생된 후 클럭(CLK)의 첫번째 라이징 에지에 동기하여 지연기(2110)의 출력펄스를 시프팅하여 제1 전치시프팅펄스(PSP<1>)로 출력할 수 있다. 제2 래치(2112)는 개시펄스(INTP)가 발생된 후 클럭(CLK)의 2번째 라이징 에지에 동기하여 제1 전치시프팅펄스(PSP<1>)를 시프팅하여 제2 전치시프팅펄스(PSP<2>)로 출력할 수 있다. 제3 래치(2113)는 개시펄스(INTP)가 발생된 후 클럭(CLK)의 3번째 라이징 에지에 동기하여 제2 전치시프팅펄스(PSP<2>)를 시프팅하여 제3 전치시프팅펄스(PSP<3>)로 출력할 수 있다. 제4 래치(2121)는 개시펄스(INTP)가 발생된 후 클럭(CLK)의 4번째 라이징 에지에 동기하여 제3 전치시프팅펄스(PSP<3>)를 시프팅하여 제1 전달시프팅펄스(TSP<1>)로 출력할 수 있다. 제5 래치(2122)는 개시펄스(INTP)가 발생된 후 클럭(CLK)의 5번째 라이징 에지에 동기하여 제1 전달시프팅펄스(TSP<1>)를 시프팅하여 제2 전달시프팅펄스(TSP<2>)로 출력할 수 있다. 제6 래치(2123)는 개시펄스(INTP)가 발생된 후 클럭(CLK)의 6번째 라이징 에지에 동기하여 제2 전달시프팅펄스(TSP<2>)를 시프팅하여 제3 전달시프팅펄스(TSP<3>)로 출력할 수 있다. 제7 래치(2124)는 개시펄스(INTP)가 발생된 후 클럭(CLK)의 7번째 라이징 에지에 동기하여 제3 전달시프팅펄스(TSP<3>)를 시프팅하여 제4 전달시프팅펄스(TSP<4>)로 출력할 수 있다. 제8 래치(2125)는 개시펄스(INTP)가 발생된 후 클럭(CLK)의 8번째 라이징 에지에 동기하여 제4 전달시프팅펄스(TSP<4>)를 시프팅하여 제5 전달시프팅펄스(TSP<5>)로 출력할 수 있다. 제9 래치(2126)는 개시펄스(INTP)가 발생된 후 클럭(CLK)의 9번째 라이징 에지에 동기하여 제5 전달시프팅펄스(TSP<5>)를 시프팅하여 제6 전달시프팅펄스(TSP<6>)로 출력할 수 있다. 제10 래치(2127)는 개시펄스(INTP)가 발생된 후 클럭(CLK)의 10번째 라이징 에지에 동기하여 제6 전달시프팅펄스(TSP<6>)를 시프팅하여 제7 전달시프팅펄스(TSP<7>)로 출력할 수 있다. 제11 래치(2128)는 개시펄스(INTP)가 발생된 후 클럭(CLK)의 11번째 라이징 에지에 동기하여 제7 전달시프팅펄스(TSP<7>)를 시프팅하여 전달개시펄스(TINTP)로 출력할 수 있다.
제1 시프트레지스터(21)는 개시펄스(INTP)가 발생된 후 클럭(CLK)의 첫번째 라이징 에지가 발생한 시점까지 개시펄스(INTP)를 시프팅하여 제1 전치시프팅펄스(PSP<1>)를 생성할 수 있다. 제1 시프트레지스터(21)는 개시펄스(INTP)가 발생된 후 클럭(CLK)의 2번째 라이징 에지가 발생한 시점까지 개시펄스(INTP)를 시프팅하여 제2 전치시프팅펄스(PSP<2>)를 생성할 수 있다. 제1 시프트레지스터(21)는 개시펄스(INTP)가 발생된 후 클럭(CLK)의 3번째 라이징 에지가 발생한 시점까지 개시펄스(INTP)를 시프팅하여 제3 전치시프팅펄스(PSP<3>)를 생성할 수 있다. 제1 시프트레지스터(21)는 개시펄스(INTP)가 발생된 후 클럭(CLK)의 4번째 라이징 에지가 발생한 시점까지 개시펄스(INTP)를 시프팅하여 제1 전달시프팅펄스(TSP<1>)를 생성할 수 있다. 제1 시프트레지스터(21)는 개시펄스(INTP)가 발생된 후 클럭(CLK)의 5번째 라이징 에지가 발생한 시점까지 개시펄스(INTP)를 시프팅하여 제2 전달시프팅펄스(TSP<2>)를 생성할 수 있다. 제1 시프트레지스터(21)는 개시펄스(INTP)가 발생된 후 클럭(CLK)의 6번째 라이징 에지가 발생한 시점까지 개시펄스(INTP)를 시프팅하여 제3 전달시프팅펄스(TSP<3>)를 생성할 수 있다. 제1 시프트레지스터(21)는 개시펄스(INTP)가 발생된 후 클럭(CLK)의 7번째 라이징 에지가 발생한 시점까지 개시펄스(INTP)를 시프팅하여 제4 전달시프팅펄스(TSP<4>)를 생성할 수 있다. 제1 시프트레지스터(21)는 개시펄스(INTP)가 발생된 후 클럭(CLK)의 8번째 라이징 에지가 발생한 시점까지 개시펄스(INTP)를 시프팅하여 제5 전달시프팅펄스(TSP<5>)를 생성할 수 있다. 제1 시프트레지스터(21)는 개시펄스(INTP)가 발생된 후 클럭(CLK)의 9번째 라이징 에지가 발생한 시점까지 개시펄스(INTP)를 시프팅하여 제6 전달시프팅펄스(TSP<6>)를 생성할 수 있다. 제1 시프트레지스터(21)는 개시펄스(INTP)가 발생된 후 클럭(CLK)의 10번째 라이징 에지가 발생한 시점까지 개시펄스(INTP)를 시프팅하여 제7 전달시프팅펄스(TSP<7>)를 생성할 수 있다. 제1 시프트레지스터(21)는 개시펄스(INTP)가 발생된 후 클럭(CLK)의 11번째 라이징 에지가 발생한 시점까지 개시펄스(INTP)를 시프팅하여 전달개시펄스(TINTP)를 생성할 수 있다.
도 11을 참고하면 연속개시펄스생성회로(22)는 앤드게이트(AND22)를 포함할 수 있다. 앤드게이트(AND22)는 전달개시펄스(TINTP) 및 버스트랭쓰정보신호(M_BL16)를 입력받아 논리곱 연산을 수행하여 연속개시펄스(INTP_C)를 생성할 수 있다. 연속개시펄스생성회로(22)는 버스트랭쓰가 BL16으로 설정된 상태에서 로직하이레벨로 설정된 버스트랭쓰정보신호(M_BL16)가 연속개시펄스생성회로(22)로 입력되는 경우 전달개시펄스(TINTP)를 연속개시펄스(INTP_C)로 출력할 수 있다. 연속개시펄스생성회로(22)는 버스트랭쓰가 BL8으로 설정된 상태에서는 로직로우레벨로 설정되는 연속개시펄스(INTP_C)를 생성할 수 있다.
도 12를 참고하면 합성개시펄스생성회로(23)는 오어게이트(OR23)를 포함할 수 있다. 오어게이트(OR23)는 제3 전치시프팅펄스(PSP<3>) 및 연속개시펄스(INTP_C)를 입력받아 논리합 연산을 수행하여 합성개시펄스(INTP_SUM)를 생성할 수 있다. 합성개시펄스생성회로(23)는 제3 전치시프팅펄스(PSP<3>)가 로직하이레벨로 발생되거나 연속개시펄스(INTP_C)가 로직하이레벨로 발생되는 경우 합성개시펄스(INTP_SUM)를 로직하이레벨로 발생시킬 수 있다.
도 13을 참고하면 제2 시프트레지스터(24)는 지연기(240) 및 제1 내지 제8 래치(241~248)를 포함할 수 있다.
지연기(240)는 인버터들(IV241, IV242)을 포함할 수 있다. 지연기(240)는 합성개시펄스(INTP_SUM)를 인버터들(IV241, IV242)을 통해 설정된 지연구간만큼 지연시켜 출력시킬 수 있다. 합성개시펄스(INTP_SUM)가 클럭(CLK)의 라이징에지에 동기하여 발생하더라도 지연기(240)에 의해 합성개시펄스(INTP_SUM)가 지연되어 출력됨으로써, 제1 시프팅펄스(SP<1>)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 라이징에지에 동기하여 발생된다.
제1 내지 제8 래치(241~248)는 D플립플럽으로 구현될 수 있다. 제1 래치(241)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 첫번째 라이징 에지에 동기하여 지연기(240)의 출력펄스를 시프팅하여 제1 시프팅펄스(SP<1>)로 출력할 수 있다. 제2 래치(242)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 2번째 라이징 에지에 동기하여 제1 시프팅펄스(SP<1>)를 시프팅하여 제2 시프팅펄스(SP<2>)로 출력할 수 있다. 제3 래치(243)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 3번째 라이징 에지에 동기하여 제2 시프팅펄스(SP<2>)를 시프팅하여 제3 시프팅펄스(SP<3>)로 출력할 수 있다. 제4 래치(244)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 4번째 라이징 에지에 동기하여 제3 시프팅펄스(SP<3>)를 시프팅하여 제4 시프팅펄스(SP<4>)로 출력할 수 있다. 제5 래치(245)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 5번째 라이징 에지에 동기하여 제4 시프팅펄스(SP<4>)를 시프팅하여 제5 시프팅펄스(SP<5>)로 출력할 수 있다. 제6 래치(246)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 6번째 라이징 에지에 동기하여 제5 시프팅펄스(SP<5>)를 시프팅하여 제6 시프팅펄스(SP<6>)로 출력할 수 있다. 제7 래치(247)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 7번째 라이징 에지에 동기하여 제6 시프팅펄스(SP<6>)를 시프팅하여 제7 시프팅펄스(SP<7>)로 출력할 수 있다. 제8 래치(248)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 8번째 라이징 에지에 동기하여 제7 시프팅펄스(SP<7>)를 시프팅하여 제8 시프팅펄스(SP<8>)로 출력할 수 있다.
제2 시프트레지스터(24)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 첫번째 라이징 에지가 발생한 시점까지 합성개시펄스(INTP_SUM)를 시프팅하여 제1 시프팅펄스(SP<1>)를 생성할 수 있다. 제2 시프트레지스터(24)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 2번째 라이징 에지가 발생한 시점까지 합성개시펄스(INTP_SUM)를 시프팅하여 제2 시프팅펄스(SP<2>)를 생성할 수 있다. 제2 시프트레지스터(24)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 3번째 라이징 에지가 발생한 시점까지 합성개시펄스(INTP_SUM)를 시프팅하여 제3 시프팅펄스(SP<3>)를 생성할 수 있다. 제2 시프트레지스터(24)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 4번째 라이징 에지가 발생한 시점까지 합성개시펄스(INTP_SUM)를 시프팅하여 제4 시프팅펄스(SP<4>)를 생성할 수 있다. 제2 시프트레지스터(24)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 5번째 라이징 에지가 발생한 시점까지 합성개시펄스(INTP_SUM)를 시프팅하여 제5 시프팅펄스(SP<5>)를 생성할 수 있다. 제2 시프트레지스터(24)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 6번째 라이징 에지가 발생한 시점까지 합성개시펄스(INTP_SUM)를 시프팅하여 제6 시프팅펄스(SP<6>)를 생성할 수 있다. 제2 시프트레지스터(24)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 7번째 라이징 에지가 발생한 시점까지 합성개시펄스(INTP_SUM)를 시프팅하여 제7 시프팅펄스(SP<7>)를 생성할 수 있다. 제2 시프트레지스터(24)는 합성개시펄스(INTP_SUM)가 발생된 후 클럭(CLK)의 8번째 라이징 에지가 발생한 시점까지 합성개시펄스(INTP_SUM)를 시프팅하여 제8 시프팅펄스(SP<8>)를 생성할 수 있다.
도 14를 참고하면 제1 제어신호생성회로(25)는 앤드게이트들(AND251, AND252, AND253) 및 오어게이트(OR25)를 포함할 수 있다. 앤드게이트(AND251)는 제1 전치시프팅펄스(PSP<1>)와 제1 전치코드(PRE<1>)를 입력받아 논리곱 연산을 수행할 수 있다. 앤드게이트(AND252)는 제2 전치시프팅펄스(PSP<2>)와 제2 전치코드(PRE<2>)를 입력받아 논리곱 연산을 수행할 수 있다. 앤드게이트(AND253)는 제3 전치시프팅펄스(PSP<3>)와 제3 전치코드(PRE<3>)를 입력받아 부정논리곱 연산을 수행할 수 있다. 오어게이트(OR25)는 앤드게이트들(AND251, AND252, AND253)의 출력신호들을 입력받아 논리합 연산을 수행하여 제1 제어신호(CNT1)를 생성할 수 있다.
제1 제어신호생성회로(25)는 제1 내지 제3 전치코드(PRE<1:3>)의 로직레벨조합에 따라 제1 내지 제3 전치시프팅펄스(PSP<1:3>) 중 적어도 하나에 의해 인에이블구간이 설정되는 제1 제어신호(CNT1)를 생성할 수 있다. 예를 들어, 제1 내지 제3 전치코드(PRE<1:3>)의 로직레벨조합이 '001'인 경우 제1 제어신호생성회로(25)는 제3 전치시프팅펄스(PSP<3>)로부터 제1 제어신호(CNT1)를 생성할 수 있고, 제1 내지 제3 전치코드(PRE<1:3>)의 로직레벨조합이 '011'인 경우 제1 제어신호생성회로(25)는 제2 및 제3 전치시프팅펄스(PSP<2:3>)를 논리합 연산하여 제1 제어신호(CNT1)를 생성할 수 있으며, 제1 내지 제3 전치코드(PRE<1:3>)의 로직레벨조합이 '111'인 경우 제1 제어신호생성회로(25)는 제1 내지 제3 전치시프팅펄스(PSP<1:3>)를 논리합 연산하여 제1 제어신호(CNT1)를 생성할 수 있다.
도 15를 참고하면 제2 제어신호생성회로(26)는 앤드게이트들(AND261~AND268) 및 오어게이트(OR26)를 포함할 수 있다. 앤드게이트(AND261)는 제1 시프팅펄스(SP<1>)와 전원전압(VDD)을 입력받아 논리곱 연산을 수행할 수 있다. 앤드게이트(AND262)는 제2 시프팅펄스(SP<2>)와 전원전압(VDD)을 입력받아 논리곱 연산을 수행할 수 있다. 앤드게이트(AND263)는 제3 시프팅펄스(SP<3>)와 전원전압(VDD)을 입력받아 논리곱 연산을 수행할 수 있다. 앤드게이트(AND264)는 제4 시프팅펄스(SP<4>)와 전원전압(VDD)을 입력받아 논리곱 연산을 수행할 수 있다. 앤드게이트(NAND265)는 제5 시프팅펄스(SP<5>)와 전원전압(VDD)을 입력받아 논리곱 연산을 수행할 수 있다. 앤드게이트(AND266)는 제6 시프팅펄스(SP<6>)와 전원전압(VDD)을 입력받아 논리곱 연산을 수행할 수 있다. 앤드게이트(AND267)는 제7 시프팅펄스(SP<7>)와 제1 후치코드(POST<1>)를 입력받아 논리곱 연산을 수행할 수 있다. 앤드게이트(AND268)는 제8 시프팅펄스(SP<8>)와 제2 후치코드(POST<2>)를 입력받아 부정논리곱 연산을 수행할 수 있다. 오어게이트(OR26)는 앤드게이트들(AND261~AND268) 의 출력신호들을 입력받아 논리합 연산을 수행하여 제2 제어신호(CNT2)를 생성할 수 있다.
제2 제어신호생성회로(26)는 제1 및 제2 후치코드(POST<1:2>)의 로직레벨조합에 따라 제1 내지 제8 시프팅펄스(SP<1:8>)에 응답하여 제2 제어신호(CNT2)의 인에이블구간을 설정할 수 있다. 예를 들어, 제1 및 제2 후치코드(POST<1:2>)의 로직레벨조합이 초기화된 상태인 '11'인 경우 제2 제어신호생성회로(26)는 제1 내지 제8 시프팅펄스(SP<1:8>)가 발생하는 구간동안 인에이블되는 제2 제어신호(CNT2)를 생성할 수 있고, 제1 및 제2 후치코드(POST<1:2>)의 로직레벨조합이 '10'인 경우 제2 제어신호생성회로(26)는 제1 내지 제7 시프팅펄스(SP<1:7>)가 발생하는 구간동안 인에이블되는 제2 제어신호(CNT2)를 생성할 수 있으며, 제1 및 제2 후치코드(POST<1:2>)의 로직레벨조합이 '00'인 경우 제2 제어신호생성회로(26)는 제1 내지 제6 시프팅펄스(SP<1:6>)가 발생하는 구간동안 인에이블되는 제2 제어신호(CNT2)를 생성할 수 있다. 제1 및 제2 후치코드(POST<1:2>)의 로직레벨조합이 '10'인 경우라함은 제1 후치코드(POST<1>)가 로직하이레벨이고, 제2 후치코드(POST<2>)가 로직로우레벨인 경우를 의미한다.
도 16을 참고하면 제어신호합성회로(27)는 오어게이트(OR27)를 포함할 수 있다. 오어게이트(OR27)는 제1 제어신호(CNT1) 및 제2 제어신호(CNT2)를 입력받아 논리합 연산을 수행하여 합성제어신호(CNT_SUM)를 생성할 수 있다. 제어신호합성회로(27)는 제1 제어신호(CNT1)가 인에이블되는 프리앰블구간 및 제2 제어신호(CNT2)가 인에이블되는 버스트동작구간에서 인에이블되는 합성제어신호(CNT_SUM)를 생성할 수 있다.
이상 살펴본 바와 같이 구성된 반도체장치의 동작을 살펴보되, 버스트동작이 수행되기 전 프리앰블구간을 설정하는 동작 및 버스트랭쓰가 BL16으로 설정된 상태에서 수행되는 버스트동작을 도 17 및 도 18을 참고하여 살펴보면 다음과 같다.
도 17을 참고하면 버스트동작에 앞서서 프리앰블구간을 설정하는 동작이 도시되어 있다. 도 17에 도시된 바와 같이, T41 시점에 동기하여 개시펄스(INTP)가 발생하면 개시펄스(INTP)가 클럭(CLK)에 동기하여 연속적으로 시프팅되어 제1 내지 제3 전치시프팅펄스(PSP<1:3>)을 순차적으로 발생시킨다. 프리앰블구간은 제1 제어신호(CNT1)의 인에이블구간으로 설정된다. 프리앰블구간은 제1 내지 제3 전치코드(PRE<1:3>)의 로직레벨조합에 따라 조절된다. 예를 들면, 제1 내지 제3 전치코드(PRE<1:3>)의 로직레벨조합이 '001'인 경우 프리앰블구간은 제3 전치시프팅펄스(PSP<3>)가 발생되는 구간으로 설정되고, 제1 내지 제3 전치코드(PRE<1:3>)의 로직레벨조합이 '011'인 경우 프리앰블구간은 제2 및 제3 전치시프팅펄스(PSP<2:3>)가 발생되는 구간으로 설정되며, 제1 내지 제3 전치코드(PRE<1:3>)의 로직레벨조합이 '111'인 경우 프리앰블구간은 제1 내지 제3 전치시프팅펄스(PSP<1:3>)가 발생되는 구간으로 설정된다.
도 18을 참고하면 버스트랭쓰가 BL16으로 설정되어 버스트랭쓰정보신호(M_BL16)가 로직하이레벨로 설정된 상태에서의 버스트동작을 확인할 수 있다. 도 18에 도시된 바와 같이, T51 시점에 동기하여 개시펄스(INTP)가 발생하면 도 17에서 설명한 바와 같이 프리앰블구간동안 인에이블되는 제1 제어신호(CNT1)가 발생된다. 여기서, 프리앰블구간은 제1 내지 제3 전치코드(PRE<1:3>)의 로직레벨조합이 '001'로 설정되어 제3 전치시프팅펄스(PSP<3>)가 발생되는 구간으로 설정된 경우를 가정하여 설명한다. 제3 전치시프팅펄스(PSP<3>)가 클럭(CLK)의 펄스들에 동기하여 반복적으로 시프팅되어 제1 내지 제8 시프팅펄스들(SP<1:8>)을 순차적으로 첫번째로 발생시킨다. 제 8 시프팅펄스(SP<8>)가 발생되는 T52 시점에서 전달개시펄스(TINTP)가 발생되고, 전달개시펄스(TINTP)가 클럭(CLK)의 펄스들에 동기하여 반복적으로 시프팅되어 제1 내지 제8 시프팅펄스들(SP<1:8>)을 순차적으로 2번째로 발생된다. 버스트동작이 수행되는 구간은 제2 제어신호(CNT2)가 로직하이레벨로 인에이블되는 구간으로 설정된다. 제2 제어신호(CNT2)의 인에이블 구간은 제1 및 제2 후치코드(POST<1:2>)의 로직레벨조합에 따라 제1 내지 제8 시프팅펄스(SP<1:8>)로부터 설정된다. T52 시점이후 제1 및 제2 후치코드(POST<1:2>)의 로직레벨조합이 초기화된 상태인 '11'인 경우 제2 제어신호(CNT2)는 제1 내지 제8 시프팅펄스(SP<1:8>)가 발생하는 구간동안 로직하이레벨로 인에이블 상태를 유지한다. T52 시점이후 제1 및 제2 후치코드(POST<1:2>)의 로직레벨조합이 초기화된 상태인 '10'인 경우 제2 제어신호(CNT2)는 제1 내지 제7 시프팅펄스(SP<1:7>)가 발생하는 구간동안 로직하이레벨로 인에이블 상태를 유지한다. T52 시점이후 제1 및 제2 후치코드(POST<1:2>)의 로직레벨조합이 초기화된 상태인 '00'인 경우 제2 제어신호(CNT2)는 제1 내지 제6 시프팅펄스(SP<1:6>)가 발생하는 구간동안 로직하이레벨로 인에이블 상태를 유지한다. 합성제어신호(CNT_SUM)는 제1 제어신호(CNT1)가 인에이블되는 프리앰블구간 및 제2 제어신호(CNT2)가 인에이블되는 버스트동작이 수행되는 구간동안 인에이블된다. 합성제어신호(CNT_SUM)의 인에이블구간은 제1 및 제2 후치코드(POST<1:2>)의 로직레벨조합이 '00'인 경우 A로 설정되고, 제1 및 제2 후치코드(POST<1:2>)의 로직레벨조합이 '10'인 경우 B로 설정되며, 제1 및 제2 후치코드(POST<1:2>)의 로직레벨조합이 '11'인 경우 C로 설정된다.
앞서, 도 1 내지 도 18에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 19를 참고하면 본 발명의 일 실시 예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1 및 도 9에 도시된 반도체장치들중 적어도 하나를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 19에서는 메모리컨트롤러(1002)가 하나의 블럭으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
11: 합성개시펄스생성회로 12: 시프트레지스터
13: 연속개시펄스생성회로 14: 제어신호생성회로
131: 전달신호생성회로 132: 연속개시펄스출력회로
21: 제1 시프트레지스터 22: 연속개시펄스생성회로
23: 합성개시펄스생성회로 24: 제2 시프트레지스터
25: 제1 제어신호생성회로 26: 제2 제어신호생성회로
27: 제어신호합성회로

Claims (20)

  1. 버스트랭쓰의 모드에 따라 발생 횟수가 제어되는 시프팅펄스들을 생성하는 시프트레지스터; 및
    상기 시프팅펄스들이 발생되는 구간에 따라 버스트동작이 수행되는 구간을 설정하는 제어신호를 생성하는 제어신호생성회로를 포함하되,
    상기 버스트랭쓰의 모드를 토대로 라이트커맨드 및 리드커맨드에 의해 다수의 비트들이 포함된 데이터가 입력되거나 출력되는 반도체장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 버스트랭쓰가 제1 모드로 설정된 경우 상기 시프팅펄스들은 1회 발생하고, 상기 버스트랭쓰가 제2 모드로 설정된 경우 상기 시프팅펄스들은 2회 발생하는 반도체장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 버스트랭쓰가 제1 모드로 설정된 경우 상기 리드커맨드 또는 상기 라이트커맨드에 의해 8 비트의 데이터가 연속적으로 상기 반도체장치로부터 출력되거나 또는 상기 반도체장치로 입력되고, 상기 버스트랭쓰가 제2 모드로 설정된 경우 상기 리드커맨드 또는 상기 라이트커맨드에 의해 16 비트의 데이터가 연속적으로 상기 반도체장치로부터 출력되거나 또는 상기 반도체장치로 입력되는 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 시프팅펄스들은 제1 시프팅펄스 및 제2 시프팅펄스를 포함하고, 상기 시프트레지스터는 클럭에 동기하여 합성개시펄스를 시프팅하여 순차적으로 상기 제1 시프팅펄스 및 상기 제2 시프팅펄스를 생성하는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서, 상기 시프트레지스터는 상기 합성개시펄스가 발생된 후 상기 클럭의 기설정된 에지에 동기하여 상기 합성개시펄스를 시프팅하여 상기 제1 시프팅펄스를 발생시키고, 상기 제1 시프팅펄스를 상기 클럭의 한주기구간만큼 시프팅하여 상기 제2 시프팅펄스를 발생시키는 반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    개시펄스 또는 연속개시펄스가 발생하는 경우 상기 합성개시펄스를 발생시키는 합성개시펄스생성회로를 더 포함하는 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 개시펄스는 상기 리드커맨드 또는 상기 라이트커맨드에 따른 데이터입출력동작을 수행하기 위해 발생되는 반도체장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 연속개시펄스는 상기 버스트랭쓰가 제1 모드로 설정된 상태에서 발생되지 않고, 상기 버스트랭쓰가 제2 모드로 설정된 상태에서 상기 제2 시프팅펄스로부터 생성되는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 시프팅펄스들은 제1 시프팅펄스 및 제2 시프팅펄스를 포함하고, 상기 제어신호생성회로는 상기 제1 시프팅펄스 또는 상기 제2 시프팅펄스가 발생되는 구간동안 인에이블되는 상기 제어신호를 생성하는 반도체장치.
  10. 전치코드에 따라 조절되는 프리앰블구간을 설정하기 위한 제1 제어신호를 생성하는 제1 제어신호생성회로;
    버스트랭쓰의 모드에 따라 발생 횟수가 제어되는 시프팅펄스들과 후치코드에 응답하여 버스트동작을 위한 구간을 설정하기 위한 제2 제어신호를 생성하는 제2 제어신호생성회로; 및
    상기 제1 제어신호 및 제2 제어신호를 합성하여 합성제어신호를 생성하는 제어신호합성회로를 포함하되,
    상기 버스트랭쓰의 모드를 토대로 라이트커맨드 및 리드커맨드에 의해 다수의 비트들이 포함된 데이터가 입력되거나 출력되는 반도체장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 제1 제어신호생성회로는 상기 전치코드의 로직레벨조합에 따라 전치시프팅펄스들로부터 상기 제1 제어신호를 생성하는 반도체장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 전치시프팅펄스들은 제1 전치시프팅펄스 및 제2 전치시프팅펄스를 포함하고,
    상기 제1 제어신호생성회로는 상기 전치코드가 제1 로직레벨조합을 갖는 경우 상기 제1 전치시프팅펄스 또는 제2 전치시프팅펄스가 발생하는 동안 인에이블되는 상기 제1 제어신호를 생성하고,
    상기 제1 제어신호생성회로는 상기 전치코드가 제2 로직레벨조합을 갖는 경우 상기 제2 전치시프팅펄스가 발생하는 동안 인에이블되는 상기 제1 제어신호를 생성하는 반도체장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    개시펄스를 클럭에 동기하여 시프팅하여 전치시프팅펄스들과 전달개시펄스를 생성하는 제1 시프트레지스터를 더 포함하되,
    상기 전치시프팅펄스들은 상기 제1 제어신호생성회로로 입력되는 반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 전치시프팅펄스들은 제1 전치시프팅펄스, 제2 전치시프팅펄스 및 제3 전치시프팅펄스를 포함하고,
    상기 제1 시프트레지스터는 상기 클럭의 기설정된 에지에 동기하여 상기 개시펄스를 시프팅하여 상기 제1 전치시프팅펄스를 발생시키고,
    상기 제1 시프트레지스터는 상기 제1 전치시프팅펄스를 상기 클럭의 한주기구간만큼 시프팅하여 상기 제2 전치시프팅펄스를 발생시키며,
    상기 제1 시프트레지스터는 상기 제2 전치시프팅펄스를 상기 클럭의 한주기구간만큼 시프팅하여 상기 제3 전치시프팅펄스를 발생시키고,
    상기 제1 시프트레지스터는 상기 제3 전치시프팅펄스를 상기 클럭의 N주기구간만큼 시프팅하여 상기 전달개시펄스를 생성하되, 상기 N은 상기 버스트랭쓰에 따라 전송되는 데이터의 비트 수로 설정되는 반도체장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 전치시프팅펄스들은 제1 전치시프팅펄스, 제2 전치시프팅펄스 및 제3 전치시프팅펄스를 포함하고,
    상기 제3 전치시프팅펄스와 연속개시펄스에 응답하여 합성개시펄스를 생성하는 합성개시펄스생성회로; 및
    상기 합성개시펄스를 상기 클럭에 동기하여 시프팅하여 상기 시프팅펄스들을 생성하는 제2 시프트레지스터를 포함하는 반도체장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 연속개시펄스는 상기 버스트랭쓰가 제2 모드로 설정된 상태에서 상기 전달개시펄스로부터 생성되는 반도체장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서, 상기 버스트랭쓰가 제1 모드로 설정된 경우 상기 시프팅펄스들은 1회 발생하고, 상기 버스트랭쓰가 상기 제2 모드로 설정된 경우 상기 시프팅펄스들은 2회 발생하는 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 제2 제어신호생성회로는 상기 후치코드의 로직레벨조합에 따라 상기 시프팅펄스들로부터 상기 제2 제어신호를 생성하는 반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 시프팅펄스들은 제1 내지 제3 시프팅펄스를 포함하고,
    상기 제2 제어신호생성회로는 상기 후치코드가 제1 로직레벨조합을 갖는 경우 상기 제1 내지 제3 시프팅펄스가 발생하는 동안 인에이블되는 상기 제2 제어신호를 생성하고,
    상기 제2 제어신호생성회로는 상기 후치코드가 제2 로직레벨조합을 갖는 경우 상기 제1 시프팅펄스 또는 상기 제2 시프팅펄스가 발생하는 동안 인에이블되는 상기 제2 제어신호를 생성하며,
    상기 제2 제어신호생성회로는 상기 후치코드가 제3 로직레벨조합을 갖는 경우 상기 제1 시프팅펄스가 발생하는 동안 인에이블되는 상기 제2 제어신호를 생성하는 반도체장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 합성제어신호는 상기 제1 제어신호가 인에이블되는 구간 및 상기 제2 제어신호가 인에이블되는 구간에서 인에이블되는 반도체장치.
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