CN110459251B - 半导体器件 - Google Patents

Abstract

本申请公开了一种半导体器件。所述半导体器件包括输入/输出I/O线驱动控制电路和数据I/O电路。I/O线驱动控制电路被配置为产生具有产生顺序的驱动控制脉冲，其中所述驱动控制脉冲的产生顺序基于命令脉冲和地址锁存信号来控制，并且其中所述地址锁存信号基于何时产生所述命令脉冲以执行读取操作或写入操作来设置。产生所述命令脉冲以执行读取操作或写入操作。所述数据I/O电路基于所述驱动控制脉冲来控制多个存储体组的数据I/O操作。

Description

半导体器件

相关申请的交叉引用

本申请要求于2018年5月8日提交的申请号为10-2018-0052666的韩国申请的优先权，其通过引用整体并入本文。

技术领域

本公开的实施例涉及被配置用于执行数据输入/输出(I/O)操作的半导体器件。

背景技术

通常，诸如动态随机存取存储器(DRAM)器件的半导体器件中的每一个可以包括由单元阵列组成的多个存储体组，单元阵列通过地址来选择。每个存储体组可以被实现为包括多个存储体。半导体器件可以选择多个存储体组中的任何一个，并且可以执行读取操作或写入操作，读取操作用于通过I/O线输出储存在选中的存储体组中包括的单元阵列中的数据，写入操作用于将经由I/O线输入的数据储存在选中的存储体中包括的单元阵列中。

发明内容

根据一个实施例，一种半导体器件包括输入/输出(I/O)线驱动控制电路和数据I/O电路。所述I/O线驱动控制电路可以被配置为产生具有产生顺序的驱动控制脉冲，其中所述驱动控制脉冲的所述产生顺序基于命令脉冲和地址锁存信号来控制，并且其中所述地址锁存信号基于何时产生所述命令脉冲以执行读取操作或写入操作来设置。可以产生所述命令脉冲以执行读取操作或写入操作。所述数据I/O电路基于所述驱动控制脉冲来控制多个存储体组的数据I/O操作。

根据一个实施例，一种半导体器件包括：输入/输出(I/O)线驱动控制电路，其根据第一地址锁存信号和第二地址锁存信号的逻辑电平组合来产生用于控制第一存储体组至第四存储体组的数据I/O操作的第一驱动控制脉冲至第四驱动控制脉冲。在所述第一地址锁存信号和所述第二地址锁存信号两者都具有第一逻辑电平时产生所述第一驱动控制脉冲之后，所述I/O线驱动控制电路产生所述第三驱动控制脉冲。

根据一个实施例，一种半导体器件包括命令/地址控制电路和第一核心电路。所述命令/地址控制电路基于外部控制信号中包括的信息来产生第一输入/输出(I/O)控制脉冲和第二输入/输出(I/O)控制脉冲以及第一地址锁存信号和第二地址锁存信号。所述第一核心电路基于所述第一I/O控制脉冲以及所述第一地址锁存信号和所述第二地址锁存信号来控制第一存储体组至第四存储体组的数据I/O操作。

附图说明

图1是示出根据本公开的一个实施例的半导体器件的配置的框图。

图2是示出在图1的半导体器件中包括的地址锁存信号发生电路的示例的框图。

图3是示出在图1的半导体器件中包括的命令脉冲延迟电路的示例的框图。

图4是示出在图1的半导体器件中包括的地址锁存信号延迟电路的示例的电路图。

图5是示出在图1的半导体器件中包括的列路径电路的示例的电路图。

图6是示出在图1的半导体器件中包括的延迟I/O脉冲发生电路的示例的电路图。

图7是示出在图1的半导体器件中包括的I/O线驱动控制电路的示例的框图。

图8是示出在图7的I/O线驱动控制电路中包括的合成I/O脉冲发生电路的示例的电路图。

图9是示出在图7的I/O线驱动控制电路中包括的计数脉冲发生电路的示例的电路图。

图10是示出在图7的I/O线驱动控制电路中包括的采样信号发生电路的示例的电路图。

图11是示出在图7的I/O线驱动控制电路中包括的存储体合成脉冲发生电路的示例的电路图。

图12是示出在图7的I/O线驱动控制电路中包括的驱动控制脉冲发生电路的示例的电路图。

图13是示出在图1的半导体器件中包括的数据I/O电路的示例的框图。

图14至图16是示出在图1至图13中所示的半导体器件的操作的时序图。

图17是示出根据本公开的一个实施例的半导体器件的配置的框图。

图18是示出在图17的半导体器件中包括的命令/地址控制电路的示例的框图。

图19是示出在图18的命令/地址控制电路中包括的命令脉冲延迟电路的示例的框图。

图20是示出在图18的命令/地址控制电路中包括的I/O控制脉冲发生电路的示例的电路图。

图21是示出在图18的命令/地址控制电路中包括的第一地址锁存信号发生电路的示例的电路图。

图22是示出在图18的命令/地址控制电路中包括的第二地址锁存信号发生电路的示例的电路图。

图23是示出在图17的半导体器件中包括的第一核心电路的示例的框图。

图24是示出在图23的第一核心电路中包括的I/O脉冲延迟电路的示例的电路图。

图25是示出在图23的第一核心电路中包括的地址延迟电路的示例的电路图。

图26是示出在图23的第一核心电路中包括的驱动控制脉冲发生电路的示例的电路图。

图27是示出在图23的第一核心电路中包括的数据I/O电路的示例的框图。

图28和图29是示出在图17至图27中所示的半导体器件的操作的时序图。

图30是示出采用图1至图17中所示的半导体器件的电子系统的配置的框图。

具体实施方式

在下文中将参考附图来描述本公开的各种实施例。然而，本文描述的实施例仅用于说明性目的，并不旨在限制本公开的范围。

如图1中所示，根据一个实施例的半导体器件可以包括命令脉冲发生电路1、地址锁存信号发生电路2、命令脉冲延迟电路3、地址锁存信号延迟电路4、列路径电路5、延迟I/O脉冲发生电路6、I/O线驱动控制电路7和数据I/O电路8。

命令脉冲发生电路1可以基于外部控制信号CA<1:L>和内部时钟信号ICLK来产生命令脉冲CMDP。外部控制信号CA<1:L>可以包括由外部设备提供的命令和地址。内部时钟信号ICLK可以与由所述外部设备或另一外部设备提供的时钟信号(未示出)的预定边沿同步地触发。例如，内部时钟信号ICLK可以与时钟信号(未示出)的上升沿同步地触发。在外部控制信号CA<1:L>中包括的比特位的数量“L”可以根据实施例而被设置为不同。在一些实施例中，外部控制信号CA<1:L>可以用由半导体器件中的电路产生的信号代替，并且在一些实施例中，内部时钟信号ICLK可以用由外部设备提供的时钟信号代替。

命令脉冲发生电路1可以在具有预定逻辑电平组合的外部控制信号CA<1:L>与内部时钟信号ICLK同步地输入到命令脉冲发生电路1的时间点处产生命令脉冲CMDP。根据实施例，可以产生命令脉冲CMDP以执行读取操作或写入操作。命令脉冲发生电路1可以对外部控制信号CA<1:L>进行解码以产生命令脉冲CMDP。

地址锁存信号发生电路2可以基于外部控制信号CA<1:L>、内部时钟信号ICLK和命令脉冲CMDP来产生第一地址锁存信号LADD1和第二地址锁存信号LADD2。在产生命令脉冲CMDP的时间点处，地址锁存信号发生电路2可以锁存与内部时钟信号ICLK同步地从外部控制信号CA<1:L>提取的地址，以产生第一地址锁存信号LADD1和第二地址锁存信号LADD2。稍后将参考图2来描述地址锁存信号发生电路2的配置和操作。

命令脉冲延迟电路3可以基于内部时钟信号ICLK从命令脉冲CMDP产生延迟命令脉冲CMDPd。命令脉冲延迟电路3可以将命令脉冲CMDP延迟由内部时钟信号ICLK设置的延迟时段，以产生延迟命令脉冲CMDPd。稍后将参考图3来描述命令脉冲延迟电路3的配置和操作。

地址锁存信号延迟电路4可以延迟第一地址锁存信号LADD1以产生第一延迟地址锁存信号LADD1d。地址锁存信号延迟电路4可以延迟第二地址锁存信号LADD2以产生第二延迟地址锁存信号LADD2d。在本实施例中，第一地址锁存信号LADD1的延迟时段可以被设置为等于第二地址锁存信号LADD2的延迟时段。在一些其他实施例中，第一地址锁存信号LADD1的延迟时段可以被设置为与第二地址锁存信号LADD2的延迟时段不同。稍后将参考图4来更全面地描述地址锁存信号延迟电路4的配置和操作。

列路径电路5可以基于第一地址锁存信号LADD1和命令脉冲CMDP来产生第一存储体I/O脉冲IOP_BG1、第二存储体I/O脉冲IOP_BG2、第三存储体I/O脉冲IOP_BG3和第四存储体I/O脉冲IOP_BG4。列路径电路5可以根据第一地址锁存信号LADD1的逻辑电平来缓冲命令脉冲CMDP，以产生第一存储体I/O脉冲至第四存储体I/O脉冲IOP_BG1、IOP_BG2、IOP_BG3和IOP_BG4。例如，如果第一地址锁存信号LADD1具有第一逻辑电平，则列路径电路5可以缓冲命令脉冲CMDP以产生第一存储体I/O脉冲IOP_BG1和第三存储体I/O脉冲IOP_BG3，并且如果第一地址锁存信号LADD1具有第二逻辑电平，则列路径电路5可以缓冲命令脉冲CMDP以产生第二存储体I/O脉冲IOP_BG2和第四存储体I/O脉冲IOP_BG4。在本实施例中，第一地址锁存信号LADD1的第一逻辑电平可以被设置为逻辑“低”电平，并且第一地址锁存信号LADD1的第二逻辑电平可以被设置为逻辑“高”电平。第一存储体I/O脉冲至第四存储体I/O脉冲IOP_BG1、IOP_BG2、IOP_BG3和IOP_BG4之中的根据第一地址锁存信号LADD1的逻辑电平产生的脉冲可以根据实施例被设置为不同。稍后将参考图5来描述列路径电路5的配置和操作。

延迟I/O(输入和输出)脉冲发生电路6可以基于第一延迟地址锁存信号LADD1d和延迟命令脉冲CMDPd来产生第一延迟I/O脉冲IOP_BG13_d和第二延迟I/O脉冲IOP_BG24_d。延迟I/O脉冲发生电路6可以根据第一延迟地址锁存信号LADD1d的逻辑电平来缓冲延迟命令脉冲CMDPd，以产生第一延迟I/O脉冲IOP_BG13_d或第二延迟I/O脉冲IOP_BG24_d。例如，如果第一延迟地址锁存信号LADD1d具有第一逻辑电平，则延迟I/O脉冲发生电路6可以缓冲延迟命令脉冲CMDPd以产生第一延迟I/O脉冲IOP_BG13_d，并且如果第一延迟,LADD1d具有第二逻辑电平，则延迟I/O脉冲发生电路6可以缓冲延迟命令脉冲CMDPd以产生第二延迟I/O脉冲IOP_BG24_d。在本实施例中，第一延迟地址锁存信号LADD1d的第一逻辑电平可以被设置为逻辑“低”电平，并且第一延迟地址锁存信号LADD1d的第二逻辑电平可以被设置为逻辑“高”电平。第一延迟I/O脉冲IOP_BG13_d和第二延迟I/O脉冲IOP_BG24_d之中的根据第一延迟地址锁存信号LADD1d的逻辑电平产生的脉冲可以根据实施例而被设置为不同。稍后将参考图6描述延迟I/O脉冲发生电路6的配置和操作。

I/O线驱动控制电路7可以基于第一延迟地址锁存信号LADD1d、第二延迟地址锁存信号LADD2d、第一延迟I/O脉冲IOP_BG13_d、第二延迟I/O脉冲IOP_BG24_d、第一存储体I/O脉冲IOP_BG1、第二存储体I/O脉冲IOP_BG2、第三存储体I/O脉冲IOP_BG3和第四存储体I/O脉冲IOP_BG4来产生第一驱动控制脉冲DCTR_BG1、第二驱动控制脉冲DCTR_BG2、第三驱动控制脉冲DCTR_BG3和第四驱动控制脉冲DCTR_BG4。I/O线驱动控制电路7可以对第一延迟I/O脉冲IOP_BG13_d、第二延迟I/O脉冲IOP_BG24_d、第一存储体I/O脉冲IOP_BG1、第二存储体I/O脉冲IOP_BG2、第三存储体存储体I/O脉冲IOP_BG3和第四存储体I/O脉冲IOP_BG4进行选择性地采样，以产生第一驱动控制脉冲至第四驱动控制脉冲DCTR_BG1、DCTR_BG2、DCTR_BG3和DCTR_BG4。根据第一延迟地址锁存信号LADD1d的逻辑电平和第二延迟地址锁存信号LADD2d的逻辑电平，对第一驱动控制脉冲至第四驱动控制脉冲DCTR_BG1、DCTR_BG2、DCTR_BG3和DCTR_BG4的产生顺序进行控制。稍后将参考图7至图12来描述I/O线驱动控制电路7的配置和操作。

数据I/O电路8可以基于第一驱动控制脉冲DCTR_BG1、第二驱动控制脉冲DCTR_BG2、第三驱动控制脉冲DCTR_BG3和第四驱动控制脉冲DCTR_BG4来执行数据I/O操作。数据I/O电路8可以根据第一驱动控制脉冲至第四驱动控制脉冲DCTR_BG1、DCTR_BG2、DCTR_BG3和DCTR_BG4的产生顺序来控制存储体组(图13的81至84)的数据I/O操作的顺序。稍后将参考图13来描述数据I/O电路8的配置和操作。

参考图2，地址锁存信号发生电路2可以包括地址提取电路21、第一地址锁存电路22和第二地址锁存电路23。地址提取电路21可以基于内部时钟信号ICLK来从外部控制信号CA<1:L>产生第一地址ADD1和第二地址ADD2。地址提取电路21可以将与内部时钟信号ICLK同步地输入到地址提取电路21的外部控制信号CA<1:L>的预定比特位的数据输出作为第一地址ADD1。外部控制信号CA<1:L>的要被输出作为第一地址ADD1的预定比特位可以根据实施例而被设置为不同。地址提取电路21可以将与内部时钟信号ICLK同步地输入到地址提取电路21的外部控制信号CA<1:L>的预定比特位的数据输出作为第二地址ADD2。外部控制信号CA<1:L>的要输出作为第二地址ADD2的预定比特位可以根据实施例而被设置为不同。第一地址锁存电路22可以与产生命令脉冲CMDP的时间点同步地锁存第一地址ADD1，以输出锁存的第一地址作为第一地址锁存信号LADD1。第二地址锁存电路22可以与产生命令脉冲CMDP的时间点同步地锁存第二地址ADD2，以输出锁存的第二地址作为第二地址锁存信号LADD2。

参考图3，命令脉冲延迟电路3可以包括第一移位寄存器31和第二移位寄存器32。第一移位寄存器31可以将命令脉冲CMDP移位内部时钟信号ICLK的一个周期。第二移位寄存器32可以将第一移位寄存器31的输出信号移位内部时钟信号ICLK的一个周期。命令脉冲延迟电路3可以将命令脉冲CMDP延迟与内部时钟信号ICLK的两个周期相对应的时段，以产生延迟命令脉冲CMDPd。

参考图4，地址锁存信号延迟电路4可以包括第一地址延迟电路41和第二地址延迟电路42。第一地址延迟电路41可以使用由级联的第一反相器至第P反相器IV41<1:P>组成的反相器链来实现。第一地址延迟电路41可以使用例如由第一反相器至第P反相器IV41<1:P>组成的反相器链来延迟第一地址锁存信号LADD1，以输出第一地址锁存信号LADD1的延迟信号作为第一延迟地址锁存信号LADD1d。第二地址延迟电路42可以使用由级联的第一反相器至第Q反相器IV42<1:Q>组成的反相器链来实现。第二地址延迟电路42可以使用例如由第一反相器至第Q反相器IV42<1:Q>组成的反相器链来延迟第二地址锁存信号LADD2，以输出第二地址锁存信号LADD2的延迟信号作为第二延迟地址锁存信号LADD2d。在本实施例中，在第一反相器至第P反相器IV41<1:P>中包括的反相器的数量“P”可以被设置为等于在第一反相器至第Q反相器IV42<1:Q>中包括的反相器的数量“Q”。在一个实施例中，在第一反相器至第P反相器IV41<1:P>中包括的反相器的数量“P”可以被设置为与在第一反相器至第Q反相器IV42<1:Q>中包括的反相器的数量“Q”不同。

参考图5，列路径电路5可以包括命令延迟电路51和存储体I/O脉冲发生器52。命令延迟电路51可以使用由级联的第一反相器至第R反相器IV51<1:R>组成的反相器链来实现。命令延迟电路51可以使用由第一反相器至第R反相器IV51<1:R>组成的反相器链来延迟命令脉冲CMDP，以输出延迟的命令脉冲作为延迟脉冲DP。在第一反相器至第R反相器IV51<1:R>中包括的反相器的数量“R”可以根据实施例而被设置为不同。存储体I/O脉冲发生器52可以被配置为执行例如反相操作和与非运算。存储体I/O脉冲发生器52可以包括例如反相器IV521至IV523以及与非门NAND521和NAND522。反相器IV521可以反相缓冲第一地址锁存信号LADD1，并且可以输出第一地址锁存信号LADD1的反相缓冲信号。与非门NAND521和反相器IV522可以执行延迟脉冲DP和反相器IV521的输出信号的逻辑与运算，以输出逻辑与运算的结果作为第一存储体I/O脉冲IOP_BG1和第三存储体I/O脉冲IOP_BG3。与非门NAND522和反相器IV523可以执行延迟脉冲DP和第一地址锁存信号LADD1的逻辑与运算，以输出逻辑与运算的结果作为第二存储体I/O脉冲IOP_BG2和第四存储体I/O脉冲IOP_BG4。如果第一地址锁存信号LADD1具有逻辑“低”电平，则存储体I/O脉冲发生器52可以缓冲延迟脉冲DP以输出延迟脉冲DP的缓冲信号作为第一存储体I/O脉冲IOP_BG1和第三存储体I/O脉冲IOP_BG3。如果第一地址锁存信号LADD1具有逻辑“高”电平，则存储体I/O脉冲发生器52可以缓冲延迟脉冲DP以输出延迟脉冲DP的缓冲信号作为第二存储体I/O脉冲IOP_BG2和第四存储体I/O脉冲IOP_BG4。

参考图6，延迟I/O脉冲发生电路6可以包括复制命令延迟电路61和延迟I/O脉冲发生器62。复制命令延迟电路61可以使用例如由级联的第一反相器至第R反相器IV61<1:R>组成的反相器链来实现。复制命令延迟电路61可以使用由第一反相器至第R反相器IV61<1:R>组成的反相器链来对延迟命令脉冲CMDPd进行延迟，以输出延迟命令脉冲CMDPd的延迟脉冲作为复制延迟脉冲RDP。在第一反相器至第R反相器IV61<1:R>中包括的反相器的数量“R”可以根据实施例而被设置为不同。延迟I/O脉冲发生器62可以被配置为执行例如反相操作和与非运算。例如，延迟I/O脉冲发生器62可以包括反相器IV621至IV623以及与非门NAND621和NAND622。反相器IV621可以反相缓冲第一延迟地址锁存信号LADD1d，并且可以输出第一延迟地址锁存信号LADD1d的反相缓冲信号。与非门NAND621和反相器IV622可以执行复制延迟脉冲RDP和反相器IV621的输出信号的逻辑与运算，以输出逻辑与运算的结果作为第一延迟I/O脉冲IOP_BG13_d。与非门NAND622和反相器IV623可以执行复制延迟脉冲RDP和第一延迟地址锁存信号LADD1d的逻辑与运算，以输出逻辑与运算的结果作为第二延迟I/O脉冲IOP_BG24_d。如果第一延迟地址锁存信号LADD1d具有逻辑“低”电平，则延迟I/O脉冲发生器62可以缓冲复制延迟脉冲RDP以输出复制延迟脉冲RDP的缓冲信号作为第一延迟I/O脉冲IOP_BG13_d。如果第一延迟地址锁存信号LADD1d具有逻辑“高”电平，则延迟I/O脉冲发生器62可以缓冲复制延迟脉冲RDP以输出复制延迟脉冲RDP的缓冲信号作为第二延迟I/O脉冲IOP_BG24_d。

参考图7，I/O线驱动控制电路7可以包括合成I/O脉冲发生电路71、计数脉冲发生电路72、采样信号发生电路73、存储体合成脉冲发生电路74和驱动控制脉冲发生电路75。

合成I/O脉冲发生电路71可以将第一存储体I/O脉冲IOP_BG1、第二存储体I/O脉冲IOP_BG2、第三存储体I/O脉冲IOP_BG3和第四存储体I/O脉冲IOP_BG4合成，以产生合成I/O脉冲IOP_SUM。如果产生第一存储体I/O脉冲IOP_BG1至第四存储体I/O脉冲IOOP_BG4中的任何一个，则合成I/O脉冲发生电路71可以产生合成I/O脉冲IOP_SUM。合成I/O脉冲发生电路71可以将第一延迟I/O脉冲IOP_BG13_d和第二延迟I/O脉冲IOP_BG24_d合成，以产生合成延迟I/O脉冲IOP_d_SUM。如果产生第一延迟I/O脉冲IOP_BG13_d和第二延迟I/O脉冲IOP_BG24_d中的任何一个，则合成I/O脉冲发生电路71可以产生合成延迟I/O脉冲IOP_d_SUM。稍后将参考图8来描述合成I/O脉冲发生电路71的配置和操作。

计数脉冲发生电路72可以基于合成I/O脉冲IOP_SUM和合成延迟I/O脉冲IOP_d_SUM来从第二延迟地址锁存信号LADD2d产生计数脉冲IB4_CNTP。计数脉冲发生电路72可以与合成I/O脉冲IOP_SUM同步地锁存第二延迟地址锁存信号LADD2d，以输出第二延迟地址锁存信号LADD2d的锁存信号作为计数脉冲IB4_CNTP。计数脉冲发生电路72可以与合成延迟I/O脉冲IOP_d_SUM同步地锁存第二延迟地址锁存信号LADD2d的反相信号，以输出第二延迟地址锁存信号LADD2d的反相信号的锁存信号作为计数脉冲IB4_CNTP。计数脉冲IB4_CNTP可以被设置为在产生合成I/O脉冲IOP_SUM的时间点处具有与第二延迟地址锁存信号LADD2d相同的逻辑电平，并且可以被设置为在产生合成延迟I/O脉冲IOP_d_SUM的时间点处具有第二延迟地址锁存信号LADD2d的反相逻辑电平。稍后将参考图9来描述计数脉冲发生电路72的配置和操作。

采样信号发生电路73可以对计数脉冲IB4_CNTP和第一延迟地址锁存信号LADD1d进行解码，以产生第一采样信号SAMP1、第二采样信号SAMP2、第三采样信号SAMP3和第四采样信号SAMP4。采样信号发生电路73可以产生第一采样信号SAMP1至第四采样信号SAMP4，其中一个采样信号根据计数脉冲IB4_CNTP和第一延迟地址锁存信号LADD1d的逻辑电平组合而被选择性地使能。用于使能第一采样信号SAMP1至第四采样信号SAMP4的计数脉冲IB4_CNTP和第一延迟地址锁存信号LADD1d的逻辑电平组合可以根据实施例而被设置为不同。稍后将参考图10来描述采样信号发生电路73的配置和操作。

存储体合成脉冲发生电路74可以将第一存储体I/O脉冲IOP_BG1和第一延迟I/O脉冲IOP_BG13_d合成，以产生第一存储体合成脉冲BG1_SUMP。如果产生第一存储体I/O脉冲IOP_BG1和第一延迟I/O脉冲IOP_BG13_d中的任何一个，则存储体合成脉冲发生电路74可以产生第一存储体合成脉冲BG1_SUMP。存储体合成脉冲发生电路74可以将第三存储体I/O脉冲IOP_BG3和第一延迟I/O脉冲IOP_BG13_d合成，以产生第三存储体合成脉冲BG3_SUMP。如果产生第三存储体I/O脉冲IOP_BG3和第一延迟I/O脉冲IOP_BG13_d中的任何一个，则存储体合成脉冲发生电路74可以产生第三存储体合成脉冲BG3_SUMP。存储体合成脉冲发生电路74可以将第二存储体I/O脉冲IOP_BG2和第二延迟I/O脉冲IOP_BG24_d合成，以产生第二存储体合成脉冲BG2_SUMP。如果产生第二存储体I/O脉冲IOP_BG2和第二延迟I/O脉冲IOP_BG24_d中的任何一个，则存储体合成脉冲发生电路74可以产生第二存储体合成脉冲BG2_SUMP。存储体合成脉冲发生电路74可以将第四存储体I/O脉冲IOP_BG4和第二延迟I/O脉冲IOP_BG24_d合成，以产生第四存储体合成脉冲BG4_SUMP。如果产生第四存储体I/O脉冲IOP_BG4和第二延迟I/O脉冲IOP_BG24_d中的任何一个，则存储体合成脉冲发生电路74可以产生第四存储体合成脉冲BG4_SUMP。稍后将参考图11来描述存储体合成脉冲发生电路74的配置和操作。

驱动控制脉冲发生电路75可以基于第一存储体合成脉冲BG1_SUMP和第一采样脉冲SAMP1来产生第一驱动控制脉冲DCTR_BG1。如果在第一采样脉冲SAMP1被使能的同时产生第一存储体合成脉冲BG1_SUMP，则驱动控制脉冲发生电路75可以产生第一驱动控制脉冲DCTR_BG1。驱动控制脉冲发生电路75可以基于第二存储体合成脉冲BG2_SUMP和第二采样脉冲SAMP2来产生第二驱动控制脉冲DCTR_BG2。如果在第二采样脉冲SAMP2被使能的同时产生第二存储体合成脉冲BG2_SUMP，则驱动控制脉冲发生电路75可以产生第二驱动控制脉冲DCTR_BG2。驱动控制脉冲发生电路75可以基于第三存储体合成脉冲BG3_SUMP和第三采样脉冲SAMP3来产生第三驱动控制脉冲DCTR_BG3。如果在第三采样脉冲SAMP3被使能的同时产生第三存储体合成脉冲BG3_SUMP，则驱动控制脉冲发生电路75可以产生第三驱动控制脉冲DCTR_BG3。驱动控制脉冲发生电路75可以基于第四存储体合成脉冲BG4_SUMP和第四采样脉冲SAMP4来产生第四驱动控制脉冲DCTR_BG4。如果在第四采样脉冲SAMP4被使能的同时产生第四存储体合成脉冲BG4_SUMP，则驱动控制脉冲发生电路75可以产生第四驱动控制脉冲DCTR_BG4。稍后将参考图12来描述驱动控制脉冲发生电路75的配置和操作。

参考图8，合成I/O脉冲发生电路71可以被配置为执行例如或运算。合成I/O脉冲发生电路71可以包括例如或门OR71至OR74。或门OR71可以执行第一存储体I/O脉冲IOP_BG1和第二存储体I/O脉冲IOP_BG2的逻辑或运算。或门OR72可以执行第三存储体I/O脉冲IOP_BG3和第四存储体I/O脉冲IOP_BG4的逻辑或运算。或门OR73可以执行或门OR71的输出信号和或门OR72的输出信号的逻辑或运算，以输出逻辑或运算的结果作为合成I/O脉冲IOP_SUM。如果产生第一存储体I/O脉冲IOP_BG1至第四存储体I/O脉冲IOOP_BG4中的任何一个，则合成I/O脉冲发生电路71可以产生合成I/O脉冲IOP_SUM。或门OR74可以执行第一延迟I/O脉冲IOP_BG13_d和第二延迟I/O脉冲IOP_BG24_d的逻辑或运算，以输出逻辑或运算的结果作为合成延迟I/O脉冲IOP_d_SUM。如果产生第一延迟I/O脉冲IOP_BG13_d和第二延迟I/O脉冲IOP_BG24_d中的任何一个，则合成I/O脉冲发生电路71可以产生合成延迟I/O脉冲IOP_d_SUM。

参考图9，计数脉冲发生电路72可以包括例如反相器IV72、第一计数触发器721和第二计数触发器722。反相器IV72可以反相缓冲第二延迟地址锁存信号LADD2d以输出第二延迟地址锁存信号LADD2d的反相缓冲信号。第一计数触发器721可以与合成I/O脉冲IOP_SUM的上升沿同步，以锁存第二延迟地址锁存信号LADD2d并输出第二延迟地址锁存信号LADD2d的锁存信号作为计数脉冲IB4_CNTP。第二计数触发器722可以与合成延迟I/O脉冲IOP_d_SUM的上升沿同步，以锁存反相器IV72的输出信号并输出反相器IV72的输出信号的锁存信号作为计数脉冲IB4_CNTP。计数脉冲发生电路72可以在产生合成I/O脉冲IOP_SUM的时间点处产生被设置为具有与第二延迟地址锁存信号LADD2d相同的逻辑电平的计数脉冲IB4_CNTP，并且可以在产生合成延迟I/O脉冲IOP_d_SUM的时间点处产生被设置为具有第二延迟地址锁存信号LADD2d的反相电平的计数脉冲IB4_CNTP。

参考图10，采样信号发生电路73可以被配置为例如执行反相操作和与非运算。例如，采样信号发生电路73可以被配置为包括例如反相器IV731至IV736和与非门NAND733至NAND736。反相器IV731可以反相缓冲计数脉冲IB4_CNTP。反相器IV732可以反相缓冲第一延迟地址锁存信号LADD1d。与非门NAND733和反相器IV733可以执行反相器IV731的输出信号和反相器IV732的输出信号的逻辑与运算，以输出逻辑与运算的结果作为第一采样信号SAMP1。与非门NAND734和反相器IV734可以执行计数脉冲IB4_CNTP和反相器IV732的输出信号的逻辑与运算，以输出逻辑与运算的结果作为第二采样信号SAMP2。与非门NAND735和反相器IV735可以执行第一延迟地址锁存信号LADD1d和反相器IV731的输出信号的逻辑与运算，以输出逻辑与运算的结果作为第三采样信号SAMP3。与非门NAND736和反相器IV736可以执行计数脉冲IB4_CNTP和第一延迟地址锁存信号LADD1d的逻辑与运算，以输出逻辑与运算的结果作为第四采样信号SAMP4。采样信号发生电路73可以产生第一采样信号SAMP1，第一采样信号SAMP1在计数脉冲IB4_CNTP具有逻辑“低”电平并且第一延迟地址锁存信号LADD1d具有逻辑“低”电平的同时被使能为具有逻辑“高”电平。采样信号发生电路73可以产生第二采样信号SAMP2，第二采样信号SAMP2在计数脉冲IB4_CNTP具有逻辑“高”电平并且第一延迟地址锁存信号LADD1d具有逻辑“低”电平的同时被使能为具有逻辑“高”电平。采样信号发生电路73可以产生第三采样信号SAMP3，第三采样信号SAMP3在计数脉冲IB4_CNTP具有逻辑“低”电平并且第一延迟地址锁存信号LADD1d具有逻辑“高”电平的同时被使能为具有逻辑“高”电平。采样信号发生电路73可以产生第四采样信号SAMP4，第四采样信号SAMP4在计数脉冲IB4_CNTP具有逻辑“高”电平并且第一延迟地址锁存信号LADD1d具有逻辑“高”电平的同时被使能为具有逻辑“高”电平。

参考图11，存储体合成脉冲发生电路74可以被配置为例如执行或运算。例如，存储体合成脉冲发生电路74可以包括或门OR741至OR744。或门OR741可以执行第一存储体I/O脉冲IOP_BG1和第一延迟I/O脉冲IOP_BG13_d的逻辑或运算，以产生第一存储体合成脉冲BG1_SUMP。如果产生第一存储体I/O脉冲IOP_BG1和第一延迟I/O脉冲IOP_BG13_d中的任何一个，则或门OR741可以产生第一存储体合成脉冲BG1_SUMP。或门OR742可以执行第三存储体I/O脉冲IOP_BG3和第一延迟I/O脉冲IOP_BG13_d的逻辑或运算，以产生第三存储体合成脉冲BG3_SUMP。如果产生第三存储体I/O脉冲IOP_BG3和第一延迟I/O脉冲IOP_BG13_d中的任何一个，则或门OR742可以产生第三存储体合成脉冲BG3_SUMP。或门OR743可以执行第二存储体I/O脉冲IOP_BG2和第二延迟I/O脉冲IOP_BG24_d的逻辑或运算，以产生第二存储体合成脉冲BG2_SUMP。如果产生第二存储体I/O脉冲IOP_BG2和第二延迟I/O脉冲IOP_BG24_d中的任何一个，则或门OR743可以产生第二存储体合成脉冲BG2_SUMP。或门OR744可以执行第四存储体I/O脉冲IOP_BG4和第二延迟I/O脉冲IOP_BG24_d的逻辑或运算，以产生第四存储体合成脉冲BG4_SUMP。如果产生第四存储体I/O脉冲IOP_BG4和第二延迟I/O脉冲IOP_BG24_d中的任何一个，则或门OR744可以产生第四存储体合成脉冲BG4_SUMP。

参考图12，驱动控制脉冲发生电路75可以被配置为执行例如与运算。例如，驱动控制脉冲发生电路75可以包括与门AND751至AND754。与门AND751可以执行第一存储体合成脉冲BG1_SUMP和第一采样信号SAMP1的逻辑与运算，以产生第一驱动控制脉冲DCTR_BG1。如果在第一采样信号SAMP1被使能为具有逻辑“高”电平的同时产生第一存储体合成脉冲BG1_SUMP，则与门AND751可以产生第一驱动控制脉冲DCTR_BG1。与门AND752可以执行第三存储体合成脉冲BG3_SUMP和第二采样信号SAMP2的逻辑与运算，以产生第三驱动控制脉冲DCTR_BG3。如果在第二采样信号SAMP2被使能为具有逻辑“高”电平的同时产生第三存储体合成脉冲BG3_SUMP，则与门AND752可以产生第三驱动控制脉冲DCTR_BG3。与门AND753可以执行第二存储体合成脉冲BG2_SUMP和第三采样信号SAMP3的逻辑与运算，以产生第二驱动控制脉冲DCTR_BG2。如果在第三采样信号SAMP3被使能为具有逻辑“高”电平的同时产生第二存储体合成脉冲BG2_SUMP，则与门AND753可以产生第二驱动控制脉冲DCTR_BG2。与门AND754可以执行第四存储体合成脉冲BG4_SUMP和第四采样信号SAMP4的逻辑与运算，以产生第四驱动控制脉冲DCTR_BG4。如果在第四采样信号SAMP4被使能为具有逻辑“高”电平的同时产生第四存储体合成脉冲BG4_SUMP，则与门AND754可以产生第四驱动控制脉冲DCTR_BG4。

参考图13，数据I/O电路8可以包括第一存储体组81、第二存储体组82、第三存储体组83、第四存储体组84、第一中继器85、第二中继器86、第三中继器87和第四中继器88。第一存储体组81可以包括第一存储体811至第四存储体814。第二存储体组82可以包括第一存储体821至第四存储体824。第三存储体组83可以包括第一存储体831至第四存储体834。第四存储体组84可以包括第一存储体841至第四存储体844。第一中继器85可以接收在读取操作期间产生的第一驱动控制脉冲DCTR_BG1，以放大从在第一存储体组81中包括的第一存储体811至第四存储体814输出的第一I/O数据BGIO_BG1<1:M>并通过I/O线GIO<1:M>输出第一I/O数据BGIO_BG1<1:M>的放大数据。第一中继器85可以基于在写入操作期间产生的第一驱动控制脉冲DCTR_BG1来放大通过I/O线GIO<1:M>输入的数据，以产生要储存到包括在第一存储体组81中的第一存储体811至第四存储体814中的第一I/O数据BGIO_BG1<1:M>。第二中继器86可以接收在读取操作期间产生的第二驱动控制脉冲DCTR_BG2，以放大从在第二存储体组82中包括的第一存储体821至第四存储体824输出的第二I/O数据BGIO_BG2<1:M>并通过I/O线GIO<1:M>输出第二I/O数据BGIO_BG2<1:M>的放大数据。第二中继器86可以基于在写入操作期间产生的第二驱动控制脉冲DCTR_BG2来放大通过I/O线GIO<1:M>输入的数据，以产生要储存到包括在第二存储体组82中的第一存储体821至第四存储体824中的第二I/O数据BGIO_BG2<1:M>。第三中继器87可以接收在读取操作期间产生的第三驱动控制脉冲DCTR_BG3，以放大从包括在第三存储体组83中的第一存储体831至第四存储体834输出的第三I/O数据BGIO_BG3<1:M>并通过I/O线GIO<1:M>输出第三I/O数据BGIO_BG3<1:M>的放大数据。第三中继器87可以基于在写入操作期间产生的第三驱动控制脉冲DCTR_BG3来放大通过I/O线GIO<1:M>输入的数据，以产生要储存到包括在第三存储体组83中的第一存储体831至第四存储体834中的第三I/O数据BGIO_BG3<1:M>。第四中继器88可以接收在读取操作期间产生的第四驱动控制脉冲DCTR_BG4，以放大从包括在第四存储体组84中的第一存储体841至第四存储体844输出的第四I/O数据BGIO_BG4<1:M>并通过I/O线GIO<1:M>输出第四I/O数据BGIO_BG4<1:M>的放大数据。第四中继器88可以基于在写入操作期间产生的第四驱动控制脉冲DCTR_BG4来放大通过I/O线GIO<1:M>输入的数据，以产生要储存到包括在第四存储体组84中的第一存储体841至第四存储体844中的第四I/O数据BGIO_BG4<1:M>。

在下文中将参考图14至图16来描述具有上述配置的半导体器件的操作。可以假设图14至图16中所示的时间点“T3”表示相同的时间点，并且图14至图16中所示的时间点“T4”表示相同的时间点。此外，可以假设图14至图16中所示的时间点“T5”表示相同的时间点，并且图14至图16中所示的时间点“T6”表示相同的时间点。

如图14所示，当在时间点“T1”产生针对读取操作的命令脉冲CMDP时，第一地址锁存信号LADD1和第二地址锁存信号LADD2两者都可以被设置为具有逻辑“低”电平，并且当在时间点“T2”产生针对读取操作的命令脉冲CMDP时，第一地址锁存信号LADD1和第二地址锁存信号LADD2两者都可以被设置为具有逻辑“高”电平。在图14中，“0”表示逻辑“低”电平，并且“1”表示逻辑“高”电平。可以在从产生命令脉冲CMDP的时间点经过与内部时钟信号ICLK的两个周期相对应的时段的时间点产生延迟命令脉冲CMDPd。在从时间点“T1”到时间点“T2”的时段(该时段中第一地址锁存信号LADD1具有逻辑“低”电平)期间，命令脉冲CMDP可以被延迟预定延迟时段以提供在时间点“T3”产生的第一存储体I/O脉冲IOP_BG1和第三存储体I/O脉冲IOP_BG3，并且延迟命令脉冲CMDPd可以被延迟预定时段以提供在时间点“T4”产生的第一延迟I/O脉冲IOP_BG13_d。在第一地址锁存信号LADD1具有逻辑“高”电平的时间点“T2”之后，命令脉冲CMDP可以被延迟预定延迟时段以提供在时间点“T5”产生的第二存储体I/O脉冲IOP_BG2和第四存储体I/O脉冲IOP_BG4，并且延迟命令脉冲CMDPd可以被延迟预定延迟时段以提供在时间点“T6”产生的第二延迟I/O脉冲IOP_BG24_d。第一地址锁存信号LADD1可以被延迟预定延迟时段以提供第一延迟地址锁存信号LADD1d，并且第二地址锁存信号LADD2可以被延迟预定延迟时段以提供第二延迟地址锁存信号LADD2d。在本实施例中，命令脉冲CMDP、延迟命令脉冲CMDPd、第一地址锁存信号LADD1和第二地址锁存信号LADD2的预定延迟时段可以被设置为彼此相等。

如本文关于诸如预定延迟时段的参数而使用的词语“预定”表示参数的值在该参数被用于过程或算法之前确定。对于一些实施例，参数的值在过程或算法开始之前确定。在其他实施例中，参数的值在过程或算法期间但在该参数用于过程或算法之前确定。

如图15所示，通过将第一存储体I/O脉冲至第四存储体I/O脉冲IOP_BG1、IOP_BG2、IOP_BG3和IOP_BG4合成，可以在时间点“T3”和“T5”产生合成I/O脉冲IOP_SUM。通过将第一延迟I/O脉冲IOP_BG13_d和第二延迟I/O脉冲IOP_BG24_d合成，可以在时间点“T4”和“T6”产生合成延迟I/O脉冲IOP_d_SUM。具有逻辑“低”电平的第二延迟地址锁存信号LADD2d可以在时间点“T3”与合成I/O脉冲IOP_SUM同步地被锁存，以提供计数脉冲IB4_CNTP，并且具有逻辑“低”电平的第二延迟地址锁存信号LADD2d可以在时间点“T4”与合成延迟I/O脉冲IOP_d_SUM同步地被反相缓冲和锁存，以提供计数脉冲IB4_CNTP。具有逻辑“高”电平的第二延迟地址锁存信号LADD2d可以在时间点“T5”与合成I/O脉冲IOP_SUM同步地被锁存，以提供计数脉冲IB4_CNTP，并且具有逻辑“高”电平的第二延迟地址锁存信号LADD2d可以在时间点“T6”与合成延迟I/O脉冲IOP_d_SUM同步地被反相缓冲和锁存，以提供计数脉冲IB4_CNTP。

如图15所示，在从时间点“T3”到时间点“T4”的时段期间，第一采样信号SAMP1可以通过具有逻辑“低”电平的计数脉冲IB4_CNTP和具有逻辑“低”电平的第一延迟地址锁存信号LADD1d而被使能为具有逻辑“高”电平。在从时间点“T4”到时间点“T5”的时段期间，第二采样信号SAMP2可以通过具有逻辑“高”电平的计数脉冲IB4_CNTP和具有逻辑“低”电平的第一延迟地址锁存信号LADD1d而被使能为具有逻辑“高”电平。在从时间点“T5”到时间点“T6”的时段期间，第四采样信号SAMP4可以通过具有逻辑“高”电平的计数脉冲IB4_CNTP和具有逻辑“高”电平的第一延迟地址锁存信号LADD1d而被使能为具有逻辑“高”电平。在时间点“T6”之后，第三采样信号SAMP3可以通过具有逻辑“低”电平的计数脉冲IB4_CNTP和具有逻辑“高”的第一延迟地址锁存信号LADD1d而被使能为具有逻辑“高”电平。

如图15中所示，第一存储体合成脉冲BG1_SUMP可以在产生第一存储体I/O脉冲IOP_BG1的时间点“T3”和产生第一延迟I/O脉冲IOP_BG13_d的时间点“T4”处产生，并且第三存储体合成脉冲BG3_SUMP可以在产生第三存储体I/O脉冲IOP_BG3的时间点“T3”和产生第一延迟I/O脉冲IOP_BG13_d的时间点“T4”处产生。第二存储体合成脉冲BG2_SUMP可以在产生第二存储体I/O脉冲IOP_BG2的时间点“T5”和产生第二延迟I/O脉冲IOP_BG24_d的时间点“T6”处产生，并且第四存储体合成脉冲BG4_SUMP可以在产生第四存储体I/O脉冲IOP_BG4的时间点“T5”和产生第二延迟I/O脉冲IOP_BG24_d的时间点“T6”处产生。

如图15中所示，第一驱动控制脉冲DCTR_BG1可以在时间点“T3”通过由具有逻辑“高”电平的第一采样信号SAMP1采样的第一存储体合成脉冲BG1_SUMP来产生。第三驱动控制脉冲DCTR_BG3可以在时间点“T4”通过由具有逻辑“高”电平的第二采样信号SAMP2采样的第三存储体合成脉冲BG3_SUMP来产生。第四驱动控制脉冲DCTR_BG4可以在时间点“T5”通过由具有逻辑“高”电平的第四采样信号SAMP4采样的第四存储体合成脉冲BG4_SUMP来产生。第二驱动控制脉冲DCTR_BG2可以在时间点“T6”通过由具有逻辑“高”电平的第三采样信号SAMP3采样的第二存储体合成脉冲BG2_SUMP来产生。

如图16中所示，从第一存储体组81输出的第一I/O数据BGIO_BG1<1:M>可以通过在时间点“T3”产生的第一驱动控制脉冲DCTR_BG1放大，并且第一I/O数据BGIO_BG1<1:M>的放大数据可以通过I/O线GIO<1:M>输出。从第三存储体组83输出的第三I/O数据BGIO_BG3<1:M>可以通过在时间点“T4”产生的第三驱动控制脉冲DCTR_BG3放大，并且第三I/O数据BGIO_BG3<1:M>的放大数据可以通过I/O线GIO<1:M>输出。当突发长度被设置为“32”时，具有16比特位(例如，BL1至BL16)的第一I/O数据BGIO_BG1<1:M>可以通过I/O线GIO<1:M>在时间点“T3”输出，然后，具有16比特位(例如，BL17至BL32)的第三I/O数据BGIO_BG3<1:M>可以通过I/O线GIO<1:M>在时间点“T4”输出。从第四存储体组84输出的第四I/O数据BGIO_BG4<1:M>可以通过在时间点“T5”产生的第四驱动控制脉冲DCTR_BG4放大，并且第四I/O数据BGIO_BG4<1:M>的放大数据可以通过I/O线GIO<1:M>输出。从第二存储体组82输出的第二I/O数据BGIO_BG2<1:M>可以通过在时间点“T6”产生的第二驱动控制脉冲DCTR_BG2放大，并且第二I/O数据BGIO_BG2<1:M>的放大数据可以通过I/O线GIO<1:M>输出。当突发长度被设置为“32”时，具有16比特位(例如，BL1至BL16)的第四I/O数据BGIO_BG4<1:M>可以通过I/O线GIO<1:M>在时间点“T5”输出，然后，具有16比特位(例如，BL17至BL32)的第二I/O数据BGIO_BG2<1:M>可以通过I/O线GIO<1:M>在时间点“T6”输出。

尽管图14至图16示出了参考图1至图13描述的半导体器件在突发长度被设置为“32”时的读取操作，但是本公开不限于此。例如，在一些其他实施例中，本公开也可以应用于半导体器件在突发长度被设置为等于或不同于“32”时的写入操作。

如上所述，每当产生命令脉冲CMDP时，根据一个实施例的半导体器件可以顺序地执行对多个存储体组读取操作或写入操作。因此，与同时执行针对多个比特位的数据I/O操作的情况相比，通过使用用于执行一个存储体组的数据I/O操作的电路来顺序地执行多个存储体组的数据I/O操作，可以减少半导体器件的操作时间和功耗。另外，半导体器件可以根据从外部控制信号CA<1:L>提取的第一地址ADD1和第二地址ADD2的逻辑电平组合来控制对多个存储体组的数据I/O操作的顺序。例如，如图14至图16中所示，半导体器件可以控制对第一存储体组至第四存储体组81、82、83和84的数据I/O操作的顺序，使得在第一存储体81中储存的第一I/O数据BGIO_BG1<1:M>、在第三存储体组83中储存的第三I/O数据BGIO_BG3<1:M>、在第四存储体组84中储存的第四I/O数据BGIO_BG4<1:M>以及在第二存储体组82中储存的第二I/O数据BGIO_BG2<1:M>可以被顺序地输出。替代地，可以通过外部信号或内部信号而不是地址来控制对存储体组的数据I/O操作的顺序。

参考图17，根据其他实施例的半导体器件可以包括命令/地址控制电路91、第一核心电路94和第二核心电路96。

命令/地址控制电路91可以基于外部控制信号CA<1:L>和内部时钟信号ICLK来产生第一I/O控制脉冲IOSTBP_L、第二I/O控制脉冲IOSTBP_R、第一地址锁存信号LADD1和第二地址锁存信号LADD2。命令/地址控制电路91可以产生第一I/O控制脉冲IOSTBP_L和第二I/O控制脉冲IOSTBP_R，其中，如果执行读取操作或写入操作，则基于在外部控制信号CA<1:L>中包括的信息来选择性地产生第一I/O控制脉冲IOSTBP_L和第二I/O控制脉冲IOSTBP_R中的一个。命令/地址控制电路91可以与内部时钟信号ICLK同步地锁存从外部控制信号CA<1:L>提取的信息，以产生第一址锁存信号LADD1和第二地址锁存信号LADD2。稍后将参考图18至图22来描述命令/地址控制电路91的配置和操作。

第一核心电路94可以基于第一I/O控制脉冲IOSTBP_L、第一地址锁存信号LADD1和第二地址锁存信号LADD2来控制在第一核心电路94中包括的存储体组(图27的9441至9444)的数据I/O操作的顺序。稍后将参考图23至图27来描述第一核心电路94的配置和操作。

第二核心电路96可以基于第二I/O控制脉冲IOSTBP_R、第一地址锁存信号LADD1和第二地址锁存信号LADD2来控制在第二核心电路96中包括的存储体组(未示出)的数据I/O操作的顺序。第二核心电路96的配置和操作与第一核心电路94的配置和操作类似。因此，在下文中将省略对第二核心电路96的详细描述。第一核心电路94和第二核心电路96中的每一个可以包括数据焊盘部分(未示出)，通过该数据焊盘部分同时输入或输出8比特位的数据。

参考图18，命令/地址控制电路91可以包括命令脉冲发生电路911、命令脉冲延迟电路912、地址提取电路913、I/O控制脉冲发生电路914、第一地址锁存信号发生电路915和第二地址锁存信号发生电路916。

命令脉冲发生电路911可以基于外部控制信号CA<1:L>和内部时钟信号ICLK来产生命令脉冲CMDP。外部控制信号CA<1:L>可以包括由外部设备提供的命令和地址。内部时钟信号ICLK可以与由所述外部设备或另一外部设备提供的时钟信号(未示出)的预定边沿同步地触发。例如，内部时钟信号ICLK可以与时钟信号(未示出)的上升沿同步地触发。在外部控制信号CA<1:L>中包括的比特位的数量“L”可以根据实施例而被设置为不同。在一些实施例中，外部控制信号CA<1:L>可以用由半导体器件中的电路产生的信号代替，而在一些实施例中，内部时钟信号ICLK可以用由外部设备提供的时钟信号代替。

在具有预定逻辑电平组合的外部控制信号CA<1:L>与内部时钟信号ICLK被同步地输入到命令脉冲发生电路911的时间点处，命令脉冲发生电路911可以产生命令脉冲CMDP。根据实施例，可以产生命令脉冲CMDP以执行读取操作或写入操作。命令脉冲发生电路911可以对外部控制信号CA<1:L>进行解码以产生命令脉冲CMDP。

命令脉冲延迟电路912可以基于内部时钟信号ICLK来从命令脉冲CMDP产生延迟命令脉冲CMDPd。命令脉冲延迟电路912可以将命令脉冲CMDP延迟由内部时钟信号ICLK设置的预定延迟时段，以产生延迟命令脉冲CMDPd。稍后将参考图19来描述命令脉冲延迟电路912的配置和操作。

地址提取电路913可以基于内部时钟信号ICLK来从外部控制信号CA<1:L>产生第一地址ADD1、第二地址ADD2和第三地址ADD3。地址提取电路913可以输出与内部时钟信号ICLK同步地输入到地址提取电路913的外部控制信号CA<1:L>的预定比特位的数据作为第一地址ADD1。要被输出作为第一地址ADD1的外部控制信号CA<1:L>的预定比特位可以根据实施例而被设置为不同。地址提取电路913可以输出与内部时钟信号ICLK同步地输入到地址提取电路913的外部控制信号CA<1:L>的预定比特位的数据作为第二地址ADD2。要被输出作为第二地址ADD2的外部控制信号CA<1:L>的预定比特位可以根据实施例而被设置为不同。地址提取电路913可以输出与内部时钟信号ICLK同步地输入到地址提取电路913的外部控制信号CA<1:L>的预定比特位的数据作为第三地址ADD3。要被输出作为第三地址ADD3的外部控制信号CA<1:L>的预定比特位可以根据实施例而被设置为不同。

I/O控制脉冲发生电路914可以基于第一地址ADD1的逻辑电平而从命令脉冲CMDP和延迟命令脉冲CMDPd产生第一I/O控制脉冲IOSTBP_L和第二I/O控制脉冲IOSTBP_R。如果第一地址ADD1具有第一逻辑电平，则每当产生命令脉冲CMDP或延迟命令脉冲CMDPd时，I/O控制脉冲发生电路914都可以产生第一I/O控制脉冲IOSTBP_L。如果第一地址ADD1具有第二逻辑电平，则每当产生命令脉冲CMDP或延迟命令脉冲CMDPd时，I/O控制脉冲发生电路914都可以产生第二I/O控制脉冲IOSTBP_R。在本实施例中，第一逻辑电平可以被设置为逻辑“低”电平，而第二逻辑电平可以被设置为逻辑“高”电平。稍后将参考图20来描述I/O控制脉冲发生电路914的配置和操作。

第一地址锁存信号发生电路915可以基于命令脉冲CMDP来锁存第二地址ADD2以输出锁存的第二地址作为第一地址锁存信号LADD1。稍后将参考图21来描述第一地址锁存信号发生电路915的配置和操作。

第二地址锁存信号发生电路916可以基于命令脉冲CMDP来锁存第三地址ADD3以输出锁存的第三地址作为第二地址锁存信号LADD2。第二地址锁存信号发生电路916可以基于命令脉冲CMDP来锁存第二地址锁存信号LADD2，并且可以基于延迟命令脉冲CMDPd来反相缓冲第二地址锁存信号LADD2的锁存信号，以输出反相缓冲信号作为第二地址锁存信号LADD2。稍后将参考图22来描述第二地址锁存信号发生电路916的配置和操作。

参考图19，命令脉冲延迟电路912可以包括例如第一移位寄存器9121和第二移位寄存器9122。第一移位寄存器9121可以将命令脉冲CMDP移位内部时钟信号ICLK的一个周期。第二移位寄存器9122可以将第一移位寄存器9121的输出信号移位内部时钟信号ICLK的一个周期。命令脉冲延迟电路912可以将命令脉冲CMDP延迟与内部时钟信号ICLK的两个周期相对应的时段，以产生延迟命令脉冲CMDPd。

参考图20，I/O控制脉冲发生电路914可以被配置为执行或运算、反相操作和与运算。例如，I/O控制脉冲发生电路914可以包括或门OR911、反相器IV91以及与门AND911和AND912。或门OR911可以执行命令脉冲CMDP和延迟命令脉冲CMDPd的逻辑或运算，以输出逻辑或运算的结果。反相器IV91可以反相缓冲第一地址ADD1以输出第一地址ADD1的反相缓冲信号。与门AND911可以执行或门OR911的输出信号和反相器IV91的输出信号的逻辑与运算，以产生第一I/O控制脉冲IOSTBP_L。与门AND912可以执行第一地址ADD1和或门OR911的输出信号的逻辑与运算，以产生第二I/O控制脉冲IOSTBP_R。如果第一地址ADD1具有逻辑“低”电平，则每当产生命令脉冲CMDP或延迟命令脉冲CMDPd时，I/O控制脉冲发生电路914就可以产生第一I/O控制脉冲IOSTBP_L。如果第一地址ADD1具有逻辑“高”电平，则每当产生命令脉冲CMDP或延迟命令脉冲CMDPd时，I/O控制脉冲发生电路914就可以产生第二I/O控制脉冲IOSTBP_R。

参考图21，第一地址锁存信号发生电路915可以被配置为执行反相操作。例如，第一地址锁存信号发生电路915可以包括反相器IV911至IV916。反相器IV911可以反相缓冲命令脉冲CMDP以输出命令脉冲CMDP的反相缓冲信号。如果命令脉冲CMDP具有逻辑“高”电平，则反相器IV912可以反相缓冲第二地址ADD2，以将第二地址ADD2的反相缓冲信号输出到节点nd911。反相器IV913可以反相缓冲节点nd911的信号，以将节点nd911的信号的反相缓冲信号输出到节点nd912。在命令脉冲CMDP被产生之后，反相器IV914可以反相缓冲节点nd912的信号，以将节点nd912的信号的反相缓冲信号输出到节点nd911。反相器IV915可以反相缓冲节点nd912的信号以输出节点nd912的信号的反相缓冲信号。在命令脉冲CMDP被产生之后，反相器IV916可以反相缓冲反相器IV915的输出信号，以输出反相器IV915的输出信号的反相缓冲信号作为第一地址锁存信号LADD1。如果命令脉冲CMDP具有逻辑“高”电平，则第一地址锁存信号发生电路915可以锁存第二地址ADD2以输出第二地址ADD2的锁存地址作为第一地址锁存信号LADD1。

参考图22，第二地址锁存信号发生电路916可以被配置为执行反相操作。例如，第二地址锁存信号发生电路916可以包括反相器IV921至IV931。反相器IV921可以反相缓冲命令脉冲CMDP以输出命令脉冲CMDP的反相缓冲信号。如果命令脉冲CMDP具有逻辑“高”电平，则反相器IV922可以反相缓冲第三地址ADD3，以将第三地址ADD3的反相缓冲信号输出到节点nd921。反相器IV923可以反相缓冲节点nd921的信号，以将节点nd921的信号的反相缓冲信号输出到节点nd922。在命令脉冲CMDP被产生之后，反相器IV924可以反相缓冲节点nd922的信号，以将节点nd922的信号的反相缓冲信号输出到节点nd921。反相器IV925可以反相缓冲节点nd922的信号，以输出节点nd922的信号的反相缓冲信号。在命令脉冲CMDP被产生之后，反相器IV926可以反相缓冲反相器IV925的输出信号，以输出反相器IV925的输出信号的反相缓冲信号作为第二地址锁存信号LADD2。如果命令脉冲CMDP具有逻辑“高”电平，则第二地址锁存信号发生电路916可以锁存第三地址ADD3以输出第三地址ADD3的锁存地址作为第二地址锁存信号LADD2。如果命令脉冲CMDP具有逻辑“高”电平，则反相器IV927可以反相缓冲第二地址锁存信号LADD2，以将第二地址锁存信号LADD2的反相缓冲信号输出到节点nd923。反相器IV928可以反相缓冲节点nd923的信号，以将节点nd923的信号的反相缓冲信号输出到节点nd924。在命令脉冲CMDP被产生之后，反相器IV929可以反相缓冲节点nd924的信号，以将节点nd924的信号的反相缓冲信号输出到节点nd923。反相器IV930可以反相缓冲延迟命令脉冲CMDPd，以输出延迟命令脉冲CMDPd的反相缓冲脉冲。在延迟命令脉冲CMDPd被产生之后，反相器IV931可以反相缓冲节点nd924的信号，以输出节点nd924的信号的反相缓冲信号作为第二地址锁存信号LADD2。如果命令脉冲CMDP具有逻辑“高”电平，则第二地址锁存信号发生电路916可以锁存第二地址锁存信号LADD2，并且在延迟命令脉冲CMDPd被产生之后，第二地址锁存信号发生电路916可以反相缓冲第二地址锁存信号LADD2的锁存信号，以输出第二地址锁存信号LADD2的锁存信号的反相缓冲信号作为第二地址锁存信号LADD2。

参考图23，第一核心电路94可以包括I/O脉冲延迟电路941、地址延迟电路942、驱动控制脉冲发生电路943和数据I/O电路944。

I/O脉冲延迟电路941可以延迟第一I/O控制脉冲IOSTBP_L以产生延迟I/O脉冲IOSTBP_Ld。稍后将参考图24来描述I/O脉冲延迟电路941的配置和操作。

地址延迟电路942可以延迟第一地址锁存信号LADD1以产生第一延迟地址锁存信号LADD1d。地址延迟电路942可以延迟第二地址锁存信号LADD2以产生第二延迟地址锁存信号LADD2d。稍后将参考图25来描述地址延迟电路942的配置和操作。

驱动控制脉冲发生电路943可以基于延迟I/O脉冲IOSTBP_Ld、第一延迟地址锁存信号LADD1d和第二延迟地址锁存信号LADD2d来产生第一驱动控制脉冲DCTR_BG1、第二驱动控制脉冲DCTR_BG2、第三驱动控制脉冲DCTR_BG3和第四驱动控制脉冲DCTR_BG4。驱动控制脉冲发生电路943可以根据第一延迟地址锁存信号LADD1d和第二延迟地址锁存信号LADD2d的逻辑电平组合来控制第一驱动控制脉冲DCTR_BG1、第二驱动控制脉冲DCTR_BG2、第三驱动控制脉冲DCTR_BG3和第四驱动控制脉冲DCTR_BG4的产生顺序。稍后将参考图26来描述驱动控制脉冲发生电路943的配置和操作。

数据I/O电路944可以基于第一驱动控制脉冲DCTR_BG1、第二驱动控制脉冲DCTR_BG2、第三驱动控制脉冲DCTR_BG3和第四驱动控制脉冲DCTR_BG4来执行数据I/O操作。数据I/O电路944可以根据第一驱动控制脉冲至第四驱动控制脉冲DCTR_BG1、DCTR_BG2、DCTR_BG3和DCTR_BG4的产生顺序来控制存储体组(图27的9441至9444)的数据I/O操作的顺序。稍后将参考图27来描述数据I/O电路944的配置和操作。

参考图24，I/O脉冲延迟电路941可以使用例如由级联的第一反相器至第I反相器IV941<1:I>组成的反相器链来实现。I/O脉冲延迟电路941可以使用由第一反相器至第I反相器IV941<1:I>组成的反相器链来延迟第一I/O控制脉冲IOSTBP_L，以产生延迟I/O脉冲IOSTBP_Ld。

参考图25，地址延迟电路942可以包括第一地址延迟电路945和第二地址延迟电路946。第一地址延迟电路945可以使用例如由级联的第一反相器至第J反相器IV945<1:J>组成的反相器链来实现。第一地址延迟电路945可以使用由第一反相器至第J反相器IV945<1:J>组成的反相器链来延迟第一地址锁存信号LADD1，以输出第一地址锁存信号LADD1的延迟信号作为第一延迟地址锁存信号LADD1d。第二地址延迟电路946可以使用例如由级联的第一反相器至第K反相器IV946<1:K>组成的反相器链来实现。第二地址延迟电路946可以使用由第一反相器至第K反相器IV946<1:K>组成的反相器链来延迟第二地址锁存信号LADD2，以输出第二地址锁存信号LADD2的延迟信号作为第二延迟地址锁存信号LADD2d。

在本实施例中，在第一反相器至第I反相器IV941<1:I>中包括的反相器的数量“I”、在第一反相器至第J反相器IV945<1:J>中包括的反相器的数量“J”以及在第一反相器至第K反相器IV946<1:K>中包括的反相器的数量“K”可以被设置为彼此相等。在一些实施例中，在第一反相器至第I反相器IV941<1:I>中包括的反相器的数量“I”、在第一反相器至第J反相器IV945<1:J>中包括的反相器的数量“J”以及在第一反相器至第K反相器IV946<1:K>中包括的反相器的数量“K”可以被设置为彼此不同。

参考图26，驱动控制脉冲发生电路943可以包括第一驱动控制脉冲发生电路9431、第二驱动控制脉冲发生电路9432、第三驱动控制脉冲发生电路9433和第四驱动控制脉冲发生电路9434。

第一驱动控制脉冲发生电路9431可以被配置为执行反相操作、或非运算和与非运算。例如，第一驱动控制脉冲发生电路9431可以包括反相器IV9431至IV9436、与非门NAND9431和或非门NOR9431。反相器IV9431可以反相缓冲第一延迟地址锁存信号LADD1d，以输出第一延迟地址锁存信号LADD1d的反相缓冲信号。反相器IV9432可以反相缓冲第二延迟地址锁存信号LADD2d，以输出第二延迟地址锁存信号LADD2d的反相缓冲信号。与非门NAND9431可以执行反相器IV9431的输出信号和反相器IV9432的输出信号的逻辑与非运算，以输出逻辑与非运算的结果。反相器IV9433可以反相缓冲延迟I/O脉冲IOSTBP_Ld，以输出延迟I/O脉冲IOSTBP_Ld的反相缓冲脉冲。如果延迟I/O脉冲IOSTBP_Ld具有逻辑“高”电平，则反相器IV9434可以反相缓冲与非门NAND9431的输出信号，以输出与非门NAND9431的输出信号的反相缓冲信号。反相器IV9435可以反相缓冲反相器IV9434的输出信号，以输出反相器IV9434的输出信号的反相缓冲信号。如果延迟I/O脉冲IOSTBP_Ld具有逻辑“低”电平，则反相器IV9436可以反相缓冲反相器IV9435的输出信号，以将反相器IV9435的输出信号的反相缓冲信号输出到反相器IV9435的输入端子。如果延迟I/O脉冲IOSTBP_Ld具有逻辑“高”电平，则或非门NOR9431可以反相缓冲反相器IV9435的输出信号，以输出反相器IV9435的输出信号的反相缓冲信号作为第一驱动控制脉冲DCTR_BG1。如果在第一延迟地址锁存信号LADD1d和第二延迟地址锁存信号LADD2d两者都具有逻辑“低”电平的同时延迟I/O脉冲IOSTBP_Ld具有逻辑“高”电平，则第一驱动控制脉冲发生电路9431可以产生具有逻辑“高”电平的第一驱动控制脉冲DCTR_BG1。

第二驱动控制脉冲发生电路9432可以被配置为执行反相操作、与非运算和或非运算。例如，第二驱动控制脉冲发生电路9432可以包括反相器IV9444至IV9446、与非门NAND9432和或非门NOR9432。与非门NAND9432可以执行第二延迟地址锁存信号LADD2d和反相器IV9431的输出信号的逻辑与非运算，以输出逻辑与非运算的结果。如果延迟I/O脉冲IOSTBP_Ld具有逻辑“高”电平，则反相器IV9444可以反相缓冲与非门NAND9432的输出信号以输出与非门NAND9432的输出信号的反相缓冲信号。反相器IV9445可以反相缓冲反相器IV9444的输出信号，以输出反相器IV9444的输出信号的反相缓冲信号。如果延迟I/O脉冲IOSTBP_Ld具有逻辑“低”电平，则反相器IV9446可以反相缓冲反相器IV9445的输出信号，以将反相器IV9445的输出信号的反相缓冲信号输出到反相器IV9445的输入端子。如果延迟I/O脉冲IOSTBP_Ld具有逻辑“高”电平，则或非门NOR9432可以反相缓冲反相器IV9445的输出信号，以输出反相器IV9445的输出信号的反相缓冲信号作为第三驱动控制脉冲DCTR_BG3。如果在第一延迟地址锁存信号LADD1d具有逻辑“低”电平且第二延迟地址锁存信号LADD2d具有逻辑“高”电平的同时延迟I/O脉冲IOSTBP_Ld具有逻辑“高”电平，则第二驱动控制脉冲发生电路9432可以产生具有逻辑“高”电平的第三驱动控制脉冲DCTR_BG3。

第三驱动控制脉冲发生电路9433可以被配置为执行反相操作、与非运算和或非运算。例如，第三驱动控制脉冲发生电路9433可以包括反相器IV9454至IV9456、与非门NAND9433和或非门NOR9433。与非门NAND9433可以执行第一延迟地址锁存信号LADD1d和反相器IV9432的输出信号的逻辑与非运算，以输出逻辑与非运算的结果。如果延迟I/O脉冲IOSTBP_Ld具有逻辑“高”电平，则反相器IV9454可以反相缓冲与非门NAND9433的输出信号，以输出与非门NAND9433的输出信号的反相缓冲信号。反相器IV9455可以反相缓冲反相器IV9454的输出信号，以输出反相器IV9454的输出信号的反相缓冲信号。如果延迟I/O脉冲IOSTBP_Ld具有逻辑“低”电平，则反相器IV9456可以反相缓冲反相器IV9455的输出信号，以将反相器IV9455的输出信号的反相缓冲信号输出到反相器IV9455的输入端子。如果延迟I/O脉冲IOSTBP_Ld具有逻辑“高”电平，则或非门NOR9433可以反相缓冲反相器IV9455的输出信号，以输出反相器IV9455的输出信号的反相缓冲信号作为第二驱动控制脉冲DCTR_BG2。如果在第一延迟地址锁存信号LADD1d具有逻辑“高”电平且第二延迟地址锁存信号LADD2d具有逻辑“低”电平的同时延迟I/O脉冲IOSTBP_Ld具有逻辑“高”电平，则第三驱动控制脉冲发生电路9433可以产生具有逻辑“高”电平的第二驱动控制脉冲DCTR_BG2。

第四驱动控制脉冲发生电路9434可以被配置为执行反相操作、与非运算和或非运算。例如，第四驱动控制脉冲发生电路9434可以包括反相器IV9464至IV9466、与非门NAND9434和或非门NOR9434。与非门NAND9434可以执行第一延迟地址锁存信号LADD1d和第二延迟地址锁存信号LADD2d的逻辑与非运算，以输出逻辑与非运算的结果。如果延迟I/O脉冲IOSTBP_Ld具有逻辑“高”电平，则反相器IV9464可以反相缓冲与非门NAND9434的输出信号，以输出与非门NAND9434的输出信号的反相缓冲信号。反相器IV9465可以反相缓冲反相器IV9464的输出信号，以输出反相器IV9464的输出信号的反相缓冲信号。如果延迟I/O脉冲IOSTBP_Ld具有逻辑“低”电平，则反相器IV9466可以反相缓冲反相器IV9465的输出信号，以将反相器IV9465的输出信号的反相缓冲信号输出到反相器IV9465的输入端子。如果延迟I/O脉冲IOSTBP_Ld具有逻辑“高”电平，则或非门NOR9434可以反相缓冲反相器IV9465的输出信号，以输出反相器IV9465的输出信号的反相缓冲信号作为第四驱动控制脉冲DCTR_BG4。如果在第一延迟地址锁存信号LADD1d和第二延迟地址锁存信号LADD2d两者都具有逻辑“高”电平的同时延迟I/O脉冲IOSTBP_Ld具有逻辑“高”电平，则第四驱动控制脉冲发生电路9434可以产生具有逻辑“高”电平的第四驱动控制脉冲DCTR_BG4。

参考图27，数据I/O电路944可以包括第一存储体组9441、第二存储体组9442、第三存储体组9443、第四存储体组9444、第一中继器9445、第二中继器9446、第三中继器9447和第四中继器9448。第一存储体组9441可以包括第一存储体9441a至第四存储体9441d。第二存储体组9442可以包括第一存储体9442a至第四存储体9442d。第三存储体组9443可以包括第一存储体9443a至第四存储体9443d。第四存储体组9444可以包括第一存储体9444a至第四存储体9444d。第一中继器9445可以接收在读取操作期间产生的第一驱动控制脉冲DCTR_BG1，以放大从在第一存储体组9441中包括的第一存储体9441a至第四存储体9441d输出的第一I/O数据BGIO_BG1<1:M>并通过I/O线GIO<1:M>输出第一I/O数据BGIO_BG1<1:M>的放大数据。第一中继器9445可以基于在写入操作期间产生的第一驱动控制脉冲DCTR_BG1来放大通过I/O线GIO<1:M>输入的数据，以产生要储存到在第一存储体组9441中包括的第一存储体9441a至第四存储体9441d中的第一I/O数据BGIO_BG1<1:M>。第二中继器9446可以接收在读取操作期间产生的第二驱动控制脉冲DCTR_BG2，以放大从包括在第二存储体组9442中的第一存储体9442a至第四存储体9442d输出的第二I/O数据BGIO_BG2<1:M>并通过I/O线GIO<1:M>输出第二I/O数据BGIO_BG2<1:M>的放大数据。第二中继器9446可以基于在写入操作期间产生的第二驱动控制脉冲DCTR_BG2来放大通过I/O线GIO<1:M>输入的数据，以产生要储存到在第二存储体组9442中包括的第一存储体9442a至第四存储体9442d中的第二I/O数据BGIO_BG2<1:M>。第三中继器9447可以接收在读取操作期间产生的第三驱动控制脉冲DCTR_BG3，以放大从在第三存储体组9443中包括的第一存储体9443a至第四存储体9443d输出的第三I/O数据BGIO_BG3<1:M>并通过I/O线GIO<1:M>输出第三I/O数据BGIO_BG3<1:M>的放大数据。第三中继器9447可以基于在写入操作期间产生的第三驱动控制脉冲DCTR_BG3来放大通过I/O线GIO<1:M>输入的数据，以产生要储存到在第三存储体9443中包括的第一存储体9443a至第四存储体9443d中的第三I/O数据BGIO_BG3<1:M>。第四中继器9448可以接收在读取操作期间产生的第四驱动控制脉冲DCTR_BG4，以放大从在第四存储体组9444中包括的第一存储体9444a至第四存储体9444d输出的第四I/O数据BGIO_BG4<1:M>并通过I/O线GIO<1:M>输出第四I/O数据BGIO_BG4<1:M>的放大数据。第四中继器9448可以基于在写入操作期间产生的第四驱动控制脉冲DCTR_BG4来放大通过I/O线GIO<1:M>输入的数据，以产生要储存到在第四存储体组9444中包括的第一存储体9444a至第四存储体9444d的第四I/O数据BGIO_BG4<1:M>。

在下文中将参考图28和图29来描述具有上述配置的半导体器件的操作。可以假设图28和图29中所示的时间点“T13”表示相同的时间点，并且图28和图29中所示的时间点“T14”表示相同的时间点。此外，可以假设图28和图29中所示的时间点“T15”表示相同的时间点，并且图28和图29中所示的时间点“T16”表示相同的时间点。

如图28所示，当在时间点“T11”产生针对读取操作的命令脉冲CMDP时，第一地址至第三地址ADD1、ADD2和ADD3可以全部被设置为具有逻辑“低”电平，并且当在时间点“T12”产生用于读取操作的命令脉冲CMDP时，第一地址ADD1可以被设置为维持逻辑“低”电平并且第二地址ADD2和第三地址ADD3两者都可以被设置为具有逻辑“高”电平。在图28中，“0”表示逻辑“低”电平，“1”表示逻辑“高”电平。可以在从产生命令脉冲CMDP的时间点经过与内部时钟信号ICLK的两个周期相对应的时段的时间点处产生延迟命令脉冲CMDPd。由于第一地址ADD1被设置为从时间点“T11”开始具有逻辑“低”电平，所以每当产生命令脉冲CMDP或延迟命令脉冲CMDPd时都可以产生第一I/O控制脉冲IOSTBP_L。由于第二地址ADD2被设置为在从时间点“T11”到时间点“T12”的时段期间具有逻辑“低”电平，所以第一地址锁存信号LADD1可以由在产生命令脉冲CMDP时被锁存的第二地址ADD2设置为具有逻辑“低”电平。由于第二地址ADD2被设置为从时间点“T12”开始具有逻辑“高”电平，所以第一地址锁存信号LADD1可以由在产生命令脉冲CMDP时被锁存的第二地址ADD2设置为具有逻辑“高”电平。由于第三地址ADD3被设置为在从时间点“T11”到时间点“T12”的时段期间具有逻辑“低”电平，所以第二地址锁存信号LADD2可以被设置为从产生命令脉冲CMDP的时间点开始具有逻辑“低”电平，并且第二地址锁存信号LADD2可以被设置为从产生延迟命令脉冲CMDPd的时间点开始具有逻辑“高”电平。由于第三地址ADD3被设置为从时间点“T12”开始具有逻辑“高”电平，所以第二地址锁存信号LADD2可以被设置为从产生命令脉冲CMDP的时间点开始具有逻辑“高”电平，并且第二地址锁存信号LADD2可以被设置为从产生延迟命令脉冲CMDPd的时间点开始具有逻辑“低”电平。

如图28所示，可以延迟第一I/O控制脉冲IOSTBP_L以提供延迟I/O脉冲IOSTBP_Ld，可以延迟第一地址锁存信号LADD1以提供第一延迟地址锁存信号LADD1d，并且可以延迟第二地址锁存信号LADD2以提供第二延迟地址锁存信号LADD2d。由于在从时间点“T13”到时间点“T14”的时段期间第一延迟地址锁存信号LADD1d和第二延迟地址锁存信号LADD2d两者都具有逻辑“低”电平，所以第一驱动控制脉冲DCTR_BG1可以在产生延迟I/O脉冲IOSTBP_Ld时产生。由于在从时间点“T14”到时间点“T15”的时段期间第一延迟地址锁存信号LADD1d具有逻辑“低”电平并且第二延迟地址锁存信号LADD2d具有逻辑“高”电平，所以第三驱动控制脉冲DCTR_BG3可以在产生延迟I/O脉冲IOSTBP_Ld时产生。由于在从时间点“T15”到时间点“T16”的时段期间第一延迟地址锁存信号LADD1d和第二延迟地址锁存信号LADD2d都具有逻辑“高”电平，所以第四驱动控制脉冲DCTR_BG4可以在产生延迟的I/O脉冲IOSTBP_Ld时产生。由于从时间点“T16”开始第一延迟地址锁存信号LADD1d具有逻辑“高”电平并且第二延迟地址锁存信号LADD2d具有逻辑“低”电平，所以第二驱动控制脉冲DCTR_BG2可以在产生延迟I/O脉冲IOSTBP_Ld时产生。

如图29所示，从第一存储体组9441输出的第一I/O数据BGIO_BG1<1:M>可以由通过在时间点“T13”产生的第一驱动控制脉冲DCTR_BG1被放大，并且第一I/O数据BGIO_BG1<1:M>的放大数据可以通过I/O线GIO<1:M>输出。从第三存储体组9443输出的第三I/O数据BGIO_BG3<1:M>可以通过在时间点“T14”产生的第三驱动控制脉冲DCTR_BG3被放大，并且第三I/O数据BGIO_BG3<1:M>的放大数据可以通过I/O线GIO<1:M>输出。当突发长度被设置为“32时，具有16比特位(例如，BL1至BL16)的第一I/O数据BGIO_BG1<1:M>可以通过I/O线GIO<1:M>在时间点“T13”输出，然后，具有16比特位(例如，BL17至BL32)的第三I/O数据BGIO_BG3<1:M>可以通过I/O线GIO<1:M>在时间点“T14”输出。从第四存储体组9444输出的第四I/O数据BGIO_BG4<1:M>可以通过在时间点“T15”产生的第四驱动控制脉冲DCTR_BG4被放大，并且第四I/O数据BGIO_BG4<1:M>的放大数据可以通过I/O线GIO<1:M>输出。从第二存储体组9442输出的第二I/O数据BGIO_BG2<1:M>可以通过在时间点“T16”产生的第二驱动控制脉冲DCTR_BG2被放大，并且第二I/O数据BGIO_BG2<1:M>的放大数据可以通过I/O线GIO<1:M>输出。当突发长度被设置为“32”时，具有16比特位(例如，BL17至BL32)的第四I/O数据BGIO_BG4<1:M>可以通过I/O线GIO<1:M>在时间点“T15”输出，然后，具有16比特位(例如，BL1至BL16)的第二I/O数据BGIO_BG2<1:M>可以通过I/O线GIO<1:M>在时间点“T16”输出。

尽管图28和图29示出了当突发长度被设置为“32”时参考图17至图27描述的半导体器件的读取操作，但是本公开不限于此。例如，在一些其他实施例中，本公开也可以应用于当突发长度被设置为等于或不同于“32”时半导体器件的写入操作。

如上所述，每当产生命令脉冲CMDP时，根据实施例的半导体器件可以顺序地执行对多个存储体组的读取操作或写入操作。因此，与同时执行对多个比特位的数据I/O操作的情况相比，通过使用用于执行一个存储体组的数据I/O操作的电路来顺序地执行多个存储体组的数据I/O操作，可以减少半导体器件的操作时间和功耗。另外，半导体器件可以选择核心电路，并且可以根据从外部控制信号CA<1:L>提取的第一地址至第三地址ADD1、ADD2和ADD3的逻辑电平组合来控制对多个存储体组的数据I/O操作的顺序。例如，如图28和图29所示，半导体器件可以控制对第一存储体组至第四存储体组9441、9442、9443和9444的数据I/O操作的顺序，使得在第一存储体组中储存的第一I/O数据BGIO_BG1<1:M>、在第三存储体组9443中储存的第三I/O数据BGIO_BG3<1:M>、在第四存储体组9444中储存的第四I/O数据BGIO_BG4<1:M>以及在第二存储体组9442中储存的第二I/O数据BGIO_BG2<1:M>可以被顺序输出。替代地，可以通过外部信号或内部信号而不是地址来控制对存储体组的数据I/O操作的顺序。

参考图1至图29描述的半导体器件可以应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图30中所示，根据一个实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。

根据从存储器控制器1002输出的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据或者可以读取储存的数据并将其输出到存储器控制器1002。数据储存电路1001可以包括图1和图17中所示的半导体器件中的至少一个。同时，数据储存电路1001可以包括即使在其电源被中断时也能够保持其储存的数据的非易失性存储器。非易失性存储器可以是诸如NOR型快闪存储器或NAND型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。

存储器控制器1002可以通过I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以对从主机设备输出的命令进行解码以控制用于将数据输入到数据储存电路1001或缓冲存储器1003中或者用于输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。虽然图30示出了具有单个块的存储器控制器1002，但是存储器控制器1002可以包括用于控制数据储存电路1001的一个控制器和用于控制包括易失性存储器的缓冲存储器1003的另一个控制器。

缓冲存储器1003可以暂时储存要由存储器控制器1002处理的数据。也就是说，缓冲存储器1003可以暂时储存从数据储存电路1001输出或要输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取储存的数据并将其输出到存储器控制器1002。缓冲存储器1003可以包括诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)的易失性存储器。

I/O接口1004可以将存储器控制器1002物理地和电气地连接到外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004接收从外部设备(即，主机)提供的控制信号和数据，并且可以通过I/O接口1004将从存储器控制器1002输出的数据输出到外部设备(即，主机)。也就是说，电子系统1000可以通过I/O接口1004与主机通信。I/O接口1004可以包括诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行连接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电子装置(IDE)的各种接口协议中的任何一种。

电子系统1000可以用作外部储存设备或主机的辅助存储设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑式快闪存储(CF)卡等。

Claims (36)

1.一种半导体器件，包括：

I/O线驱动控制电路，其被配置为产生具有产生顺序的驱动控制脉冲，其中所述驱动控制脉冲的所述产生顺序基于命令脉冲和地址锁存信号来控制，并且其中所述地址锁存信号基于何时产生所述命令脉冲以执行读取操作或写入操作来设置；以及

数据I/O电路，其被配置为基于所述驱动控制脉冲来控制多个存储体组的数据I/O操作。

2.根据权利要求1所述的半导体器件，其中，通过与内部时钟信号同步地对外部控制信号进行解码来产生所述命令脉冲。

3.根据权利要求1所述的半导体器件，

其中，所述地址锁存信号包括第一地址锁存信号和第二地址锁存信号，

其中，所述第一地址锁存信号通过与所述命令脉冲同步地锁存第一地址来产生，

其中，所述第一地址从外部控制信号提取，

其中，所述第二地址锁存信号通过与所述命令脉冲同步地锁存第二地址来产生，以及

其中，所述第二地址从所述外部控制信号提取。

4.根据权利要求1所述的半导体器件，

其中，所述地址锁存信号包括第一地址锁存信号和第二地址锁存信号；

其中，所述驱动控制脉冲包括第一驱动控制脉冲至第四驱动控制脉冲；以及

其中，所述I/O线驱动控制电路根据所述第一地址锁存信号和所述第二地址锁存信号的逻辑电平组合来选择性地产生所述第一驱动控制脉冲至所述第四驱动控制脉冲之中的一个。

5.根据权利要求4所述的半导体器件，其中，在所述第一地址锁存信号和所述第二地址锁存信号两者都具有第一逻辑电平时产生所述第一驱动控制脉冲之后，所述I/O线驱动控制电路产生所述第三驱动控制脉冲。

6.根据权利要求4所述的半导体器件，其中，在所述第一地址锁存信号具有第一逻辑电平且所述第二地址锁存信号具有第二逻辑电平时产生所述第三驱动控制脉冲之后，所述I/O线驱动控制电路产生所述第一驱动控制脉冲。

7.根据权利要求4所述的半导体器件，其中，在所述第一地址锁存信号具有第二逻辑电平且所述第二地址锁存信号具有第一逻辑电平时产生所述第二驱动控制脉冲之后，所述I/O线驱动控制电路产生所述第四驱动控制脉冲。

8.根据权利要求4所述的半导体器件，其中，在所述第一地址锁存信号和所述第二地址锁存信号两者都具有第二逻辑电平时产生所述第四驱动控制脉冲之后，所述I/O线驱动控制电路产生所述第二驱动控制脉冲。

9.根据权利要求1所述的半导体器件，

其中，所述驱动控制脉冲包括第一驱动控制脉冲和第二驱动控制脉冲；

其中，所述数据I/O电路包括第一中继器和第二中继器；

其中，在所述读取操作期间，所述第一中继器基于所述第一驱动控制脉冲来放大从第一存储体组输出的第一I/O数据，以输出所述第一I/O数据的放大数据；以及

其中，在所述写入操作期间，所述第一中继器基于所述第一驱动控制脉冲来放大输入的数据，以将放大数据输出为要储存到所述第一存储体组中的第一I/O数据。

10.根据权利要求9所述的半导体器件，

其中，在所述读取操作期间，所述第二中继器基于所述第二驱动控制脉冲来放大从第二存储体组输出的第二I/O数据，以输出所述第二I/O数据的放大数据；以及

其中，在所述写入操作期间，所述第二中继器基于所述第二驱动控制脉冲来放大输入的数据，以将放大数据输出为要储存到所述第二存储体组中的第二I/O数据。

11.根据权利要求1所述的半导体器件，

其中，所述地址锁存信号包括第一地址锁存信号和第二地址锁存信号；以及

其中，所述半导体器件还包括：列路径电路，其被配置为基于所述第一地址锁存信号来从所述命令脉冲产生第一存储体I/O脉冲至第四存储体I/O脉冲。

12.根据权利要求11所述的半导体器件，

其中，当所述第一地址锁存信号具有第一逻辑电平时，所述列路径电路从所述命令脉冲产生所述第一存储体I/O脉冲和所述第三存储体I/O脉冲；以及

其中，当所述第一地址锁存信号具有第二逻辑电平时，所述列路径电路从所述命令脉冲产生所述第二存储体I/O脉冲和所述第四存储体I/O脉冲。

13.根据权利要求11所述的半导体器件，还包括：延迟I/O脉冲发生电路，其被配置为基于第一延迟地址锁存信号来从延迟命令脉冲产生第一延迟I/O脉冲和第二延迟I/O脉冲，

其中，所述第一延迟地址锁存信号通过将所述第一地址锁存信号延迟第一延迟时段来产生，并且所述延迟命令脉冲通过将所述命令脉冲延迟第二延迟时段来产生。

14.根据权利要求13所述的半导体器件，

其中，当所述第一延迟地址锁存信号具有第一逻辑电平时，所述延迟I/O脉冲发生电路从所述延迟命令脉冲产生所述第一延迟I/O脉冲；以及

其中，当所述第一延迟地址锁存信号具有第二逻辑电平时，所述延迟I/O脉冲发生电路从所述延迟命令脉冲产生所述第二延迟I/O脉冲。

15.根据权利要求1所述的半导体器件，

其中，所述驱动控制脉冲包括第一驱动控制脉冲至第四驱动控制脉冲；以及

其中，所述I/O线驱动控制电路基于第一延迟I/O脉冲和第二延迟I/O脉冲、第一延迟地址锁存信号和第二延迟地址锁存信号以及第一存储体I/O脉冲至第四存储体I/O脉冲来产生所述第一驱动控制脉冲至第四驱动控制脉冲。

16.根据权利要求15所述的半导体器件，其中，所述I/O线驱动控制电路包括：

计数脉冲发生电路，其被配置为基于通过将所述第一存储体I/O脉冲至所述第四存储体I/O脉冲合成而产生的合成I/O脉冲和通过将所述第一延迟I/O脉冲和所述第二延迟I/O脉冲合成而产生的合成延迟I/O脉冲来从所述第二延迟地址锁存信号产生计数脉冲；

采样信号发生电路，其被配置为基于所述计数脉冲来从所述第一延迟地址锁存信号产生第一采样信号至第四采样信号；以及

驱动控制脉冲发生电路，其被配置为基于所述第一采样信号至所述第四采样信号和第一存储体合成脉冲至第四存储体合成脉冲来产生所述第一驱动控制脉冲至所述第四驱动控制脉冲。

17.根据权利要求16所述的半导体器件，

其中，所述计数脉冲发生电路在所述合成I/O脉冲被产生时产生具有与所述第二延迟地址锁存信号相同的逻辑电平的计数脉冲，以及在所述合成延迟I/O脉冲被产生时产生具有与所述第二延迟地址锁存信号的反相逻辑电平相同的逻辑电平的计数脉冲，以及

其中，所述驱动控制脉冲发生电路当在所述第一采样信号被使能的同时所述第一存储体合成脉冲被产生时产生所述第一驱动控制脉冲，当在所述第二采样信号被使能的同时所述第二存储体合成脉冲被产生时产生所述第二驱动控制脉冲，当在所述第三采样信号被使能的同时所述第三存储体合成脉冲被产生时产生所述第三驱动控制脉冲，以及当在所述第四采样信号被使能的同时所述第四存储体合成脉冲被产生时产生所述第四驱动控制脉冲。

18.一种半导体器件，包括：

I/O线驱动控制电路，其被配置为根据第一地址锁存信号和第二地址锁存信号的逻辑电平组合来产生用于控制第一存储体组至第四存储体组的数据I/O操作的第一驱动控制脉冲至第四驱动控制脉冲，

其中，在所述第一地址锁存信号和所述第二地址锁存信号两者都具有第一逻辑电平时产生所述第一驱动控制脉冲之后，所述I/O线驱动控制电路产生所述第三驱动控制脉冲。

19.根据权利要求18所述的半导体器件，其中，在所述第一地址锁存信号具有第一逻辑电平且所述第二地址锁存信号具有第二逻辑电平时产生所述第三驱动控制脉冲之后，所述I/O线驱动控制电路产生所述第一驱动控制脉冲。

20.根据权利要求18所述的半导体器件，其中，在所述第一地址锁存信号具有第二逻辑电平且所述第二地址锁存信号具有第一逻辑电平时产生所述第二驱动控制脉冲之后，所述I/O线驱动控制电路产生所述第四驱动控制脉冲。

21.根据权利要求18所述的半导体器件，其中，在所述第一地址锁存信号和所述第二地址锁存信号两者都具有第二逻辑电平时产生所述第四驱动控制脉冲之后，所述I/O线驱动控制电路产生所述第二驱动控制脉冲。

22.一种半导体器件，包括：

命令/地址控制电路，其被配置为基于外部控制信号中包括的信息来产生第一I/O控制脉冲和第二I/O控制脉冲以及第一地址锁存信号和第二地址锁存信号；以及

第一核心电路，其被配置为基于所述第一I/O控制脉冲以及所述第一地址锁存信号和所述第二地址锁存信号来控制第一存储体组至第四存储体组的数据I/O操作。

23.根据权利要求22所述的半导体器件，其中，所述命令/地址控制电路基于从所述外部控制信号提取的第一地址来选择性地产生所述第一I/O控制脉冲和所述第二I/O控制脉冲中的任何一个。

24.根据权利要求22所述的半导体器件，其中，所述命令/地址控制电路包括从所述外部控制信号提取第一地址至第三地址的地址提取电路。

25.根据权利要求24所述的半导体器件，

其中，所述命令/地址控制电路还包括：I/O控制脉冲发生电路，其被配置为基于所述第一地址来从命令脉冲或延迟命令脉冲产生所述第一I/O控制脉冲和所述第二I/O控制脉冲；以及

其中，所述命令脉冲被产生以执行读取操作或写入操作，并且所述延迟命令脉冲通过延迟所述命令脉冲来产生。

26.根据权利要求25所述的半导体器件，

其中，当所述第一地址具有第一逻辑电平时，每当所述命令脉冲或所述延迟命令脉冲被产生时，所述I/O控制脉冲发生电路都产生所述第一I/O控制脉冲；以及

其中，当所述第一地址具有第二逻辑电平时，每当所述命令脉冲或所述延迟命令脉冲被产生时，所述I/O控制脉冲发生电路都产生所述第二I/O控制脉冲。

27.根据权利要求24所述的半导体器件，其中，所述命令/地址控制电路还包括第一地址锁存信号发生电路，所述第一地址锁存信号发生电路在命令脉冲被产生时锁存所述第二地址以产生所述第一地址锁存信号。

28.根据权利要求24所述的半导体器件，其中，所述命令/地址控制电路还包括：第二地址锁存信号发生电路，所述第二地址锁存信号发生电路在命令脉冲被产生时锁存所述第三地址以产生第二地址锁存信号，以及在延迟命令脉冲被产生时反相缓冲第二地址锁存信号以产生第二地址锁存信号。

29.根据权利要求22所述的半导体器件，其中，所述第一核心电路包括：驱动控制脉冲发生电路，其被配置为基于通过延迟所述第一I/O控制脉冲产生的延迟I/O脉冲、通过延迟所述第一地址锁存信号产生的第一延迟地址锁存信号和通过延迟所述第二地址锁存信号产生的第二延迟地址锁存信号来产生第一驱动控制脉冲至第四驱动控制脉冲。

30.根据权利要求29所述的半导体器件，其中，所述驱动控制脉冲发生电路根据所述第一延迟地址锁存信号和所述第二延迟地址锁存信号的逻辑电平组合来从所述延迟I/O脉冲产生所述第一驱动控制脉冲至所述第四驱动控制脉冲。

31.根据权利要求29所述的半导体器件，其中，在所述第一延迟地址锁存信号和所述第二延迟地址锁存信号两者都具有第一逻辑电平时产生所述第一驱动控制脉冲之后，所述驱动控制脉冲发生电路产生所述第三驱动控制脉冲。

32.根据权利要求29所述的半导体器件，其中，在所述第一延迟地址锁存信号具有第一逻辑电平且所述第二延迟地址锁存信号具有第二逻辑电平时产生所述第三驱动控制脉冲之后，所述驱动控制脉冲发生电路产生所述第一驱动控制脉冲。

33.根据权利要求29所述的半导体器件，其中，在所述第一延迟地址锁存信号具有第二逻辑电平且所述第二延迟地址锁存信号具有第一逻辑电平时产生所述第二驱动控制脉冲之后，所述驱动控制脉冲发生电路产生所述第四驱动控制脉冲。

34.根据权利要求29所述的半导体器件，其中，在所述第一延迟地址锁存信号和所述第二延迟地址锁存信号两者都具有第二逻辑电平时产生所述第四驱动控制脉冲之后，所述驱动控制脉冲发生电路产生所述第二驱动控制脉冲。

35.根据权利要求29所述的半导体器件，其中，所述第一核心电路还包括：数据I/O电路，其被配置为基于所述第一驱动控制脉冲至所述第四驱动控制脉冲来控制所述第一存储体组至所述第四存储体组的数据I/O操作。

36.根据权利要求22所述的半导体器件，还包括：第二核心电路，其被配置为基于所述第二I/O控制脉冲以及所述第一地址锁存信号和所述第二地址锁存信号来控制第五存储体组至第八存储体组的数据I/O操作。

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