CN111489775B - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN111489775B
CN111489775B CN202010136032.XA CN202010136032A CN111489775B CN 111489775 B CN111489775 B CN 111489775B CN 202010136032 A CN202010136032 A CN 202010136032A CN 111489775 B CN111489775 B CN 111489775B
Authority
CN
China
Prior art keywords
signal
latch
clock signal
calibration
generate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010136032.XA
Other languages
English (en)
Other versions
CN111489775A (zh
Inventor
金雄来
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN111489775A publication Critical patent/CN111489775A/zh
Application granted granted Critical
Publication of CN111489775B publication Critical patent/CN111489775B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

半导体器件包括锁存信号发生电路和训练结果信号发生电路。锁存信号发生电路锁存第一内部控制信号和第二内部控制信号，以产生第一锁存信号和第二锁存信号。第一内部控制信号基于第一内部时钟信号和控制信号而产生，并且第二内部控制信号基于第二内部时钟信号和控制信号而产生。训练结果信号发生电路与基于第一锁存信号和第二锁存信号而产生的第一校准脉冲和第二校准脉冲同步，以从第一锁存信号和第二锁存信号来产生训练结果信号。

Description

半导体器件
相关申请的交叉引用
本申请要求2019年9月23日提交的申请号为10-2019-0117092的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本公开的实施例总体上涉及与执行芯片选择信号的训练操作有关的半导体器件。
背景技术
为了便携性目的，已对诸如便携式计算机、个人数字助理(PDA)和移动电话之类的移动系统进行了开发以减轻这些移动系统的重量。向移动系统供应电能的电池可能会大大影响移动系统的总重量。如果降低了移动系统中采用的半导体器件的功耗，则电池的容量也可以减小，从而降低了移动系统的总重量。随着多功能移动系统的开发，对快速移动系统的需求也越来越大。因此，诸如移动存储器件(也称为“移动存储芯片”)之类的半导体器件的数据传输速度可能是确定高性能移动系统的运行速度的重要因素。
近来，半导体器件已经被设计为通过多个引脚同时接收命令和地址。在这种情况下，通过多个引脚输入到每个半导体器件的信号可以包括关于命令和地址的所有信息，并且命令解码器和地址解码器可以对通过多个引脚输入的信号进行解码以提取命令和地址。
就同步半导体器件而言，命令和地址可以同步于时钟信号被输入。例如，双倍数据速率(DDR)半导体器件可以同步于时钟信号的上升沿和下降沿来接收命令和地址，而单倍数据速率(SDR)半导体器件可以同步于时钟信号的上升沿来接收命令和地址。
发明内容
根据实施例，一种半导体器件可以包括锁存信号发生电路和训练结果信号发生电路。锁存信号发生电路可以被配置为同步于锁存时钟信号来锁存第一内部控制信号和第二内部控制信号，以产生第一锁存信号和第二锁存信号。第一内部控制信号可以基于第一内部时钟信号和控制信号而产生，并且第二内部控制信号可以基于第二内部时钟信号和所述控制信号而产生。训练结果信号发生电路可以被配置为与基于第一锁存信号和第二锁存信号而产生的第一校准脉冲(alignment pulse)和第二校准脉冲同步，以从第一锁存信号和第二锁存信号产生训练结果信号。
根据另一实施例，一种半导体器件可以包括锁存信号发生电路、校准脉冲发生电路和训练结果信号发生电路。锁存信号发生电路可以被配置为同步于锁存时钟信号来锁存第一内部控制信号和第二内部控制信号，以产生第一锁存信号和第二锁存信号。第一内部控制信号和第二内部控制信号可以基于控制信号、第一内部时钟信号和第二内部时钟信号而产生。校准脉冲发生电路可以被配置为在第一锁存信号被设置为具有预定逻辑电平的第一时段期间产生第一校准脉冲，并且可以被配置为在所述第一锁存信号被设置为具有所述预定逻辑电平的第二时段期间产生第二校准脉冲。训练结果信号发生电路可以被配置为产生具有电平转变的训练结果信号，所述电平转变发生在控制信号同步于第一内部时钟信号和第二内部时钟信号进行转变时。
根据另一实施例，一种半导体器件可以包括锁存信号发生电路，其被配置为同步于锁存时钟信号来锁存第一内部控制信号和第二内部控制信号，以产生第一锁存信号和第二锁存信号，其中第一内部控制信号是基于第一内部时钟信号和控制信号而产生的，并且其中第二内部控制信号是基于第二内部时钟信号和控制信号而产生的。半导体器件可以包括训练结果信号发生电路，其被配置为从第一锁存信号和第二锁存信号来产生训练结果信号，所述训练结果信号指示在测试时段期间控制信号何时同步于第一内部时钟信号和第二内部时钟进行转变。
附图说明
图1是示出根据本公开的实施例的半导体器件的配置的框图。
图2示出了包括在图1的半导体器件中的内部控制信号发生电路的示例。
图3示出了包括在图1的半导体器件中的锁存时钟发生电路的示例。
图4示出了包括在图1的半导体器件中的锁存信号发生电路的示例。
图5是示出包括在图1的半导体器件中的校准脉冲发生电路的示例的电路图。
图6是示出包括在图1的半导体器件中的训练结果信号发生电路的示例的电路图。
图7和图8是示出图1中所示的半导体器件的操作的时序图。
图9是示出采用图1所示的半导体器件的电子系统的示例的配置的框图。
具体实施方式
在下文中将参考附图描述本公开的各种实施例。然而，本文中所描述的实施例仅用于示例性目的，而非旨在限制本公开的范围。
如图1所示，半导体器件1可以包括内部时钟发生电路10、内部控制信号发生电路11、锁存时钟发生电路13、锁存信号发生电路15、校准脉冲发生电路17以及训练结果信号发生电路19。
内部时钟发生电路10可以对时钟信号CLK进行分频以产生第一内部时钟信号ICLKA和第二内部时钟信号ICLKB。第一内部时钟信号ICLKA和第二内部时钟信号ICLKB可以被产生为2分频信号。第一时钟信号ICLKA和第二时钟信号ICLKB的周期时间可以被设置为时钟信号CLK的周期时间的两倍。
内部控制信号发生电路11可以基于第一内部时钟信号ICLKA和第二内部时钟信号ICLKB而锁存控制信号CS，以产生第一内部控制信号ICSA和第二内部控制信号ICSB。控制信号CS可以被设置为芯片选择信号，其用于选择芯片来执行各种操作(诸如读取操作和写入操作)。控制信号CS可以从存储器控制器(图9的1002)传输到半导体器件1。内部控制信号发生电路11可以同步于第一内部时钟信号ICLKA而锁存控制信号CS，以产生第一内部控制信号ICSA。内部控制信号发生电路11可以同步于第二内部时钟信号ICLKB而锁存控制信号CS，以产生第二内部控制信号ICSB。下面将参考图2描述内部控制信号发生电路11的配置和操作。
锁存时钟发生电路13可以基于测试开始信号TM_ST、测试退出信号TM_EX和第一内部时钟信号ICLKA来产生锁存时钟信号LCLKA。锁存时钟发生电路13可以在由测试开始信号TM_ST和测试退出信号TM_EX设置的测试时段期间从第一内部时钟信号ICLKA来产生锁存时钟信号LCLKA。锁存时钟发生电路13可以在测试时段期间对第一内部时钟信号ICLKA进行缓冲以产生锁存时钟信号LCLKA。在一些实施例中，锁存时钟发生电路13可以在测试时段期间使第一内部时钟信号ICLKA延迟以产生锁存时钟信号LCLKA。下面将参考图3描述锁存时钟发生电路13的配置和操作。
锁存信号发生电路15可以基于锁存时钟信号LCLKA、第一内部控制信号ICSA和第二内部控制信号ICSB而产生第一锁存信号CSLATA和第二锁存信号CSLATB。锁存信号发生电路15可以同步于锁存时钟信号LCLKA而锁存第一内部控制信号ICSA，以产生第一锁存信号CSLATA。锁存信号发生电路15可以同步于锁存时钟信号LCLKA而锁存第二内部控制信号ICSB，以产生第二锁存信号CSLATB。下面将参考图4描述锁存信号发生电路15的配置和操作。
校准脉冲发生电路17可以从第一锁存信号CSLATA和锁存时钟信号LCLKA产生第一校准脉冲APUL1和第二校准脉冲APUL2。当第一锁存信号CSLATA被设置为具有预定逻辑电平时，校准脉冲发生电路17可以同步于锁存时钟信号LCLKA而产生第一校准脉冲APUL1。当第一校准脉冲APUL1被产生时，校准脉冲发生电路17可以使锁存时钟信号LCLKA移位，以产生第二校准脉冲APUL2。当第一锁存信号CSLATA被设置为具有预定逻辑电平时，校准脉冲发生电路17可以将锁存时钟信号LCLKA顺序地输出为第一校准脉冲APUL1和第二校准脉冲APUL2。下面将参考图5描述校准脉冲发生电路17的配置和操作。如本文中针对参数(诸如预定逻辑电平)所使用的词“预定”是指该参数的值在该参数用于过程或算法中之前被确定。对于一些实施例，参数的值在过程或算法开始之前被确定。在其他实施例中，参数的值在过程或算法期间但在参数用于过程或算法中之前被确定。
训练结果信号发生电路19可以基于第一校准脉冲APUL1、第二校准脉冲APUL2、第一锁存信号CSLATA和第二锁存信号CSLATB来产生训练结果信号TMOUT。训练结果信号发生电路19可以在第一校准脉冲APUL1被产生时通过锁存第一校准脉冲APUL1和第二校准脉冲APUL2来产生训练结果信号TMOUT，并可以在第二校准脉冲APUL2被产生时通过锁存第一校准脉冲APUL1和第二校准脉冲APUL2来产生训练结果信号TMOUT。下面将参考图6描述训练结果信号发生电路19的配置和操作。
参考图2，内部控制信号发生电路11可以包括控制信号延迟电路21、第一时钟延迟电路23、第二时钟延迟电路25、第一控制信号输出电路27和第二控制信号输出电路29。控制信号延迟电路21可以使控制信号CS延迟以产生延迟控制信号CSd。第一时钟延迟电路23可以使第一内部时钟信号ICLKA延迟以产生第一延迟时钟信号ICLKAd。第二时钟延迟电路25可以使第二内部时钟信号ICLKB延迟以产生第二延迟时钟信号ICLKBd。第一控制信号输出电路27可以同步于第一延迟时钟信号ICLKAd来锁存延迟控制信号CSd，并且可以将延迟控制信号CSd的锁存信号输出为第一内部控制信号ICSA。第二控制信号输出电路29可以同步于第二延迟时钟信号ICLKBd来锁存延迟控制信号CSd，并且可以将延迟控制信号CSd的锁存信号输出为第二内部控制信号ICSB。内部控制信号发生电路11可以同步于第一内部时钟信号ICLKA而锁存控制信号CS以产生第一内部控制信号ICSA，并且可以同步于第二内部时钟信号ICLKB而锁存控制信号CS以产生第二内部控制信号ICSB。
参考图3，锁存时钟发生电路13可以包括测试时段控制电路31、延迟电路33和锁存时钟输出电路35。测试时段控制电路31可以产生时段信号TMPD，其在测试时段期间通过测试开始信号TM_ST和测试退出信号TM_EX被创建为具有逻辑“高”电平。时段信号TMPD可以被产生为在测试时段期间具有逻辑“高”电平，所述测试时段被设置为从产生测试开始信号TM_ST的时间点开始直到产生测试退出信号TM_EX的时间点为止的时间段。延迟电路33可以使第一内部时钟信号ICLKA延迟以产生第一延迟时钟信号ICLKAd。锁存时钟输出电路35可以包括与非门NAND31和反相器IV31。锁存时钟输出电路35可以对时段信号TMPD和第一延迟时钟信号ICLKAd执行逻辑与运算以产生锁存时钟信号LCLKA。锁存时钟输出电路35可以从时段信号TMPD和第一延迟时钟信号ICLKAd产生锁存时钟信号LCLKA。在时段信号TMPD被产生为具有逻辑“高”电平的测试时段期间，锁存时钟输出电路35可以将第一延迟时钟信号ICLKAd缓冲以产生锁存时钟信号LCLKA。
参考图4，锁存信号发生电路15可以包括第一锁存信号发生电路41和第二锁存信号发生电路43。第一锁存信号发生电路41和第二锁存信号发生电路43中的每个可以使用触发器来实现。第一锁存信号发生电路41可以同步于锁存时钟信号LCLKA来锁存第一内部控制信号ICSA，并且可以将第一内部控制信号ICSA的锁存信号输出为第一锁存信号CSLATA。第二锁存信号发生电路43可以同步于锁存时钟信号LCLKA来锁存第二内部控制信号ICSB，并且可以将第二内部控制信号ICSB的锁存信号输出为第二锁存信号CSLATB。
参考图5，校准脉冲发生电路17可以包括第一预信号发生电路51、第二预信号发生电路53、第一脉冲输出电路55和第二脉冲输出电路57。
第一预信号发生电路51可以包括反相器IV511、IV513、IV515和IV517，与非门NAND511，或门OR511以及或非门NOR511和NOR513。反相器IV511可以对第一锁存信号CSLATA进行反相缓冲以输出第一锁存信号CSLATA的反相缓冲信号。反相器IV513可以对第一预信号PRE1进行反相缓冲以输出第一预信号PRE1的反相缓冲信号。顺序地串联连接的与非门NAND511和反相器IV515可以对反相器IV511的输出信号和反相器IV513的输出信号执行逻辑与非运算，以产生置位控制信号SCS。当具有逻辑“低”电平的第一锁存信号CSLATA被输入到第一预信号发生电路51同时第一预信号PRE1被设置为具有逻辑“低”电平时，置位控制信号SCS可以被产生为具有逻辑“高”电平。或门OR511可以对复位信号RST和第二预信号PRE2执行逻辑或运算以产生复位控制信号RCS。复位信号RST可以被产生为具有逻辑“高”电平，以执行半导体器件1的初始化操作。当复位信号RST被产生为具有逻辑“高”电平或第二预信号PRE2被产生为具有逻辑“高”电平时，复位控制信号RCS可以被产生为具有逻辑“高”电平。或非门NOR511可以对置位控制信号SCS和或非门NOR513的输出信号执行逻辑或非运算。或非门NOR513可以对复位控制信号RCS和或非门NOR511的输出信号执行逻辑或非运算。反相器IV517可以对或非门NOR511的输出信号进行反相缓冲以输出第一预信号PRE1。当第一锁存信号CSLATA的逻辑电平从逻辑“高”电平改变为逻辑“低”时，第一预信号PRE1的逻辑电平可以从逻辑“低”电平变为逻辑“高”电平。当第二预信号PRE2具有逻辑“高”电平或复位信号RST具有逻辑“高”时，第一预信号PRE1的逻辑电平可以从逻辑“高”电平变为逻辑“低”电平。
第二预信号发生电路53可以使用触发器来实现。第二预信号发生电路53可以同步于锁存时钟信号LCLKA来锁存第一预信号PRE1，并且可以将第一预信号PRE1的锁存信号输出为第二预信号PRE2。第二预信号发生电路53可以将第一预信号PRE1移位锁存时钟信号LCLKA的一个周期时间，以产生第二预信号PRE2。
第一脉冲输出电路55可以包括顺序地串联连接的与非门NAND551和反相器IV551。第一脉冲输出电路55可以对第一预信号PRE1和锁存时钟信号LCLKA执行逻辑与运算，以产生第一校准脉冲APUL1。第一脉冲输出电路55可以从第一预信号PRE1和锁存时钟信号LCLKA产生第一校准脉冲APUL1。当第一预信号PRE1具有逻辑“高”电平时，第一脉冲输出电路55可以对锁存时钟信号LCLKA进行缓冲以产生第一校准脉冲APUL1并将其输出。
第二脉冲输出电路57可以包括顺序地串联连接的与非门NAND571和反相器IV571。第二脉冲输出电路57可以对第二预信号PRE2和锁存时钟信号LCLKA执行逻辑与运算，以产生第二校准脉冲APUL2。第二脉冲输出电路57可以从第二预信号PRE2和锁存时钟信号LCLKA产生第二校准脉冲APUL2。当第二预信号PRE2具有逻辑“高”电平时，第二脉冲输出电路57可以对锁存时钟信号LCLKA进行缓冲以产生第二校准脉冲APUL2并将其输出。
当第一锁存信号CSLATA被设置为具有逻辑“低”电平时，校准脉冲发生电路17可以将锁存时钟信号LCLKA顺序地输出为第一校准脉冲APUL1和第二校准脉冲APUL2。
参考图6，训练结果信号发生电路19可以包括第一校准信号输出电路61、第二校准信号输出电路63和训练结果信号输出电路65。
第一校准信号输出电路61可以包括反相器IV611、IV613、IV614、IV615、IV616、IV618和IV619。反相器IV611可以对第一校准脉冲APUL1进行反相缓冲以输出第一校准脉冲APUL1的反相缓冲信号。当第一校准脉冲APUL1被产生为具有逻辑“高”电平时，反相器IV613可以对第一锁存信号CSLATA进行反相缓冲以将第一锁存信号CSLATA的反相缓冲信号输出到节点nd611。反相器IV614可以对节点nd611的信号进行反相缓冲以将节点611的反相缓冲信号输出为第一校准信号ACS1。反相器IV615可以对第一校准信号ACS1进行反相缓冲以将第一校准信号ACS1的反相缓冲信号输出到节点nd611。当第一校准脉冲APUL1被产生为具有逻辑“高”电平时，反相器IV616可以对第二锁存信号CSLATB进行反相缓冲以将第二锁存信号CSLATB的反相缓冲信号输出到节点nd612。反相器IV618可以对节点nd612的信号进行反相缓冲以将节点612的反相缓冲信号输出为第二校准信号ACS2。反相器IV619可以对第二校准信号ACS2进行反相缓冲以将第二校准信号ACS2的反相缓冲信号输出到节点nd612。当第一校准信号APUL1被产生为具有逻辑“高”电平时，第一校准信号输出电路61可以对第一锁存信号CSLATA进行缓冲以将第一锁存信号CSLATA的缓冲信号输出为第一校准信号ACS1，并且可以对第二锁存信号CSLATB进行缓冲以将第二锁存信号CSLATB的缓冲信号输出为第二校准信号ACS2。
第二校准信号输出电路63可以包括反相器IV631、IV633、IV634、IV635、IV636、IV638和IV639。反相器IV631可以对第二校准脉冲APUL2进行反相缓冲，以输出第二校准脉冲APUL2的反相缓冲信号。当第二校准脉冲APUL2被产生为具有逻辑“高”电平时，反相器IV633可以对第一锁存信号CSLATA进行反相缓冲以将第一锁存信号CSLATA的反相缓冲信号输出到节点nd631。反相器IV634可以对节点nd631的信号进行反相缓冲以将节点631的反相缓冲信号输出为第三校准信号ACS3。反相器IV635可以对第三校准信号ACS3进行反相缓冲，以将第三校准信号ACS3的反相缓冲信号输出到节点nd631。当第二校准脉冲APUL2被产生为具有逻辑“高”电平时，反相器IV636可以对第二锁存信号CSLATB进行反相缓冲，以将第二锁存信号CSLATB的反相缓冲信号输出到节点nd632。反相器IV638可以对节点nd632的信号进行反相缓冲，以将节点632的反相缓冲信号输出为第四校准信号ACS4。反相器IV639可以对第四校准信号ACS4进行反相缓冲以将第四校准信号ACS4的反相缓冲信号输出到节点nd632。当第二校准脉冲APUL2被产生为具有逻辑“高”电平时，第二校准信号输出电路63可以对第一锁存信号CSLATA进行缓冲，以将第一锁存信号CSLATA的缓冲信号输出为第三校准信号ACS3，并且可以对第二锁存信号CSLATB进行缓冲，以将第二锁存信号CSLATB的缓冲信号输出为第四校准信号ACS4。
训练结果信号输出电路65可以包括反相器IV651和IV653、与非门NAND651和NAND653以及或门OR651。反相器IV651可以对第一校准信号ACS1进行反相缓冲以输出第一校准信号ACS1的反相缓冲信号。与非门NAND651可以对反相器IV651的输出信号和第二校准信号ACS2执行逻辑与非运算，以输出逻辑与非运算的结果。反相器IV653可以对第三校准信号ACS3进行反相缓冲，以输出第三校准信号ACS3的反相缓冲信号。与非门NAND653可以对反相器IV653的输出信号和第四校准信号ACS4执行逻辑与非运算，以输出逻辑与非运算的结果。或门OR651可以对与非门NAND651的输出信号和与非门NAND653的输出信号执行逻辑或运算，以产生训练结果信号TMOUT。当第一校准信号ACS1和第三校准信号ACS3具有逻辑“低”电平而第二校准信号ACS2和第四校准信号ACS4具有逻辑“高”电平时，训练结果信号输出电路65可以产生具有逻辑“低”电平的训练结果信号TMOUT。
在下文中，将参考图7和图8描述半导体器件1的操作。
如图7所示，当时钟信号CLK和反相时钟信号CLKB被分频以产生第一内部时钟信号ICLKA和第二内部时钟信号ICLKB时，芯片选择信号(即，控制信号CS)可以同步于第一内部时钟信号ICLKA被锁存以产生第一内部控制信号ICSA，并且芯片选择信号CS可以同步于第二内部时钟信号ICLKB被锁存以产生第二内部控制信号ICSB。当在时间段td11期间具有逻辑“低”电平的芯片选择信号CS被从存储器控制器(图9的1002)传输到半导体器件1时，第一内部控制信号ICSA可以被设置为在时间段td12期间具有逻辑“低”电平并且第二内部控制信号ICSB可以被设置为在时间段td13期间具有逻辑“低”电平。锁存时钟信号LCLKA可以通过在测试时段期间将第一内部时钟信号ICLKA延迟来产生。第一内部控制信号ICSA可以同步于锁存时钟信号LCLKA被锁存以产生第一锁存信号CSLATA，并且第二内部控制信号ICSB可以同步于锁存时钟信号LCLKA被锁存以产生第二锁存信号CSLATB。第一锁存信号CSLATA可以被设置为在从时间点“T11”至时间点“T13”的时段期间具有逻辑“低”电平，并且第二锁存信号CSLATB可以被设置为在从时间点“T11”至时间点“T12”的时段期间具有逻辑“低”电平。在从时间点“T11”至时间点“T12”的时段期间(即，当第一锁存信号CSLATA被设置为具有逻辑“低”电平时)，第一预信号PRE1可以被产生为具有逻辑“高”电平，并且在从时间点“T12”至时间点“T13”的时段期间(即，当第一锁存信号CSLATA可以被设置为具有逻辑“低”电平时)，第二预信号PRE2可以被产生为具有逻辑“高”电平。在从时间点“T11”至时间点“T12”的时段期间(即，当第一预信号PRE1被设置为具有逻辑“高”电平时)，锁存时钟信号LCLKA可以被缓冲以产生第一校准脉冲APUL1。在从时间点“T12”至时间点“T13”的时段期间(即，当第二预信号PRE2被设置为具有逻辑“高”电平时)，锁存时钟信号LCLKA可以被缓冲以产生第二校准脉冲APUL2。当第一校准脉冲APUL1被产生时，第一锁存信号CSLATA可以被输出为第一校准信号ACS1，并且第二锁存信号CSLATB可以被输出为第二校准信号ACS2。当第二校准脉冲APUL2被产生时，第一锁存信号CSLATA可以被输出为第三校准信号ACS3，并且第二锁存信号CSLATB可以被输出为第四校准信号ACS4。第一校准信号ACS1的电平和第二校准信号ACS2的电平可以在时间点“T11”处从逻辑“高”电平变为逻辑“低”电平，第三校准信号ACS3的电平可以在时间点“T12”处从逻辑“高”电平变为逻辑“低”电平，并且第四校准信号ACS4的电平可以在“T11”、“T12”和“T13”的所有时间点处维持逻辑“高”电平。因此，通过第一校准信号至第四校准信号ACS1、ACS2、ACS3和ACS4产生的训练结果信号TMOUT可以维持逻辑“高”电平。当训练结果信号TMOUT维持逻辑“高”电平时，这意味着芯片选择信号CS不会同步于时钟信号CLK进行转变。
如图8所示，芯片选择信号(即，控制信号CS)可以同步于第一内部时钟信号ICLKA被锁存以产生第一内部控制信号ICSA，并且芯片选择信号CS可以同步于第二内部时钟信号ICLKB被锁存以产生第二内部控制信号ICSB。当在时间段td21期间芯片选择信号CS(已转变的)从存储器控制器(图9的1002)被传输到半导体器件1时，第一内部控制信号ICSA可以被设置为在时间段td22期间具有逻辑“低”电平而第二内部控制信号ICSB可以被设置为始终具有逻辑“高”电平。锁存时钟信号LCLKA可以通过在测试时段期间将第一内部时钟信号ICLKA延迟来产生。第一内部控制信号ICSA可以同步于锁存时钟信号LCLKA被锁存以产生第一锁存信号CSLATA，并且第二内部控制信号ICSB可以同步于锁存时钟信号LCLKA被锁存以产生第二锁存信号CSLATB。第一锁存信号CSLATA可以被设置为在从时间点“T21”至时间点“T23”的时段期间具有逻辑“低”电平，并且第二锁存信号CSLATB可以被设置为始终具有逻辑“高”电平。在从时间点“T21”至时间点“T22”的时段期间(即，当第一锁存信号CSLATA被设置为具有逻辑“低”电平时)，第一预信号PRE1可以被产生为具有逻辑“高”电平，并且在从时间点“T22”至时间点“T23”的时段期间(即，当第一锁存信号CSLATA可以被设置为具有逻辑“低”电平时)，第二预信号PRE2可以被产生为具有逻辑“高”电平。在从时间点“T21”至时间点“T22”的时段期间(即，当第一预信号PRE1被设置为具有逻辑“高”电平时)，锁存时钟信号LCLKA可以被缓冲以产生第一校准脉冲APUL1。在从时间点“T22”至时间点“T23”的时段期间(即，当第二预信号PRE2被设置为具有逻辑“高”电平时)，锁存时钟信号LCLKA可以被缓冲以产生第二校准脉冲APUL2。当第一校准脉冲APUL1被产生时，第一锁存信号CSLATA可以被输出为第一校准信号ACS1，并且第二锁存信号CSLATB可以被输出为第二校准信号ACS2。当第二校准脉冲APUL2被产生时，第一锁存信号CSLATA可以被输出为第三校准信号ACS3，并且第二锁存信号CSLATB可以被输出为第四校准信号ACS4。第一校准信号ACS1的电平可以在时间点“T21”处从逻辑“高”电平变为逻辑“低”电平，第二校准信号ACS2可以始终维持逻辑“高”电平，第三校准信号ACS3的电平可以在时间点“T22”处从逻辑“高”电平变为逻辑“低”电平，并且第四校准信号ACS4可以始终维持逻辑“高”电平。训练结果信号TMOUT的电平可以在时间点“T22”处通过具有逻辑“低”电平的第一校准信号ACS1和第三校准信号ACS3以及具有逻辑“高”电平的第二校准信号ACS2和第四校准信号ACS4而从逻辑“高”电平变为逻辑“低”电平。当训练结果信号TMOUT的电平从逻辑“高”电平变为逻辑“低”电平时，这意味着芯片选择信号CS同步于时钟信号CLK被转变。
如上所述，半导体器件1可以从同步于锁存时钟信号LCLKA(从第一内部时钟信号ICLKA产生)产生的第一锁存信号CSLATA和第二锁存信号CSLATB来产生训练结果信号TMOUT，所述训练结果信号TMOUT通知被输入到半导体器件1的芯片选择信号CS是否同步于时钟信号CLK进行转变。即，半导体器件1可以仅使用锁存时钟信号LCLKA而不使用多个内部时钟信号来判断芯片选择信号CS是否同步于时钟信号CLK进行转变。因此，可以减少半导体器件1的功耗和用于训练芯片选择信号CS的电路的布局面积。
根据以上实施例，可以选择通过对时钟信号进行分频而产生的内部时钟信号之一作为锁存时钟信号，可以同步于锁存时钟信号来锁存内部芯片选择信号以产生锁存信号，以及可以基于锁存信号来产生训练结果信号。结果，可能没有必要在测试时段期间产生另外的内部时钟信号以检测内部芯片选择信号的边沿。因此，可以在不降低半导体器件的集成密度的情况下以降低的功耗来训练芯片选择信号。
参考图1描述的半导体器件1可以应用于电子系统，所述电子系统包括存储系统、图形系统、计算系统或移动系统等。例如，如图9所示，根据实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。
根据由存储器控制器1002产生的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据，或者可以读取所储存的数据并将其输出到存储器控制器1002。数据储存电路1001可以包括即使电源中断也可以保留其储存的数据的非易失性存储器。非易失性存储器可以是诸如NOR型快闪存储器或NAND型快闪存储器之类的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)或磁性随机存取存储器(MRAM)等。
存储器控制器1002可以通过I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以对从主机设备输出的命令进行解码，以控制用于将数据输入到数据储存电路1001或缓冲存储器1003的操作或用于输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。尽管图9用单个框示出了存储器控制器1002，但是存储器控制器1002可以包括用于控制数据储存电路1001(由非易失性存储器构成)的一个控制器以及用于控制缓冲存储器1003(由易失性存储器构成)的另一控制器。
缓冲存储器1003可以暂时储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时储存从数据储存电路1001输出的数据或要输入到数据储存电路1001的数据。根据控制信号，缓冲存储器1003可以储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取所储存的数据并且将其输出到存储器控制器1002。缓冲存储器1003可以包括图1所示的半导体器件1。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。
I/O接口1004可以将存储器控制器1002物理地和电气地连接到外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004接收从外部设备(即，主机)提供的控制信号和数据，并且可以通过I/O接口1004将从存储器控制器1002产生的数据输出到外部设备(即，主机)。即，电子系统1000可以通过I/O接口1004与主机进行通信。I/O接口1004可以包括如下各种接口协议中的任意一种：通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电子设备(IDE)。
电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)或紧凑型闪存(CF)卡等。

Claims (22)

1.一种半导体器件，包括：
锁存信号发生电路，其被配置为同步于锁存时钟信号来锁存第一内部控制信号和第二内部控制信号，以产生第一锁存信号和第二锁存信号，其中所述第一内部控制信号是基于第一内部时钟信号和控制信号而产生的，并且其中所述第二内部控制信号是基于第二内部时钟信号和所述控制信号而产生的；以及
训练结果信号发生电路，其被配置为与基于所述第一锁存信号和所述第二锁存信号而产生的第一校准脉冲和第二校准脉冲同步，以从所述第一锁存信号和所述第二锁存信号产生训练结果信号。
2.根据权利要求1所述的半导体器件，其中，通过对时钟信号进行分频来产生所述第一内部时钟信号和所述第二内部时钟信号。
3.根据权利要求1所述的半导体器件，其中，
其中，通过同步于所述第一内部时钟信号来锁存所述控制信号而产生所述第一内部控制信号；以及
其中，通过同步于所述第二内部时钟信号来锁存所述控制信号而产生所述第二内部控制信号。
4.根据权利要求1所述的半导体器件，其中，通过在测试时段期间执行缓冲所述第一内部时钟信号和延迟所述第一内部时钟信号中的至少一个来产生所述锁存时钟信号。
5.根据权利要求1所述的半导体器件，
其中，在所述第一锁存信号被设置为具有预定逻辑电平的第一时段期间创建所述第一校准脉冲；以及
其中，在所述第一锁存信号被设置为具有所述预定逻辑电平的第二时段期间创建所述第二校准脉冲。
6.根据权利要求5所述的半导体器件，其中，所述第一时段和所述第二时段是连续设置的时间段。
7.根据权利要求6所述的半导体器件，其中，所述第一时段被设置为具有所述第一内部时钟信号的一个周期时间，并且所述第二时段被设置为具有所述第一内部时钟信号的一个周期时间。
8.根据权利要求1所述的半导体器件，还包括：
第一预信号发生电路，其被配置为在所述第一锁存信号被设置为具有预定逻辑电平的第一时段期间产生第一预信号；以及
第一脉冲输出电路，其被配置为在所述第一时段期间从所述锁存时钟信号产生所述第一校准脉冲。
9.根据权利要求8所述的半导体器件，还包括：
第二预信号发生电路，其被配置为同步于所述锁存时钟信号来将所述第一预信号移位以在第二时段期间产生第二预信号；以及
第二脉冲输出电路，其被配置为在所述第二时段期间从所述锁存时钟信号产生所述第二校准脉冲。
10.根据权利要求1所述的半导体器件，其中，当所述控制信号同步于所述第一内部时钟信号和所述第二内部时钟信号进行转变时，所述训练结果信号发生电平转变。
11.根据权利要求1所述的半导体器件，其中，当在测试时段期间所述训练结果信号被维持在预定逻辑电平时，所述控制信号不同步于所述第一内部时钟信号和所述第二内部时钟信号进行转变。
12.根据权利要求1所述的半导体器件，其中，所述训练结果信号发生电路包括：
第一校准信号输出电路，其被配置为当所述第一校准脉冲被创建时，从所述第一锁存信号和所述第二锁存信号产生第一校准信号和第二校准信号；
第二校准信号输出电路，其被配置为当所述第二校准脉冲被创建时，从所述第一锁存信号和所述第二锁存信号产生第三校准信号和第四校准信号；以及
训练结果信号输出电路，其被配置为基于所述第一校准信号至所述第四校准信号来产生所述训练结果信号。
13.一种半导体器件，包括：
锁存信号发生电路，其被配置为同步于锁存时钟信号来锁存第一内部控制信号和第二内部控制信号，以产生第一锁存信号和第二锁存信号，其中所述第一内部控制信号和所述第二内部控制信号是基于控制信号、第一内部时钟信号和第二内部时钟信号而产生的；
校准脉冲发生电路，其被配置为在所述第一锁存信号被设置为具有预定逻辑电平的第一时段期间产生第一校准脉冲，并且被配置为在所述第一锁存信号被设置为具有所述预定逻辑电平的第二时段期间产生第二校准脉冲；以及
训练结果信号发生电路，其被配置为产生具有电平转变的训练结果信号，所述电平转变发生在所述控制信号同步于所述第一内部时钟信号和所述第二内部时钟信号进行转变时。
14.根据权利要求13所述的半导体器件，其中，通过对时钟信号进行分频来产生所述第一内部时钟信号和所述第二内部时钟信号。
15.根据权利要求13所述的半导体器件，
其中，通过同步于所述第一内部时钟信号来锁存所述控制信号而产生所述第一内部控制信号；以及
其中，通过同步于所述第二内部时钟信号来锁存所述控制信号而产生所述第二内部控制信号。
16.根据权利要求13所述的半导体器件，其中，通过在测试时段期间执行缓冲所述第一内部时钟信号和延迟所述第一内部时钟信号中的至少一个来产生所述锁存时钟信号。
17.根据权利要求13所述的半导体器件，其中，所述第一时段和所述第二时段是连续设置的时间段。
18.根据权利要求13所述的半导体器件，其中，所述第一时段被设定为具有所述第一内部时钟信号的一个周期时间，并且所述第二时段被设定为具有所述第一内部时钟信号的一个周期的时间。
19.根据权利要求13所述的半导体器件，其中，所述校准脉冲发生电路包括：
第一预信号发生电路，其被配置为在所述第一锁存信号被设置为具有预定逻辑电平的所述第一时段期间产生第一预信号；以及
第一脉冲输出电路，其被配置为在所述第一时段期间从所述锁存时钟信号产生所述第一校准脉冲。
20.根据权利要求19所述的半导体器件，还包括：
第二预信号发生电路，其被配置为同步于所述锁存时钟信号来将所述第一预信号移位以在所述第二时段期间产生第二预信号；以及
第二脉冲输出电路，其被配置为在所述第二时段期间从所述锁存时钟信号产生所述第二校准脉冲。
21.根据权利要求13所述的半导体器件，其中，所述训练结果信号发生电路包括：
第一校准信号输出电路，其被配置为当所述第一校准脉冲被创建时，从所述第一锁存信号和所述第二锁存信号产生第一校准信号和第二校准信号；
第二校准信号输出电路，其被配置为当所述第二校准脉冲被创建时，从所述第一锁存信号和所述第二锁存信号产生第三校准信号和第四校准信号；以及
训练结果信号输出电路，其被配置为基于所述第一校准信号至所述第四校准信号来产生所述训练结果信号。
22.一种半导体器件，包括：
锁存信号发生电路，其被配置为同步于锁存时钟信号来锁存第一内部控制信号和第二内部控制信号，以产生第一锁存信号和第二锁存信号，其中所述第一内部控制信号是基于第一内部时钟信号和控制信号而产生的，并且其中所述第二内部控制信号是基于第二内部时钟信号和所述控制信号而产生的；以及
训练结果信号发生电路，其被配置为从所述第一锁存信号和所述第二锁存信号来产生训练结果信号，所述训练结果信号指示在测试时段期间所述控制信号何时同步于所述第一内部时钟信号和所述第二内部时钟信号进行转变。
CN202010136032.XA 2019-09-23 2020-03-02 半导体器件 Active CN111489775B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0117092 2019-09-23
KR1020190117092A KR20210034997A (ko) 2019-09-23 2019-09-23 반도체장치

Publications (2)

Publication Number Publication Date
CN111489775A CN111489775A (zh) 2020-08-04
CN111489775B true CN111489775B (zh) 2023-03-28

Family

ID=71810716

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010136032.XA Active CN111489775B (zh) 2019-09-23 2020-03-02 半导体器件

Country Status (3)

Country Link
US (1) US10950283B1 (zh)
KR (1) KR20210034997A (zh)
CN (1) CN111489775B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1226117A (zh) * 1998-02-11 1999-08-18 三星电子株式会社 数字电视信号接收器中的基带数字电视信号的抽取
CN1328727A (zh) * 1998-06-12 2001-12-26 泰尔考系统公司 综合业务数字网通信的逆多路传送系统
CN101078763A (zh) * 2007-04-25 2007-11-28 北京网新易尚科技有限公司 在ip网络中依靠卫星定位系统校准时钟频率的方法及设备
CN102611442A (zh) * 2009-04-15 2012-07-25 威盛电子股份有限公司 侦测时脉信号之间峰值相位误差的方法及装置
CN110196821A (zh) * 2018-02-27 2019-09-03 爱思开海力士有限公司 半导体器件

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101179462B1 (ko) * 2010-11-30 2012-09-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그를 포함하는 반도체 메모리 시스템
US9142272B2 (en) * 2013-03-15 2015-09-22 International Business Machines Corporation Dual asynchronous and synchronous memory system
KR101996003B1 (ko) * 2013-06-17 2019-07-04 에스케이하이닉스 주식회사 클록 제어 장치
KR102624198B1 (ko) 2016-10-06 2024-01-15 에스케이하이닉스 주식회사 반도체장치
US10176858B1 (en) 2017-08-30 2019-01-08 Micron Technology, Inc. Adjusting instruction delays to the latch path in DDR5 DRAM

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1226117A (zh) * 1998-02-11 1999-08-18 三星电子株式会社 数字电视信号接收器中的基带数字电视信号的抽取
CN1328727A (zh) * 1998-06-12 2001-12-26 泰尔考系统公司 综合业务数字网通信的逆多路传送系统
CN101078763A (zh) * 2007-04-25 2007-11-28 北京网新易尚科技有限公司 在ip网络中依靠卫星定位系统校准时钟频率的方法及设备
CN102611442A (zh) * 2009-04-15 2012-07-25 威盛电子股份有限公司 侦测时脉信号之间峰值相位误差的方法及装置
CN110196821A (zh) * 2018-02-27 2019-09-03 爱思开海力士有限公司 半导体器件

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
High power-efficient asynchronous SAR ADC for IoT devices;Beichen Zhang等;《Journal of Semiconductors》(第10期);114-118 *
基于忆阻器模拟的突触可塑性的研究进展;张晨曦等;《中国科学:信息科学》(第02期);353-359 *

Also Published As

Publication number Publication date
CN111489775A (zh) 2020-08-04
KR20210034997A (ko) 2021-03-31
US20210090624A1 (en) 2021-03-25
US10950283B1 (en) 2021-03-16

Similar Documents

Publication Publication Date Title
CN106409323B (zh) 半导体系统和半导体器件
US9858972B1 (en) Semiconductor devices
CN110867200B (zh) 半导体器件和包括半导体器件的半导体系统
CN110415742A (zh) 半导体器件
US11037609B2 (en) Semiconductor devices
CN108305664B (zh) 半导体器件
US10373662B2 (en) Semiconductor device having ranks that perform a termination operation
CN111105823B (zh) 半导体器件
US10872645B1 (en) Semiconductor devices
US11062750B2 (en) Semiconductor devices and semiconductor systems
CN111489775B (zh) 半导体器件
CN110196821B (zh) 半导体器件
US11048441B2 (en) Semiconductor devices
US11120854B2 (en) Semiconductor device
CN111199760B (zh) 半导体器件
US10658015B2 (en) Semiconductor devices
CN112908376B (zh) 半导体器件和半导体系统
CN110767250B (zh) 半导体器件
CN110459251B (zh) 半导体器件
CN111696594B (zh) 半导体器件
US11495272B2 (en) Electronic device configured to perform an auto-precharge operation
KR102671075B1 (ko) 반도체장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant