CN110196821A - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件。所述半导体器件可以包括多用途命令锁存电路、锁存控制信号发生电路和训练控制电路。所述多用途命令锁存电路可以被配置为使多用途命令与第一分频时钟信号同步以产生第一锁存多用途命令。所述锁存控制信号发生电路可以被配置为同步于第一分频时钟信号而锁存控制信号以产生第一锁存控制信号。训练控制电路可以被配置为基于训练标志而从第一锁存多用途命令和第一锁存控制信号产生用于执行芯片选择信号的训练操作的训练信号。

Description

半导体器件
相关申请的交叉引用
本申请要求于2018年2月27日提交的申请号为10-2018-0024049的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例总体而言涉及执行训练操作的半导体器件。
背景技术
诸如便携式计算机、个人数字助理(PDA)和移动电话的移动系统已经被开发，以使其重量减小便于携带。向移动系统提供电力的电池可能在很大程度上影响移动系统的总重量。如果移动系统中采用的半导体器件的功耗降低，则电池的容量也可以降低，从而使移动系统的总重量减小。随着多功能移动系统的发展，快速移动系统的需求量越来越大。因此，诸如移动存储器件(也被称为“移动存储芯片”)的半导体器件的数据传输速度可能是决定高性能移动系统的操作速度的重要因素。
近来，半导体器件已经被设计为通过多个引脚同时接收命令和地址。在这种情况下，通过所述多个引脚输入到每个半导体器件的信号可以包括关于命令和地址的所有信息，并且命令解码器和地址解码器可以对通过所述多个引脚输入的信号进行解码以提取命令和地址。
在同步半导体器件的情形中，命令和地址可以同步于时钟信号而被输入。例如，双数据速率(DDR)半导体器件可以同步于时钟信号的上升沿和下降沿而接收命令和地址，单数据速率(SDR)半导体器件可以同步于时钟信号的上升沿而接收命令和地址。
发明内容
根据一个实施例，一种半导体器件可以包括训练控制电路，其被配置为从第一锁存多用途命令和第一锁存控制信号产生用于执行芯片选择信号的训练操作的训练信号。所述训练控制电路可以被配置为将所述第一锁存多用途命令延迟以产生第一延迟多用途命令和第二延迟多用途命令。如果多用途命令在与时钟信号的周期时间的“N”倍相对应的时段期间被使能，其中N是大于1的整数，则所述训练控制电路可以被配置为对所述第一锁存控制信号解码以产生第一训练进入信号，并且被配置为响应于所述第一训练进入信号而从所述第一锁存多用途命令产生被使能的所述训练信号。如果所述多用途命令在与所述时钟信号的所述周期时间相对应的时段期间被使能，则所述训练控制电路可以被配置为响应于所述第一延迟多用途命令而锁存所述第一锁存控制信号，被配置为对所述第一锁存控制信号的锁存信号解码以产生所述第一训练进入信号，并且被配置为响应于所述第一训练进入信号而从所述第二延迟多用途命令产生被使能的所述训练信号。
根据另一个实施例，一种半导体器件可以包括多用途命令锁存电路、锁存控制信号发生电路和训练控制电路。所述多用途命令锁存电路可以被配置为使多用途命令与第一分频时钟信号同步以产生第一锁存多用途命令。所述锁存控制信号发生电路可以被配置为同步于所述第一分频时钟信号而锁存控制信号以产生第一锁存控制信号。所述训练控制电路可以被配置为基于训练标志从所述第一锁存多用途命令和所述第一锁存控制信号产生用于执行芯片选择信号的训练操作的训练信号。
附图说明
图1是示出根据一个实施例的半导体器件的配置的框图。
图2是示出图1的半导体器件中包括的分频时钟发生电路的示例的配置的框图。
图3是示出图1的半导体器件中包括的多用途命令锁存电路的示例的配置的框图。
图4是示出图1的半导体器件中包括的锁存控制信号发生电路的示例的配置的电路图。
图5是示出图1的半导体器件中包括的训练控制电路的示例的配置的框图。
图6是示出图5的训练控制电路中包括的第一命令延迟电路的示例的配置的电路图。
图7是示出图5的训练控制电路中包括的第一进入/退出控制电路的示例的配置的框图。
图8是示出图5的训练控制电路中包括的第一选择多用途命令发生电路的示例的配置的框图。
图9是示出图5的训练控制电路中包括的第二命令延迟电路的示例的配置的电路图。
图10是示出图5的训练控制电路中包括的第二进入/退出控制电路的示例的配置的框图。
图11是示出图5的训练控制电路中包括的第二选择多用途命令发生电路的示例的配置的框图。
图12是示出图5的训练控制电路中包括的训练信号发生电路的示例的配置的电路图。
图13和图14是示出图1至图12所示的半导体器件的操作的时序图。
图15是示出采用图1所示的半导体器件的电子系统的示例的配置的框图。
具体实施方式
下面将参照附图来描述各种实施例。然而，本文描述的实施例仅是出于说明的目的，并非用来限制本公开的范围。
如图1所示，根据一个实施例的半导体器件可以包括分频时钟发生电路1、多用途命令锁存电路2、锁存控制信号发生电路3、训练控制电路4和芯片选择信号训练电路5。
分频时钟发生电路1可以响应于时钟信号CLK而产生第一分频时钟信号DCLKA和第二分频时钟信号DCLKB。分频时钟发生电路1可以接收并缓冲时钟信号CLK，并且可以将缓冲的时钟信号分频以产生第一分频时钟信号DCLKA和第二分频时钟信号DCLKB。第一分频时钟信号DCLKA和第二分频时钟信号DCLKB可以被产生为具有如下的周期时间，该周期时间是时钟信号CLK和内部时钟信号(图2的ICLK)的周期时间的“N”倍，其中N是大于1的整数。随后将在下面参考图2来描述分频时钟发生电路1的配置和操作。
多用途命令锁存电路2可以响应于多用途命令MPCMD而从第一分频时钟信号DCLKA和第二分频时钟信号DCLKB产生第一锁存多用途命令MPCA和第二锁存多用途命令MPCB。多用途命令锁存电路2可以在多用途命令MPCMD被使能时锁存第一分频时钟信号DCLKA以将锁存的第一分频时钟信号输出为第一锁存多用途命令MPCA。多用途命令锁存电路2可以在多用途命令MPCMD被使能时锁存第二分频时钟信号DCLKB以将锁存的第二分频时钟信号输出为第二锁存多用途命令MPCB。多用途命令MPCMD可以是储存在半导体器件中的信号。可替选地，多用途命令MPCMD可以是输入到半导体器件的控制信号CA<1:L>中所包括的信号。随后将在下面参考图3来描述多用途命令锁存电路2的配置和操作。
锁存控制信号发生电路3可以响应于第一分频时钟信号DCLKA和第二分频时钟信号DCLKB而从控制信号CA<1:L>产生第一锁存控制信号LCA_A<1:L>和第二锁存控制信号LCA_B<1:L>。锁存控制信号发生电路3可以同步于第一分频时钟信号DCLKA而锁存控制信号CA<1:L>，以将锁存的控制信号输出为第一锁存控制信号LCA_A<1:L>。锁存控制信号发生电路3可以同步于第二分频时钟信号DCLKB而锁存控制信号CA<1:L>，以将锁存的控制信号输出为第二锁存控制信号LCA_B<1:L>。控制信号CA<1:L>可以包括命令和地址中的至少一种。控制信号CA<1:L>以及第一锁存控制信号LCA_A<1:L>和第二锁存控制信号LCA_B<1:L>中包括的比特位的数量“L”可以根据各种实施例而被不同地设置。随后将在下面参考图4来描述锁存控制信号发生电路3的配置和操作。
训练控制电路4可以响应于训练标志TR_FLAG而从第一锁存多用途命令MPCA和第二锁存多用途命令MPCB以及第一锁存控制信号LCA_A<1:L>和第二锁存控制信号LCA_B<1:L>产生训练信号CS_TR。如果多用途命令MPCMD在与时钟信号CLK的周期时间的“N”倍相对应的时段期间被使能，其中N是大于1的整数，则训练标志TR_FLAG可以被设置为具有第一逻辑电平，如果多用途命令MPCMD在与时钟信号CLK的周期时间相对应的时段期间被使能，则训练标志TR_FLAG可以被设置为具有第二逻辑电平。在一个实施例中，第一逻辑电平可以被设置为逻辑“高”电平，而第二逻辑电平可以被设置为逻辑“低”电平。然而，在其他一些实施例中，第一逻辑电平及第二逻辑电平可以不同地设置。
训练控制电路4可以响应于训练标志TR_FLAG而从第一锁存多用途命令MPCA和第一锁存控制信号LCA_A<1:L>产生训练信号CS_TR。如果训练标志TR_FLAG具有第一逻辑电平，则训练控制电路4可以在第一锁存多用途命令MPCA的产生时刻锁存第一锁存控制信号LCA_A<1:L>，并且可以对锁存的信号进行解码以产生使能时段被设定的训练信号CS_TR。如果训练标志TR_FLAG具有第二逻辑电平，则训练控制电路4可以在从第一锁存多用途命令MPCA的产生时刻起经过预定延迟时间的时间点锁存第一锁存控制信号LCA_A<1:L>，并且可以对锁存的信号进行解码以产生使能时段被设定的训练信号CS_TR。
训练控制电路4可以响应于训练标志TR_FLAG而从第二锁存多用途命令MPCB和第二锁存控制信号LCA_B<1:L>产生训练信号CS_TR。如果训练标志TR_FLAG具有第一逻辑电平，则训练控制电路4可以在第二锁存多用途命令MPCB的产生时刻锁存第二锁存控制信号LCA_B<1:L>，并且可以对锁存的信号进行解码以产生使能时段被设定的训练信号CS_TR。如果训练标志TR_FLAG具有第二逻辑电平，则训练控制电路4可以在从第二锁存多用途命令MPCB的产生时刻起经过预定延迟时间的时间点锁存第二锁存控制信号LCA_B<1:L>，并且可以对锁存的信号进行解码以产生使能时段被设定的训练信号CS_TR。随后将在下面参考图5到图12来描述训练控制电路4的配置和操作。
芯片选择信号训练电路5可以响应于训练信号CS_TR而接收芯片选择信号CS以执行训练操作。如果训练信号CS_TR被使能，则芯片选择信号训练电路5可以执行芯片选择信号CS的训练操作。可以利用对芯片选择信号CS的施加定时进行控制的方案来执行芯片选择信号CS的训练操作，以验证芯片选择信号CS被稳定施加的时段。
参考图2，分频时钟发生电路1可以包括时钟缓冲器11和分频器12。时钟缓冲器11可以从时钟信号CLK产生内部时钟信号ICLK。时钟缓冲器11可以缓冲时钟信号CLK以将缓冲的时钟信号输出为内部时钟信号ICLK。可以使用缓冲电路来实现时钟缓冲器11。分频器12可以从内部时钟信号ICLK产生第一分频时钟信号DCLKA和第二分频时钟信号DCLKB。第一分频时钟信号DCLKA和第二分频时钟信号DCLKB可以被产生为具有如下的周期时间，该周期时间是内部时钟信号ICLK和时钟信号CLK的周期时间的“N”倍，其中N是大于1的整数。
参考图3，多用途命令锁存电路2可以包括第一多用途命令锁存电路21和第二多用途命令锁存电路22。第一多用途命令锁存电路21可以响应于多用途命令MPCMD而从第一分频时钟信号DCLKA产生第一锁存多用途命令MPCA。第一多用途命令锁存电路21可以在多用途命令MPCMD被使能为具有逻辑“高”电平时锁存第一分频时钟信号DCLKA以将锁存的第一分频时钟信号输出为第一锁存多用途命令MPCA。第二多用途命令锁存电路22可以响应于多用途命令MPCMD而从第二分频时钟信号DCLKB产生第二锁存多用途命令MPCB。第二多用途命令锁存电路22可以在多用途命令MPCMD被使能为具有逻辑“高”电平时锁存第二分频时钟信号DCLKB以将锁存的第二分频时钟信号输出为第二锁存多用途命令MPCB。
参考图4，锁存控制信号发生电路3可以包括触发器31和触发器32。触发器31可以响应于第一分频时钟信号DCLKA而从控制信号CA<1:L>产生第一锁存控制信号LCA_A<1:L>。触发器31可以同步于第一分频时钟信号DCLKA的上升沿而锁存控制信号CA<1:L>以将锁存的控制信号输出为第一锁存控制信号LCA_A<1:L>。第一分频时钟信号DCLKA的上升沿是指第一分频时钟信号DCLKA的电平从逻辑“低”电平变成逻辑“高”电平的时间点。触发器32可以响应于第二分频时钟信号DCLKB而从控制信号CA<1:L>产生第二锁存控制信号LCA_B<1:L>。触发器32可以同步于第二分频时钟信号DCLKB的上升沿而锁存控制信号CA<1:L>以将锁存的控制信号输出为第二锁存控制信号LCA_B<1:L>。第二分频时钟信号DCLKB的上升沿是指第二分频时钟信号DCLKB的电平从逻辑“低”电平变成逻辑“高”电平的时间点。
参考图5，训练控制电路4可以包括第一命令延迟电路41、第一进入/退出控制电路42、第一选择多用途命令发生电路43、第二命令延迟电路44、第二进入/退出控制电路45、第二选择多用途命令发生电路46和训练信号发生电路47。
第一命令延迟电路41可以将第一锁存多用途命令MPCA延迟以产生第一延迟多用途命令MPCd1和第二延迟多用途命令MPCd2。第一命令延迟电路41可以将第一锁存多用途命令MPCA延迟预定的时段以产生第一延迟多用途命令MPCd1。第一命令延迟电路41可以将第一延迟多用途命令MPCd1延迟预定的时段以产生第二延迟多用途命令MPCd2。随后将在下面参考图6来描述第一命令延迟电路41的配置和操作。
第一进入/退出控制电路42可以响应于第一锁存控制信号LCA_A<1:L>、第一延迟多用途命令MPCd1和训练标志TR_FLAG而产生第一训练进入信号CSTMA_EN和第一训练退出信号CSTMA_EX。如果训练标志TR_FLAG具有第一逻辑电平，则第一进入/退出控制电路42可以对第一锁存控制信号LCA_A<1:L>解码以产生第一训练进入信号CSTMA_EN和第一训练退出信号CSTMA_EX。在一个实施例中，第一逻辑电平可以为逻辑“高”电平。第一逻辑电平可以根据各种实施例而不同地设置。第一训练进入信号CSTMA_EN和第一训练退出信号CSTMA_EX可以根据第一锁存控制信号LCA_A<1:L>的逻辑电平组合而被使能。第一锁存控制信号LCA_A<1:L>的用于将第一训练进入信号CSTMA_EN使能的逻辑电平组合与第一锁存控制信号LCA_A<1:L>的用于将第一训练退出信号CSTMA_EX使能的逻辑电平组合可以根据各种实施例被设置成彼此相同或彼此不同。被使能的第一训练进入信号CSTMA_EN的逻辑电平及被使能的第一训练退出信号CSTMA_EX的逻辑电平可以根据各种实施例而不同地设置。如果训练标志TR_FLAG具有第二逻辑电平，则第一进入/退出控制电路42可以对第一锁存控制信号LCA_A<1:L>的延迟信号解码以产生第一训练进入信号CSTMA_EN和第一训练退出信号CSTMA_EX。在一个实施例中，第二逻辑电平可以是逻辑“低”电平。第二逻辑电平可以根据各种实施例而不同地设置。随后将在下面参考图7来描述第一进入/退出控制电路42的配置和操作。
第一选择多用途命令发生电路43可以响应于训练标志TR_FLAG、第一锁存多用途命令MPCA和第二延迟多用途命令MPCd2而产生第一选择多用途命令SMPCA。如果训练标志TR_FLAG具有第一逻辑电平，则第一选择多用途命令发生电路43可以将第一锁存多用途命令MPCA输出为第一选择多用途命令SMPCA。在一个实施例中，第一逻辑电平可以为逻辑“高”电平。第一逻辑电平可以根据各种实施例而不同地设置。如果训练标志TR_FLAG具有第二逻辑电平，则第一选择多用途命令发生电路43可以将第二延迟多用途命令MPCd2输出为第一选择多用途命令SMPCA。在一个实施例中，第二逻辑电平可以是逻辑“低”电平。第二逻辑电平可以根据各种实施例而不同地设置。随后将在下面参考图8来描述第一选择多用途命令发生电路43的配置和操作。
第二命令延迟电路44可以将第二锁存多用途命令MPCB延迟以产生第三延迟多用途命令MPCd3和第四延迟多用途命令MPCd4。第二命令延迟电路44可以将第二锁存多用途命令MPCB延迟预定的时段以产生第三延迟多用途命令MPCd3。第二命令延迟电路44可以将第三延迟多用途命令MPCd3延迟预定的时段以产生第四延迟多用途命令MPCd4。随后将在下面参考图9来描述第二命令延迟电路44的配置和操作。
第二进入/退出控制电路45可以响应于第二锁存控制信号LCA_B<1:L>、第三延迟多用途命令MPCd3和训练标志TR_FLAG而产生第二训练进入信号CSTMB_EN和第二训练退出信号CSTMB_EX。如果训练标志TR_FLAG具有第一逻辑电平，则第二进入/退出控制电路45可以对第二锁存控制信号LCA_B<1:L>解码以产生第二训练进入信号CSTMB_EN和第二训练退出信号CSTMB_EX。在一个实施例中，第一逻辑电平可以为逻辑“高”电平。第一逻辑电平可以根据各种实施例而被设置得不同。第二训练进入信号CSTMB_EN和第二训练退出信号CSTMB_EX可以根据第二锁存控制信号LCA_B<1:L>的逻辑电平组合而被使能。第二锁存控制信号LCA_B<1:L>的用于将第二训练进入信号CSTMB_EN使能的逻辑电平组合与第二锁存控制信号LCA_B<1:L>的用于将第二训练退出信号CSTMB_EX使能的逻辑电平组合可以根据各种实施例被设置成彼此相同或彼此不同。被使能的第二训练进入信号CSTMB_EN的逻辑电平和被使能的第二训练退出信号CSTMB_EX的逻辑电平可以根据各种实施例而被设置得不同。如果训练标志TR_FLAG具有第二逻辑电平，则第二进入/退出控制电路45可以对第二锁存控制信号LCA_B<1:L>的延迟信号解码以产生第二训练进入信号CSTMB_EN和第二训练退出信号CSTMB_EX。在一个实施例中，第二逻辑电平可以是逻辑“低”电平。第二逻辑电平可以根据各种实施例而被设置得不同。随后将在下面参考图10来描述第二进入/退出控制电路45的配置和操作。
第二选择多用途命令发生电路46可以响应于训练标志TR_FLAG、第二锁存多用途命令MPCB和第四延迟多用途命令MPCd4而产生第二选择多用途命令SMPCB。如果训练标志TR_FLAG具有第一逻辑电平，则第二选择多用途命令发生电路46可以将第二锁存多用途命令MPCB输出为第二选择多用途命令SMPCB。在一个实施例中，第一逻辑电平可以为逻辑“高”电平。第一逻辑电平可以根据各种实施例而被设置得不同。如果训练标志TR_FLAG具有第二逻辑电平，则第二选择多用途命令发生电路46可以将第四延迟多用途命令MPCd4输出为第二选择多用途命令SMPCB。在一个实施例中，第二逻辑电平可以是逻辑“低”电平。第二逻辑电平可以根据各种实施例而被设置得不同。随后将在下面参考图11来描述第二选择多用途命令发生电路46的配置和操作。
训练信号发生电路47可以响应于第一训练进入信号CSTMA_EN、第一选择多用途命令SMPCA、第二训练进入信号CSTMB_EN、第二选择多用途命令SMPCB、第一训练退出信号CSTMA_EX和第二训练退出信号CSTMB_EX而产生训练信号CS_TR。训练信号发生电路47可以响应于第一训练进入信号CSTMA_EN、第一选择多用途命令SMPCA、第二训练进入信号CSTMB_EN和第二选择多用途命令SMPCB而产生训练信号CS_TR。训练信号发生电路47可以产生如下的训练信号CS_TR：在第一选择多用途命令SMPCA产生时，所述训练信号CS_TR的使能时刻由第一训练进入信号CSTMA_EN决定，或者，在第二选择多用途命令SMPCB产生时，所述训练信号CS_TR的使能时刻由第二训练进入信号CSTMB_EN决定。训练信号发生电路47可以响应于第一训练退出信号CSTMA_EX、第一选择多用途命令SMPCA、第二训练退出信号CSTMB_EX和第二选择多用途命令SMPCB而产生训练信号CS_TR。训练信号发生电路47可以产生如下的训练信号CS_TR：在第一选择多用途命令SMPCA产生时，训练信号CS_TR的禁止时刻由第一训练退出信号CSTMA_EX决定，或者，在第二选择多用途命令SMPCB产生时，训练信号CS_TR的禁止时刻由第二训练退出信号CSTMB_EX决定。随后将在下面参考图12来描述训练信号发生电路47的配置和操作。
参考图6，第一命令延迟电路41可以包括延迟电路411和延迟电路412。延迟电路411可以包括反相器IV411～IV414。延迟电路411可以将第一锁存多用途命令MPCA延迟由反相器IV411～IV414设定的时段，以产生第一延迟多用途命令MPCd1。延迟电路412可以包括反相器IV415～IV418。延迟电路412可以将第一延迟多用途命令MPCd1延迟由反相器IV415～IV418设定的时段，以产生第二延迟多用途命令MPCd2。
参考图7，第一进入/退出控制电路42可以包括触发器421、选择器422和解码器423。触发器421可以响应于第一延迟多用途命令MPCd1而从第一锁存控制信号LCA_A<1:L>产生第一延迟控制信号DCA_A<1:L>。触发器421可以同步于第一延迟多用途命令MPCd1的上升沿而锁存第一锁存控制信号LCA_A<1:L>以将锁存的信号输出为第一延迟控制信号DCA_A<1:L>。选择器422可以响应于训练标志TR_FLAG而从第一锁存控制信号LCA_A<1:L>或第一延迟控制信号DCA_A<1:L>产生第一选择控制信号SCA_A<1:L>。如果多用途命令MPCMD在与时钟信号CLK的周期时间的“N”倍相对应的时段期间被使能，其中N是大于1的整数，使得训练标志TR_FLAG被设置为具有逻辑“高”电平，则选择器422可以将第一锁存控制信号LCA_A<1:L>输出为第一选择控制信号SCA_A<1:L>。如果多用途命令MPCMD在与时钟信号CLK的周期时间相对应的时段期间被使能，使得训练标志TR_FLAG被设置为具有逻辑“低”电平，则选择器422可以将第一延迟控制信号DCA_A<1:L>输出为第一选择控制信号SCA_A<1:L>。解码器423可以对第一选择控制信号SCA_A<1:L>解码以产生第一训练进入信号CSTMA_EN和第一训练退出信号CSTMA_EX。第一选择控制信号SCA_A<1:L>的用于将第一训练进入信号CSTMA_EN使能的逻辑电平组合和第一选择控制信号SCA_A<1:L>的用于将第一训练退出信号CSTMA_EX使能的逻辑电平组合可以根据各种实施例设置得不同。
参考图8，第一选择多用途命令发生电路43可以包括选择器431。选择器431可以响应于训练标志TR_FLAG而从第一锁存多用途命令MPCA或第二延迟多用途命令MPCd2产生第一选择多用途命令SMPCA。如果多用途命令MPCMD在与时钟信号CLK的周期时间的“N”倍相对应的时段期间被使能，其中N是大于1的整数，使得训练标志TR_FLAG被设置为具有逻辑“高”电平，则选择器431可以将第一锁存多用途命令MPCA输出为第一选择多用途命令SMPCA。如果多用途命令MPCMD在与时钟信号CLK的周期时间相对应的时段期间被使能，使得训练标志TR_FLAG被设置为具有逻辑“低”电平，则选择器431可以将第二延迟多用途命令MPCd2输出为第一选择多用途命令SMPCA。
参考图9，第二命令延迟电路44可以包括延迟电路441和延迟电路442。延迟电路441可以包括反相器IV441～IV444。延迟电路441可以将第二锁存多用途命令MPCB延迟由反相器IV441～IV444设定的时段以产生第三延迟多用途命令MPCd3。延迟电路442可以包括反相器IV445～IV448。延迟电路442可以将第三延迟多用途命令MPCd3延迟由反相器IV445～IV448设定的时段以产生第四延迟多用途命令MPCd4。
参考图10，第二进入/退出控制电路45可以包括触发器451、选择器452和解码器453。触发器451可以响应于第三延迟多用途命令MPCd3而从第二锁存控制信号LCA_B<1:L>产生第二延迟控制信号DCA_B<1:L>。触发器451可以同步于第三延迟多用途命令MPCd3的上升沿而锁存第二锁存控制信号LCA_B<1:L>以将锁存的信号输出为第二延迟控制信号DCA_B<1:L>。选择器452可以响应于训练标志TR_FLAG而从第二锁存控制信号LCA_B<1:L>或第二延迟控制信号DCA_B<1:L>产生第二选择控制信号SCA_B<1:L>。如果多用途命令MPCMD在与时钟信号CLK的周期时间的“N”倍相对应的时段期间被使能，其中N是大于1的整数，使得训练标志TR_FLAG被设置为具有逻辑“高”电平，则选择器452可以将第二锁存控制信号LCA_B<1:L>输出为第二选择控制信号SCA_B<1:L>。如果多用途命令MPCMD在与时钟信号CLK的周期时间相对应的时段期间被使能，使得训练标志TR_FLAG被设置为具有逻辑“低”电平，则选择器452可以将第二延迟控制信号DCA_B<1:L>输出为第二选择控制信号SCA_B<1:L>。解码器453可以对第二选择控制信号SCA_B<1:L>解码以产生第二训练进入信号CSTMB_EN和第二训练退出信号CSTMB_EX。第二选择控制信号SCA_B<1:L>的用于将第二训练进入信号CSTMB_EN使能的逻辑电平组合和第二选择控制信号SCA_B<1:L>的用于将第二训练退出信号CSTMB_EX使能的逻辑电平组合可以根据各种实施例而设置得不同。
参考图11，第二选择多用途命令发生电路46可以包括选择器461。选择器461可以响应于训练标志TR_FLAG而从第二锁存多用途命令MPCB或第四延迟多用途命令MPCd4产生第二选择多用途命令SMPCB。如果多用途命令MPCMD在与时钟信号CLK的周期时间的“N”倍相对应的时段期间被使能，其中N是大于1的整数，使得训练标志TR_FLAG被设置为具有逻辑“高”电平，则选择器461可以将第二锁存多用途命令MPCB输出为第二选择多用途命令SMPCB。如果多用途命令MPCMD在与时钟信号CLK的周期时间相对应的时段期间被使能，使得训练标志TR_FLAG被设置为具有逻辑“低”电平，则选择器461可以将第四延迟多用途命令MPCd4输出为第二选择多用途命令SMPCB。
参考图12，训练信号发生电路47可以包括锁存进入脉冲发生电路471、锁存退出脉冲发生电路472、选通脉冲发生电路473、起始脉冲发生电路474、结束脉冲发生电路475和训练信号输出电路476。
锁存进入脉冲发生电路471可以包括反相器IV471～IV476。反相器IV471可以反相缓冲第一选择多用途命令SMPCA，并且可以将反相缓冲信号输出为输出信号。反相器IV472可以响应于第一选择多用途命令SMPCA和反相器IV471的输出信号而反相缓冲第一训练进入信号CSTMA_EN，以将第一训练进入信号CSTMA_EN的反相缓冲信号输出到节点nd471。反相器IV473可以反相缓冲第二选择多用途命令SMPCB，并且可以将反相缓冲信号输出为输出信号。反相器IV474可以响应于第二选择多用途命令SMPCB和反相器IV473的输出信号而反相缓冲第二训练进入信号CSTMB_EN，以将第二训练进入信号CSTMB_EN的反相缓冲信号输出到节点nd471。反相器IV475和反相器IV476可以构成锁存电路，并且可以接收并缓冲节点nd471的信号，以通过节点nd472将缓冲的信号输出为锁存进入脉冲LENP。
锁存退出脉冲发生电路472可以包括反相器IV481～IV486。反相器IV481可以反相缓冲第一选择多用途命令SMPCA，并且可以将反相缓冲信号输出为输出信号。反相器IV482可以响应于第一选择多用途命令SMPCA和反相器IV481的输出信号而反相缓冲第一训练退出信号CSTMA_EX，以将第一训练退出信号CSTMA_EX的反相缓冲信号输出到节点nd473。反相器IV483可以反相缓冲第二选择多用途命令SMPCB，并且可以将反相缓冲信号输出为输出信号。反相器IV484可以响应于第二选择多用途命令SMPCB和反相器IV483的输出信号而反相缓冲第二训练退出信号CSTMB_EX，以将第二训练退出信号CSTMB_EX的反相缓冲信号输出到节点nd473。反相器IV485和反相器IV486可以构成锁存电路，并且可以接收并缓冲节点nd473的信号，以通过节点nd474将缓冲的信号输出为锁存退出脉冲LEXP。
选通脉冲发生电路473可以包括串联耦接的或非门NOR 491和反相器IV 491。选通脉冲发生电路473可以接收第一选择多用途命令SMPCA和第二选择多用途命令SMPCB，并且可以执行第一选择多用途命令SMPCA和第二选择多用途命令SMPCB的逻辑或运算以产生选通脉冲SP。如果第一选择多用途命令SMPCA和第二选择多用途命令SMPCB中的至少一个具有逻辑“高”电平，则选通脉冲发生电路473可以产生具有逻辑“高”电平的选通脉冲SP。
起始脉冲发生电路474可以包括串联耦接的与非门NAND 491和反相器IV 492。起始脉冲发生电路474可以接收选通脉冲SP和锁存进入脉冲LENP，并且可以执行选通脉冲SP与锁存进入脉冲LENP的逻辑与运算以产生起始脉冲STRP。起始脉冲发生电路474可以响应于选通脉冲SP而从锁存进入脉冲LENP产生起始脉冲STRP。如果产生具有逻辑“高”电平的选通脉冲SP，则起始脉冲发生电路474可以将锁存进入脉冲LENP输出为起始脉冲STRP。
结束脉冲发生电路475可以包括串联耦接的与非门NAND 492和反相器IV 493。结束脉冲发生电路475可以接收选通脉冲SP和锁存退出脉冲LEXP，并且可以执行选通脉冲SP与锁存退出脉冲LEXP的逻辑与运算以产生结束脉冲ENDP。结束脉冲发生电路475可以响应于选通脉冲SP而从锁存退出脉冲LEXP产生结束脉冲ENDP。如果产生具有逻辑“高”电平的选通脉冲SP，则结束脉冲发生电路475可以将锁存退出脉冲LEXP输出为结束脉冲ENDP。
训练信号输出电路476可以包括反相器IV494～IV497以及与非门NAND 493和与非门NAND 494。训练信号输出电路476可以响应于起始脉冲STRP和结束脉冲ENDP而产生训练信号CS_TR。如果产生具有逻辑“高”电平的起始脉冲STRP，则训练信号输出电路476可以产生被使能为具有逻辑“高”电平的训练信号CS_TR。如果产生具有逻辑“高”电平的结束脉冲ENDP，则训练信号输出电路476可以产生被禁止为具有逻辑“低”电平的训练信号CS_TR。训练信号输出电路476还可以被配置为接收复位信号RSTB。
下面将参考图13和图14并结合多用途命令MPCMD在与时钟信号CLK的周期时间的“N”倍(其中N是大于1的整数)相对应的时段期间被使能的实施例、以及多用途命令MPCMD在与时钟信号CLK的周期时间相对应的时段期间被使能的实施例，来描述具有上述配置的半导体器件的操作。
如图13所示，如果多用途命令MPCMD是在与时钟信号CLK的周期时间的“N”倍相对应的时段期间被使能的信号，其中N是大于1的整数，则在多用途命令MPCMD被使能期间，通过将时钟信号分频而产生的第一分频时钟信号DCLKA和第二分频时钟信号DCLKB可以被分别锁存以产生第一锁存多用途命令MPCA和第二锁存多用途命令MPCB。在多用途命令MPCMD被使能为具有逻辑“高”电平的时段内，芯片选择信号CS可以具有逻辑“低”电平。具有逻辑电平组合“A”的控制信号CA<1:L>可以同步于第一分频时钟信号DCLKA而被锁存以产生第一锁存控制信号LCA_A<1:L>，并且第一锁存控制信号LCA_A<1:L>可以被选择并被解码以产生被使能为具有逻辑“高”电平的第一训练进入信号CSTMA_EN。具有逻辑电平组合“A”的控制信号CA<1:L>可以同步于第二分频时钟信号DCLKB而被锁存以产生第二锁存控制信号LCA_B<1:L>，并且第二锁存控制信号LCA_B<1:L>可以被选择并被解码以产生被使能为具有逻辑“高”电平的第二训练进入信号CSTMB_EN。第一锁存多用途命令MPCA和第二锁存多用途命令MPCB可以分别被选择并提供作为第一选择多用途命令SMPCA和第二选择多用途命令SMPCB。作为第一选择多用途命令SMPCA的第一锁存多用途命令MPCA可以在第一训练进入信号CSTMA_EN被使能为具有逻辑“高”电平时被提供作为锁存进入脉冲LENP，以及作为第二选择多用途命令SMPCB的第二锁存多用途命令MPCB可以在第二训练进入信号CSTMB_EN被使能为具有逻辑“高”电平时，被提供作为锁存进入脉冲LENP。训练信号CS_TR可以在锁存进入脉冲LENP的产生时刻被使能为具有逻辑“高”电平，使得对芯片选择信号CS的施加定时进行控制以启动用于验证芯片选择信号CS被稳定施加的时段的训练操作。
如图14所示，如果多用途命令MPCMD是在时钟信号CLK的单个周期时间期间被使能的信号，则通过将时钟信号CLK分频而产生的第一分频时钟信号DCLKA可以被锁存以产生第一锁存多用途命令MPCA。在多用途命令MPCMD被使能为具有逻辑“高”电平的时段期间，芯片选择信号CS可以具有逻辑“低”电平。第一锁存多用途命令MPCA可以被延迟第一延迟时间d1以产生第一延迟多用途命令MPCd1，并且第一延迟多用途命令MPCd1可以被延迟第二延迟时间d2以产生第二延迟多用途命令MPCd2。具有逻辑电平组合“B”的控制信号CA<1:L>可以同步于第一分频时钟信号DCLKA而被锁存以产生第一锁存控制信号LCA_A<1:L>。具有逻辑电平组合“B”的第一锁存控制信号LCA_A<1:L>可以同步于第一延迟多用途命令MPCd1而被锁存以产生第一延迟控制信号DCA_A<1:L>，并且第一延迟控制信号DCA_A<1:L>可以被选择并被解码以产生被使能为具有逻辑“高”电平的第一训练进入信号CSTMA_EN。第二延迟多用途命令MPCd2可以被选择并提供作为第一选择多用途命令SMPCA。在第一训练进入信号CSTMA_EN被使能为具有逻辑“高”电平时，作为第一选择多用途命令SMPCA的第二延迟多用途命令MPCd2可以被提供作为锁存进入脉冲LENP。训练信号CS_TR可以在锁存进入脉冲LENP的产生时刻被使能为具有逻辑“高”电平，使得对芯片选择信号CS的施加定时进行控制以启动用于验证芯片选择信号CS被稳定施加的时段的训练操作。在图14中，还示出了也可以通过将时钟信号CLK分频而产生的第二分频时钟信号DCLKB。
如上所述，如果多用途命令MPCMD在时钟信号CLK的单个周期时间期间被使能，则多用途命令MPCMD可能不能具有足够长的使能时段以确保芯片选择信号CS的建立时间和保持时间。因此，根据一个实施例的半导体器件可以将第一锁存多用途命令MPCA延迟以产生第一延迟多用途命令MPCd1，可以同步于第一延迟多用途命令MPCd1而锁存第一锁存控制信号LCA_A<1:L>以稳定地产生被使能的第一训练进入信号CSTMA_EN，可以将第一锁存多用途命令MPCA延迟以产生第二延迟多用途命令MPCd2，并且可以使用第二延迟多用途命令MPCd2来产生被稳定使能的训练信号CS_TR。结果，即使多用途命令MPCMD在相对较短的时段期间被使能，也可以稳定地产生训练信号CS_TR。
参照图1描述的半导体器件可以应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图15所示，根据一个实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。
根据由存储器控制器1002产生的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据，或者可以读取储存的数据并将其输出到存储器控制器1002。数据储存电路1001可以包括图1所示的半导体器件。同时，数据储存电路1001可以包括即使在电源中断时仍能保留其所储存的数据的非易失性存储器。非易失性存储器可以为：诸如NOR型快闪存储器或NAND型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)或磁性随机存取存储器(MRAM)等。
存储器控制器1002可以通过I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以对从主机设备输出的命令进行解码以控制用于将数据输入至数据储存电路1001或缓冲存储器1003的操作，或用于输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。尽管图15示出了具有单个模块的存储器控制器1002，但存储器控制器1002可以包括一个控制器以用于控制包括非易失性存储器的数据储存电路1001，以及另一个控制器以用于控制包括易失性存储器的缓冲存储器1003。
缓冲存储器1003可以暂时地储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时储存从数据储存电路1001输出的数据或将要被输入至数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取储存的数据并将其输出到存储器控制器1002。缓冲存储器1003可以包括诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)的易失性存储器。
I/O接口1004可以将存储器控制器1002物理地且电气地连接至外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004从外部设备(即，主机)接收控制信号和数据，并且可以通过I/O接口1004来将由存储器控制器1002产生的数据输出至外部设备(即，主机)。即，电子系统1000可以通过I/O接口1004来与主机通信。I/O接口1004可以包括诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连-Express(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小设备接口(ESDI)和集成驱动电路(IDE)的各种接口协议中的任意一种。
电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)或紧凑式闪存(CF)卡等。

Claims (20)

1.一种半导体器件，包括：
训练控制电路，其被配置为从第一锁存多用途命令和第一锁存控制信号产生用于执行芯片选择信号的训练操作的训练信号，
其中，所述训练控制电路被配置为将所述第一锁存多用途命令延迟以产生第一延迟多用途命令和第二延迟多用途命令，
其中，如果多用途命令在与时钟信号的周期时间的“N”倍相对应的时段期间被使能，其中N是大于1的整数，则所述训练控制电路被配置为对所述第一锁存控制信号解码以产生第一训练进入信号，并且被配置为响应于所述第一训练进入信号而从所述第一锁存多用途命令产生被使能的所述训练信号，以及
其中，如果所述多用途命令在与所述时钟信号的所述周期时间相对应的时段期间被使能，则所述训练控制电路被配置为响应于所述第一延迟多用途命令而锁存所述第一锁存控制信号，被配置为对所述第一锁存控制信号的锁存信号解码以产生所述第一训练进入信号，并且被配置为响应于所述第一训练进入信号而从所述第二延迟多用途命令产生被使能的所述训练信号。
2.根据权利要求1所述的半导体器件，其中，所述第一锁存多用途命令是通过在所述多用途命令被使能时锁存基于所述时钟信号的第一分频时钟信号来产生的。
3.根据权利要求1所述的半导体器件，其中，所述第一锁存控制信号是通过同步于基于所述时钟信号的第一分频时钟信号而锁存控制信号来产生的。
4.根据权利要求3所述的半导体器件，其中，所述控制信号包括命令和地址中的至少一种。
5.根据权利要求1所述的半导体器件，其中，所述训练控制电路包括：
命令延迟电路，其被配置为将所述第一锁存多用途命令延迟以产生所述第一延迟多用途命令和所述第二延迟多用途命令；
进入/退出控制电路，其被配置为基于训练标志而从所述第一锁存控制信号和所述第一延迟多用途命令产生所述第一训练进入信号和第一训练退出信号；
选择多用途命令发生电路，其被配置为基于所述训练标志而从所述第一锁存多用途命令和所述第二延迟多用途命令产生第一选择多用途命令；以及
训练信号发生电路，其被配置为响应于所述第一训练进入信号、所述第一训练退出信号和所述第一选择多用途命令而产生所述训练信号。
6.根据权利要求5所述的半导体器件，其中，所述命令延迟电路被配置为将所述第一锁存多用途命令延迟第一延迟时间以产生所述第一延迟多用途命令，并且被配置为将所述第一延迟多用途命令延迟第二延迟时间以产生所述第二延迟多用途命令。
7.根据权利要求5所述的半导体器件，
其中，如果所述多用途命令在与所述时钟信号的所述周期时间的“N”倍相对应的时段期间被使能，其中N是大于1的整数，则所述训练标志具有第一逻辑电平；以及
其中，如果所述多用途命令在与所述时钟信号的所述周期时间相对应的时段期间被使能，则所述训练标志具有第二逻辑电平。
8.根据权利要求7所述的半导体器件，
其中，如果所述训练标志具有所述第一逻辑电平，则所述进入/退出控制电路对所述第一锁存控制信号解码以产生所述第一训练进入信号和所述第一训练退出信号；以及
其中，如果所述训练标志具有所述第二逻辑电平，则所述进入/退出控制电路同步于所述第一延迟多用途命令而锁存所述第一锁存控制信号，并且对所述第一锁存控制信号的所述锁存信号解码以产生所述第一训练进入信号和所述第一训练退出信号。
9.根据权利要求7所述的半导体器件，
其中，如果所述训练标志具有所述第一逻辑电平，则所述选择多用途命令发生电路将所述第一锁存多用途命令输出为所述第一选择多用途命令；以及
其中，如果所述训练标志具有所述第二逻辑电平，则所述选择多用途命令发生电路将所述第二延迟多用途命令输出为所述第一选择多用途命令。
10.根据权利要求1所述的半导体器件，
其中，所述训练控制电路被配置为从第二锁存多用途命令和第二锁存控制信号产生用于执行所述芯片选择信号的所述训练操作的所述训练信号；
其中，所述训练控制电路被配置为将所述第二锁存多用途命令延迟以产生第三延迟多用途命令和第四延迟多用途命令；
其中，如果所述多用途命令在与所述时钟信号的所述周期时间的“N”倍相对应的时段期间被使能，其中N是大于1的整数，则所述训练控制电路被配置为对所述第二锁存控制信号解码以产生第二训练进入信号，并且被配置为响应于所述第二训练进入信号而从所述第二锁存多用途命令产生被使能的所述训练信号；以及
其中，如果所述多用途命令在与所述时钟信号的所述周期时间相对应的时段期间被使能，则所述训练控制电路被配置为响应于所述第三延迟多用途命令而锁存所述第二锁存控制信号，被配置为对所述第二锁存控制信号的锁存信号解码以产生所述第二训练进入信号，并且被配置为响应于所述第二训练进入信号而从所述第四延迟多用途命令产生被使能的所述训练信号。
11.根据权利要求10所述的半导体器件，
其中，所述第二锁存多用途命令是通过在所述多用途命令被使能时锁存基于所述时钟信号的第二分频时钟信号来产生的；以及
其中，所述第二锁存控制信号是通过同步于所述第二分频时钟信号而锁存控制信号来产生的。
12.根据权利要求10所述的半导体器件，其中，所述训练控制电路包括：
命令延迟电路，其被配置为将所述第二锁存多用途命令延迟以产生所述第三延迟多用途命令和所述第四延迟多用途命令；
进入/退出控制电路，其被配置为基于训练标志而从所述第二锁存控制信号和所述第三延迟多用途命令产生所述第二训练进入信号和训练退出信号；
选择多用途命令发生电路，其被配置为基于所述训练标志从所述第二锁存多用途命令和所述第四延迟多用途命令产生选择多用途命令；以及
训练信号发生电路，其被配置为响应于所述第二训练进入信号、所述训练退出信号和所述选择多用途命令而产生所述训练信号。
13.一种半导体器件，包括：
多用途命令锁存电路，其配置为基于多用途命令而锁存第一分频时钟信号以产生第一锁存多用途命令；
锁存控制信号发生电路，其被配置为同步于所述第一分频时钟信号而锁存控制信号以产生第一锁存控制信号；以及
训练控制电路，其被配置为基于训练标志而从第一锁存多用途命令和第一锁存控制信号产生用于执行芯片选择信号的训练操作的训练信号。
14.根据权利要求13所述的半导体器件，
其中，如果所述多用途命令在与时钟信号的周期时间的“N”倍相对应的时段期间被使能，其中N是大于1的整数，则所述训练标志具有第一逻辑电平；以及
其中，如果所述多用途命令在与所述时钟信号的所述周期时间相对应的时段期间被使能，则所述训练标志具有第二逻辑电平。
15.根据权利要求13所述的半导体器件，其中，所述控制信号包括命令和地址中的至少一种。
16.根据权利要求13所述的半导体器件，
其中，所述训练控制电路被配置为将所述第一锁存多用途命令延迟以产生第一延迟多用途命令和第二延迟多用途命令；
其中，如果所述训练标志具有第一逻辑电平，则所述训练控制电路被配置为对所述第一锁存控制信号解码以产生第一训练进入信号，并且被配置为响应于所述第一训练进入信号而从所述第一锁存多用途命令产生被使能的所述训练信号，以及
其中，如果所述训练标志具有第二逻辑电平，则所述训练控制电路被配置为响应于所述第一延迟多用途命令而锁存所述第一锁存控制信号，被配置为对所述第一锁存控制信号的锁存信号解码以产生所述第一训练进入信号，并且被配置为响应于所述第一训练进入信号而从所述第二延迟多用途命令产生被使能的所述训练信号。
17.根据权利要求13所述的半导体器件，其中，所述训练控制电路包括：
命令延迟电路，其被配置为将所述第一锁存多用途命令延迟以产生第一延迟多用途命令和第二延迟多用途命令；
进入/退出控制电路，其被配置为基于所述训练标志而从所述第一锁存控制信号和所述第一延迟多用途命令产生第一训练进入信号和第一训练退出信号；
选择多用途命令发生电路，其被配置为基于所述训练标志而从所述第一锁存多用途命令和所述第二延迟多用途命令产生第一选择多用途命令；以及
训练信号发生电路，其被配置为响应于所述第一训练进入信号、所述第一训练退出信号和所述第一选择多用途命令而产生所述训练信号。
18.根据权利要求17所述的半导体器件，其中，所述命令延迟电路被配置为将所述第一锁存多用途命令延迟第一延迟时间以产生所述第一延迟多用途命令，并且被配置为将所述第一延迟多用途命令延迟第二延迟时间以产生所述第二延迟多用途命令。
19.根据权利要求17所述的半导体器件，
其中，如果所述训练标志具有第一逻辑电平，则所述进入/退出控制电路对所述第一锁存控制信号解码以产生所述第一训练进入信号和所述第一训练退出信号；以及
其中，如果所述训练标志具有第二逻辑电平，则所述进入/退出控制电路同步于所述第一延迟多用途命令而锁存所述第一锁存控制信号，并且对所述第一锁存控制信号的锁存信号解码以产生所述第一训练进入信号和所述第一训练退出信号。
20.根据权利要求17所述的半导体器件，
其中，如果所述训练标志具有第一逻辑电平，则所述选择多用途命令发生电路将所述第一锁存多用途命令输出为所述第一选择多用途命令；以及
其中，如果所述训练标志具有第二逻辑电平，则所述选择多用途命令发生电路将所述第二延迟多用途命令输出为所述第一选择多用途命令。
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