CN106257587A - 半导体器件、半导体系统以及操作其的方法 - Google Patents

半导体器件、半导体系统以及操作其的方法 Download PDF

Info

Publication number
CN106257587A
CN106257587A CN201510784364.8A CN201510784364A CN106257587A CN 106257587 A CN106257587 A CN 106257587A CN 201510784364 A CN201510784364 A CN 201510784364A CN 106257587 A CN106257587 A CN 106257587A
Authority
CN
China
Prior art keywords
signal
code
reference voltage
information
marking
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510784364.8A
Other languages
English (en)
Other versions
CN106257587B (zh
Inventor
高福林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN106257587A publication Critical patent/CN106257587A/zh
Application granted granted Critical
Publication of CN106257587B publication Critical patent/CN106257587B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/225—Clock input buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Dram (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体器件包括：标志信号发生电路、参考电压发生电路和第一缓冲器。标志信号发生电路基于从外部信号提取的训练控制码和内部命令来产生标志信号。参考电压发生电路基于标志信号、输入控制码和输出控制码来接收设置码，并产生其电平基于设置码来设置的参考电压。第一缓冲器基于参考电压来缓冲外部信号以产生内部信号，以及基于标志信号来从内部信号产生校准码以输出校准码。

Description

半导体器件、半导体系统以及操作其的方法
相关申请的交叉引用
本申请要求2015年6月16日向韩国知识产权局提交的申请号为10-2015-0085161的韩国专利申请的优先权，其全部内容通过引用合并于此，如全文阐述一样。
技术领域
本公开的实施例涉及一种使用操作模式信息来操作的半导体器件以及包括其的半导体系统。
背景技术
半导体器件可以使用操作模式信息来执行各种操作(诸如，读取操作和写入操作)。半导体器件可以将操作模式信息储存在多个储存电路中，这可以由模式寄存器等使用模式寄存器设置操作来实现。储存在储存电路中的信息随后被用于操作。半导体器件可以被包括在半导体系统中以同步于从控制器输出的外部时钟信号来操作。
相应地，所需要的是可以在各种类型的半导体系统中使用且与各种类型的半导体系统兼容的半导体器件、使用这种半导体器件的半导体系统以及用于操作其的方法。
发明内容
各种实施例针对半导体器件、包括这种半导体器件的半导体系统以及操作这种器件和系统的方法。
根据实施例，半导体器件包括：标志信号发生电路、参考电压发生电路和第一缓冲器。标志信号发生电路基于从外部信号提取的训练控制码和内部命令来产生标志信号。参考电压发生电路基于标志信号、输入控制码和输出控制码来接收设置码，并且产生其电平基于设置码来设置的参考电压。第一缓冲器基于参考电压来缓冲外部信号以产生内部信号，并且基于标志信号来从内部信号产生校准码以输出校准码。
根据实施例，半导体器件包括输入/输出控制信号发生电路、第一储存器和第二储存器。输入/输出控制信号发生电路在标志信号被使能时基于输入控制码和输出控制码来产生第一输入控制信号、第二输入控制信号、第一输出控制信号和第二输出控制信号。第一储存器基于第一输入控制信号和第一输出控制信号来储存设置码中包括的用于在外部时钟信号的第一设置频率处设置参考电压的第一信息，以及将储存的第一信息输出作为第一储存信号以用于设置操作模式信息。第二储存器基于第二输入控制信号和第二输出控制信号来储存设置码中包括的用于在外部时钟信号的第二设置频率处设置参考电压的第二信息，以及将储存的第二信息输出作为第二储存信号以用于设置操作模式信息。
根据实施例，半导体系统包括控制器和半导体器件。控制器输出外部信号和第一数据信号，并且接收第二数据信号。半导体器件基于外部信号来产生标志信号，基于标志信号、输入控制码和输出控制码来接收第一数据信号作为设置码以用于针对外部时钟信号的每个频率设置参考电压的电平，基于参考电压来缓冲外部信号以用于产生内部信号，以及基于标志信号来从内部信号产生校准码以输出校准码作为第二数据信号。
可以使用一种用于操作半导体器件或系统的方法。接收并储存设置码中包括的第一信息。基于储存的第一信息来针对外部时钟信号的第一频率而将参考电压设置为第一电平。可以接收并储存设置码中包括的第二信息。可以基于储存的第二信息来针对外部时钟信号的第二频率而将参考电压设置为第二电平。
而且，可以基于参考电压的第一电平或第二电平来缓冲外部信号以用于产生内部信号。可以基于内部信号来产生校准码，以及可以输出校准码。
附图说明
基于附图和伴随的具体实施方式，本公开的各种实施例将变得更加明显，在附图中：
图1是图示根据实施例的半导体系统的示例代表的框图；
图2是图示包括在图1的半导体系统中的第二缓冲器的示例代表的框图；
图3是图示包括在图2的第二缓冲器中的第二锁存器的示例代表的电路图；
图4是图示包括在图1的半导体系统中的参考电压发生电路的示例代表的框图；
图5是图示图4中示出的参考电压发生电路的操作的示例的表格；
图6是图示图1中示出的半导体系统的训练(training)操作的示例的时序图；
图7是用于基于操作模式信息来操作半导体器件或系统的方法的流程图；
图8是图示包括根据实施例来配置的半导体器件的电子设备的示例代表的框图；以及
图9是图示包括根据实施例来配置的半导体器件的存储卡的示例代表的框图。
具体实施方式
在下文中将参照附图来描述本公开的各种实施例。然而，本文中描述的实施例仅用于说明性的目的，而非意在限制本公开的范围。
如图1中所示，根据实施例的半导体系统可以包括控制器1和半导体器件2。半导体器件2可以包括第一缓冲器21、第二缓冲器22、命令/编码提取电路23、标志信号发生电路24、训练控制信号发生电路25、编码输入电路26、参考电压发生电路27和编码输出电路28。
控制器1可以将外部时钟信号CLK、芯片选择信号CS、外部信号CA<1:N>、时钟使能信号CKE和第一数据信号DQ<1:M>传输至半导体器件2，并且可以接收第二数据信号DQ<M+1:M+N>。如果包括半导体器件2的芯片被选中，则芯片选择信号CS可以被使能。外部信号CA<1:N>可以包括命令和地址中的至少一种。包括在外部信号CA<1:N>中的命令和地址可以通过相同的线路或不同的线路来传输。在实施例中，可以用其他命令或控制信号等来代替施加至半导体器件2的芯片选择信号CS和时钟使能信号CKE。
第一缓冲器21可以接收并缓冲外部时钟信号CLK和芯片选择信号CS以产生内部时钟信号ICLK和内部芯片选择信号ICS。第二缓冲器22可以基于参考电压VREF_CA来缓冲外部信号CA<1:N>以产生内部信号ICA<1:N>，并且可以基于标志信号CBT_FLAG来从内部信号ICA<1:N>产生校准码CALCODE<1:N>。之后将参照图2和图3来描述第二缓冲器22的详细配置和详细操作。
命令/编码提取电路23可以在内部芯片选择信号ICS被使能时同步于内部时钟信号ICLK来从内部信号ICA<1:N>提取输入控制码WR_CD、输出控制码OP_CD、内部命令MRW和训练控制码TR_CD。
用于根据外部时钟信号CLK的频率来设置参考电压VREF_CA的电平的设置码SCD可以根据输入控制码WR_CD的逻辑电平而被储存在第一储存器(例如，图5中的第一储存器42)中或第二储存器(例如，图5中的第二储存器43)中。例如，在外部时钟信号CLK的第一设置频率处，输入控制码WR_CD可以具有逻辑“低”电平以将设置码SCD中包括的第一信息储存在图5的第一储存器42中，而在外部时钟信号CLK的第二设置频率处，输入控制码WR_CD可以具有逻辑“高”电平以将设置码SCD中包括的第二信息储存在图5的第二储存器43中。输入控制码WR_CD的逻辑电平可以根据实施例而被设置为任何合适的电平。
可以根据输出控制码OP_CD的逻辑电平来将储存在图5的第一储存器42中的设置码SCD或储存在图5的第二储存器43中的设置码SCD输出以根据外部时钟信号CLK的频率来设置参考电压VREF_CA的电平。例如，输出控制码OP_CD可以具有逻辑低电平以输出储存在图5的第一储存器42中的第一信息，以及可以具有逻辑高电平以输出储存在图5的第二储存器43中的第二信息。输出控制码OP_CD的逻辑电平可以根据实施例而被设置为任何合适的电平。内部命令MRW可以被使能以将训练控制码TR_CD储存在标志信号发生电路24中，并且产生标志信号CBT_FLAG。使能的内部命令MRW的逻辑电平可以根据实施例而被设置为任何合适的电平。
训练控制码TR_CD可以包括关于训练操作执行/不执行的信息。例如，如果训练控制码TR_CD具有逻辑高电平，则训练操作可以被执行，而如果训练控制码TR_CD具有逻辑低电平，则训练操作可以不被执行。根据实施例，训练控制码TR_CD的逻辑电平可以为任何合适的电平，且训练控制码TR_CD的位数可以被设置为任何合适的数目。
将内部命令MRW和训练控制码TR_CD包括在内部信号ICA<1:N>中的方法可以变化，且将依赖于实施例。此外，命令/编码提取电路23从内部信号ICA<1:N>提取内部命令MRW和训练控制码TR_CD的方法可以变化，且依赖于实施例。例如，命令/编码提取电路23可以被配置为独立于内部芯片信号ICS和内部时钟信号ICLK而从内部信号ICA<1:N>提取内部命令MRW和训练控制码TR_CD。
标志信号发生电路24可以基于内部命令MRW来储存训练控制码TR_CD。标志信号发生电路24可以从储存的训练控制码TR_CD产生标志信号CBT_FLAG以输出标志信号CBT_FLAG。标志信号发生电路24可以包括模式寄存器以基于内部命令MRW来储存训练控制码TR_CD。如果内部命令MRW被使能，则标志信号发生电路24可以将训练控制码TR_CD储存在其中，并且可以根据训练控制码TR_CD的逻辑电平来产生并输出标志信号CBT_FLAG。
例如，如果训练控制码TR_CD具有逻辑高电平，则可以产生用于执行训练操作的具有逻辑高电平的标志信号CBT_FLAG。使能的标志信号CBT_FLAG可以根据实施例而为逻辑低电平或其他合适的电平。
训练控制信号发生电路25可以基于标志信号CBT_FLAG和时钟使能信号CKE来产生训练控制信号CKECAL。在实施例中，训练控制信号发生电路25可以同步于标志信号CBT_FLAG被使能且时钟使能信号CKE具有逻辑低电平的时间点来产生具有逻辑高电平的训练控制信号CKECAL。标志信号CBT_FLAG、时钟使能信号CKE和训练控制信号CKECAL的逻辑电平可以根据实施例而被设置为任何合适的信号。
编码输入电路26可以基于训练控制信号CKECAL来接收第一数据信号DQ<1:M>作为设置码SCD。在实施例中，编码输入电路26可以在训练控制信号CKECAL被使能为具有逻辑高电平时输出第一数据信号DQ<1:M>作为设置码SCD。第一数据信号DQ<1:M>可以通过控制器1与半导体器件2之间的数据线(未示出)来传输。第一数据信号DQ<1:M>的位数和设置码SCD的位数可以被设置为任何合适的位数。
设置码SCD可以包括根据外部时钟信号CLK的频率而在半导体器件2中使用的各种操作模式信息。操作模式信息可以包括一种或更多种不同类型的信息(诸如，关于参考电压VREF_CA的电平的信息、关于突发(burst)类型的信息、关于突发长度的信息、关于写入时延的信息、关于读取时延的信息、关于前导码的信息、关于后同步码的信息、关于驱动器长度的信息、关于数据总线转位(data bus inversion，DBI)的信息和关于片内终端电阻(ODT)的信息等)。
参考电压发生电路27可以产生参考电压VREF_CA以将参考电压VREF_CA传输到第二缓冲器22。当标志信号CBT_FLAG和训练控制信号CKECAL被使能时，参考电压发生电路27可以根据设置码SCD来调节被供应至第二缓冲器22的参考电压VREF_CA的电平。针对外部时钟信号CLK的每个频率，参考电压发生电路27可以根据输入控制码WR_CD和输出控制码OP_CD来调节参考电压VREF_CA的电平。设置码SCD的逻辑电平组合可以根据实施例而被设置为任何合适的电平或信号。之后将参照图4和图5来描述参考电压发生电路27的详细配置和详细操作。
编码输出电路28可以从第二缓冲器22接收校准码CALCODE<1:N>以输出校准码CALCODE<1:N>作为第二数据信号DQ<M+1:M+N>。第二数据信号DQ<M+1:M+N>通过控制器1与半导体器件2之间的数据线(未示出)来传输。
参见图2，第二缓冲器22可以包括CA缓冲器221、第一锁存器222和第二锁存器223。CA缓冲器221可以基于参考电压VREF_CA来缓冲外部信号CA<1:N>以产生内部信号ICA<1:N>。在实施例中，如果外部信号CA<1:N>的电平高于参考电压VREF_CA的电平，则CA缓冲器221可以将内部信号ICA<1:N>驱动或设置为逻辑高电平，而如果外部信号CA<1:N>的电平低于参考电压VREF_CA的电平，则CA缓冲器221可以将内部信号ICA<1:N>驱动或设置为逻辑低电平。第一锁存器222可以基于标志信号CBT_FLAG来锁存内部芯片选择信号ICS，并且可以将锁存的内部芯片选择信号ICS输出作为内部锁存信号ICS_LAT。如果标志信号CBT_FLAG和内部芯片选择信号ICS二者都被使能，则第一锁存器222可以产生被使能的内部锁存信号ICS_LAT。使能的标志信号CBT_FLAG、使能的内部芯片选择信号ICS和使能的内部锁存信号ICS_LAT的逻辑电平可以根据实施例而被设置为任何合适的电平或信号。如果内部锁存信号ICS_LAT被使能，则第二锁存器223可以锁存内部信号ICA<1:N>，并且可以将锁存的内部信号ICA<1:N>输出作为校准码CALCODE<1:N>。
参见图3，第二锁存器223可以包括传输器224、初始化电路225和输出电路226。传输器224可以基于内部锁存信号ICS_LAT来将内部信号ICA<1:N>传输至输出节点nd21。在实施例中，如果内部锁存信号ICS_LAT被使能为具有逻辑高电平，则传输器224可以缓冲内部信号ICA<1:N>以将缓冲的内部信号ICA<1:N>输出至输出节点nd21。
初始化电路225可以基于上电信号PWRUPB来初始化输出节点nd21。上电信号PWRUPB可以在电源电压VDD的电平达到预定电平之前的时间段期间(即，在上电时段期间)具有逻辑低电平，而上电信号PWRUPB的电平可以在上电时段结束之后从逻辑低电平改变为逻辑高电平。初始化电路225可以在上电时段期间将输出节点nd21驱动至电源电压VDD以初始化输出节点nd21。输出电路226可以锁存输出节点nd21的信号，并且可以缓冲锁存的信号以将缓冲的信号输出作为校准码CALCODE<1:N>。
参见图4，参考电压发生电路27可以包括输入/输出控制信号发生电路41、第一储存器42、第二储存器43和锁存器44。输入/输出控制信号发生电路41可以基于训练控制信号CKECAL来分别从输入控制码WR_CD和输出控制码OP_CD产生第一输入控制信号和第二输入控制信号WR<1:2>以及第一输出控制信号和第二输出控制信号OP<1:2>。
在实施例中，当训练控制信号CKECAL被使能时，输入/输出控制信号发生电路41可以产生第一输入控制信号WR<1>，第一输入控制信号WR<1>在输入控制码WR_CD具有逻辑低电平(或根据实施例而具有逻辑高电平)时被使能。而且，输入/输出控制信号发生电路41可以产生第二输入控制信号WR<2>，第二输入控制信号WR<2>在输入控制码WR_CD具有逻辑高电平(或根据实施例而具有逻辑低电平)时被使能。
此外，当训练控制信号CKECAL被使能时，输入/输出控制信号发生电路41可以产生第一输出控制信号OP<1>，第一输出控制信号OP<1>在输出控制码OP_CD具有逻辑低电平(或根据实施例而具有逻辑高电平)时被使能。而且，输入/输出控制信号发生电路41可以产生第二输出控制信号OP<2>，第二输出控制信号OP<2>在输出控制码OP_CD具有逻辑高电平(或根据实施例而具有逻辑低电平)时被使能。被使能的第一输入控制信号和第二输入控制信号WR<1:2>的逻辑电平以及被使能的第一输出控制信号和第二输出控制信号OP<1:2>的逻辑电平可以根据实施例而被设置为任何合适的电平或信号。
如果第一输入控制信号WR<1>被使能，则第一储存器42可以储存被包括在设置码SCD中的第一信息，该第一信息用于在外部时钟信号CLK的第一设置频率处设置参考电压VREF_CA的电平。如果第一输出控制信号OP<1>被使能，则第一储存器42可以将储存于其中的第一信息输出作为第一储存信号SD1。如果第二输入控制信号WR<2>被使能，则第二储存器43可以储存被包括在设置码SCD中的第二信息，该第二信息用于在外部时钟信号CLK的第二设置频率处设置参考电压VREF_CA的电平。如果第二输出控制信号OP<2>被使能，则第二储存器43可以将储存于其中的第二信息输出作为第二储存信号SD2。锁存器44可以锁存第一储存信号SD1或第二储存信号SD2以将锁存的信号输出作为参考电压VREF_CA。
在下文中，将参照图5来描述参考电压发生电路27的操作。如果输入控制码WR_CD和输出控制码OP_CD二者都具有逻辑低电平，则第一输入控制信号WR<1>可以被使能为具有逻辑高电平。设置码SCD的用于在外部时钟信号CLK的第一设置频率处设置参考电压VREF_CA的电平的第一信息可以被储存在第一储存器42中。
如果输入控制码WR_CD具有逻辑低电平而输出控制码OP_CD具有逻辑高电平，则第一输出控制信号OP<1>可以被使能为具有逻辑高电平。参考电压VREF_CA的电平可以根据储存在第一储存器42中的第一信息来设置。
如果输入控制码WR_CD具有逻辑高电平而输出控制码OP_CD具有逻辑低电平，则第二输入控制信号WR<2>可以被使能为具有逻辑高电平。设置码SCD的用于在外部时钟信号CLK的第二设置频率处设置参考电压VREF_CA的电平的第二信息可以被储存在第二储存器43中。
如果输入控制码WR_CD和输出控制码OP_CD二者都具有逻辑高电平，则第二输出控制信号OP<2>可以被使能为具有逻辑高电平，且参考电压VREF_CA的电平可以根据储存在第二储存器43中的第二信息来设置。
如以上关于图5所描述的，参考电压发生电路27可以根据输入控制码WR_CD和输出控制码OP_CD的逻辑电平组合来针对外部时钟信号CLK的频率顺序地设置参考电压VREF_CA的电平。
在下文中将参照图6来描述具有上述配置的半导体系统的训练操作。
在时间点T11处，可以产生标志信号CBT_FLAG，外部信号CA<1:N>同步于外部时钟信号CLK和芯片选择信号CS而将标志信号CBT_FLAG使能为逻辑高电平。由于参照图1而详细描述了关于标志信号CBT_FLAG的产生的操作，因此在下文中将省略对其的详细描述。
在时间点T12处，如果在标志信号CBT_FLAG具有逻辑高电平时时钟使能信号CKE的电平从逻辑高电平改变为逻辑低电平，则训练控制信号CKECAL可以被使能为逻辑高电平。
在时间点T13处，可以根据被使能为逻辑高电平的训练控制信号CKECAL来将设置码SCD输入至参考电压发生电路27，并且可以根据设置码SCD的逻辑电平来调节参考电压VREF_CA的电平。此时，外部时钟信号CLK具有第一设置频率时的参考电压VREF_CA的电平可以被设置为与外部时钟信号CLK具有第二设置频率时的参考电压VREF_CA的电平不同。即，可以根据外部时钟信号CLK的频率来调节参考电压VREF_CA的电平。
参照图4和图5而详细地描述了在外部时钟信号CLK的第一设置频率和第二设置频率处设置参考电压VREF_CA的电平的操作。因此，在下文中将省略对其的详细描述。
在时间点T14处，可以在芯片选择信号CS同步于外部时钟信号CLK的上升沿而被输入至半导体器件2时将包括模式数据(pattern data)PIN的外部信号CA<1:N>输入至半导体器件2。外部信号CA<1:N>可以由参考电压VREF_CA(其电平被预先设置)来缓冲，且缓冲的外部信号CA<1:N>可以被输出作为校准码CALCODE<1:N>。
控制器1可以重复执行将校准码CALCODE<1:N>的模式数据POUT与外部信号CA<1:N>的模式数据PIN相比较的操作，由此确认芯片选择信号CS的有效窗口和外部信号CA<1:N>的有效窗口，并将关于有效窗口的信息储存于其中。
可以通过在预定时间段中当同步于外部时钟信号CLK的上升沿而被输入的芯片选择信号CS的脉冲发生时序被顺序地改变时确认校准码CALCODE<1:N>的模式数据POUT与外部信号CA<1:N>的模式数据PIN被一起输入的时间段来获得芯片选择信号CS的有效窗口。可以在根据外部时钟信号CLK的频率而调节参考电压VREF_CA的电平时顺序地确认芯片选择信号CS的有效窗口。
同时，可以通过在预定时间段中当同步于芯片选择信号CS而被输入的外部信号CA<1:N>的输入时序被顺序地改变时确认校准码CALCODE<1:N>的模式数据POUT与外部信号CA<1:N>的模式数据PIN被一起输入的时间段来获得外部信号CA<1:N>的有效窗口。可以在根据外部时钟信号CLK的频率而调节参考电压VREF_CA的电平时顺序地确认外部信号CA<1:N>的有效窗口。
现在关于图7中的流程图来描述用于操作半导体器件或系统的方法。该方法可以使用以上关于图1至图6描述的电路。
从图7中的开始框700开始，接收并储存设置码中包括的第一信息(图7的步骤702)。基于储存的第一信息而针对外部时钟信号的第一频率将参考电压设置为第一电平(图7的步骤704)。可以接收并储存设置码中包括的第二信息(图7的步骤706)。可以基于储存的第二信息而针对外部时钟信号的第二频率将参考电压设置为第二电平(图7的步骤708)。
基于参考电压的第一电平或第二电平来缓冲外部信号以用于产生内部信号(图7的步骤710)。如果外部信号的电平高于参考电压的第一电平，则可以通过将内部信号设置为第一逻辑电平来产生内部信号，而如果外部信号的电平低于参考电压的第一电平，则可以将内部信号设置为第二逻辑电平来产生内部信号。
基于内部信号来产生校准码，并输出校准码(图7的步骤712)。流程图在图7的结束框714处结束，但如有必要该方法可以被重复。
可以在各种电子设备中设置上述的半导体器件。
参见图8，根据实施例的半导体器件可以被设置在电子设备810中。电子设备810可以包括控制器811、输入/输出设备812和存储器813。控制器811、输入/输出设备812和存储器813可以通过总线815而彼此耦接，总线815提供传输数据的路径。
例如，但不局限于，控制器811可以包括至少一个微处理器、至少一个数字信号处理器、至少一个微控制器和能够与这些组件执行相同功能的逻辑器件中的至少任意一种。控制器811和存储器813中的至少一种可以包括根据本公开的实施例的半导体器件中的至少任意一种。输入/输出设备812可以包括从小键盘、键盘、显示设备和触摸屏等之中选择的至少一种。存储器813为用于储存数据的器件。存储器813可以储存要由控制器811来运行的数据和/或命令等。
存储器813可以包括易失性存储器件(诸如，DRAM)和/或非易失性存储器件(诸如，快闪存储器)。例如，快闪存储器可以安装至信息处理系统(诸如，移动终端或台式计算机)。快闪存储器可以构成固态盘(SSD)。在此示例中，电子设备810可以将大量数据稳定地储存在快闪存储系统中。
电子设备810还可以包括接口814，接口814被配置为将数据传输至通信网络并从通信网络接收数据。接口814可以为有线型或无线型。例如，接口814可以包括天线或有线收发器或无线收发器。
电子设备810可以被实现为移动系统、个人计算机、工业计算机或执行各种功能的逻辑系统。例如，移动系统可以为个人数字助手(PDA)、便携式计算机、平板电脑、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任意一种。
在实施例中，电子设备810被配置为执行无线通信。在这种情形下，电子设备710可以被用在通信系统(诸如但不局限于：CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强型时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)和Wibro(无线宽带互联网))中。
参见图9，根据实施例的半导体器件可以以存储卡900的形式来提供。例如，存储卡900可以包括存储器910(诸如，非易失性存储器件)和存储器控制器920。存储器910和存储器控制器920可以储存数据或读取储存的数据。存储器控制器920可以控制存储器910，使得基于来自主机930的读取/写入请求来读出储存的数据或储存数据。
根据本公开，可以储存针对外部时钟信号的每个频率的操作模式信息，且可以使用储存的操作模式信息来执行各种操作。
此外，根据本公开，提供了用于使用针对外部时钟信号的每个频率而储存的操作模式信息来针对外部时钟信号的每个频率调节参考电压的电平的训练操作。
以上已经出于说明性的目的而描述了本公开的实施例。本领域技术人员将认识到，在不脱离如所附权利要求书所公开的本公开的范围和精神的情况下，各种修改、添加或删减是可能的。
通过以上实施例可以看出，本发明提供以下技术方案。
技术方案1.一种半导体器件，包括：
标志信号发生电路，用来基于从外部信号提取的训练控制码和内部命令来产生标志信号；
参考电压发生电路，用来基于标志信号、输入控制码和输出控制码来接收设置码，以及用来产生具有基于设置码而设置的电平的参考电压；以及
缓冲器，用来基于参考电压来缓冲外部信号以用于产生内部信号，以及用来基于标志信号来从内部信号产生校准码以用于输出校准码。
技术方案2.如技术方案1所述的器件，其中，标志信号发生电路基于从外部信号提取的训练控制码和内部命令来产生标志信号，所述外部信号包括命令和地址中的至少一种。
技术方案3.如技术方案1所述的器件，其中，设置码被输入作为第一数据信号，而校准码被输出作为第二数据信号。
技术方案4.如技术方案1所述的器件，其中，缓冲器包括第一缓冲器，所述器件还包括：
第二缓冲器，用来缓冲外部时钟信号和芯片选择信号以用于产生内部时钟信号和内部芯片选择信号。
技术方案5.如技术方案4所述的器件，其中，第一缓冲器包括：
第一锁存器，用来基于标志信号来锁存内部芯片选择信号以用于产生内部锁存信号；以及
第二锁存器，用来基于内部锁存信号来从内部信号产生校准码。
技术方案6.如技术方案5所述的器件，其中，第二锁存器包括：
传输器，用来基于内部锁存信号来传输内部信号；以及
初始化电路，用来基于上电信号来初始化传输器的输出节点。
技术方案7.如技术方案1所述的器件，还包括：
训练控制信号发生电路，用来基于标志信号和时钟使能信号来产生训练控制信号。
技术方案8.如技术方案1所述的器件，其中，参考电压发生电路在标志信号被使能时基于输入控制码和输出控制码来接收设置码中包括的针对外部时钟信号的每个频率的信息，以及根据设置码中包括的针对外部时钟信号的每个频率而输入的信息来设置参考电压的电平。
技术方案9.如技术方案8所述的器件，其中，参考电压发生电路接收并储存设置码中包括的用于在外部时钟信号的第一设置频率处设置参考电压的第一信息，使用储存的第一信息来将参考电压设置为第一电平，接收并储存设置码中包括的用于在外部时钟信号的第二设置频率处设置参考电压的第二信息，以及使用储存的第二信息来将参考电压设置为第二电平。
技术方案10.如技术方案1所述的器件，其中，参考电压发生电路包括：
输入/输出控制信号发生电路，用来在标志信号被使能时基于输入控制码和输出控制码来产生第一输入控制信号、第二输入控制信号、第一输出控制信号和第二输出控制信号；
第一储存器，用来基于第一输入控制信号和第一输出控制信号来储存设置码中包括的用于在外部时钟信号的第一设置频率处设置参考电压的第一信息，以及用来将储存的第一信息输出作为第一储存信号以用于设置参考电压的电平；以及
第二储存器，用来基于第二输入控制信号和第二输出控制信号来储存设置码中包括的用于在外部时钟信号的第二设置频率处设置参考电压的第二信息，以及用来将储存的第二信息输出作为第二储存信号以用于设置参考电压的电平。
技术方案11.如技术方案10所述的器件，
其中，如果输入控制码和输出控制码的组合为第一逻辑电平组合，则使能第一输入控制信号；
其中，如果输入控制码和输出控制码的组合为第二逻辑电平组合，则使能第一输出控制信号；
其中，如果输入控制码和输出控制码的组合为第三逻辑电平组合，则使能第二输入控制信号；以及
其中，如果输入控制码和输出控制码的组合为第四逻辑电平组合，则使能第二输出控制信号。
技术方案12.如技术方案10所述的器件，其中，如果第一输入控制信号被使能，则第一储存器储存第一信息，以及如果第一输出控制信号被使能，则第一储存器输出储存的第一信息作为第一储存信号。
技术方案13.一种半导体器件，包括：
输入/输出控制信号发生电路，用来在标志信号被使能时基于输入控制码和输出控制码来产生第一输入控制信号、第二输入控制信号、第一输出控制信号和第二输出控制信号；
第一储存器，用来基于第一输入控制信号和第一输出控制信号来储存设置码中包括的用于在外部时钟信号的第一设置频率处设置参考电压的第一信息，以及用来将储存的第一信息输出作为第一储存信号以用于设置操作模式信息；以及
第二储存器，用来基于第二输入控制信号和第二输出控制信号来储存设置码中包括的用于在外部时钟信号的第二设置频率处设置参考电压的第二信息，以及用来将储存的第二信息输出作为第二储存信号以用于设置操作模式信息。
技术方案14.如技术方案13所述的器件，还包括：
标志信号发生电路，用来基于从外部信号提取的训练控制码和内部命令来产生标志信号。
技术方案15.如技术方案13所述的器件，
其中，如果输入控制码和输出控制码的组合为第一逻辑电平组合，则使能第一输入控制信号；
其中，如果输入控制码和输出控制码的组合为第二逻辑电平组合，则使能第一输出控制信号；
其中，如果输入控制码和输出控制码的组合为第三逻辑电平组合，则使能第二输入控制信号；以及
其中，如果输入控制码和输出控制码的组合为第四逻辑电平组合，则使能第二输出控制信号。
技术方案16.如技术方案13所述的器件，其中，如果第一输入控制信号被使能，则第一储存器储存第一信息，而如果第一输出控制信号被使能，则第一储存器将储存的第一信息输出作为第一储存信号。
技术方案17.如技术方案13所述的器件，其中，操作模式信息包括突发类型信息、突发长度信息、写入时延信息、读取时延信息、前导码信息、后同步码信息、驱动器长度信息、数据总线转位DBI信息和片内终端电阻ODT信息中的至少一种。
技术方案18.一种半导体系统，包括：
控制器，用来输出外部信号和第一数据信号，以及用来接收第二数据信号；以及
半导体器件，用来基于外部信号来产生标志信号，用来基于标志信号、输入控制码和输出控制码来接收第一数据信号作为设置码以用于针对外部时钟信号的每个频率设置参考电压的电平，用来基于参考电压来缓冲外部信号以产生内部信号，以及用来基于标志信号来从内部信号产生校准码以输出校准码作为第二数据信号。
技术方案19.如技术方案18所述的系统，其中，半导体器件包括：
标志信号发生电路，用来基于从外部信号提取的训练控制码和内部命令来产生标志信号；以及
第一缓冲器，用来基于参考电压来缓冲外部信号以用于产生内部信号，以及用来基于标志信号来从内部信号产生校准码以输出校准码。
技术方案20.如技术方案18所述的系统，其中，所述半导体器件包括：
参考电压发生电路，用来在标志信号被使能时基于输入控制码和输出控制码来接收设置码中包括的针对外部时钟信号的每个频率的信息，以及用来根据设置码中包括的针对外部时钟信号的每个频率而输入的信息来设置参考电压的电平。
技术方案21.如技术方案20所述的系统，其中，参考电压发生电路接收并储存设置码中包括的用于在外部时钟信号的第一设置频率处设置参考电压的第一信息，使用储存的第一信息来设置参考电压的电平，接收并储存设置码中包括的用于在外部时钟信号的第二设置频率处设置参考电压的第二信息，以及使用储存的第二信息来设置参考电压的电平。
技术方案22.如技术方案20所述的系统，其中，参考电压发生电路包括：
输入/输出控制信号发生电路，用来在标志信号被使能时基于输入控制码和输出控制码来产生第一输入控制信号、第二输入控制信号、第一输出控制信号和第二输出控制信号；
第一储存器，用来基于第一输入控制信号和第一输出控制信号来储存设置码中包括的用于在外部时钟信号的第一设置频率处设置参考电压的第一信息，以及用来将储存的第一信息输出作为第一储存信号以用于设置参考电压的电平；以及
第二储存器，用来基于第二输入控制信号和第二输出控制信号来储存设置码中包括的用于在外部时钟信号的第二设置频率处设置参考电压的第二信息，以及用来将储存的第二信息输出作为第二储存信号以用于设置参考电压的电平。
技术方案23.如技术方案22所述的系统，
其中，如果输入控制码和输出控制码的组合为第一逻辑电平组合，则使能第一输入控制信号；
其中，如果输入控制码和输出控制码的组合为第二逻辑电平组合，则使能第一输出控制信号；
其中，如果输入控制码和输出控制码的组合为第三逻辑电平组合，则使能第二输入控制信号；以及
其中，如果输入控制码和输出控制码的组合为第四逻辑电平组合，则使能第二输出控制信号。
技术方案24.如技术方案22所述的系统，其中，如果第一输入控制信号被使能，则第一储存器件储存设置码，而如果第一输出控制信号被使能，则第一储存器件输出储存的设置码作为第一储存信号。
技术方案25.一种用于操作半导体器件或系统的方法，所述方法包括：
接收并储存设置码中包括的第一信息；
基于储存的第一信息来针对外部时钟信号的第一频率而将参考电压设置为第一电平；
接收并储存设置码中包括的第二信息；以及
基于储存的第二信息来针对外部时钟信号的第二频率而将参考电压设置为第二电平。
技术方案26.如技术方案25所述的方法，还包括：
基于参考电压的第一电平或第二电平来缓冲外部信号以产生内部信号；以及
基于内部信号来产生校准码，并输出校准码。
技术方案27.如技术方案26所述的方法，其中，产生内部信号包括：
如果外部信号的电平高于参考电压的第一电平，则将内部信号设置为第一逻辑电平；以及
如果外部信号的电平低于参考电压的第一电平，则将内部信号设置为第二逻辑电平。
技术方案28.一种电子设备，包括：
控制器；
耦接至控制器的存储器；
耦接至控制器的输入/输出设备；
控制器与存储器中的至少一个包括半导体器件，所述半导体器件包括：
标志信号发生电路，用来基于从外部信号提取的训练控制码和内部命令来产生标志信号；
参考电压发生电路，用来基于标志信号、输入控制码和输出控制码来接收设置码，以及用来产生其电平基于设置码来设置的参考电压；以及
第一缓冲器，用来基于参考电压来缓冲外部信号以用于产生内部信号，以及用来基于标志信号来从内部信号产生校准码以输出校准码。
技术方案29.如技术方案25所述的电子设备，包括个人计算机、膝上型计算机、平板电脑、个人数字助手PDA、移动电话、智能电话和无线电话中的一种。
技术方案30.一种存储卡，包括：
存储器；
耦接至存储器的存储器控制器；
存储器包括存储器件，所述存储器件包括：
标志信号发生电路，用来基于从外部信号提取的训练控制码和内部命令来产生标志信号；
参考电压发生电路，用来基于标志信号、输入控制码和输出控制码来接收设置码，以及用来产生其电平基于设置码来设置的参考电压；以及
第一缓冲器，用来基于参考电压来缓冲外部信号以用于产生内部信号，以及用来基于标志信号来从内部信号产生校准码以输出校准码。

Claims (10)

1.一种半导体器件，包括：
标志信号发生电路，用来基于从外部信号提取的训练控制码和内部命令来产生标志信号；
参考电压发生电路，用来基于标志信号、输入控制码和输出控制码来接收设置码，以及用来产生具有基于设置码而设置的电平的参考电压；以及
缓冲器，用来基于参考电压来缓冲外部信号以用于产生内部信号，以及用来基于标志信号来从内部信号产生校准码以用于输出校准码。
2.如权利要求1所述的器件，其中，标志信号发生电路基于从外部信号提取的训练控制码和内部命令来产生标志信号，所述外部信号包括命令和地址中的至少一种。
3.如权利要求1所述的器件，其中，设置码被输入作为第一数据信号，而校准码被输出作为第二数据信号。
4.如权利要求1所述的器件，其中，缓冲器包括第一缓冲器，所述器件还包括：
第二缓冲器，用来缓冲外部时钟信号和芯片选择信号以用于产生内部时钟信号和内部芯片选择信号。
5.如权利要求4所述的器件，其中，第一缓冲器包括：
第一锁存器，用来基于标志信号来锁存内部芯片选择信号以用于产生内部锁存信号；以及
第二锁存器，用来基于内部锁存信号来从内部信号产生校准码。
6.一种半导体器件，包括：
输入/输出控制信号发生电路，用来在标志信号被使能时基于输入控制码和输出控制码来产生第一输入控制信号、第二输入控制信号、第一输出控制信号和第二输出控制信号；
第一储存器，用来基于第一输入控制信号和第一输出控制信号来储存设置码中包括的用于在外部时钟信号的第一设置频率处设置参考电压的第一信息，以及用来将储存的第一信息输出作为第一储存信号以用于设置操作模式信息；以及
第二储存器，用来基于第二输入控制信号和第二输出控制信号来储存设置码中包括的用于在外部时钟信号的第二设置频率处设置参考电压的第二信息，以及用来将储存的第二信息输出作为第二储存信号以用于设置操作模式信息。
7.一种半导体系统，包括：
控制器，用来输出外部信号和第一数据信号，以及用来接收第二数据信号；以及
半导体器件，用来基于外部信号来产生标志信号，用来基于标志信号、输入控制码和输出控制码来接收第一数据信号作为设置码以用于针对外部时钟信号的每个频率设置参考电压的电平，用来基于参考电压来缓冲外部信号以产生内部信号，以及用来基于标志信号来从内部信号产生校准码以输出校准码作为第二数据信号。
8.一种用于操作半导体器件或系统的方法，所述方法包括：
接收并储存设置码中包括的第一信息；
基于储存的第一信息来针对外部时钟信号的第一频率而将参考电压设置为第一电平；
接收并储存设置码中包括的第二信息；以及
基于储存的第二信息来针对外部时钟信号的第二频率而将参考电压设置为第二电平。
9.一种电子设备，包括：
控制器；
耦接至控制器的存储器；
耦接至控制器的输入/输出设备；
控制器与存储器中的至少一个包括半导体器件，所述半导体器件包括：
标志信号发生电路，用来基于从外部信号提取的训练控制码和内部命令来产生标志信号；
参考电压发生电路，用来基于标志信号、输入控制码和输出控制码来接收设置码，以及用来产生其电平基于设置码来设置的参考电压；以及
第一缓冲器，用来基于参考电压来缓冲外部信号以用于产生内部信号，以及用来基于标志信号来从内部信号产生校准码以输出校准码。
10.一种存储卡，包括：
存储器；
耦接至存储器的存储器控制器；
存储器包括存储器件，所述存储器件包括：
标志信号发生电路，用来基于从外部信号提取的训练控制码和内部命令来产生标志信号；
参考电压发生电路，用来基于标志信号、输入控制码和输出控制码来接收设置码，以及用来产生其电平基于设置码来设置的参考电压；以及
第一缓冲器，用来基于参考电压来缓冲外部信号以用于产生内部信号，以及用来基于标志信号来从内部信号产生校准码以输出校准码。
CN201510784364.8A 2015-06-16 2015-11-16 半导体器件、半导体系统以及操作其的方法 Active CN106257587B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150085161A KR20160148788A (ko) 2015-06-16 2015-06-16 반도체장치 및 반도체시스템
KR10-2015-0085161 2015-06-16

Publications (2)

Publication Number Publication Date
CN106257587A true CN106257587A (zh) 2016-12-28
CN106257587B CN106257587B (zh) 2021-02-26

Family

ID=57588324

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510784364.8A Active CN106257587B (zh) 2015-06-16 2015-11-16 半导体器件、半导体系统以及操作其的方法

Country Status (3)

Country Link
US (1) US9576627B2 (zh)
KR (1) KR20160148788A (zh)
CN (1) CN106257587B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110196821A (zh) * 2018-02-27 2019-09-03 爱思开海力士有限公司 半导体器件
CN110474630A (zh) * 2018-05-10 2019-11-19 爱思开海力士有限公司 参考电压发生电路、缓冲器、半导体装置以及半导体系统
CN111192606A (zh) * 2018-11-14 2020-05-22 爱思开海力士有限公司 电源门控系统

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9959918B2 (en) * 2015-10-20 2018-05-01 Samsung Electronics Co., Ltd. Memory device and system supporting command bus training, and operating method thereof
KR102536657B1 (ko) * 2016-07-12 2023-05-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 시스템
US10481819B2 (en) 2017-10-30 2019-11-19 Micron Technology, Inc. Memory devices with multiple sets of latencies and methods for operating the same
KR102407439B1 (ko) * 2017-12-05 2022-06-10 삼성전자주식회사 메모리 장치의 구동 강도, odt 트레이닝 방법, 이를 수행하는 컴퓨팅 시스템 및 시스템 온 칩

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1442862A (zh) * 2002-02-13 2003-09-17 夏普公司 半导体存储装置及使用该器件的电子信息装置
EP1729302A1 (en) * 2005-05-31 2006-12-06 STMicroelectronics S.r.l. A circuit for retrieving data stored in semiconductor memory cells
CN102262900A (zh) * 2010-05-28 2011-11-30 海力士半导体有限公司 半导体存储器件及其操作方法
CN102568556A (zh) * 2010-12-28 2012-07-11 海力士半导体有限公司 包括模式寄存器组的半导体存储器件及其操作方法
US20130107641A1 (en) * 2011-10-28 2013-05-02 Hynix Semiconductor Inc. Semiconductor system including semiconductor device
CN103093833A (zh) * 2011-11-08 2013-05-08 海力士半导体有限公司 半导体器件、具有半导体器件的半导体系统及其操作方法
CN103177766A (zh) * 2011-12-20 2013-06-26 爱思开海力士有限公司 半导体存储器件及其操作方法
CN103247336A (zh) * 2012-02-06 2013-08-14 美格纳半导体有限公司 非易失性存储装置
CN103310845A (zh) * 2012-03-13 2013-09-18 瑞萨电子株式会社 半导体器件
CN103514946A (zh) * 2012-06-28 2014-01-15 爱思开海力士有限公司 半导体存储装置及其操作方法
US20140063980A1 (en) * 2012-08-29 2014-03-06 SK Hynix Inc. Semiconductor memory device and operating method thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3878375A (en) * 1974-05-10 1975-04-15 John Mickowski Ram velocity measuring apparatus
JPH10269768A (ja) * 1997-03-26 1998-10-09 Mitsubishi Electric Corp 半導体集積回路
KR100311042B1 (ko) 1999-06-26 2001-11-02 윤종용 기입 주기의 프로그래밍이 가능한 동기식 메모리 장치 및 이를 이용한 데이터 기입 방법
US7231537B2 (en) 2003-07-03 2007-06-12 Micron Technology, Inc. Fast data access mode in a memory device
KR100546344B1 (ko) * 2003-07-18 2006-01-26 학교법인고려중앙학원 다중 레벨 전압 전류 변환부를 갖는 위상 고정루프(Ｐｈａｓｅ-Ｌｏｃｋ-Ｌｏｏｐ) 및 이를 이용한 클럭위상 동기 방법
KR100567908B1 (ko) * 2004-12-30 2006-04-05 주식회사 하이닉스반도체 반도체 소자의 보정 회로 및 그 구동 방법

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1442862A (zh) * 2002-02-13 2003-09-17 夏普公司 半导体存储装置及使用该器件的电子信息装置
EP1729302A1 (en) * 2005-05-31 2006-12-06 STMicroelectronics S.r.l. A circuit for retrieving data stored in semiconductor memory cells
CN102262900A (zh) * 2010-05-28 2011-11-30 海力士半导体有限公司 半导体存储器件及其操作方法
CN102568556A (zh) * 2010-12-28 2012-07-11 海力士半导体有限公司 包括模式寄存器组的半导体存储器件及其操作方法
US20130107641A1 (en) * 2011-10-28 2013-05-02 Hynix Semiconductor Inc. Semiconductor system including semiconductor device
CN103093833A (zh) * 2011-11-08 2013-05-08 海力士半导体有限公司 半导体器件、具有半导体器件的半导体系统及其操作方法
CN103177766A (zh) * 2011-12-20 2013-06-26 爱思开海力士有限公司 半导体存储器件及其操作方法
CN103247336A (zh) * 2012-02-06 2013-08-14 美格纳半导体有限公司 非易失性存储装置
CN103310845A (zh) * 2012-03-13 2013-09-18 瑞萨电子株式会社 半导体器件
CN103514946A (zh) * 2012-06-28 2014-01-15 爱思开海力士有限公司 半导体存储装置及其操作方法
US20140063980A1 (en) * 2012-08-29 2014-03-06 SK Hynix Inc. Semiconductor memory device and operating method thereof

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110196821A (zh) * 2018-02-27 2019-09-03 爱思开海力士有限公司 半导体器件
CN110474630A (zh) * 2018-05-10 2019-11-19 爱思开海力士有限公司 参考电压发生电路、缓冲器、半导体装置以及半导体系统
CN110474630B (zh) * 2018-05-10 2023-11-07 爱思开海力士有限公司 参考电压发生电路、缓冲器、半导体装置以及半导体系统
CN111192606A (zh) * 2018-11-14 2020-05-22 爱思开海力士有限公司 电源门控系统
CN111192606B (zh) * 2018-11-14 2023-08-25 爱思开海力士有限公司 电源门控系统

Also Published As

Publication number Publication date
KR20160148788A (ko) 2016-12-27
US20160372171A1 (en) 2016-12-22
US9576627B2 (en) 2017-02-21
CN106257587B (zh) 2021-02-26

Similar Documents

Publication Publication Date Title
CN106257587A (zh) 半导体器件、半导体系统以及操作其的方法
KR102125449B1 (ko) 트레이닝 방법을 수행하는 반도체장치 및 반도체시스템
CN103308851B (zh) 扫描触发器及其方法和具有该扫描触发器的装置
CN100541646C (zh) 半导体存储器装置的校正电路及其操作方法
CN107589905A (zh) 存储器系统及其操作方法
CN101807431B (zh) 能够调整页面大小的半导体设备
CN106340318A (zh) 上电复位电路和包括其的半导体存储器件
CN106850476B (zh) 均衡器调整方法、可适性均衡器及存储器存储装置
CN107919146A (zh) 半导体器件
CN105304141A (zh) 包括共用校准参考电阻器的存储器的系统及其校准方法
CN106205688A (zh) 半导体器件以及包括该半导体器件的半导体系统
CN107978331A (zh) 阻抗校准电路和包括其的半导体存储器件
CN103730151A (zh) 半导体存储器件
CN106531204A (zh) 用于设置参考电压的电路和包括所述电路的半导体器件
CN106653083A (zh) 半导体存储器件及其操作方法
CN110491422A (zh) 内部电压发生电路和包括内部电压发生电路的存储器装置
CN103035284A (zh) 半导体存储器件及其驱动方法
CN102237133A (zh) 半导体存储装置
CN112181875A (zh) 存储器装置、存储器装置的操作方法和存储器系统
CN104111903A (zh) 驱动器以及具有该驱动器的存储器控制器
US10658015B2 (en) Semiconductor devices
US9275758B2 (en) Error detection circuit and semiconductor integrated circuit using the same
CN107610731A (zh) 半导体存储器件
CN110415738A (zh) 电平移位器和包括该电平移位器的存储系统
CN106356096B (zh) 非易失性存储器擦写控制方法及电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant