KR100546344B1 - 다중 레벨 전압 전류 변환부를 갖는 위상 고정루프(Ｐｈａｓｅ-Ｌｏｃｋ-Ｌｏｏｐ) 및 이를 이용한 클럭위상 동기 방법 - Google Patents

다중 레벨 전압 전류 변환부를 갖는 위상 고정루프(Ｐｈａｓｅ-Ｌｏｃｋ-Ｌｏｏｐ) 및 이를 이용한 클럭위상 동기 방법 Download PDF

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Abstract

다중 레벨 전압 전류 변환부를 갖는 위상 고정 루프(Phase-Lock-Loop) 및 이를 이용한 클럭 위상 동기 방법이 개시된다. 본 발명은 기준 클럭 신호와 위상 동기되는 출력 클럭 신호를 발생하는 PLL 회로에 있어서, 기준 클럭 신호와 출력 클럭 신호의 위상 차를 검출하여 그 결과로 업 또는 다운 신호를 발생하는 위상 검출부와, 위상 검출부의 업 또는 다운 신호에 응답하여 펌핑 전압을 발생하는 차아지 펌프부와, 펌핑 전압을 수신하여 소정의 제1 전류 레벨로 변환시킨 후 소정의 선택 신호들에 응답하여 조정 전압을 출력하는 전류-전압 변환부와, 그리고 조정 전압에 비례하는 주파수를 갖는 출력 클럭 신호를 발생하는 전압 제어 오실레이터를 포함한다. 따라서, 본 발명에 의하면, 제1 내지 제3 선택 신호에 응답하여 선택적으로 발생되는 조정 전압에 따라 VCO의 출력 클럭 신호의 주파수 범위가 분할되어, 소비 전력이 줄어들고 지터 및 위상 잡음이 작으면서도 넓은 주파수 범위를 갖는 출력 클럭 신호가 기준 클럭 신호의 위상과 일치되도록 발생된다.
PLL, VCO, 전압-전류 변환, 주파수-전압 변환, 소비 전력, 지터, 위상 잡음

Description

다중 레벨 전압 전류 변환부를 갖는 위상 고정 루프(Ｐｈａｓｅ-Ｌｏｃｋ-Ｌｏｏｐ) 및 이를 이용한 클럭 위상 동기 방법{PLL having multi-level voltage-current converter and clock phase locking method}
도 1은 종래의 PLL 회로를 설명하는 도면이다.
도 2는 도 1의 VCO의 동작 특성 그래프를 설명하는 도면이다.
도 3은 본 발명의 일실시예에 따른 PLL 회로를 설명하는 도면이다.
도 4는 도 3 내 전압 전류 변환부의 하나의 회로예를 설명하는 도면이다.
도 5는 도 3의 선택 신호들을 발생하는 회로를 설명하는 도면이다.
도 6은 본 발명의 PLL 회로의 동작 특성 그래프를 설명하는 도면이다.
도 7은 본 발명의 PLL 회로의 노이즈 시뮬레이션 결과를 보여주는 도면이다.
본 발명은 반도체 집적 회로에 관한 것으로, 특히 다중 레벨 전압 전류 변환부를 갖는 위상 고정 루프(Phase-Lock-Loop) 및 이를 이용한 클럭 위상 동기 방법에 관한 것이다.
일반적으로, 위상 고정 루프(Phase-Lock-Loop: 이하 "PLL"이라고 칭한다) 회 로는 시스템의 외부로부터 외부 클럭 신호를 수신하여 시스템 내부 동작에 필요한 내부 클럭 신호를 발생시키는 데 있어서, 내부 클럭 신호의 위상을 외부 클럭 신호의 위상과 동기시키기 위하여 사용된다.
PLL 회로는 컴퓨터의 CPU와 DRAM 간의 데이터 처리 속도를 높여주는 캐쉬 메모리 장치나, 싱크로노스 디램(Synchronous DRAM), 램버스 디램(Rambus DRAM) 등의 고속 메모리 장치에 사용된다. CD-오디오, CD-ROM, DVD 등의 광 디스크 재생 장치는 데이터와 함께 광 디스크에 데이터의 1단위의 시작마다 미리 자기적으로 동기 신호를 기록하고, 재생시에 그 동기 신호를 검출하여 동기를 취함으로써 기록 데이터의 판독을 행한다. 동기 신호를 추출하기 위하여 PLL 회로가 사용되어진다.
집적 회로의 전원 전압이 낮아짐에 따라, 집적 회로에 포함된 PLL 회로의 전압 제어 오실레이터(Voltage Controlled Oscillator: 이하 "VCO"라고 칭한다)를 제어하는 조정 전압(tuning voltage) 레벨도 감소된다. 조정 전압 레벨에 따라 VCO의 출력 주파수가 결정되는 데, 조정 전압 레벨이 감소하게 되면 넓은 주파수 범위를 갖는 PLL 회로를 설계하기가 어려워진다.
도 1은 종래의 PLL 회로를 설명하는 도면이다. 이를 참조하면, PLL 회로(100)는 위상 검출부(110), 차아지 펌프부(120), 그리고 VCO(130)를 포함한다. 위상 검출부(110)는 기준 클럭 신호(REF_CLK)와 VCO(130)의 출력 클럭 신호(FCLK)와의 위상(phase) 차를 검출하여, 그 결과에 따라 업(UP) 또는 다운(DOWN) 신호를 발생한다. 차아지 펌프부(120)는 업 또는 다운 신호에 응답하여 일정한 조정 전압(Vc)을 발생시켜 VCO(130)를 제어한다. VCO(130)는 조정 전압(Vc)을 입력으로 하여 조정 전압(Vc)에 비례하는 주파수를 갖는 출력 클럭 신호(FCLK)를 발생시킨다. PLL 회로(100)는 VCO(130)의 출력 클럭 신호(FCLK)가 기준 클럭 신호(REF_CLK)와 위상이 같아질 때까지 루프의 피이드백 동작을 여러번 반복한다.
VCO(130)는 PLL 회로(100)의 핵심적인 부분으로, 조정 전압(Vc)에 비례하면서 넓은 가변 주파수 영역을 갖도록 설계되어야 한다. 도 2는 조정 전압(Vc)에 비례하여 발생되는 출력 클럭 신호(FCLK)의 주파수 특성을 설명하는 도면이다. 이를 참조하면, 조정 전압(Vc)이 600mV 에서 1.0V 로 높아질수록 출력 클럭 신호(FCLK)의 주파수는 640MHz 에서 1.1GHz 로 증가되는 선형적인 특성을 갖는 것이 이상적이다.
한편, 집적 회로의 동작 전원이 낮아지는 경향에 따라 PLL 회로(100)의 동작 전원도 낮아져서 조정 전압(Vc)의 전압 레벨이 작아지면, 출력 클럭 신호(FCLK)의 주파수가 낮아진다. PLL 회로(100)를 채용한 시스템이 높은 클럭 주파수로 동작하는 경우, 시스템 성능을 저하시키는 문제를 일으킨다. 이를 해결하기 위하여, PLL 회로(100) 내 VCO(130)의 조정 전압(Vc) 변화에 따른 출력 클럭 신호(FCLK)의 주파수 변화율을 크게 할 수 있다. 그런데, VCO(130)의 주파수 변화율을 크게 하면, PLL 회로(100)의 위상 잡음(phase noise)이 증가되는 요인이 된다.
그리고, 위상 잡음을 줄이기 위한 방안으로, 조정 전압(Vc) 레벨에 따라 각각 다른 발진 주파수의 출력 클럭 신호(FCLK)를 발생하는 다수개의 VCO를 사용할 수 있다. 이것은 많은 전력 소모와 다수개의 VCO를 제어하기 위한 회로 구성의 복잡성으로 인해 그 사용이 용이하지 않다.
그러므로, 넓은 주파수 대역을 갖는 출력 클럭 신호(FCLK)를 발생하는 PLL 회로에 있어서 위상 잡음을 줄이면서 전력 소모가 작은 특성을 갖도록 하는 설계 기술이 필요하다.
본 발명의 목적은 저 잡음 특성과 넓은 주파수 조정이 가능한 PLL 회로를 제공하는 데 있다.
본 발명의 다른 목적은 다중 레벨 전압 전류 변환 방법을 이용한 클럭 위상 동기 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 기준 클럭 신호와 위상 동기되는 출력 클럭 신호를 발생하는 PLL 회로에 있어서, 기준 클럭 신호와 출력 클럭 신호의 위상 차를 검출하여 그 결과로 업 또는 다운 신호를 발생하는 위상 검출부; 위상 검출부의 업 또는 다운 신호에 응답하여 펌핑 전압을 발생하는 차아지 펌프부; 펌핑 전압을 수신하여 소정의 제1 전류 레벨로 변환시킨 후, 소정의 선택 신호들에 응답하여 조정 전압을 출력하는 전류-전압 변환부; 및 조정 전압에 비례하는 주파수를 갖는 출력 클럭 신호를 발생하는 전압 제어 오실레이터를 포함한다.
바람직하기로, 전압-전류 변환부는 펌핑 전압을 수신하여 제1 전류 레벨로 변환시키는 전압 입력부; 전압 입력부의 제1 전류 레벨을 복사하여 적어도 2 이상의 출력 전압들을 발생하는 전류 복사부; 및 선택 신호들에 응답하여 2 이상의 출력 전압들 중 어느 하나를 선택하여 조정 전압으로 출력하는 먹스부를 포함한다. 전압 입력부는 펌핑 전압이 게이트에 연결되는 제1 엔모스 트랜지스터; 전원 전압과 제1 엔모스 트랜지스터의 드레인 사이에 연결되고 바이어스 전압이 그 게이트에 연결되는 제5 피모스 트랜지스터; 제1 엔모스 트랜지스터의 소스와 접지 전압 사이에 연결되는 제2 엔모스 트랜지스터; 전원 전압이 소스에 연결되고 제5 피모스 트랜지스터와 제1 엔모스 트랜지스터 사이의 제1 노드 전압이 게이트에 연결되는 제4 엔모스 트랜지스터; 제4 엔모스 트랜지스터와 접지 전압 사이에 연결되고 그 드레인과 게이트가 제2 엔모스 트랜지스터의 게이트와 연결되어 제2 엔모스 트랜지스터와 함께 전류 미러를 구성하는 제3 엔모스 트랜지스터; 전원 전압에 그 소스와 게이트가 연결되는 제6 피모스 트랜지스터; 제6 엔모스 트랜지스터와 접지 전압 사이에 연결되고 그 드레인과 게이트가 연결되어 제1 전류 레벨을 제공하는 제7 엔모스 트랜지스터를 포함한다.
전류 복사부는 전압 입력부의 제1 전류 레벨을 따라 접지 전압쪽으로 동일한 전류를 흘리는 제8 엔모스 트랜지스터; 전원 전압과 제8 엔모스 트랜지스터 사이에 연결되고 그 드레인과 게이트가 연결되는 제9 피모스 트랜지스터; 전원 전압에 그 소스가 연결되고 제9 엔모스 트랜지스터의 게이트에 그 게이트가 연결되어 제9 피모스 트랜지스터와 함께 전류 미러를 구성하는 제10 및 제11 피모스 트랜지스터들; 제10 및 제11 트랜지스터의 드레인에 연결되는 제1 저항; 제1 저항과 직렬 연결되는 제2 저항; 제2 저항과 접지 전압 사이에 연결되고 전압 입력부를 동작시키는 싱크 전류와 동일한 전류를 흘리는 제12 엔모스 트랜지스터; 및 제12 엔모스 트랜지스터와 병렬로 다이오드 연결되는 제13 엔모스 트랜지스터를 포함한다. 그리고, 전 압-전류 변환부의 제7 엔모스 트랜지스터의 게이트는 전류 복사부의 제8 엔모스 트랜지스터의 게이트에 연결되어 제7 엔모스 트랜지스터와 제8 엔모스 트랜지스터는 전류 미러를 구성하고, 전압-전류 변환부의 제3 엔모스 트랜지스터의 게이트는 전류 복사부의 제12 엔모스 트랜지스터의 게이트에 연결되어 제3 엔모스 트랜지스터와 제12 엔모스 트랜지스터는 전류 미러를 구성한다.
본 발명의 PLL 회로가 SDRAM과 같은 동기식 메모리 장치에 채택되는 경우 선택 신호들이 모드 레지스터(MRS)로부터 제공된다.
그리고, 본 발명의 PLL 회로는 선택 신호들을 발생하는 선택 신호 발생 회로를 더 구비하고, 선택 신호 발생 회로는 기준 클럭 신호의 주파수에 따라 제1 전압으로 변환하는 주파수-전압 변환부; 소정의 제1 기준 전압과 제2 기준 전압을 발생하는 기준 전압 발생부; 제1 기준 전압과 제1 전압을 비교하는 제1 앰프부; 제2 기준 전압과 제1 전압을 비교하는 제2 앰프부; 기준 클럭 신호에 응답하여 제1 앰프부의 출력을 제1 래치부로 전달하는 제1 스위치; 기준 클럭 신호에 응답하여 제2 앰프부의 출력을 제2 래치부로 전달하는 제2 스위치; 제1 래치부의 출력을 반전시켜 제1 선택 신호를 출력하고, 반전된 제1 래치부의 출력과 제2 래치부의 출력을 입력하여 제2 선택 신호를 출력하고, 제2 래치부의 출력은 제3 선택 신호를 출력하는 디코딩부를 포함한다. 디코딩부는 제1 래치부의 출력을 반전시켜 제1 선택 신호를 출력하는 인버터; 및 인버터의 출력과 제2 래치부의 출력을 입력하여 제2 선택 신호를 출력하는 노아 게이트를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 일예에 따른 기준 클럭 신호 와 출력 클럭 신호의 위상을 동기시키는 방법에 있어서, 기준 클럭 신호와 출력 클럭 신호의 위상 차를 검출하는 단계; 검출된 위상 차에 응답하여 펌핑 전압을 발생하는 단계; 펌핑 전압을 수신하여 제1 전류 레벨로 변환시키는 단계; 제1 전류 레벨을 복사하여 제1 내지 제3 출력 전압들을 발생하는 단계; 제1 내지 제3 선택 신호들에 응답하여 제1 내지 제3 출력 전압들을 선택적으로 조정 전압으로 출력하는 단계; 및 조정 전압에 비례하는 주파수를 갖는 출력 클럭 신호를 발생하는 단계를 포함한다.
더욱 바람직하기로, 제1 내지 제3 선택 신호들은 기준 클럭 신호의 주파수 범위에 따라 선택적으로 활성화되도록 레지스터로부터 제공된다.
상기 다른 목적을 달성하기 위하여, 본 발명의 다른 예에 따른 기준 클럭 신호와 출력 클럭 신호의 위상을 동기시키는 방법에 있어서, 기준 클럭 신호와 출력 클럭 신호의 위상 차를 검출하는 단계; 검출된 위상 차에 응답하여 펌핑 전압을 발생하는 단계; 펌핑 전압을 수신하여 제1 전류 레벨로 변환시키는 단계; 제1 전류 레벨을 복사하여 제1 내지 제3 출력 전압들을 발생하는 단계; 기준 클럭 신호의 주파수를 제1 전압으로 변환하는 단계; 소정의 제1 기준 전압과 제2 기준 전압을 발생하는 단계; 제1 기준 전압과 제1 전압을 비교하여 제1 선택 신호를 발생하는 단계; 제2 기준 전압과 제1 전압을 비교하여 제3 선택 신호를 발생하는 단계; 제1 선택 신호와 제3 선택 신호를 부정 논리합하여 제2 선택 신호를 발생하는 단계; 및 제1 내지 제3 선택 신호들에 응답하여 제1 내지 제3 출력 전압들을 선택적으로 상기 조정 전압으로 출력하는 단계; 조정 전압에 비례하는 주파수를 갖는 출력 클럭 신호를 발생하는 단계를 포함한다.
따라서, 본 발명에 의하면, 제1 내지 제3 선택 신호에 응답하여 선택적으로 발생되는 조정 전압에 따라 VCO의 출력 클럭 신호의 주파수 범위가 분할되어, 소비 전력이 줄어들고 지터 및 위상 잡음이 작으면서도 넓은 주파수 범위를 갖는 출력 클럭 신호가 기준 클럭 신호의 위상과 일치되도록 발생된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 PLL 회로를 설명하는 도면이다. 이를 참조하면, PLL 회로(300)는 위상 검출부(310), 차아지 펌프부(320), 전압 전류 변환부(330), 그리고 VCO(340)를 포함한다. 위상 검출부(310)는 기준 클럭 신호(REF_CLK)와 VCO(340)의 출력 클럭 신호(FCLK)의 위상 차를 검출하여 그 결과로 업 신호(UP) 또는 다운 신호(DOWN)를 출력한다. 차아지 펌프부(320)는 업 신호(UP) 또는 다운 신호(DOWN)에 응답하여 펌핑 전압(Vp)을 출력한다. 전압 전류 변환부(330)는 펌핑 전압(Vp)을 입력하고 소정의 선택 신호들(A, B, C)에 응답하여 서로 다른 전압 레벨을 갖는 조정 전압(Vc)들을 출력한다. 전압 전류 변환부(330)는 전압 입력부(332), 전류 복사부(334), 그리고 먹스부(336)를 포함한다. VCO(340)는 수신되는 조정 전압(Vc)에 비례하는 주파수를 갖는 출력 클럭 신호(FCLK)를 발생한다. 출력 클럭 신호(FCLK)는 기준 클럭 신호(REF_CLK)의 위상에 맞추어진 신호라는 의미로 복원된 클럭 신호(recovered clock signal)라고도 불린다.
전압 전류 변환부(330)는 구체적으로 도 4에 도시되어 있다. 도 4를 참조하면, 전압 전류 제어부(330)는 펌핑 전압(Vp)을 수신하여 소정의 전류(I6) 레벨로 변환시키는 전압 입력부(332)와, I6 전류 레벨을 복사하여 일정 전압 레벨들(Va, Vb, Vc)로 출력하는 전류 복사부(334), 그리고 소정의 선택 신호들(A, B, C)에 응답하여 Va, Vb, Vc 전압을 선택하는 먹스부(336)로 구성된다.
전압 입력부(332)는 펌핑 전압(Vp)이 게이트에 연결되는 M1 트랜지스터, 전원 전압(VDD)과 M1 트랜지스터의 드레인 사이에 연결되고 바이어스 전압(Vbias)이 그 게이트에 연결되는 M5 트랜지스터, M1 트랜지스터의 소스와 접지 전압(VSS) 사이에 연결되는 M2 트랜지스터, 전원 전압(VDD)이 소스에 연결되고 M5 트랜지스터와 M1 트랜지스터 사이의 제1 노드 전압(V1)이 게이트에 연결되는 M4 트랜지스터, M4 트랜지스터와 접지 전압(VSS) 사이에 연결되고 그 드레인과 게이트가 M2 트랜지스터의 게이트와 연결되어 M2 트랜지스터와 함께 전류 미러를 구성하는 M3 트랜지스터, 전원 전압(VDD)에 그 소스와 게이트가 연결되는 M6 트랜지스터, 그리고 M6 트랜지스터와 접지 전압(VSS) 사이에 연결되고 그 드레인과 게이트가 연결되는 M7 트랜지스터를 포함한다.
M3 트랜지스터는 전압 입력부(332)를 동작시키는 싱크 전류를 흘린다. M5 트 랜지스터와 M2 트랜지스터는 트라이오드(triode) 영역에서 동작한다. 펌핑 전압(Vp)의 변화에 따라 제1 노드 전압(V1)이 변화되는 데, 펌핑 전압(Vp)의 변화폭에 비하여 제1 노드 전압(V1)의 변화 폭이 매우 작기 때문에 제1 노드 전압(V1)은 거의 선형으로 변화한다고 볼 수 있다. 선형적으로 변하는 제1 노드 전압(V1)에 게이팅되는 M4 트랜지스터를 흐르는 전류(I4)를 따라서 M6 트랜지스터를 흐르는 전류(I6) 레벨이 결정된다.
전류 복사부(334)는 전압 입력부(332)의 M7 트랜지스터의 게이트가 그 게이트에 연결되어 M7 트랜지스터와 함께 전류 미러를 구성하는 M8 트랜지스터, 전원 전압(VDD)과 M8 트랜지스터 사이에 연결되고 그 드레인과 게이트가 연결되는 M9 트랜지스터, 전원 전압(VDD)에 그 소스가 연결되고 M9 트랜지스터의 게이트에 그 게이트가 연결되어 M9 트랜지스터와 함께 전류 미러를 구성하는 M10 및 M11 트랜지스터, M10 및 M11 트랜지스터의 드레인에 연결되는 제1 저항(R1), 제1 저항(R1)과 직렬 연결되는 제2 저항(R2), 제2 저항(R2)과 접지 전압(VSS) 사이에 전압 입력부(332)의 M3 트랜지스터의 게이트에 그 게이트가 연결되는 M12 트랜지스터, 그리고 M12 트랜지스터와 병렬로 다이오드 연결되는 M13 트랜지스터를 포함한다.
전압 입력부(332)의 I6 전류가 흐르는 M7 트랜지스터의 전류를 따라서 M8, M9, M10 및 M11 트랜지스터의 전류가 흐른다. M12 트랜지스터로는 전압 입력부(332)의 M3 트랜지스터에 흐르는 I4 전류가 흐르고, M13 트랜지스터로는 M12 트랜지스터가 오프되었을 때 소정의 테일(tail) 전류(Itail)가 흐른다. M10 및 M11 트랜지스터를 통해 흐르는 전류는 제1 저항(R1)과 제2 저항(R2) 양단의 제1 내지 제3 전압(Va, Vb, Vc)을 발생시킨다.
먹스부(336)는 제1 선택 신호(A)에 응답하여 제1 전압(Va)을 조정 전압(Vcon)으로, 제2 선택 신호(B)에 응답하여 제2 전압(Vb)을 조정 전압(Vcon)으로, 그리고 제3 선택 신호(C)에 응답하여 제3 전압(Vc)을 조정 전압(Vcon)으로 스위칭시킨다.
본 실시예의 PLL 회로(300, 도 3)가 SDRAM과 같은 동기식 메모리 장치에 적용되는 경우에, 제1 내지 제3 선택 신호들(A, B, C)은 기준 클럭 신호(REF_CLK)의 주파수 범위에 따라 활성화되도록 모드 레지스터(MRS)에 저장되어 PLL 회로(300, 도 3)로 제공된다. 한편, 제1 내지 제3 선택 신호들(A, B, C)은 선택 신호 발생 회로로부터 제공될 수도 있다.
도 5는 선택 신호 발생 회로를 구체적으로 설명하는 도면이다. 이를 참조하면, 선택 신호 발생 회로(500)는 기준 클럭 신호(REF_CLK)의 주파수 범위에 따라 제1 내지 제3 선택 신호들(A, B, C)을 발생하는 데, 주파수-전압 변환부(510), 기준 전압 발생부(520), 제1 및 제2 앰프부들(532, 534), 제1 및 제2 버퍼들(542, 544), 제1 및 제2 스위치들(546, 548), 제1 및 제2 래치들(552, 554), 그리고 디코딩부(560)를 포함한다.
주파수-전압 변환부(510)는 기준 클럭 신호(REF_CLK)의 주파수에 따라 소정의 전압(Vf) 레벨로 출력한다. 기준 전압 발생부(520)는 소정의 제1 기준 전압(Vref1)과 제2 기준 전압(Vref2)을 발생한다. 제1 앰프부(532)는 제1 기준 전압(Vref1)과 Vf 전압을 비교하고, 제2 앰프부(534)는 제2 기준 전압(Vref2)과 Vf 전압을 비교한다. 제1 버퍼부(542)와 제2 버퍼부(544)는 기준 클럭 신호(REF_CLK)를 버퍼링하여 제1 및 제2 스위치들(546, 548)을 온시킨다. 제1 스위치(546)는 제1 앰프부(532) 출력을 제1 래치부(552)로 전달하고, 제2 스위치(548)는 제2 앰프부(534) 출력을 제2 래치부(554)로 전달된다. 디코딩부(560)는 제1 래치부(552)의 출력을 반전시켜 제1 선택 신호(A)를 출력하는 인버터(562)와 인버터(562)의 출력과 제2 래치부(554)의 출력을 입력하여 제2 선택 신호(B)를 출력하는 노아 게이트(564)를 포함한다. 제2 래치부(554)의 출력은 제3 선택 신호(C)가 된다.
선택 신호 발생 회로(500)의 동작은 다음과 같이 설명된다. 먼저, 설명의 편의를 위하여, 기준 전압 발생부(520)에서 발생되는 제1 기준 전압(Vref1)의 레벨이 0.48V 정도이고, 제2 기준 전압(Vref2)의 레벨이 0.57V 정도라고 가정하자. 그리고 주파수-전압 변환부(510)는 일정한 주파수를 기준으로 그 보다 높은 주파수를 갖는 기준 클럭 신호(REF_CLK)가 들어오면 Vf 전압 레벨이 낮아지는 특성을 갖는다. 예컨대, 14.89MHz 이상의 주파수를 갖는 기준 클럭 신호(REF_CLK)가 주파수-전압 변환부(510)로 입력되면, Vf 전압 레벨은 0.48V 이하로 발생된다.
주파수-전압 변환부(510)의 Vf 전압 레벨이 0.48V 이하이면, 제1 앰프부(532)의 출력이 로직 하이레벨로, 그리고 제2 앰프부(534)의 출력이 로직 하이레벨로 발생된다. 이에 따라, 제1 선택 신호(A)는 로직 하이레벨로, 제2 선택 신호(B)와 제3 선택 신호(C)는 로직 로우레벨로 발생된다. Vf 전압 레벨이 0.48V와 0.57V 사이에 있으면, 제1 앰프부(532)의 출력은 로직 로우레벨로, 그리고 제2 앰 프부(534)의 출력은 로직 하이레벨로 발생되어, 제1 선택 신호(A)와 제3 선택 신호(C)는 로직 로우레벨로 발생되고 제2 선택 신호(B)는 로직 하이레벨로 발생된다. Vf 전압 레벨이 0.57V 이상이면, 제1 앰프부(532)의 출력이 로직 로우레벨로, 그리고 제2 앰프부(534)의 출력이 로직 로우레벨로 발생되어, 제1 선택 신호(A)와 제2 선택 신호(B)는 로직 로우레벨로 발생되고 제3 선택 신호(C)는 로직 하이레벨로 발생된다.
다시, 도 4로 돌아가서, 제1 선택 신호(A)에 응답하여 제1 전압(Va)이 조정 전압(Vcon)으로, 제2 선택 신호(B)에 응답하여 제2 전압(Vb)이 조정 전압(Vcon)으로, 그리고 제3 선택 신호(C)에 응답하여 제3 전압(Vc)이 조정 전압(Vcon)으로 발생된다.
도 6은 제1 내지 제3 선택 신호(A, B, C)에 응답하여 선택적으로 발생되는 조정 전압(Vcon)에 의해 발생되는 출력 클럭 신호(FCLK)의 주파수 특성을 설명하는 도면이다. 이를 참조하면, 도 2에 도시된 종래의 조정 전압(Vc) 대비 주파수 특성과 비교하여 볼 때, 종래의 기술에서는 조정 전압(Vc) 레벨이 0.6V 에서 1.8V 로 증가하면 출력 클럭 신호(FCLK)의 주파수가 640MHz 대역에서 1.1GHz 대역으로 증가하는 특성 그래프를 갖는 데 대하여, 본 발명의 PLL 회로(300, 도 3)에서 제1 선택 신호(A)가 활성화되었을 때 발생되는 출력 클럭 신호(FCLK)의 주파수는 952.96MHz 대역에서 1.1GHz 대역으로 나타나고, 제2 선택 신호(B)가 활성화되었을 때 발생되는 출력 클럭 신호(FCLK)의 주파수는 804.48MHz 대역에서 952.95MHz 대역으로 나타나고, 제3 선택 신호(C)가 활성화되었을 때 발생되는 출력 클럭 신호(FCLK)의 주파 수는 640MHz 대역에서 804.47MHz 대역으로 나타난다. 즉, 본 발명의 PLL 회로(300, 도 3)에서는 제1 내지 제3 선택 신호(A, B, C)에 응답하여 선택적으로 발생되는 조정 전압(Vcon)에 의해 발생되는 출력 클럭 신호(FCLK)의 주파수 범위가 종래의 출력 클럭 신호(FCLK)의 주파수 범위를 3 등분으로 분할한다.
제1 내지 제3 선택 신호(A, B, C)에 의해 발생되는 조정 전압(Vcon)에 따라 출력 클럭 신호(FCLK)를 발생시키는 VCO(340 , 도 3)의 이득이 주파수 범위는 전체적으로 종래의 기술에서 발생되는 주파수 범위와 거의 동일하다. 그러면서도 VCO(340, 도 3)의 이득은 1/3 정도로 줄어 들었다. 즉, 도 7에 도시된 바와 같이, 종래의 VCO(130, 도 1) 이득이 300MHz/V로 나타나던 것이 본 발명에 의한 VCO(340, 도 3) 이득은 100MHz/V로 나타난다. VCO(340, 도 3)의 이득이 종래의 VCO(130, 도 1) 이득에 1/3 정도로 줄어들게 되면, 전력적으로 지터 및 위상 잡음 특성을 9.5dB 정도 향상시킬 수 있다.
그러므로, 본 발명의 PLL 회로에 의하면, 제1 내지 제3 선택 신호(A, B, C)에 응답하여 선택적으로 발생되는 조정 전압(Vcon)에 따라 기준 클럭 신호(REF_CLK)와 위상 동기되는 출력 클럭 신호(FCLK)의 주파수 범위가 분할된다. 이에 따라, 소비 전력이 줄어들고 지터 및 위상 잡음이 작으면서도 넓은 주파수 범위를 갖는 출력 클럭 신호(FCLK)를 얻을 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 예컨대 본 발명에서는 제1 내지 제3 선택 신호에 의해 출력 클럭 신호의 주파수 범위가 3개로 분할되는 예에 대하여 기술하고 있으나, 이로부터 2개 이상의 선택 신호에 응답하여 출력 클럭 신호의 주파수 범위를 2개 이상으로 분할 할 수 있음은 물론이다. 그리고, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 PLL 회로에 의하면, 제1 내지 제3 선택 신호에 응답하여 선택적으로 발생되는 조정 전압에 따라 VCO의 출력 클럭 신호의 주파수 범위가 분할되어, 소비 전력이 줄어들고 지터 및 위상 잡음이 작으면서도 넓은 주파수 범위를 갖는 출력 클럭 신호가 기준 클럭 신호의 위상과 일치되도록 발생된다.

Claims (16)

  1. 기준 클럭 신호와 위상 동기되는 출력 클럭 신호를 발생하는 PLL 회로에 있어서,
    상기 기준 클럭 신호와 상기 출력 클럭 신호의 위상 차를 검출하여 그 결과로 업 또는 다운 신호를 발생하는 위상 검출부;
    상기 위상 검출부의 업 또는 다운 신호에 응답하여 펌핑 전압을 발생하는 차아지 펌프부;
    상기 펌핑 전압을 수신하여 소정의 제1 전류 레벨로 변환시킨 후, 소정의 선택 신호들에 응답하여 조정 전압을 출력하는 전류-전압 변환부; 및
    상기 조정 전압에 비례하는 주파수를 갖는 상기 출력 클럭 신호를 발생하는 전압 제어 오실레이터를 구비하고,
    상기 전압-전류 변환부는
    상기 펌핑 전압을 수신하여 상기 제1 전류 레벨로 변환시키는 전압 입력부;
    상기 전압 입력부의 상기 제1 전류 레벨을 복사하여 적어도 2 이상의 출력 전압들을 발생하는 전류 복사부; 및
    상기 선택 신호들에 응답하여 상기 2 이상의 출력 전압들 중 어느 하나를 선택하여 상기 조정 전압으로 출력하는 먹스부를 구비하는 것을 특징으로 하는 PLL 회로.
  2. 삭제
  3. 제1항에 있어서, 상기 전압 입력부는
    상기 펌핑 전압이 게이트에 연결되는 제1 엔모스 트랜지스터;
    전원 전압과 상기 제1 엔모스 트랜지스터의 드레인 사이에 연결되고 바이어스 전압이 그 게이트에 연결되는 제5 피모스 트랜지스터;
    상기 제1 엔모스 트랜지스터의 소스와 접지 전압 사이에 연결되는 제2 엔모스 트랜지스터;
    상기 전원 전압이 소스에 연결되고 상기 제5 피모스 트랜지스터와 상기 제1 엔모스 트랜지스터 사이의 제1 노드 전압이 게이트에 연결되는 제4 엔모스 트랜지스터;
    상기 제4 엔모스 트랜지스터와 상기 접지 전압 사이에 연결되고 그 드레인과 게이트가 상기 제2 엔모스 트랜지스터의 게이트와 연결되어 상기 제2 엔모스 트랜지스터와 함께 전류 미러를 구성하는 제3 엔모스 트랜지스터;
    상기 전원 전압에 그 소스와 게이트가 연결되는 제6 피모스 트랜지스터; 및
    상기 제6 엔모스 트랜지스터와 상기 접지 전압 사이에 연결되고 그 드레인과 게이트가 연결되어 상기 제1 전류 레벨을 제공하는 제7 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 PLL 회로.
  4. 제1항에 있어서, 상기 전류 복사부는
    상기 전압 입력부의 상기 제1 전류 레벨을 따라 접지 전압쪽으로 동일한 전류를 흘리는 제8 엔모스 트랜지스터;
    전원 전압과 상기 제8 엔모스 트랜지스터 사이에 연결되고 그 드레인과 게이트가 연결되는 제9 피모스 트랜지스터;
    상기 전원 전압에 그 소스가 연결되고 상기 제9 엔모스 트랜지스터의 게이트에 그 게이트가 연결되어 상기 제9 피모스 트랜지스터와 함께 전류 미러를 구성하는 제10 및 제11 피모스 트랜지스터들;
    상기 제10 및 제11 트랜지스터의 드레인에 연결되는 제1 저항;
    상기 제1 저항과 직렬 연결되는 제2 저항;
    상기 제2 저항과 접지 전압 사이에 연결되고 상기 전압 입력부를 동작시키는 싱크 전류와 동일한 전류를 흘리는 제12 엔모스 트랜지스터; 및
    상기 제12 엔모스 트랜지스터와 병렬로 다이오드 연결되는 제13 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 PLL 회로.
  5. 제3항 및 제4항에 있어서, 상기 PLL 회로는
    상기 전압-전류 변환부의 상기 제7 엔모스 트랜지스터의 게이트가 상기 제8 엔모스 트랜지스터의 게이트에 연결되어 상기 제7 엔모스 트랜지스터와 함께 전류 미러를 구성하는 것을 특징으로 하는 PLL 회로.
  6. 제1항에 있어서, 상기 PLL 회로는
    SDRAM과 같은 동기식 메모리 장치에 채택되어 상기 선택 신호들이 모드 레지스터(MRS)로부터 제공되는 것을 특징으로 하는 PLL 회로.
  7. 제1항에 있어서, 상기 PLL 회로는
    상기 선택 신호들을 발생하는 선택 신호 발생 회로를 더 구비하고,
    상기 선택 신호 발생 회로는
    상기 기준 클럭 신호의 주파수에 따라 제1 전압으로 변환하는 주파수-전압 변환부;
    소정의 제1 기준 전압과 제2 기준 전압을 발생하는 기준 전압 발생부;
    상기 제1 기준 전압과 상기 제1 전압을 비교하는 제1 앰프부;
    상기 제2 기준 전압과 상기 제1 전압을 비교하는 제2 앰프부;
    상기 기준 클럭 신호에 응답하여 상기 제1 앰프부의 출력을 제1 래치부로 전달하는 제1 스위치;
    상기 기준 클럭 신호에 응답하여 상기 제2 앰프부의 출력을 제2 래치부로 전달하는 제2 스위치; 및
    상기 제1 래치부의 출력을 반전시켜 상기 제1 선택 신호를 출력하고, 상기 반전된 제1 래치부의 출력과 상기 제2 래치부의 출력을 입력하여 제2 선택 신호를 출력하고, 상기 제2 래치부의 출력은 제3 선택 신호를 출력하는 디코딩부를 구비하는 것을 특징으로 하는 PLL 회로.
  8. 제7항에 있어서, 상기 디코딩부는
    상기 제1 래치부의 출력을 반전시켜 상기 제1 선택 신호를 출력하는 인버터; 및
    상기 인버터의 출력과 상기 제2 래치부의 출력을 입력하여 제2 선택 신호를 출력하는 노아 게이트로 구성되는 것을 특징으로 하는 PLL 회로.
  9. 기준 클럭 신호와 위상 동기되는 출력 클럭 신호를 발생하는 PLL 회로에 있어서,
    상기 기준 클럭 신호와 상기 출력 클럭 신호의 위상 차를 검출하여 그 결과로 업 또는 다운 신호를 발생하는 위상 검출부;
    상기 위상 검출부의 업 또는 다운 신호에 응답하여 펌핑 전압을 발생하는 차 아지 펌프부;
    상기 펌핑 전압을 수신하여 제1 전류 레벨로 변환시키는 전압 입력부;
    상기 전압 입력부의 상기 제1 전류 레벨을 복사하여 제1 내지 제3 출력 전압들을 발생하는 전류 복사부;
    제1 내지 제3 선택 신호들에 응답하여 상기 제1 내지 제3 출력 전압들을 선택적으로 상기 조정 전압으로 출력하는 먹스부;
    상기 기준 클럭 신호의 주파수에 따라 제1 전압으로 변환하는 주파수-전압 변환부;
    소정의 제1 기준 전압과 제2 기준 전압을 발생하는 기준 전압 발생부;
    상기 제1 기준 전압과 상기 제1 전압을 비교하는 제1 앰프부;
    상기 제2 기준 전압과 상기 제1 전압을 비교하는 제2 앰프부;
    상기 기준 클럭 신호에 응답하여 상기 제1 앰프부의 출력을 제1 래치부로 전달하는 제1 스위치;
    상기 기준 클럭 신호에 응답하여 상기 제2 앰프부의 출력을 제2 래치부로 전달하는 제2 스위치;
    상기 제1 래치부의 출력을 반전시켜 상기 제1 선택 신호를 출력하고, 상기 반전된 제1 래치부의 출력과 상기 제2 래치부의 출력을 입력하여 상기 제2 선택 신호를 출력하고, 상기 제2 래치부의 출력은 상기 제3 선택 신호를 출력하는 디코딩부; 및
    상기 조정 전압에 비례하는 주파수를 갖는 상기 출력 클럭 신호를 발생하는 전압 제어 오실레이터를 구비하는 것을 특징으로 하는 PLL 회로.
  10. 제9항에 있어서, 상기 전압 입력부는
    상기 펌핑 전압이 게이트에 연결되는 제1 엔모스 트랜지스터;
    전원 전압과 상기 제1 엔모스 트랜지스터의 드레인 사이에 연결되고 바이어스 전압이 그 게이트에 연결되는 제5 피모스 트랜지스터;
    상기 제1 엔모스 트랜지스터의 소스와 접지 전압 사이에 연결되는 제2 엔모스 트랜지스터;
    상기 전원 전압이 소스에 연결되고 상기 제5 피모스 트랜지스터와 상기 제1 엔모스 트랜지스터 사이의 제1 노드 전압이 게이트에 연결되는 제4 엔모스 트랜지스터;
    상기 제4 엔모스 트랜지스터와 상기 접지 전압 사이에 연결되고 그 드레인과 게이트가 상기 제2 엔모스 트랜지스터의 게이트와 연결되어 상기 제2 엔모스 트랜지스터와 함께 전류 미러를 구성하는 제3 엔모스 트랜지스터;
    상기 전원 전압에 그 소스와 게이트가 연결되는 제6 피모스 트랜지스터; 및
    상기 제6 엔모스 트랜지스터와 상기 접지 전압 사이에 연결되고 그 드레인과 게이트가 연결되어 상기 제1 전류 레벨을 제공하는 제7 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 PLL 회로.
  11. 제9항에 있어서, 상기 전류 복사부는
    상기 전압 입력부의 상기 제1 전류 레벨을 따라 접지 전압쪽으로 동일한 전류를 흘리는 제8 엔모스 트랜지스터;
    전원 전압과 상기 제8 엔모스 트랜지스터 사이에 연결되고 그 드레인과 게이트가 연결되는 제9 피모스 트랜지스터;
    상기 전원 전압에 그 소스가 연결되고 상기 제9 엔모스 트랜지스터의 게이트에 그 게이트가 연결되어 상기 제9 피모스 트랜지스터와 함께 전류 미러를 구성하는 제10 및 제11 피모스 트랜지스터들;
    상기 제10 및 제11 트랜지스터의 드레인에 연결되는 제1 저항;
    상기 제1 저항과 직렬 연결되는 제2 저항;
    상기 제2 저항과 접지 전압 사이에 연결되고 상기 전압 입력부를 동작시키는 싱크 전류와 동일한 전류를 흘리는 제12 엔모스 트랜지스터; 및
    상기 제12 엔모스 트랜지스터와 병렬로 다이오드 연결되는 제13 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 PLL 회로.
  12. 제10항 및 제11항에 있어서, 상기 PLL 회로는
    상기 전압-전류 변환부의 상기 제7 엔모스 트랜지스터의 게이트가 상기 제8 엔모스 트랜지스터의 게이트에 연결되어 상기 제7 엔모스 트랜지스터와 함께 전류 미러를 구성하는 것을 특징으로 하는 PLL 회로.
  13. 제9항에 있어서, 상기 디코딩부는
    상기 제1 래치부의 출력을 반전시켜 상기 제1 선택 신호를 출력하는 인버터; 및
    상기 인버터의 출력과 상기 제2 래치부의 출력을 입력하여 제2 선택 신호를 출력하는 노아 게이트로 구성되는 것을 특징으로 하는 PLL 회로.
  14. 기준 클럭 신호와 출력 클럭 신호의 위상을 동기시키는 방법에 있어서,
    상기 기준 클럭 신호와 상기 출력 클럭 신호의 위상 차를 검출하는 단계;
    상기 검출된 위상 차에 응답하여 펌핑 전압을 발생하는 단계;
    상기 펌핑 전압을 수신하여 제1 전류 레벨로 변환시키는 단계;
    상기 제1 전류 레벨을 복사하여 제1 내지 제3 출력 전압들을 발생하는 단계;
    제1 내지 제3 선택 신호들에 응답하여 상기 제1 내지 제3 출력 전압들을 선택적으로 상기 조정 전압으로 출력하는 단계; 및
    상기 조정 전압에 비례하는 주파수를 갖는 상기 출력 클럭 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 클럭 위상 동기 방법.
  15. 제14항에 있어서, 상기 제1 내지 제3 선택 신호들은
    상기 기준 클럭 신호의 주파수 범위에 따라 선택적으로 활성화되도록 레지스터로부터 제공되는 것을 특징으로 하는 클럭 위상 동기 방법.
  16. 기준 클럭 신호와 출력 클럭 신호의 위상을 동기시키는 방법에 있어서,
    상기 기준 클럭 신호와 상기 출력 클럭 신호의 위상 차를 검출하는 단계;
    상기 검출된 위상 차에 응답하여 펌핑 전압을 발생하는 단계;
    상기 펌핑 전압을 수신하여 제1 전류 레벨로 변환시키는 단계;
    상기 제1 전류 레벨을 복사하여 제1 내지 제3 출력 전압들을 발생하는 단계;
    상기 기준 클럭 신호의 주파수를 제1 전압으로 변환하는 단계;
    소정의 제1 기준 전압과 제2 기준 전압을 발생하는 단계;
    상기 제1 기준 전압과 상기 제1 전압을 비교하여 상기 제1 선택 신호를 발생하는 단계;
    상기 제2 기준 전압과 상기 제1 전압을 비교하여 상기 제3 선택 신호를 발생하는 단계;
    상기 제1 선택 신호와 상기 제3 선택 신호를 부정 논리합하여 상기 제2 선택 신호를 발생하는 단계;
    상기 제1 내지 제3 선택 신호들에 응답하여 상기 제1 내지 제3 출력 전압들을 선택적으로 상기 조정 전압으로 출력하는 단계; 및
    상기 조정 전압에 비례하는 주파수를 갖는 상기 출력 클럭 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 클럭 위상 동기 방법.
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