KR20200144396A - 지터 특성 및 동작 전력을 조절하는 클록 생성기, 이를 포함하는 반도체 장치 및 클록 생성기의 동작방법 - Google Patents

지터 특성 및 동작 전력을 조절하는 클록 생성기, 이를 포함하는 반도체 장치 및 클록 생성기의 동작방법 Download PDF

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Abstract

지터 특성을 조절하는 클록 생성기, 이를 포함하는 반도체 장치 및 클록 생성기의 동작방법이 개시된다. 본 개시의 기술적 사상의 일측면에 따른 클록 생성기는, 출력 클록을 분주한 신호와 입력 클록의 위상차를 검출하는 위상 검출기와, 위상차에 기반하는 레벨을 갖는 제어 전압을 생성하는 전압 생성기와, 다수의 저항들을 포함하는 저항 회로를 구비하며, 제어 전압을 제1 제어 정보에 기반하여 설정된 저항 회로의 저항 값에 따른 레벨을 갖는 내부 전류로 변환하는 전압-전류 변환기 및 다수의 커패시터들을 포함하는 커패시터 회로를 구비하며, 제2 제어 정보에 기반하여 설정된 커패시터 회로의 커패시턴스 값과 내부 전류의 레벨에 기초하는 주파수를 갖는 출력 클록을 생성하는 발진 회로를 구비하고, 상기 클록 생성기는 제1 제어 정보 및 제2 제어 정보에 응답하여 주파수 값을 동일하게 유지하면서 상기 출력 클록의 지터 특성을 변동시키는 것을 특징으로 한다.

Description

지터 특성 및 동작 전력을 조절하는 클록 생성기, 이를 포함하는 반도체 장치 및 클록 생성기의 동작방법{Clock generator capable of adjusting jitter characteristic and operation power, Semiconductor device having the same and operating method of Clock generator}
본 개시의 기술적 사상은 클록 생성기 및 이를 포함하는 반도체 장치에 관한 것으로서, 상세하게는 지터 특성 및 동작 전력을 조절하는 클록 생성기, 이를 포함하는 반도체 장치 및 클록 생성기의 동작방법에 관한 것이다.
디지털 신호를 처리하는 디지털 블록의 동작은 클록 신호에 동기될 수 있다. 일 예로서, 집적 회로에는 디지털 블록 및 데이터 컨버터 클록킹 등의 처리를 위해다양한 동작 주파수들을 갖는 클록 신호들이 필요로 되고, 이를 위해 다수의 클록 생성기들이 집적 회로에 배치될 수 있다. 다수의 클록 생성기들이 집적 회로에 구비됨에 따라, 집적 회로의 면적이 증가될 수 있으며 또한 전력 소모가 증가될 수 있다.
단일 클록 생성기를 이용하여 다양한 주파수들을 갖는 클록 신호들을 생성함으로써 면적 및 전력 소모를 감소하는 방안이 제안되고 있으나, 이 경우 클록 생성기의 지터 및 전력 소모는 가장 엄격한 지터 사양을 위해 설계되어야 하는 문제점이 있으며, 또한 불필요한 전력 소모를 감소하는 데 한계가 발생하게 된다.
본 발명의 기술적 사상이 해결하려는 과제는, 다양한 주파수를 갖는 클록 신호들을 제공함과 함께 그 지터 특성 및 동작 전력을 조절할 수 있는 클록 생성기, 이를 포함하는 반도체 장치 및 클록 생성기의 동작방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 클록 생성기는, 출력 클록을 분주한 신호와 입력 클록의 위상차를 검출하는 위상 검출기와, 위상차에 기반하는 레벨을 갖는 제어 전압을 생성하는 전압 생성기와, 다수의 저항들을 포함하는 저항 회로를 구비하며, 제어 전압을 제1 제어 정보에 기반하여 설정된 저항 회로의 저항 값에 따른 레벨을 갖는 내부 전류로 변환하는 전압-전류 변환기 및 다수의 커패시터들을 포함하는 커패시터 회로를 구비하며, 제2 제어 정보에 기반하여 설정된 커패시터 회로의 커패시턴스 값과 내부 전류의 레벨에 기초하는 주파수를 갖는 출력 클록을 생성하는 발진 회로를 구비하고, 상기 클록 생성기는 제1 제어 정보 및 제2 제어 정보에 응답하여 주파수 값을 동일하게 유지하면서 상기 출력 클록의 지터 특성을 변동시키는 것을 특징으로 한다.
한편, 본 개시의 기술적 사상의 일측면에 따른 반도체 장치는, 입력 클록을 수신하여 목표 주파수를 갖는 출력 클록을 생성하는 클록 생성기 및 상기 클록 생성기의 지터 특성을 제어하기 위한 제어 정보를 출력하는 제어 로직을 구비하고, 상기 클록 생성기는, 출력 클록을 분주한 신호와 상기 입력 클록의 위상차에 기반하여 생성되는 제어 전압에 따른 주파수를 갖는 출력 클록을 생성하는 전압 제어 발진기를 구비하고, 상기 전압 제어 발진기는, 제1 값을 갖는 제어 정보가 수신될 때 상기 목표 주파수를 갖는 출력 클록의 지터를 감소시키고, 제2 값을 갖는 제어 정보가 수신될 때 상기 목표 주파수를 갖는 출력 클록의 지터를 증가시키는 것을 특징으로 한다.
한편, 본 개시의 기술적 사상의 일측면에 따른 클록 생성기의 동작방법은, 제1 값을 갖는 제어 정보의 수신에 응답하여 상기 발진 회로로 제공되는 상기 내부 전류의 레벨을 감소시키는 단계와, 상기 발진 회로 내의 커패시터 회로의 커패시턴스 값을 감소시킴에 의해 제1 주파수를 갖는 출력 클록을 출력하는 단계와, 제2 값을 갖는 상기 제어 정보의 수신에 응답하여 상기 발진 회로로 제공되는 상기 내부 전류의 레벨을 증가시키는 단계 및 상기 커패시턴스 값을 증가시킴에 의해 상기 출력 클록의 주파수를 상기 제1 주파수로 유지하는 단계를 구비하고, 상기 제어 정보가 상기 제1 값을 가질 때의 상기 출력 클록의 지터는, 상기 제어 정보가 상기 제2 값을 가질 때의 상기 출력 클록의 지터보다 큰 것을 특징으로 한다.
본 발명의 기술적 사상의 클록 생성기, 이를 포함하는 반도체 장치 및 클록 생성기의 동작방법에 따르면, 단일 클록 생성기를 이용하여 다양한 주파수들을 갖는 클록 신호들을 생성할 수 있으며, 디지털 블록에 의해 요구되는 지터 사양에 최적화된 클록 신호들을 생성함으로써 전력 소모를 효율적으로 감소시킬 수 있는 효과가 있다.
또한, 본 발명의 기술적 사상의 클록 생성기, 이를 포함하는 반도체 장치 및 클록 생성기의 동작방법에 따르면, 클록 생성기의 온/오프 동작을 제어하거나 락킹을 해제할 필요 없이 지터 특성과 전력 소모를 조절할 수 있으므로, 불필요한 시간 소비와 전력 소모를 감소하는 효과가 있다.
도 1은 본 개시의 예시적 실시예에 따른 클록 생성기를 나타내는 블록도이다.
도 2는 도 1의 전압 제어 발진기의 일 구현 예를 나타내는 블록도이다.
도 3은 본 발명의 예시적인 실시예에 따른 클록 생성기를 구비하는 집적 회로를 나타내는 블록도이다.
도 4는 본 발명의 예시적인 실시예에 따른 클록 생성기의 동작 방법을 나타내는 플로우차트이다.
도 5는 본 발명의 다른 예시적인 실시예에 따른 클록 생성기의 동작 방법을 나타내는 플로우차트이다.
도 6은 본 발명의 예시적인 실시예에 따른 클록 생성기의 구체적인 구현 예를 나타내는 블록도이다.
도 7은 도 6에 도시된 전압 제어 발진기의 일 구현 예를 나타내는 회로도이다.
도 8은 도 7의 어느 하나의 지연 셀의 구현 예를 나타내는 회로도이다.
도 9 및 도 10은 본 발명의 예시적인 실시예에 따른 클록 생성기의 동작 예를 나타내는 파형도이다.
도 11a,b는 제어 정보에 따라 발진 회로 내의 각종 스위치들이 제어되는 동작 예를 나타내는 회로도이다.
도 12는 본 발명의 변형 가능한 실시예에 따른 클록 생성기를 나타내는 회로도이다.
도 13은 본 발명의 예시적인 실시예에 따른 클록 생성기를 포함하는 시스템을 나타내는 블록도이다.
도 14는 본 발명의 예시적인 실시예의 클록 생성기를 포함하는 무선 통신 장치를 나타내는 블록도이다.
도 15는 본 발명의 실시예에 따른 클록 생성기를 포함하는 어플리케이션 프로세서를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 클록 생성기(100)를 나타내는 블록도이다.
도 1을 참조하면, 클록 생성기(100)는 입력 클록(Fin)을 수신하고 소정의 주파수를 갖는 출력 클록(Fout)을 생성할 수 있다. 일 구현 예로서, 클록 생성기(100)는 위상 고정 루프(Phase-Locked Loop, PLL)를 포함할 수 있으나, 본 발명의 실시예는 이에 국한될 필요가 없이 다양한 종류의 클록 생성기에 적용될 수 있다. 또한, 클록 생성기(100)는 일부 실시예들에서 반도체 공정에 의해서 제조되는 하나의 집적 회로로서 구현될 수도 있고, 일부 실시예들에서 집적 회로를 포함하는 적어도 하나의 반도체 패키지 및 반도체 패키지가 실장된 보드를 포함할 수도 있다.
클록 생성기(100)는 위상/주파수 검출기(110), 전압 생성기(120), 전압 제어 발진기(Voltage Controlled Oscillator, VCO(130)) 및 주파수 분주기(140)를 포함할 수 있다. 일 실시예에 있어서, 위상/주파수 검출기(110)는 위상 검출기로 대체될 수 있을 것이다. 또한, 예시적인 실시예에 따라, 전압 제어 발진기(130)는 링 VCO 로 구현될 수 있으며, 전압-전류 변환기(131) 및 발진 회로(132)를 포함할 수 있다. 전압-전류 변환기(131)는 다수의 저항들을 포함하는 저항 회로(131_1)를 구비할 수 있다. 또한, 발진 회로(132)는 출력 클록(Fout)의 주파수에 영향을 미치는 부하를 포함할 수 있으며, 부하의 일 예로서 발진 회로(132)는 다수의 커패시터들을 포함하는 커패시터 회로(132_1)를 구비할 수 있다.
입력 클록(Fin)은 일정한 주파수로 진동할 수 있고, 예컨대 크리스탈 오실레이터(미도시)로부터 생성되어 클록 생성기(100)로 제공될 수 있다. 출력 클록(Fout)은 출력 클록(Fout)이 공급되는 회로 블록(예컨대, 디지털 블록(미도시))에서 요구하는 주파수, 즉 목표 주파수를 가질 수 있다. 회로 블록은 출력 클록(Fout)에 기초하여 신호를 처리할 수 있으며, 클록 생성기(100)는 회로 블록에서 요구로 하는 지터 특성을 갖는 출력 클록(Fout)을 생성할 수 있다. 일 예로서, 클록 생성기(100)는 동일한 주파수를 갖는 출력 클록(Fout)을 이용하는 적어도 두 개의 회로 블록들로 상기 출력 클록(Fout)을 제공할 수 있으며, 어느 하나의 회로 블록(예컨대, 제1 회로 블록)에서 요구되는 지터 특성이 낮은 경우에는, 상기 제1 회로 블록으로는 다른 회로 블록들에 비해 큰 지터를 갖는 출력 클록(Fout)을 제공할 수 있다. 반면에, 다른 하나의 회로 블록(예컨대, 제2 회로 블록)에서 요구되는 지터 특성이 상대적으로 높은 경우에는, 상기 제2 회로 블록으로는 다른 회로 블록들에 비해 작은 지터를 갖는 출력 클록(Fout)을 제공할 수 있다.
위상/주파수 검출기(110)는 클록 생성기(100) 외부로부터 제공되는 입력 클록(Fin)을 수신할 수 있고, 주파수 분주기(140)로부터 분주된 출력 클록(Fout/N)을 수신할 수 있다. 위상/주파수 검출기(110)는 입력 클록(Fin) 및 분주된 출력 클록(Fout/N)의 위상차 및 주파수 차이를 검출할 수 있고, 검출된 위상차 및 주파수 차이에 대응하는 검출 신호(Det)를 생성할 수 있다. 예를 들면, 검출 신호(Det)는 업 신호 및 다운 신호를 포함할 수 있고, 위상/주파수 검출기(110)는 입력 클록(Fin) 및 분주된 출력 클록(Fout/N)의 주파수가 일치하면 입력 클록(Fin) 및 분주된 출력 클록(Fout/N)의 위상차의 부호에 따라 업 신호 및/또는 다운 신호를 활성화할 수 있다.
전압 생성기(120)는 위상/주파수 검출기(110)로부터 검출 신호(Det)를 수신할 수 있고, 검출 신호(Det)에 기초하여 제어 전압(Vctrl)을 생성할 수 있다. 제어 전압(Vctrl)은 검출 신호(Det)가 나타내는 위상차에 의존하는 크기를 가질 수 있다. 일 예로서, 전압 생성기(120)는 전하 펌프 및 루프 필터 등을 포함할 수 있고, 분주된 출력 클록(Fout/N)의 위상이 상대적으로 뒤쳐지는(lagging) 경우 제어 전압(Vctrl)의 레벨을 상승시킬 수 있는 한편, 분주된 출력 클록(Fout/N)의 위상이 상대적으로 앞서는(leading) 경우 제어 전압(Vctrl)의 레벨을 하강시킬 수 있다. 이에 따라, 루프가 락킹된 상태에서 전압 생성기(120)는 일정한 크기의 제어 전압(Vctrl)을 생성할 수 있다.
전압 제어 발진기(130)는 제어 전압(Vctrl)을 수신할 수 있고, 제어 전압(Vctrl)에 기반하는 주파수를 가지는 출력 클록(Fout)을 생성할 수 있다. 예시적인 실시예들에서, 전압-전류 변환기(131)는 제어 전압(Vctrl)을 수신하고 이에 대응하는 내부 전류(Iv)를 생성하고, 생성된 내부 전류(Iv)를 발진 회로(132)로 제공할 수 있다. 또한, 발진 회로(132)는 입력되는 전류(예컨대, 공급 전류)에 기반하는 주파수를 가지는 출력 클록(Fout)을 생성할 수 있으며, 일 예로서 발진 회로(132)는 전압-전류 변환기(131)로부터 내부 전류(Iv)를 공급 전류로서 수신하고, 내부 전류(Iv)에 기반하는 주파수를 가지는 출력 클록(Fout)을 생성할 수 있다. 일 예로서, 발진 회로(132)로부터 출력되는 출력 클록(Fout)의 주파수는 내부 전류(Iv)의 레벨과 커패시터 회로(132_1)의 커패시턴스 값에 의해 결정되는 값을 가질 수 있다.
예시적인 실시예들에 따라, 발진 회로(132)는 전압-전류 변환기(131)로부터 생성되는 내부 전류(Iv)를 직접 수신할 수도 있고, 이하에 설명될 실시예에서와 같이 내부 전류(Iv)에 소정의 비례하는 레벨을 갖는 내부 전류를 공급 전류로서 수신할 수도 있을 것이다. 즉, 본 발명의 예시적인 실시예들을 설명함에 있어서, 내부 전류라는 용어는 전압-전류 변환기(131)로부터 생성되는 내부 전류(Iv)와, 또는 전압-전류 변환기(131)로부터의 내부 전류(Iv)에 대한 처리(예컨대, 디지털-아날로그 변환 등)를 통해 내부 전류(Iv)에 비례하는 레벨을 갖는 전류를 포함하는 개념일 수 있다.
예시적인 실시예에 따라, 전압-전류 변환기(131)는 저항 회로(131_1)를 구비하고, 저항 회로(131_1)는 제어 정보(Ctrl_J)에 따라 그 저항 값(또는, 등가 저항 값)이 변동되는 다수 개의 저항들을 포함할 수 있다. 또한, 발진 회로(132)는 커패시터 회로(132_1)를 구비하고, 커패시터 회로(132_1)는 제어 정보(Ctrl_J)에 따라 그 커패시턴스 값(또는, 등가 커패시턴스 값)이 변동되는 다수 개의 커패시터들을 포함할 수 있다. 도 1에서는 제어 정보(Ctrl_J)가 저항 회로(131_1)와 커패시터 회로(132_1)로 함께 제공되는 것으로 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 예컨대, 제어 정보(Ctrl_J)는 저항 회로(131_1)를 제어하기 위한 제1 제어 정보와 커패시터 회로(132_1)를 제어하기 위한 제2 제어 정보를 포함하는 것으로 설명될 수도 있을 것이다.
저항 회로(131_1)는 저항 값을 변동하기 위해 다수 개의 저항들에 대응하여 배치되는 다수 개의 스위치들(예컨대, 제1 스위치들)을 더 포함할 수 있다. 제어 정보(Ctrl_J)는 제1 스위치들의 스위칭을 제어하기 위한 다수의 비트들을 포함하는 디지털 정보일 수 있으며, 제어 정보(Ctrl_J)에 따라 다수 개의 저항들의 연결 관계가 변동됨에 따라 저항 회로(131_1)의 저항 값이 변동될 수 있다. 이와 유사하게, 커패시터 회로(132_1)는 등가 커패시턴스 값을 변동하기 위해 다수 개의 커패시터들에 대응하여 배치되는 다수 개의 스위치들(예컨대, 제2 스위치들)을 더 포함할 수 있다. 제어 정보(Ctrl_J)는 제2 스위치들의 스위칭을 제어하기 위한 다수의 비트들을 포함하는 디지털 정보일 수 있으며, 제어 정보(Ctrl_J)에 따라 다수 개의 커패시터들의 연결 관계가 변동됨에 따라 커패시터 회로(132_1)의 커패시턴스 값이 변동될 수 있다.
제어 정보(Ctrl_J)는 클록 생성기(100) 내부의 구성 요소에서 생성되는 정보이거나, 또는 클록 생성기(100)의 외부로부터 제공되는 정보일 수 있다. 일 구현 예로서, 클록 생성기(100)가 구비되는 집적 회로(또는, 반도체 장치)는 클록 생성기(100)로부터 출력되는 출력 클록(Fout)의 지터 특성을 조절하기 위한 제어 로직(미도시)을 포함하고, 제어 로직은 출력 클록(Fout)의 지터를 증가시키거나 또는 감소시키기 위한 제어 정보(Ctrl_J)를 제공할 수 있다. 일 실시예에 따라, 클록 생성기(100)는 제어 정보(Ctrl_J)에 응답하여, 동일한 주파수를 갖되 서로 다른 지터 특성을 갖는 출력 클록(Fout)을 생성할 수 있다.
출력 클록(Fout)은 주파수 분주기(140)로 피드백될 수 있으며, 주파수 분주기(140)은 피드백된 출력 클록(Fout)을 분주함으로써 분주된 출력 클록(Fout/N)을 생성하고 이를 위상/주파수 검출기(110)에 제공할 수 있다. 예를 들면, 주파수 분주기(140)는 입력 클록(Fin)의 주파수 및 출력 클록(Fout)의 목표 주파수 사이의 비율에 따라 출력 클록(Fout)을 분주할 수 있다.
한편, 출력 클록(Fout)의 지터 특성을 조절하는 일 예를 설명하면 다음과 같다.
전압 제어 발진기(130)는 제어 정보(Ctrl_J)에 응답하여 지터 특성이 변동되는 출력 클록(Fout)을 생성할 수 있으며, 일 예로서 저항 회로(131_1)의 저항 값과 커패시터 회로(132_1)의 커패시턴스 값을 조절함으로써 동일한 주파수를 갖되 그 지터 특성이 변동되는 출력 클록(Fout)을 생성할 수 있다. 클록 생성기(100)가 소모하는 전력과 출력 클록(Fout)의 지터 크기는 반비례하는 관계를 가질 수 있으며, 이에 따라 출력 클록(Fout)의 지터 특성은 발진 회로(132)로 제공되는 내부 전류(Iv)의 레벨을 기초로 변동될 수 있다. 일 예로서, 발진 회로(132)로 제공되는 내부 전류(Iv)의 레벨이 상대적으로 큰 경우에는 출력 클록(Fout)의 지터가 감소될 수 있는 반면에, 내부 전류(Iv)의 레벨이 상대적으로 작은 경우에는 출력 클록(Fout)의 지터가 증가될 수 있다. 저항 회로(131_1)의 저항 값은 내부 전류(Iv)의 레벨을 결정할 수 있으며, 일 예로서 저항 회로(131_1)의 저항 값이 큰 경우에는 내부 전류(Iv)의 레벨이 감소될 수 있고, 반면에 저항 회로(131_1)의 저항 값이 작은 경우에는 내부 전류(Iv)의 레벨이 증가될 수 있다.
한편, 발진 회로(132)로부터 출력되는 출력 클록(Fout)의 주파수는 내부 전류(Iv)의 레벨과 커패시터 회로(132_1)의 커패시턴스 값에 기반하는 값을 가질 수 있다. 예컨대, 커패시터 회로(132_1)의 커패시턴스 값이 상대적으로 작은 경우에는 동일한 레벨의 내부 전류(Iv)로부터 상대적으로 큰 주파수를 갖는 출력 클록(Fout)이 생성될 수 있는 반면에, 커패시터 회로(132_1)의 커패시턴스 값이 상대적으로 큰 경우에는 동일한 레벨의 내부 전류(Iv)로부터 상대적으로 작은 주파수를 갖는 출력 클록(Fout)이 생성될 수 있다. 본 발명의 예시적인 실시예에 따라, 제어 정보(Ctrl_J)에 기반하여 저항 회로(131_1)의 저항 값을 조절하고, 또한 저항 값의 변동에 연동하여 커패시터 회로(132_1)의 커패시턴스 값을 조절함으로써 동일한 주파수를 갖되 그 지터 특성이 변동되는 출력 클록(Fout)이 생성될 수 있다.
상기와 같은 본 발명의 예시적인 실시예의 클록 생성기(100)에 따르면, 서로 다른 지터 특성을 요구하는 다양한 종류의 디지털 블록들에 대해, 클록 생성기(100)는 각각의 디지털 블록에 대해 최적화된 출력 클록(Fout)을 생성하여 제공할 수 있다. 즉, 상대적으로 낮은 지터 특성을 요구로 하는 디지털 블록에 대해서는 상대적으로 작은 레벨의 내부 전류(Iv)를 통해 출력 클록(Fout)이 생성될 수 있고, 이를 통해 불필요한 전력 소모가 증가하는 것이 방지될 수 있다. 일 예로서, WIFI 아날로그-디지털 변환 동작을 위해 5ps 이내의 지터가 필요한 반면에, 일부 디지털 블록의 경우에는 15ps의 지터가 허용되는 경우에는, 클록 생성기(100)는 각각의 요구 사항에 최적화된 출력 클록(Fout)을 생성함으로써 불필요한 전력 소모를 감소할 수 있다. 또한, WIFI 아날로그-디지털 변환 동작의 경우에는 시간에 따라 지터의 요구가 변동될 수 있는 데, 클록 생성기(100)는 이를 고려하여 동일한 동작에 이용되는 출력 클록(Fout)에 대해서도 그 지터 특성을 변동할 수 있고, 이를 통해 불필요한 전력 소모를 감소할 수 있다.
즉, 전술한 본 발명의 예시적인 실시예에 따르면, 넓은 범위의 주파수 생성이 가능하고 지터 및 전력 소모 특성을 재구성할 수 있는 다중 표준용 클록 생성기가 제공될 수 있으며, 일 예로 9 MHz 내지 2.4 GHz에 이르는 넓은 범위의 주파수의 동작 주파수 변화(Dynamic Frequency Scaling, DFS)를 보장할 수 있고, 다중 표준 어플리케이션의 수요의 증가에 대해 각 표준에 최적화된 지터 및 전력 소모를 제공할 수 있다.
한편, 도 1에 도시된 클록 생성기(100)이 전자 시스템(또는, 전자 장치)에 구비될 때, 하나의 디지털 블록에 대응하여 하나의 클록 생성기(100)가 배치될 수 있으며, 또는 하나의 클록 생성기(100)가 다수의 디지털 블록들에 공유되도록 전자 시스템이 구현될 수 있을 것이다. 예컨대, 동일한 클록 생성기(100)가 서로 다른 디지털 블록에 대응하여 각각 배치되는 경우, 클록 생성기(100)는 대응하는 디지털 블록이 요구하는 사양에 최적화된 출력 클록(Fout)을 생성할 수 있다. 또한, 하나의 클록 생성기(100)가 다수의 디지털 블록들에 공유되어 시분할적으로 이용될 수 있으며, 디지털 블록마다 타겟 주파수를 가지며 최적화된 지터 특성을 갖는 출력 클록(Fout)을 생성할 수 있다.
도 2는 도 1의 전압 제어 발진기(130)의 일 구현 예를 나타내는 블록도이다. 도 2에는 전술한 예에서의 전압-전류 변환기(131) 및 발진 회로(132)와 함께, 디지털-아날로그 변환기(133)가 전압 제어 발진기(130)에 더 구비되는 예가 도시된다.
도 1 및 도 2를 참조하면, 전압-전류 변환기(131)는 제어 전압(Vctrl)을 수신하고, 이에 대응하는 내부 전류(Iv)를 생성할 수 있다. 또한, 디지털-아날로그 변환기(133)는 내부 전류(Iv)를 수신함과 함께 외부로부터 디지털 제어 비트(C_bit)를 수신하고, 디지털 제어 비트(C_bit)에 응답하여 내부 전류(Iv)의 레벨을 조절함으로써 레벨 조절된 내부 전류(예컨대, 제1 전류(βIv))를 생성할 수 있다. 예컨대, 제1 전류(βIv)는 내부 전류(Iv)에 비례하는 레벨을 가질 수 있으며, 디지털 제어 비트(C_bit)에 따라 그 비례 값(β)이 변동될 수 있다. 또한, 발진 회로(132)는 제1 전류(βIv)를 전술한 실시예에서의 내부 전류로서 수신하고, 제1 전류(βIv)에 기반하는 주파수를 가지는 출력 클록(Fout)을 생성할 수 있다.
제어 정보(Ctrl_J)는 저항 회로(131_1)를 제어하기 위한 제1 제어 정보(Ctrl_JR)와 커패시터 회로(132_1)를 제어하기 위한 제2 제어 정보(Ctrl_JC)를 포함할 수 있다. 전술한 실시예에 따라, 전압-전류 변환기(131)는 제1 제어 정보(Ctrl_JR)에 응답하여 스위칭이 제어됨으로써 저항 값을 변동하는 다수 개의 제1 스위치들을 포함할 수 있으며, 발진 회로(132)는 제2 제어 정보(Ctrl_JC)에 응답하여 스위칭이 제어됨으로써 커패시턴스 값을 변동하는 다수 개의 제2 스위치들을 포함할 수 있다. 저항 회로(131_1) 및 커패시터 회로(132_1)에 구비되는 저항들, 커패시터들, 제1 스위치들 및 제2 스위치들의 배치 상태에 따라, 제1 제어 정보(Ctrl_JR)와 제2 제어 정보(Ctrl_JC)는 동일한 비트 값을 갖는 제어 정보일 수 있으며, 또는 서로 다른 비트 값을 갖는 제어 정보로 구현될 수도 있을 것이다.
디지털-아날로그 변환기(133)는 클록 생성기(100)로부터 출력되는 출력 클록(Fout)의 주파수 오차를 보상하기 위해 배치될 수 있다. 일 동작 예로서, 클록 생성기(100)는 제조 공정 상의 차이로 인하여 전압 제어 발진기(130)의 동작 특성 및/또는 전압-전류 변환기(131)의 전압-전류 변환 특성 등에 오차가 존재할 수 있으며, 상기 오차를 보상하기 위한 구성 요소로서 자동 주파수 제어(automatic frequency control, AFC) 회로(미도시)가 클록 생성기(100)에 더 구비될 수 있다. AFC 회로는 출력 클록(Fout)을 모니터링하고 이에 기반하는 디지털 제어 비트(C_bit)를 생성함으로써 제1 전류(βIv)의 레벨을 조절할 수 있다.
전술한 예시적인 실시예에 따라, 제1 제어 정보(Ctrl_JR)를 통해 저항 회로(131_1)의 저항 값을 조절하고, 제2 제어 정보(Ctrl_JC)를 통해 커패시터 회로(132_1)의 커패시턴스 값을 조절함으로써, 지터 및 전력 소모의 재구성이 가능한 클록 생성기(100)가 제공될 수 있다.
도 3은 본 발명의 예시적인 실시예에 따른 클록 생성기를 구비하는 집적 회로를 나타내는 블록도이다. 일 예로서, 집적 회로는 반도체 칩, 반도체 패키지 등의 반도체 장치로 구현되거나 또는 반도체 장치 내에 구비되는 구성일 수 있다.
도 3을 참조하면, 집적 회로(200)는 제어 로직(210), 클록 생성기(220) 및 디지털 블록(230)을 포함할 수 있다. 집적 회로(200)에 구비되는 각종 구성 요소들은 다양한 형태로 구현될 수 있으며, 일 예로서 클록 생성기(220)가 별도의 반도체 장치로 구현될 수 있을 것이다. 또는, 다양한 변형 예로서, 제어 로직(210) 및 디지털 블록(230) 중 적어도 하나는 클록 생성기(220)와 동일한 반도체 장치에 구비되는 구성 요소일 수도 있다. 또한, 도 3에서는 설명의 편의 상 하나의 디지털 블록(230)만이 도시되었으나, 클록 생성기(220)로부터의 출력 클록(Fout)을 이용하여 신호 처리를 수행하는 다양한 많은 수의 회로 블록들이 집적 회로(200)에 더 구비될 수 있을 것이다.
클록 생성기(220)는 전술한 예시적인 실시예에 따른 클록 생성기에 해당할 수 있다. 클록 생성기(220)는 입력 클록(Fin)을 수신하고, 출력 클록(Fout)을 생성할 수 있다. 일 예로서, 클록 생성기(220)는 전압 제어 발진기(221)를 포함하고, 전압 제어 발진기(221)는 전압-전류 변환기(221_1) 및 발진 회로(221_2)를 포함할 수 있으며, 또한 전압-전류 변환기(221_1)는 저항 회로를 포함하고 발진 회로(221_2)는 커패시터 회로를 포함할 수 있다. 클록 생성기(220)로부터의 출력 클록(Fout)은 디지털 블록(230)으로 제공될 수 있으며, 본 발명의 예시적인 실시예에 따라 디지털 블록(230)으로 제공되는 출력 클록(Fout)의 지터 특성은 제어 로직(210)으로부터의 제어 정보(Ctrl_J[1:A])에 기반하여 변동될 수 있다. 도 3에서는 설명의 편의상 클록 생성기(220)에 구비되는 전압 제어 발진기(221) 만이 도시되었으나, 위상 검출기 및 전압 생성기 등 출력 클록(Fout)의 생성에 관련된 각종 구성 요소들이 클록 생성기(220)에 구비될 수 있을 것이다.
제어 로직(210)은 제어 정보(Ctrl_J[1:A])를 생성하여 클록 생성기(220)로 제공될 수 있다. 전술한 실시예에 따라, 제어 정보(Ctrl_J[1:A])에 의해 전압 제어 발진기(221)의 저항 회로의 저항 값이 변동될 수 있으며, 또한 커패시터 회로의 커패시턴스 값이 변동될 수 있다. 일 예로서, 도 3에는 A 개의 제어 정보(Ctrl_J[1:A])가 예시되고, 클록 생성기(220)는 A 개의 제어 정보(Ctrl_J[1:A]) 각각에 대해 동일한 주파수를 갖는 출력 클록(Fout)을 생성할 수 있다. 또한, 클록 생성기(220)는 A 개의 제어 정보(Ctrl_J[1:A])에 대응하여 서로 다른 지터 특성을 갖는 출력 클록(Fout)을 생성할 수 있다. 또한, 전술한 예에 따라 A 개의 제어 정보(Ctrl_J[1:A]) 각각은 저항 값을 조절하는 제1 제어 정보와 커패시턴스 값을 조절하는 제2 제어 정보를 포함할 수 있다.
제어 로직(210)은 자체적인 판단 동작 또는 외부로부터의 모드 정보(Info_M)에 기반하여 제어 정보(Ctrl_J[1:A])를 생성할 수 있다. 모드 정보(Info_M)는 클록 생성기(220)의 동작과 관련된 다양한 정보를 포함할 수 있다. 일 예로서, 모드 정보(Info_M)는 저전력 모드를 나타내거나 고전력 모드를 나타내는 정보를 포함할 수 있으며, 집적 회로(200)가 저전력 모드에서 동작할 때, 제어 로직(210)으로부터의 제어 정보(Ctrl_J[1:A])에 기반하여 출력 클록(Fout)의 생성에 소모되는 전력이 감소되고 출력 클록(Fout)에 상대적으로 큰 지터가 발생될 수 있다. 반면에, 집적 회로(200)가 고전력 모드에서 동작할 때, 제어 로직(210)으로부터의 제어 정보(Ctrl_J[1:A])에 기반하여 출력 클록(Fout)의 생성에 소모되는 전력이 증가되고 출력 클록(Fout)에 상대적으로 작은 지터가 발생될 수 있다.
예시적인 실시예에 따라, 집적 회로(200)가 통신에 관련된 기능을 수행할 때, 모드 정보(Info_M)는 통신 모드와 관련된 정보들을 포함할 수 있다. 일 예로서, 모드 정보(Info_M)가 높은 지터 특성을 요구로 하는 LTE 통신 모드를 나타낼 때 제어 로직(210)으로부터의 제어 정보(Ctrl_J[1:A])에 기반하여 출력 클록(Fout)의 생성에 소모되는 전력이 증가되고 출력 클록(Fout)에 상대적으로 작은 지터가 발생될 수 있다. 반면에, 모드 정보(Info_M)가 상대적으로 낮은 지터 특성을 요구로 하는 3G 통신 모드를 나타낼 때 제어 로직(210)으로부터의 제어 정보(Ctrl_J[1:A])에 기반하여 출력 클록(Fout)의 생성에 소모되는 전력이 감소되고 출력 클록(Fout)에 상대적으로 큰 지터가 발생될 수 있다.
제어 로직(210)은 저전력/고전력 모드 이외에도 다른 다양한 판단 기준에 기반하여 제어 정보(Ctrl_J[1:A])를 생성할 수 있다. 일 예로서, 전술한 바와 같이 디지털 블록(230)이 요구로 하는 지터 특성이 시간에 따라 변동되는 경우, 제어 로직(210)은 지터 특성의 사양에 따라 디지털 블록(230)으로 제공되는 출력 클록(Fout)의 지터 특성을 최적화하기 위한 제어 정보(Ctrl_J[1:A])를 생성할 수 있을 것이다.
클록 생성기(220)는 A 개의 서로 다른 제어 정보(Ctrl_J[1:A])에 응답하여 동일한 주파수를 갖는 출력 클록(Fout)을 생성하되, 출력 클록(Fout)의 지터 특성을 변동시킬 수 있다. 일 예로서, 어느 하나의 제어 정보(예컨대, Ctrl_J[1])가 클록 생성기(220)로 제공될 때 저항 회로의 저항 값은 감소될 수 있으며(또는, 내부 전류가 증가할 수 있으며), 이에 연동하여 커패시터 회로의 커패시턴스 값이 증가됨에 따라 지터 특성이 향상된 출력 클록(Fout)이 생성될 수 있다. 반면에, 다른 제어 정보(예컨대, Ctrl_J[A])가 클록 생성기(220)로 제공될 때, 저항 회로의 저항 값은 증가될 수 있으며, 이에 연동하여 커패시터 회로의 커패시턴스 값이 감소됨에 따라 출력 클록(Fout)의 주파수가 동일하게 유지되면서 지터 특성이 낮아진 출력 클록(Fout)이 생성될 수 있다.
도 4는 본 발명의 예시적인 실시예에 따른 클록 생성기의 동작 방법을 나타내는 플로우차트이다.
도 4를 참조하면, 본 발명의 예시적인 실시예에 따른 클록 생성기는 전압 제어 발진기를 포함하고, 전압 제어 발진기는 입력되는 제어 전압에 대응하는 주파수를 갖는 출력 클록을 생성한다. 또한, 전압 제어 발진기는 제어 전압을 전류로 변환하는 변환기와, 변환된 전류에 기반하여 타겟 주파수를 가지는 출력 클록을 생성하는 발진 회로를 포함할 수 있다.
전압 제어 발진기는 입력 클록에 대한 위상 검출에 기반하여 제어 전압을 생성한다(S11). 예컨대, 전술한 실시예에 따라 전압 제어 발진기는 출력 클록을 분주한 신호와 입력 클록의 위상 및 주파수 검출을 수행하고, 검출 결과에 대응하는 제어 전압을 생성하고 이를 전압 제어 발진기의 입력으로 제공할 수 있다.
제어 전압을 전류로 변환함에 있어서, 변환기에 구비되는 저항 회로의 저항 값에 따라 전류의 레벨이 변동하며, 클록 생성기 내부 또는 외부로부터의 제어 정보에 기반하여 제어 전압을 내부 전류로 변환하기 위한 저항값이 설정될 수 있다(S12). 상기 제어 정보는 클록 생성기의 출력 클록 생성 동작을 설정하기 위한 정보를 가지며, 제어 정보에 따라 클록 생성기가 적은 전력을 소모하는 반면에 큰 지터를 갖는 출력 클록을 생성하거나, 또는 작은 지터를 갖는 출력 클록을 생성하는 반면에 큰 전력을 소모하는 특징을 가질 수 있다. 클록 생성기는 설정된 저항값에 따른 레벨을 갖는 내부 전류를 생성할 수 있다(S13).
한편, 발진 회로는 다수의 커패시터들을 포함하는 커패시터 회로를 포함하고, 상기 저항 회로에 설정된 저항 값에 연동하여 커패시턴스 값이 설정될 수 있다(S14). 발진 회로는 상기 생성된 내부 전류와 설정된 커패시턴스 값에 따른 주파수를 갖는 출력 클록을 생성할 수 있다(S15).
도 5는 본 발명의 다른 예시적인 실시예에 따른 클록 생성기의 동작 방법을 나타내는 플로우차트이다. 도 5에서는 모드 변동에 따라 동일한 주파수를 갖는 출력 클록이 생성되되, 모드에 따라 서로 다른 지터 특성을 갖는 출력 클록이 생성되는 예가 도시된다.
도 5를 참조하면, 클록 생성기를 포함하는 집적 회로가 제1 모드로 진입함에 따라(S21), 제1 모드에 대응하는 제어 정보가 클록 생성기로 제공되고, 제어 정보에 기반하여 클록 생성기 내의 전압-전류 변환을 위해 배치되는 저항 회로의 저항값을 제1 저항값으로 설정할 수 있다(S22). 또한, 제어 정보에 기반하여 클록 생성기 내의 발진 회로의 출력 주파수 설정을 위해 배치되는 커패시터 회로의 커패시턴스 값을 제1 커패시턴스 값으로 설정할 수 있다(S23). 상기와 같이 설정된 저항 값 및 커패시턴스 값에 따라 제1 지터 특성을 가지는 제1 주파수의 클록 신호가 생성될 수 있다(S24).
한편, 클록 생성기를 포함하는 집적 회로가 제2 모드로 진입함에 따라(S25), 제2 모드에 대응하는 제어 정보가 클록 생성기로 제공되고, 제어 정보에 기반하여 저항 회로의 저항값을 제2 저항값으로 설정할 수 있으며(S26), 또한 커패시터 회로의 커패시턴스 값을 제2 커패시턴스 값으로 설정할 수 있다(S27). 상기와 같이 설정된 저항 값 및 커패시턴스 값에 따라 제2 지터 특성을 가지며 제1 모드에서의 주파수와 동일한 제1 주파수의 클록 신호가 생성될 수 있다(S28).
도 5의 실시예에서, 본 발명의 예시적인 실시예에 따른 클록 생성기는 그 동작 중에 출력 클록의 지터 특성을 변동할 수 있다. 일 예로서, 클록 생성기는 출력 클록이 타켓 주파수를 갖는 상태에서 락킹 상태(Locking state)를 해제할 필요 없이 저항 값과 커패시턴스 값의 설정을 변경함으로써 출력 클록의 지터를 증가시키거나 감소시킬 수 있다. 즉, 클록 생성기의 동작 모드를 변경하기 위해 클록 생성기에 대한 온/오프 제어를 수행할 필요 없이, 본 발명의 예시적인 실시예에 따른 클록 생성기는 타겟 주파수를 유지하는 상태에서 출력 클록의 지터를 변동시킬 수 있으며, 이에 따라 클록 생성기에서 소모되는 전력을 변동시킬 수 있다.
도 6은 본 발명의 예시적인 실시예에 따른 클록 생성기의 구체적인 구현 예를 나타내는 블록도이다.
도 6을 참조하면, 클록 생성기(300)는 위상/주파수 검출기(330), 차지 펌프(340), 루프 필터(350), 전압 제어 발진기(360) 및 주파수 분주기(380)를 포함할 수 있다. 일 실시예에 있어서, 위상/주파수 검출기(330)는 위상 검출기로 대체될 수 있다. 또한, 차지 펌프(340) 및 루프 필터(350)는 전술한 실시예에서 전압 생성기에 구비되는 구성일 수 있다. 주파수 분주기(380)는 출력 클록(Fout)을 N 분주함으로써 분주된 출력 클록(Fout/N)을 생성할 수 있다.
또한, 전압 제어 발진기(360)는 전압-전류 변환기(361), 디지털-아날로그 컨버터(362) 및 발진 회로(363)를 포함할 수 있다. 도 6에 도시되지는 않았으나, 전술한 실시예들에 따라 전압-전류 변환기(361)는 다수의 저항들을 포함하는 저항 회로를 구비하고, 발진 회로(363)는 다수의 커패시터들을 포함하는 커패시터 회로를 구비하며, 저항 회로의 저항 값 및 커패시터 회로의 커패시턴스 값은 제어 정보(Ctrl_J)에 의해 조절될 수 있다. 전압-전류 변환기(361)는 저항 값의 변동에 기반하여 전류의 레벨을 조절하므로 저항성 전압-전류 변환기로 지칭될 수 있다.
예시적인 실시예에 따라, 클록 생성기(300)는 입력 클록(Fin)을 M 분주하여 제1 기준 클록(Fref)을 생성하는 분주기(310)와, 제1 기준 클록(Fref)의 주파수를 체배하는 주파수 체배기(320)를 더 구비할 수 있다. 일 구현 예에 따라 주파수 체배기(320)는 듀티 사이클 보정(Duty Cycle Correction, DCC) 회로 및 이중 펄스 발생기(Double Pulse Generator, DPG)를 포함할 수 있으며, 도 6에서는 주파수 체배기(320)가 제1 기준 클록(Fref)의 주파수를 2 배 증가시킴으로써 제2 기준 클록(2Fref)을 생성하는 예가 도시된다.
위상/주파수 검출기(330)는 주파수 체배기(320)로부터의 제2 기준 클록(2Fref)과 주파수 분주기(380)로부터의 분주된 출력 클록(Fout/N)를 수신하고, 이에 대한 위상 및 주파수 차이에 따른 검출 신호(Det)를 생성할 수 있다. 즉, 도 6에 도시된 실시예에서 위상/주파수 검출기(330)는 제2 기준 클록(2Fref)을 전술한 실시예에서의 입력 클록으로서 수신하고 이에 대한 위상/주파수 검출 동작을 수행할 수 있다.
차지 펌프(340)는 검출 신호(Det)에 응답하여 펌프 출력(예컨대, 펌프 출력 전압(Vcp))을 생성할 수 있으며, 루프 필터(350)는 펌프 출력 전압(Vcp)을 이용한 신호 처리(예컨대, 적분 처리)를 수행함으로써 제어 전압(Vctrl)을 생성할 수 있다. 또한, 전술한 예시적인 실시예들에 따라, 전압-전류 변환기(361)는 제어 전압(Vctrl)을 수신하고 이에 대응하는 내부 전류(Iv)를 생성할 수 있으며, 디지털-아날로그 컨버터(362)는 내부 전류(Iv) 및 제어 비트(예컨대, 6 비트의 디지털 신호)에 기반하여 내부 전류(Iv)에 비례하는 제1 전류(βIv)를 생성하고 이를 발진 회로(363)로 제공할 수 있다. 즉, 본 실시예에서, 발진 회로(363)는 제1 전류(βIv)를 전술한 실시예에서의 내부 전류로서 수신하고 이에 대응하는 출력 클록(Fout)을 생성할 수 있다.
또한, 예시적인 실시예에 따라, 전압-전류 변환기(361)는 내부 전류(Iv)에 비례하는 제2 전류(αIv)를 더 생성할 수 있으며, 생성된 제2 전류(αIv)는 차지 펌프(340)에서 이용되는 펌프 전류(Icp)로서 제공될 수 있다. 일 예로서, 클록 생성기(300)의 동작에서 전원 전압 및 온도 변동(또는, process voltage temperature(PVT) 변화) 등 다양한 요인들에 의하여 차지 펌프(340)에서 이용되는 전류의 레벨이 변동될 수 있으며, 전압-전류 변환기(361)로부터 PVT 변화가 반영된 제2 전류(αIv)가 차지 펌프(340)로 제공되어 이용됨에 따라 전류 변동이 보상될 수 있다.
또한, 도 6에서는 제어 정보(Ctrl_J)가 3 비트의 값을 가지며 전압-전류 변환기(361)와 발진 회로(363)로 공통으로 제공되는 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 예컨대, 전술한 바와 같이 전압-전류 변환기(361)와 발진 회로(363)로 서로 별개의 제어 정보가 제공될 수도 있다. 또한, 전압-전류 변환기(361)와 발진 회로(363) 각각에 배치되는 스위치들의 개수에 따라, 전압-전류 변환기(361)와 발진 회로(363)로 제공되는 제어 정보는 서로 동일한 개수의 비트를 갖거나 또는 서로 다른 개수의 비트를 가져도 무방할 것이다.
또한, 예시적인 실시예에 따라, 클록 생성기(300)는 전술한 디지털 제어 비트에 해당하는 제어 비트(6b)를 생성하여 디지털-아날로그 컨버터(362)로 제공하는 AFC 회로(370)를 더 구비할 수 있다. AFC 회로(370)는 주파수 분주기(380)로부터 자동 주파수 교정에 관련된 피드백 신호(Fafc)와 전술한 제2 기준 클록(2Fref)을 수신하고, 피드백 신호(Fafc)와 제2 기준 클록(2Fref)의 비교 결과에 기반하여 전술한 제어 비트(6b)를 생성할 수 있다. 예컨대, AFC 회로(370)는 클록 생성기(300)의 제조 공정 상 편차에 기인하여 발생될 수 있는 내부 전류(Iv)의 변동을 보상하기 위하여, 디지털-아날로그 컨버터(362)가 출력하는 제1 전류(βIv)의 β 값을 설정하기 위한 제어 비트(6b)를 생성할 수 있다.
또한, 예시적인 실시예에 따라, 클록 생성기(300)는 스프레드 스펙트럼 클록(spread spectrum clock, SSC) 제어기(390)를 더 구비할 수 있으며, 스프레드 스펙트럼 클록 제어기(390)는 인접 회로에 야기될 수 있는 EMI(Electromagnetic Interference) 영향을 감소하기 위해 구비될 수 있다. 스프레드 스펙트럼 클록 제어기(390)는 스프레드 스펙트럼 클록(SSC) 생성기와 델타-시그마 변조기(Delta-sigma modulation, DSM)를 포함할 수 있으며, 스프레드 스펙트럼 클록 제어기(390)는 주파수 분주기(380)의 분주 비율을 제어하기 위한 정보를 주파수 분주기(380)로 제공할 수 있다. 일 예로서, 스프레드 스펙트럼 클록 제어기(390)는 주파수 분주기(380)에 대해 다수의 정수 분주비들 중 선택된 분주비로 출력 클록(Fout)이 분주되도록 정보를 제공할 수 있다. 매 루프마다 정수 분주비가 변동됨에 따라 주파수 분주기(380)의 평균 분주 비율이 소수값 단위로 조절될 수 있다.
도 6에 도시된 클록 생성기(300)의 일 구성 예에 따라 클록 생성기(300)의 동작 특성을 설명하면 다음과 같다.
클록 생성기(300)의 루프 대역폭은 전반적인 잡음 특성을 고려하여 결정될 수 있으며, 특히 높은 지터 특성을 위해서는 최적화된 루프 대역폭을 프로세스 및 PVT 변동에 걸쳐 유지할 필요가 있다. 일 예로서, 위상/주파수 비교에 기반하는 제어 전압(Vctrl)을 지속적으로 모니터링함으로써 루프 대역폭이 유지될 수 있다. 또한, 전압-전류 변환기(361)에서 PVT 변화가 반영되어 생성되는 내부 전류(Iv)는 미러링 요소(예컨대, α, β)를 통해 차지 펌프(340) 및 발진 회로(363)로 제공됨에 따라 차지 펌프(340) 및 발진 회로(363)의 단위 전류를 결정할 수 있으며, PVT 변동이 존재하더라도 상기 미러링 요소가 반영된 단위 전류를 통해 루프 대역폭이 제1 기준 클록(Fref)에 비례하게 유지될 수 있다.
또한, 전술한 바와 같이 클록 생성기(300)에 AFC 회로(370)가 구비됨에 따라, 전압-전류 변환 특성 등의 오차를 보상함으로써 차지 펌프(340)의 펌프 전류의 불일치를 최소화할 수 있다. 또한, 듀티 사이클 보정 회로(DCC) 및 이중 펄스 발생기(DPG)를 포함하는 주파수 체배기(320)가 클록 생성기(300)에 적용됨에 따라, 클록 생성기(300)의 입력 클록(Fin)의 듀티 사이클 변화를 최소화함으로써 지터의 일 종류에 해당하는 스퍼(spur)가 감소될 수 있다. 또한, 주파수 체배기(320)에 의해 주파수가 증가된 제2 기준 클록(2Fref)이 이용됨에 따라 대역 내 잡음이 개선될 수 있으며 또한 델타-시그마 변조 과정에서 발생될 수 있는 양자화 잡음이 억제될 수 있다.
도 7은 도 6에 도시된 전압 제어 발진기(360)의 일 구현 예를 나타내는 회로도이다. 도 7에서는 전압 제어 발진기(360)의 구성 요소로서 전압-전류 변환기(361), 디지털-아날로그 컨버터(362) 및 발진 회로(363) 각각의 일 구현 예가 도시되며, 전압 제어 발진기(360)로 제어 비트(6b)를 제공하는 AFC 회로(370)가 더 도시된다.
도 6 및 도 7을 참조하면, 전압-전류 변환기(361)는 일 입력단을 통해 제어 전압(Vctrl)을 수신하고 다른 입력단을 통해 전압-전류 변환기(361)의 출력에 연결되는 증폭기(361_1)를 포함할 수 있다. 또한, 전압-전류 변환기(361)는 증폭기(361_1)의 출력에 연결되는 하나 이상의 제1 트랜지스터들(361_2)과, 제1 트랜지스터들(361_2)의 일 단에 공통하게 연결되는 저항 회로(361_3)를 더 포함할 수 있다. 또한, 저항 회로(361_3)는 병렬하게 배치되는 다수의 저항들(Rc, Rc/2, Rc/4) 및 이에 대응하는 다수의 제1 스위치들(S11~S13)을 포함할 수 있으며, 전술한 제어 정보(Ctrl_J)에 응답하여 제1 스위치들(S11~S13)의 스위칭 상태가 제어됨에 따라 저항 회로(361_3)의 저항 값(예컨대, 등가 저항 값(Req))이 변동될 수 있다. 일 예로서, 다수의 저항들(Rc, Rc/2, Rc/4)은 병렬하게 배치될 수 있으며, 제1 스위치들(S11~S13)이 모두 턴 온되면 등가 저항 값(Req)이 가장 작아질 수 있으며, 제어 정보(Ctrl_J)에 따라 제1 스위치들(S11~S13) 중 적어도 일부가 턴 오프되면 등가 저항 값(Req)은 증가될 수 있다.
증폭기(361_1)로부터의 출력이 제1 트랜지스터들(361_2)의 게이트 전극으로 제공되고, 제1 스위치들(S11~S13)의 스위칭 상태에 따른 레벨을 갖는 내부 전류(Iv)가 생성될 수 있다. 내부 전류(Iv)의 레벨은 제어 전압(Vctrl)과 등가 저항 값(Req)에 의해 결정될 수 있으며, 이에 따라 제어 정보(Ctrl_J)의 값에 기초하여 내부 전류(Iv)의 레벨이 조절될 수 있다. 즉, 제1 스위치들(S11~S13)의 스위칭 상태에 따라 등가 저항 값(Req)이 커지는 경우에는 내부 전류(Iv)의 레벨이 감소될 수 있으며, 등가 저항 값(Req)이 작아지는 경우에는 내부 전류(Iv)의 레벨이 증가할 수 있고, 이를 통해 클록 생성기(300)에서 트레이드 오프 관계를 갖는 지터 및 전력 소모가 조절될 수 있다.
한편, 디지털-아날로그 컨버터(362)는 전압-전류 변환기(361)의 출력에 연결되는 다수의 제2 트랜지스터들을 포함할 수 있으며, 또한 AFC 회로(370)로부터의 제어 비트(6b)에 응답하여 스위칭이 제어되는 다수의 스위치들을 포함할 수 있다. 일 예로서, 전압-전류 변환기(361)의 제1 트랜지스터들(361_2)과 디지털-아날로그 컨버터(362)의 제2 트랜지스터들은 전류 미러를 구성할 수 있으며, 디지털-아날로그 컨버터(362)는 내부 전류(Iv)에 비례하는 레벨을 갖는 제1 전류(βIv)를 생성할 수 있다. 상기 제1 전류(βIv)의 레벨은 AFC 회로(370)로부터의 제어 비트(6b)에 응답하여 턴 온되는 스위치들의 개수에 기반하여 조절될 수 있다.
발진 회로(363)는 다수의 지연 셀들(363_1 ~ 363_3)을 포함할 수 있으며, 다수의 지연 셀들(363_1 ~ 363_3) 각각은 제1 전류(βIv)를 바이어스 전류(또는, 공급 전류)로서 수신할 수 있으며, 바이어스 전류로서 상기 제1 전류(βIv)의 레벨에 따라 지연 셀들(363_1 ~ 363_3)의 지연 량이 조절될 수 있다. 즉, 지연 셀들(363_1 ~ 363_3)의 지연 량에 따라 발진 회로(363)로부터 출력되는 출력 클록(Fout)의 주파수 값이 변동될 수 있으며, 전술한 전압-전류 변환기(361)의 저항 회로(361_3)의 저항 값은 발진 회로(363)로부터 출력되는 출력 클록(Fout)의 주파수 값에 영향을 줄 수 있다.
본 발명의 예시적인 실시예에 따라, 지연 셀들(363_1 ~ 363_3) 각각은 그 크기가 조절될 수 있는 부하를 포함할 수 있으며, 일 예로서 지연 셀들(363_1 ~ 363_3) 각각은 다수 개의 커패시터들 및 이에 대응하는 다수 개의 제2 스위치들을 포함할 수 있다. 제어 정보(Ctrl_J)의 값에 기초하여 지연 셀들(363_1 ~ 363_3) 각각의 커패시터들의 연결 상태가 제어될 수 있으며, 이에 따라 지연 셀들(363_1 ~ 363_3) 각각의 커패시턴스 값이 조절될 수 있다.
전술한 실시예에서와 같이, 클록 생성기(300)는 그 주파수가 동일하되 서로 다른 지터 특성을 갖는 출력 클록(Fout)을 생성할 수 있으며, 이에 따라 전압-전류 변환기(361)의 저항 회로(361_3)의 저항 값의 변동에 연동하여 발진 회로(363)의 커패시턴스 값이 조절될 수 있다. 일 예로서, 저항 회로(361_3)의 저항 값이 감소하여 제1 전류(βIv)의 레벨이 증가된 경우에는 발진 회로(363)의 커패시턴스 값이 상대적으로 큰 값을 갖도록 조절될 수 있으며, 반면에 저항 회로(361_3)의 저항 값이 증가하여 제1 전류(βIv)의 레벨이 감소된 경우에는 발진 회로(363)의 커패시턴스 값이 상대적으로 작은 값을 갖도록 조절될 수 있다. 도 7에 도시된 예에서, 하나의 지연 셀에 대응하여 하나의 등가 커패시턴스 값(Ceq)이 도시되며, 설명의 편의 상 등가 커패시턴스 값(Ceq)을 형성하는 커패시터들이 지연 셀 외부에 도시되었으나, 커패시터들은 지연 셀 내부에 구비되는 것으로 설명될 수 있다. 또한, 일 실시예에 따라, 발진 회로(363)는 차동 신호를 포함하는 출력 클록(Fout)을 생성할 수 있으며, 상기한 지연 셀의 커패시터에 추가하여 버퍼 커패시터로 동작하는 커패시터가 더 배치되는 구성이 도시된다.
도 8은 도 7의 어느 하나의 지연 셀의 구현 예를 나타내는 회로도이다. 도 8에서는 제1 지연 셀(363_1)의 구현 예가 도시되나, 지연 셀들(363_1 ~ 363_3) 각각은 도 8에 도시된 구성과 동일하게 구현될 수 있을 것이다.
도 6 내지 도 8을 참조하면, 제1 지연 셀(363_1)은 제1 전류(βIv)를 공급 전류로서 수신하고, 하나 이상의 트랜지스터들(T11, T12), 차동 증폭기(DA)를 구성하는 다수의 트랜지스터들 및 본 발명의 실시예에 따른 커패시터 블록(CB)을 포함할 수 있다. 제1 지연 셀(363_1)은 차동 입력(Vin, Vip)을 수신하고, 이에 대응하는 차동 출력(Vop, Von)을 생성할 수 있다. 차동 출력(Vop, Von)은 인접한 다른 지연 셀의 입력으로 제공될 수 있으며, 다수의 지연 셀들(363_1 ~ 363_3) 중 어느 하나의 지연 셀의 차동 출력이 전술한 출력 클록(Fout)에 상응할 수 있다.
또한, 본 발명의 예시적인 실시예에 따라, 커패시터 블록(CB)은 다수의 커패시터들(Cc, 2Cc, 4Cc)과 다수의 제2 스위치들(S21~S23, S31~S33)을 포함할 수 있으며, 제2 스위치들(S21~S23, S31~S33)은 전술한 제어 정보(Ctrl_J)에 의해 스위칭이 제어될 수 있다. 일 동작 예로서, 제2 스위치들(S21~S23, S31~S33)이 턴 온되면 다수의 커패시터들(Cc, 2Cc, 4Cc)이 병렬하게 연결되고, 이에 따라 등가 커패시턴스 값(Ceq)이 커질 수 있다. 반면에, 제2 스위치들(S21~S23, S31~S33)이 턴 오프되면 전기적으로 연결되는 커패시터의 개수가 감소되고, 이에 따라 등가 커패시턴스 값(Ceq)이 작아질 수 있다.
출력 클록(Fout)의 주파수를 일정하게 유지하기 위해, 저항 회로(361_3)의 저항 값이 증가하는 것에 연동하여 다수의 커패시터들(Cc, 2Cc, 4Cc)의 등가 커패시턴스 값(Ceq)이 작아질 필요가 있다. 일 구현 예로서, 도 7 및 도 8에 도시된 회로 구성에 따르면, 동일한 비트 값을 갖는 제어 정보(Ctrl_J)가 저항 회로(361_3)와 제1 지연 셀(363_1)로 인가될 때, 저항 회로(361_3)의 저항 값이 증가되는 경우에는 등가 커패시턴스 값(Ceq)이 작아지는 반면에, 저항 회로(361_3)의 저항 값이 감소되는 경우에는 등가 커패시턴스 값(Ceq)이 커질 수 있다. 만약, 제1 스위치들(S11~S13) 및 제2 스위치들(S21~S23, S31~S33)이 모두 턴 온되는 경우에는 등가 저항 값(Req)이 가장 작아지고(예컨대, Rc/7), 이에 연동하여 등가 커패시턴스 값(Ceq)은 가장 커질 수 있다(예컨대, 7Cc). 반면에, 제1 스위치(S11)만이 턴 온되는 경우에는 등가 저항 값(Req)이 가장 커지고(예컨대, Rc), 이에 대응하여 제2 스위치(S21, S31)만이 턴 온됨에 따라 등가 커패시턴스 값(Ceq)은 가장 작아질 수 있다(예컨대, Cc). 또한, 등가 저항 값(Req)과 등가 커패시턴스 값(Ceq)의 변동되더라도, 등가 저항 값(Req)과 등가 커패시턴스 값(Ceq)을 곱한 값은 일정할 수 있으며, 이에 따라 출력 클록(Fout)의 주파수 값은 일정하게 유지될 수 있다.
본 발명의 실시예들에 따른 저항 회로(361_3), 커패시터 블록(CB) 및 스위치들의 구성은 다양한 형태로 구현될 수 있을 것이다. 즉, 출력 클록(Fout)의 주파수 값이 동일하게, 또는 소정의 범위 내에서 일정하게 유지되는 한에서, 등가 저항 값(Req)의 증가에 연동하여 등가 커패시턴스 값(Ceq)이 감소되고, 등가 저항 값(Req)의 감소에 연동하여 등가 커패시턴스 값(Ceq)이 증가하도록 회로가 구성될 수 있을 것이다. 일 예로서, 다수의 저항들 및 커패시터들의 개수 및 연결 관계는 다양하게 구현될 수 있으며, 제어 정보(Ctrl_J)에 따라 원하는 등가 저항 값(Req) 및 등가 커패시턴스 값(Ceq)이 설정되도록 회로가 구현될 수 있을 것이다. 예컨대, 저항 회로(361_3)의 저항들과 커패시터 블록(CB) 내의 커패시터들 각각은 직렬하게 연결되거나 또는 병렬하게 연결될 수 있고, 또는 직렬 및 병렬 연결의 조합으로 구현될 수도 있을 것이다. 또한, 저항 회로(361_3) 및 커패시터 블록(CB)으로 서로 별개의 제어 정보가 제공될 수 있으며, 별개로 제공되는 제어 정보는 서로 다른 비트 값을 가질 수도 있을 것이며, 또는 서로 다른 개수의 비트를 가질 수도 있을 것이다.
상기와 같이 구성될 수 있는 클록 생성기(300)가 제공됨에 따라, 잡음과 전력 사이의 트레이드 - 오프 (trade-off) 관계를 통해 지터 및 전력 소모 특성을 재구성할 수 있다. 예컨대, 지터(L(f))의 주파수 영역에서의 크기를 수식으로 표현하면, 하기 수학식 1에 기재된 바와 같이 볼츠만 상수(k), 온도(T), 발진 회로(363)의 트랜지스터에 인가되는 전원전압(VDD), 문턱전압(Vth), 목표 주파수(fo), 오프셋 주파수(f), 제1 전류(βIv) 및 공정상의 노이즈 팩터에 관련된 상수(η)에 관계된 값을 가질 수 있으며, 이에 따라, 지터(L(f))의 크기는 목표 주파수(fo)가 동일한 경우 제1 전류(βIv)의 레벨에 반비례하는 값을 가질 수 있다. 이는 발진 회로(363)의 MOS 트랜지스터와 커패시터에 의한 충방전 동작이 수행될 때, 목표 주파수(fo)가 동일하더라도 트랜지스터로 인가되는 전류의 레벨이 클 때 열(thermal) 저항이 작아지게 되고, 이로 인해 지터가 감소되는 것으로 설명될 수 있다. 또한, 클록 생성기(300)의 지터 및 전력 소모의 재구성이 수동 소자에 의해서 제어되므로, 출력 주파수는 환경 변화에 대해 상대적으로 영향을 작게 받을 수 있다.
Figure pat00001
도 9 및 도 10은 본 발명의 예시적인 실시예에 따른 클록 생성기의 동작 예를 나타내는 파형도이다. 도 9 및 도 10의 예에서, 클록 생성기는 전술한 실시예들에 따른 클록 생성기에 해당할 수 있으며, PLL(Phase Locked Loop) 를 포함하는 것으로 가정한다.
도 9 및 도 10을 참조하면, 클록 생성기가 인에이블되고(PLL Enable), 클록 생성기는 입력 클록을 수신하고 목표 주파수를 갖는 출력 클록(Fout)을 생성하며, 클록 생성기는 출력 클록(Fout)이 목표 주파수에 도달함에 따라 락킹 상태를 가질 수 있다. 클록 생성기가 락킹된 상태에서 클록 생성기의 지터 및 전력 특성을 조절하기 위한 제어 정보(Ctrl_J)가 클록 생성기로 제공될 수 있으며, 제어 정보(Ctrl_J)의 값에 따라 출력 클록(Fout)의 지터가 조절됨과 함께 클록 생성기에서 소모되는 전력이 조절될 수 있다.
일 예로서, 제어 정보(Ctrl_J)는 다수의 비트들을 갖는 디지털 정보를 포함할 수 있으며, 제어 정보(Ctrl_J)의 값(Val_1 ~ Val_7)에 따라 발진 회로로 제공되는 공급 전류(또는, 내부 전류)의 레벨이 변동됨과 함께 지연 셀의 지연 량을 조절하기 위한 커패시턴스 값이 변동될 수 있다. 도 9 및 도 10에서는 제어 정보(Ctrl_J)의 값이 Val_1 에서 Val_7로 변동될 수록 저항 값이 감소하고(또는, 소모 전력이 증가하고), 이에 연동하여 커패시턴스 값이 증가하는 예가 도시된다.
또한, 본 발명의 예시적인 실시예의 클록 생성기는, 지터 및 전력 특성을 조절함에 있어서 클록 생성기의 온/오프를 조절할 필요가 없이 인에이블 상태가 유지될 수 있으며, 또한 락킹 상태를 해제함이 없이 지터 및 전력 특성을 조절할 수 있다. 도 9에서는 제어 정보(Ctrl_J)의 값이 점차적으로 감소함에 따라 지터가 단계적으로 증가하고 소모 전력이 단계적으로 감소하는 예가 도시된다. 또한, 도 10에서는 출력 클록(Fout)이 제공되는 디지털 블록의 지터 요구가 변동되거나, 또는 출력 클록(Fout)이 제공되는 디지털 블록이 변경됨에 따라 지터가 시간이 지남에 따라 증가하거나 감소하는 예가 도시된다.
도 11a,b,c,d는 제어 정보에 따라 발진 회로 내의 각종 스위치들이 제어되는 동작 예를 나타내는 회로도이다. 도 11a,b,c,d에서는 설명의 편의 상 저항 회로 및 지연 셀 만이 도시되며, 도 11a,b,c,d에 도시된 저항 회로 및 지연 셀의 구성에서 전술한 실시예에서와 중복되는 설명은 생략된다.
도 11a,b를 참조하면, 3 비트의 제어 정보(Ctrl_J)에 응답하여 저항 회로의 제1 스위치들(S11~S13)과 커패시터 회로의 제2 스위치들(S21~S23, S31~S33)이 제어될 수 있으며, 일 예로서 3 비트의 제어 정보(Ctrl_J)는 저항 회로 및 지연 셀로 공통하게 제공될 수 있다. 일 예로서, 도 11a에 도시된 바와 같이 제어 정보(Ctrl_J) "111"에 응답하여 제1 스위치들(S11~S13)과 제2 스위치들(S21~S23, S31~S33)이 모두 턴 온되고, 저항 회로의 다수의 저항들(Rc, Rc/2, Rc/4)이 전기적으로 연결됨에 따라 등가 저항 값이 감소될 수 있다. 또한, 커패시터 회로의 다수의 커패시터들(Cc, 2Cc, 4Cc)이 전기적으로 연결됨에 따라 커패시터 값이 증가할 수 있다. 즉, 저항 값의 감소에 연동하여 주파수를 일정하게 유지하기 위해 커패시터 값이 증가될 수 있다.
한편, 도 11b에 도시된 바와 같이 제어 정보(Ctrl_J) "001"에 응답하여 제1 스위치들(S11~S13) 중 스위치 S11 만이 턴 온될 수 있으며, 또한 제2 스위치들(S21~S23, S31~S33) 중 스위치 S21 및 S31 만이 턴 온될 수 있다. 도 11a에 도시된 연결 상태에서 도 11b에 도시된 연결 상태로 변경될 때, 병렬 연결되는 저항의 개수가 감소함에 따라 등가 저항 값이 증가되며, 이에 연동하여 커패시터 값이 감소됨에 따라 주파수가 일정하게 유지되면서 지터가 변동될 수 있다.
도 11c,d는 저항 회로와 발진 회로 내의 커패시터 회로가 서로 다른 제어 정보에 의해 제어되는 예를 나타낸다.
도 11c를 참조하면, 커패시터 회로의 커패시터들은 도 11a,b에 도시된 구성과 동일할 수 있으며, 이에 따라 커패시터 회로는 3 비트의 제2 제어 정보(Ctrl_JC)를 수신하고, 다수의 커패시터들(Cc, 2Cc, 4Cc) 및 제2 스위치들(S21~S23, S31~S33)의 연결 상태에 따라 커패시터 회로의 커패시턴스 값은 Cc 에서 7Cc 사이에서 변동될 수 있다. 또한, 저항 회로는 다수 비트의(예컨대, 7 비트의) 제1 제어 정보(Ctrl_JR)를 수신하고, 병렬 연결된 다수 개의 저항들(Rc ~ Rc/7)과 이에 대응하여 배치되는 제1 스위치들(S11~S17)의 연결 상태에 따라 저항 값은 Rc 에서 Rc/7 사이에서 변동될 수 있다. 예컨대, 커패시터 회로의 커패시턴스 값에 따라 어느 하나의 저항에 대응하는 스위치가 선택적으로 턴 온될 수 있으며, 또한 저항 값과 커패시턴스 값을 곱한 값은 일정하게 유지될 수 있다. 도 11c에서는 커패시턴스 값이 2Cc에 해당하고, 저항 회로에서는 제1 스위치(S12)만이 선택적으로 턴 온되는 예가 도시된다.
한편, 도 11d는 저항 회로의 다수 개의 저항들(Rc ~ Rc/7)이 직렬 연결된 케이스를 나타내고, 상기 다수 개의 저항들(Rc ~ Rc/7) 중 어느 하나의 저항이 선택적으로 저항 값에 적용될 수 있다. 일 예로서, 커패시터 회로의 커패시턴스 값이 2Cc에 해당하는 경우, 저항 Rc/2에 대응하여 배치되는 제1 스위치(S12)만이 선택적으로 턴 오프되고, 나머지 제1 스위치들(S11, S13 ~ S17)은 턴 온될 수 있다. 또한, 다양한 방식의 스위칭을 통해 저항 값이 변동되면서 저항 값과 커패시턴스 값을 곱한 값은 일정하게 유지될 수 있다.
본 발명의 다양한 변형 예는 도 11c,d에 도시된 구성에 한정될 필요는 없으며, 다른 다양한 크기를 갖는 저항들 및 커패시터들과 이에 대응하는 스위치들의 연결 상태를 제어함으로써 지터 및 전력의 재구성이 가능하다. 또한, 더 많은 개수의 저항들 및 커패시터들을 배치함으로써, 지터 및 전력의 재구성이 보다 세밀하게 수행될 수도 있을 것이다.
도 12는 본 발명의 변형 가능한 실시예에 따른 클록 생성기를 나타내는 회로도이다. 도 12에서는 클록 생성기에 구비되는 전압 제어 발진기의 구현 예가 도시된다.
클록 생성기(400)는 전압 제어 발진기를 구비하고, 전압 제어 발진기는 전압-전류 변환기(410), 디지털-아날로그 컨버터(420) 및 발진 회로(430)를 포함할 수 있다. 전술한 실시예에서와 동일 또는 유사하게, 전압-전류 변환기(410)는 증폭기, 하나 이상의 제1 트랜지스터들 및 저항 회로를 포함하고, 저항 회로는 병렬하게 배치되는 다수의 저항들(Ro, Rc, 2Rc, 4Rc) 및 이에 대응하는 스위치들을 포함할 수 있다. 또한, 디지털-아날로그 컨버터(420)는 제1 트랜지스터들과 전류 미러를 구성하는 다수의 제2 트랜지스터들을 포함할 수 있으며, 발진 회로(430)는 다수의 지연 셀들을 포함할 수 있다.
도 12에 도시된 예에서는 제1 트랜지스터들 및 제2 트랜지스터들이 NMOS 트랜지스터로 구현되는 예가 도시되며, 이에 따라 다수의 저항들(Ro, Rc, 2Rc, 4Rc)은 전원 전압과 제1 트랜지스터들의 일 노드 사이에 병렬하게 배치될 수 있다. 또한, 디지털-아날로그 컨버터(420)에 의해 내부 전류(Iv)에 비례하는 레벨을 갖는 제1 전류(βIv)가 생성되고, 제1 전류(βIv)는 발진 회로(430), 제2 트랜지스터들 및 접지 전압을 통해 흐르는 경로를 가질 수 있다. 도 12에 도시된 예에서는 지연 셀의 구현 예는 도시되지 않았으나, 지연 셀에 포함되는 트랜지스터들 또한 PMOS, NMOS 또는 이들의 조합에 의해 구현될 수 있다. 즉, 본 발명의 예시적인 실시예에 따른 클록 생성기(400)는 트랜지스터의 타입을 고려하여 다양한 형태로 설계될 수 있을 것이다.
도 13은 본 발명의 예시적인 실시예에 따른 클록 생성기를 포함하는 시스템을 나타내는 블록도이다.
도 13에 도시된 시스템(500)은 다양한 종류의 전자 장치일 수 있다. 시스템(500)이 모바일 장치에 해당하는 경우에는, 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿(Tablet) PC(Personal Computer), 노트북(Laptop Computer), 개인 정보 단말기(Personal Digital Assistant, PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player, PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 다양한 종류의 전자 기기일 수 있다.
시스템(500)은 전술한 실시예들에 따라 구현되는 클록 생성기(510)를 구비하며, 또한 다양한 구성 요소들로서 RFIC(Radio Frequency IC, 520), 어플리케이션 프로세서(Application Processor, 530), 통신 프로세서(540), 이미지 센서(550) 및 스마트 카드(560) 등을 더 구비할 수 있다. 그러나 이는 일 실시예에 불과한 것으로서, 시스템(500)은 상기 구성 요소들 중 일부만을 포함하거나, 또는 추가의 다른 구성 요소들을 더 포함할 수도 있을 것이다. 도 13에는 클록 생성기(510)가 전술한 다수의 구성 요소들에 공통하게 배치되는 것으로 도시되었으나, 상기한 다수의 구성 요소들 각각에 대응하여 본 발명의 실시예에 따른 클록 생성기가 별개로 배치될 수도 있을 것이다. 일 실시예에 따라, 클록 생성기(510)는 하나 또는 그 이상의 구성 요소들에 출력 클록을 함께 제공할 수 있으며, 또는 다수의 구성 요소들이 클록 생성기(510)를 시분할적으로 이용함에 따라, 클록 생성기는 순차적으로 다수의 구성 요소들에 출력 클록을 제공할 수도 있을 것이다. 일 동작 예로서, 도 13에는 클록 생성기(510)로부터 생성되는 제1 내지 제5 출력 클록(CLK1~CLK5)이 RFIC(520), AP(530), 통신 프로세서(540), 이미지 센서(550) 및 스마트 카드(560)로 제공되는 예가 도시된다.
RFIC(520), AP(530), 통신 프로세서(540), 이미지 센서(550) 및 스마트 카드(560) 각각은 클록 생성기(510)로부터의 제1 내지 제5 출력 클록(CLK1~CLK5)을 이용하여 신호 처리를 수행하는 프로세싱 블록들을 포함하며, 일 예로서 아날로그-디지털 변환(ADC), 디지털-아날로그 변환(DAC), 인터페이스 블록, 디지털 블록, 모뎀 블록, RF 블록 등을 포함할 수 있다. 또한, RFIC(520), AP(530), 통신 프로세서(540), 이미지 센서(550) 및 스마트 카드(560) 각각이 요구하는 주파수 및 지터 특성에 최적화되도록 제1 내지 제5 출력 클록(CLK1~CLK5)이 생성될 수 있으며, 일 예로서 제1 클록(CLK1)과 제2 클록(CLK2)은 서로 동일한 주파수를 가지며 서로 상이한 지터 특성을 가질 수 있다. 또한, 제1 내지 제5 출력 클록(CLK1~CLK5) 중 적어도 하나는 시간에 따라 동일한 주파수를 갖되 그 지터 특성이 변동될 수 있다.
도 14는 본 발명의 예시적인 실시예의 클록 생성기를 포함하는 무선 통신 장치를 나타내는 블록도이다. 무선 통신 장치(600)는 안테나(640)를 포함할 수 있고, 안테나(640)를 통해서 신호를 송신하거나 수신함으로서, 상대 장치와 통신할 수 있다. 무선 통신 장치(600)가 상대 장치와 통신하는 무선 통신 시스템은, 비제한적인 예시로서 5G(5th generation wireless) 시스템, LTE(Long Term Evolution) 시스템, LTE-Advanced 시스템, CDMA(Code Division Multiple Access) 시스템, GSM(Global System for Mobile Communications) 시스템 등과 같은 셀룰러 네트워크(cellular network)를 이용하는 무선 통신 시스템일 수도 있고, WLAN(Wireless Local Area Network) 시스템 또는 다른 임의의 무선 통신 시스템일 수 있다.
일 구현 예에 따라, 무선 통신 장치(600)는 신호 프로세서(610), 송수신기(620) 및 송수신 듀플렉서(630)를 포함할 수 있다. 송수신 듀플렉서(630)는 안테나(640)를 통해서 수신되는 신호를 RF 입력 신호(RFin)로서 송수신기(620)에 제공할 수 있고, 송수신기(620)으로부터 수신되는 RF 출력 신호(RFout)를 안테나(640)에 제공할 수 있다.
신호 프로세서(610)는 기저대역의 송수신 신호를 처리할 수 있다. 일 구현 예에 따라, 신호 프로세서(610)는 제어 로직(611)을 포함할 수 있으며, 제어 로직(611)은 송수신기(620)를 제어할 수 있다. 일 예로서, 제어 로직(611)은 전술한 실시예들에 따른 제어 정보(Ctrl_J)를 출력할 수 있다.
송수신기(620)는 송신기(621), 수신기(622) 및 클록 생성기(623)를 포함할 수 있으며, 클록 생성기(623)의 일 예로서 PLL이 예시된다. 송신기(621)는 신호 프로세서(610)로부터 수신되는 송신 입력 신호(TXin)를 처리함으로써, RF 출력 신호(RFout)를 생성할 수 있다. 도시된 바와 같이, 송신기(621)는 송신 입력 신호(TXin)를 처리하기 위하여 가변 이득 증폭기(VGA), TX 필터, TX 믹서(622_1) 및 전력 증폭기(PA)를 포함할 수 있다. 수신기(622)는 RF 입력 신호(RFin)를 처리함으로써, 수신 입력 신호(RXin)를 생성하여 신호 프로세서(610)에 제공할 수 있다. RF 입력 신호(RFin)를 처리하기 위하여 수신기(622)는 저잡음 증폭기(LNA), RX 믹서(622_1), 가변 이득 증폭기(VGA) 및 RX 필터를 포함할 수 있다.
클록 생성기(623)는 송신 입력 신호(TXin) 및 RF 입력 신호(RFin)를 샘플링하기 위한 주파수를 갖는 출력 클록을 생성하여 TX 믹서(622_1) 및 RX 믹서(622_1)로 제공할 수 있다. 클록 생성기(623)는 전술한 실시예들에 따른 클록 생성기를 포함할 수 있으며, 제어 정보(Ctrl_J)에 따라 그 지터 특성이 조절되는 출력 클록을 생성할 수 있다. 도 14에서는 제어 정보(Ctrl_J)가 신호 프로세서(610)로부터 제공되는 예가 도시되었으나 본 발명의 실시예는 이에 국한될 필요가 없다. 일 예로서, 제어 정보(Ctrl_J)는 송수신기(620) 내부에서 생성되거나, 또는 송수신기(620) 외부의 다른 제어 회로로부터 생성될 수도 있을 것이다.
도 15는 본 발명의 실시예에 따른 클록 생성기를 포함하는 어플리케이션 프로세서를 나타내는 블록도이다. 도 15의 어플리케이션 프로세서는 모뎀 회로를 포함함에 따라 ModAP 으로 지칭될 수 있다.
도 15를 참조하면, 어플리케이션 프로세서(700)는 시스템 온 칩(SoC)으로 구현될 수 있고 다양한 종류의 회로 블록들을 포함할 수 있다. 일 예로서, 어플리케이션 프로세서(700)는 CPU(710), PLL(720), 내부 메모리(730)를 포함할 수 있다. 또한, 어플리케이션 프로세서(700)는 모뎀 모듈(740), GNSS 모듈(750) 및 다른 종류의 통신을 수행하는 모듈의 일 예로서 NFC(near field communication) 모듈(760)을 더 포함할 수 있다. 도 15에 도시된 구성 요소들 이외에도, 어플리케이션 프로세서(700)는 WLAN, BT 등을 포함한 다양한 종류의 통신 모듈들을 더 포함할 수도 있을 것이다.
CPU(710)는 각종 프로그램들을 실행함으로써 어플리케이션 프로세서(700)의 기능을 제어할 수 있다. 또한, 내부 메모리(730)에는 어플리케이션 프로세서(700)의 동작을 제어하기 위한 각종 프로그램들이 저장될 수 있으며, CPU(710), 모뎀 모듈(740) 내에 구비되는 프로세서(미도시), GNSS 모듈(750) 내에 구비되는 프로세서(미도시) 등 다양한 종류의 프로세서들에 의해 상기 프로그램이 실행될 수 있을 것이다.
PLL(720)은 전술한 실시예들에 따른 클록 생성기에 해당할 수 있으며, PLL(720)은 모뎀 모듈(740), GNSS 모듈(750) 및 NFC 모듈(760)로 출력 클록을 제공할 수 있다. 예컨대, 전술한 실시예들에 따라 PLL(720)은 지터 및 전력을 조절하기 위한 제어 정보(미도시)를 이용하여 출력 클록의 지터를 변동할 수 있으며, 제어 정보는 어플리케이션 프로세서(700) 내부의 제어 동작을 통해 생성될 수 있다. 또한, 도 15에는 하나의 PLL(720)이 어플리케이션 프로세서(700)에 구비되는 것으로 도시되었으나, 다수의 PLL이 어플리케이션 프로세서(700)에 구비될 수도 있다.
어플리케이션 프로세서(700)에 구비되는 회로 블록들 중 어느 하나의 회로 블록(예컨대, 제1 회로 블록)을 예로 들면, 어플리케이션 프로세서(700) 또는 이를 포함하는 시스템의 제1 동작 모드에서 PLL(720)은 제1 회로 블록으로 제1 전력 소모를 통해 생성된 제1 지터 특성을 갖는 상기 클록 신호(또는, 상기 출력 클록)를 제공할 수 있다. 또한, 제1 동작 모드에서 제2 동작 모드로 변동될 때, PLL(720)은 락킹 상태를 해제함이 없이 제2 전력 소모를 통해 생성된 제2 지터 특성을 갖는 상기 클록 신호를 제1 회로 블록으로 제공할 수 있다. 제1 동작 모드와 제2 동작 모드에서 상기 클록 신호의 주파수는 일정하게 유지되고, 제1 동작 모드에서 전력 소모가 상대적으로 큰 경우에 상기 클록 신호의 지터가 상대적으로 작은 크기를 가질 수 있다.
또한, PLL(720)이 제1 회로 블록과 제2 회로 블록에 공유될 때, 제1 회로 블록과 제2 회로 블록으로 제공되는 클록 신호는 그 주파수가 동일한 반면에 서로 상이한 지터 특성을 가질 수 있다. 또한, PLL(720)은 제1 회로 블록과 제2 회로 블록에 의해 시분할 방식에 따라 이용될 수 있으며, PLL(720)로부터의 클록 신호를 수신하는 회로 블록이 제1 회로 블록에서 제2 회로 블록으로 변경될 때, PLL(720)은 락킹 상태를 해제함이 없이 상이한 지터 특성을 갖는 클록 신호를 생성하여 제2 회로 블록으로 제공할 수도 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 클록 생성기에 있어서,
    출력 클록을 분주한 신호와 입력 클록의 위상차를 검출하는 위상 검출기;
    상기 위상차에 기반하는 레벨을 갖는 제어 전압을 생성하는 전압 생성기;
    다수의 저항들을 포함하는 저항 회로를 구비하며, 상기 제어 전압을 제1 제어 정보에 기반하여 설정된 상기 저항 회로의 저항 값에 따른 레벨을 갖는 내부 전류로 변환하는 전압-전류 변환기; 및
    다수의 커패시터들을 포함하는 커패시터 회로를 구비하며, 제2 제어 정보에 기반하여 설정된 상기 커패시터 회로의 커패시턴스 값과 상기 내부 전류의 레벨에 기초하는 주파수를 갖는 출력 클록을 생성하는 발진 회로를 구비하고,
    상기 클록 생성기는, 상기 제1 제어 정보 및 제2 제어 정보에 응답하여 주파수 값을 동일하게 유지하면서 상기 출력 클록의 지터 특성을 변동시키는 것을 특징으로 하는 클록 생성기.
  2. 제1항에 있어서,
    상기 저항 회로는 상기 다수의 저항들에 대응하여 배치되는 제1 스위치들을 더 포함하고, 상기 커패시터 회로는 상기 다수의 커패시터들에 대응하여 배치되는 제2 스위치들을 더 포함하며,
    상기 제1 제어 정보에 응답하여 상기 제1 스위치들의 스위칭이 제어됨에 따라 상기 저항 값이 설정되고, 상기 제2 제어 정보에 응답하여 상기 제2 스위치들의 스위칭이 제어됨에 따라 상기 커패시턴스 값이 설정되는 것을 특징으로 하는 클록 생성기.
  3. 제2항에 있어서,
    상기 저항 회로의 저항 값이 작게 설정되는 경우 상기 출력 클록의 지터가 감소되고, 상기 저항 회로의 저항 값이 크게 설정되는 경우 출력 클록의 지터가 증가되는 것을 특징으로 하는 클록 생성기.
  4. 제2항에 있어서,
    상기 제1 제어 정보와 상기 제2 제어 정보는 동일한 비트 값을 갖는 것을 특징으로 하는 클록 생성기.
  5. 제1항에 있어서,
    상기 위상 검출기는 상기 출력 클록을 분주한 신호와 상기 입력 클록의 위상 및 주파수 차이를 검출하는 위상/주파수 검출기인 것을 특징으로 하는 클록 생성기.
  6. 제1항에 있어서,
    상기 전압-전류 변환기의 출력에 연결되고, 제어 비트의 수신에 응답하여 상기 전압-전류 변환기로부터의 상기 내부 전류에 비례하는 레벨을 갖는 제1 전류를 생성하는 디지털-아날로그 컨버터를 더 구비하고,
    상기 발진 회로는 상기 디지털-아날로그 컨버터로부터의 제1 전류를 공급 전류로서 수신하는 것을 특징으로 하는 클록 생성기.
  7. 제6항에 있어서,
    상기 출력 클록 또는 상기 출력 클록을 분주한 신호를 모니터링함에 따라 상기 제어 비트를 생성하여 상기 디지털-아날로그 컨버터로 제공하는 자동 주파수 제어(automatic frequency control, AFC) 회로를 더 구비하는 것을 특징으로 하는 클록 생성기.
  8. 제1항에 있어서,
    상기 입력 클록을 수신하고, 상기 입력 클록의 주파수를 체배하여 기준 클록을 생성하는 주파수 체배기를 더 구비하고,
    상기 주파수 체배기로부터의 기준 클록이 상기 위상 검출기의 입력으로 제공되는 것을 특징으로 하는 클록 생성기.
  9. 제1항에 있어서,
    상기 전압-전류 변환기는,
    상기 제어 전압에 연결된 제1 입력단과 상기 전압-전류 변환기의 출력단에 연결된 제2 입력단을 포함하는 증폭기; 및
    상기 증폭기의 출력에 응답하여 스위칭됨에 따라 상기 내부 전류를 생성하는 하나 이상의 제1 트랜지스터들을 더 포함하고,
    상기 저항 회로는, 상기 하나 이상의 제1 트랜지스터들의 일 단에 연결되고, 상기 다수 개의 저항들에 대응하여 배치되고 상기 제1 제어 정보에 대응하여 각각 스위칭이 제어되는 다수 개의 제1 스위치들을 더 포함하는 것을 특징으로 하는 클록 생성기.
  10. 제9항에 있어서,
    상기 하나 이상의 제1 트랜지스터들과 함께 전류 미러를 구성하는 하나 이상의 제2 트랜지스터들과 이에 대응하는 하나 이상의 제2 스위치들을 포함하고, 상기 제2 스위치들의 턴 온 상태에 따라 상기 내부 전류에 비례하는 레벨을 갖는 제1 전류를 출력하는 디지털-아날로그 컨버터를 더 구비하는 것을 특징으로 하는 클록 생성기.
  11. 제10항에 있어서,
    상기 발진 회로는 다수 개의 지연 셀들을 포함하고, 상기 다수 개의 지연 셀들 각각은 상기 제1 전류를 공급 전류로서 수신하며,
    각각의 지연 셀은 상기 커패시터 회로를 포함하고, 상기 커패시터 회로는 다수의 커패시터들 및 이에 대응하여 배치되는 다수 개의 제3 스위치들을 포함하고, 상기 제2 제어 정보에 응답하여 상기 다수 개의 제3 스위치들의 스위칭이 제어되는 것을 특징으로 하는 클록 생성기.
  12. 입력 클록을 수신하여 목표 주파수를 갖는 출력 클록을 생성하는 클록 생성기; 및
    상기 클록 생성기의 지터 특성을 제어하기 위한 제어 정보를 출력하는 제어 로직을 구비하고,
    상기 클록 생성기는, 상기 출력 클록을 분주한 신호와 상기 입력 클록의 위상차에 기반하여 생성되는 제어 전압에 따른 주파수를 갖는 상기 출력 클록을 생성하는 전압 제어 발진기를 구비하고,
    상기 전압 제어 발진기는, 제1 값을 갖는 상기 제어 정보가 수신될 때 상기 목표 주파수를 갖는 상기 출력 클록의 지터를 감소시키고, 제2 값을 갖는 상기 제어 정보가 수신될 때 상기 목표 주파수를 갖는 상기 출력 클록의 지터를 증가시키는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제어 로직은, 제1 모드에서 상기 제1 값을 갖는 상기 제어 정보를 상기 클록 생성기로 제공하고, 제2 모드에서 상기 제2 값을 갖는 상기 제어 정보를 상기 클록 생성기로 제공하며,
    상기 제1 모드 및 상기 제2 모드에서 상기 목표 주파수는 서로 동일한 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 제1 모드는 저전력 모드에 해당하고 상기 제1 값은 상기 출력 클록의 지터를 증가시키기 위한 값을 가지며, 상기 제2 모드는 고전력 모드에 해당하고 상기 제2 값은 상기 출력 클록의 지터를 감소시키기 위한 값을 갖는 것을 특징으로 하는 반도체 장치.
  15. 제12항에 있어서, 상기 전압 제어 발진기는,
    상기 제어 전압을 내부 전류로 변환하고, 다수의 저항들을 포함하는 저항 회로를 구비하며, 상기 제어 정보에 기반하여 상기 저항 회로의 저항 값을 조절함으로써 상기 내부 전류의 레벨을 조절하는 전압-전류 변환기; 및
    공급 전류에 기반하여 상기 출력 클록을 생성하고, 다수의 커패시터들을 포함하는 커패시터 회로를 구비하며, 상기 제어 정보에 기반하여 상기 커패시터 회로의 커패시턴스의 값을 조절함으로써 상기 출력 클록의 주파수를 조절하는 발진 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서, 상기 전압 제어 발진기는,
    상기 전압-전류 변환기의 출력에 연결되고, 제어 비트의 수신에 응답하여 상기 전압-전류 변환기로부터의 상기 내부 전류에 비례하는 레벨을 갖는 제1 전류를 생성하는 디지털-아날로그 컨버터를 더 구비하고,
    상기 발진 회로는 상기 제1 전류를 상기 공급 전류로서 수신하고, 상기 제1 전류의 레벨과 상기 커패시턴스 값에 따른 주파수를 갖는 상기 출력 클록을 생성하는 것을 특징으로 하는 반도체 장치.
  17. 제15항에 있어서,
    상기 저항 회로는, 상기 다수의 저항들에 대응하여 배치되는 다수의 제1 스위치들을 포함하고,
    상기 커패시터 회로는, 상기 다수의 커패시터들에 대응하여 배치되는 다수의 제2 스위치들을 포함하며,
    상기 제1 스위치들 및 상기 제2 스위치들은 상기 제어 정보에 의해 공통하게 제어되는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    상기 제어 정보에 응답하여, 상기 저항 회로의 저항 값이 감소할 때 상기 커패시터 회로의 커패시턴스 값은 증가하고, 상기 저항 회로의 저항 값이 증가할 때 상기 커패시터 회로의 커패시턴스 값은 감소하는 것을 특징으로 하는 반도체 장치.
  19. 제12항에 있어서,
    상기 입력 클록을 수신하고 주파수 체배 동작에 기반하여 기준 클록을 생성하는 주파수 체배기;
    상기 출력 클록을 분주한 신호와 상기 기준 클록의 위상차를 검출하는 위상 검출기;
    상기 위상차에 기반하여 업 신호 또는 다운 신호를 출력하는 차지 펌프; 및
    상기 업 신호 또는 다운 신호에 따라 그 레벨이 변동되는 상기 제어 전압을 생성하여 상기 전압 제어 발진기로 제공하는 루프 필터를 더 구비하는 것을 특징으로 하는 반도체 장치.
  20. 제12항에 있어서,
    상기 클록 생성기로부터 상기 출력 클록을 수신하는 디지털 블록을 더 구비하고,
    상기 클록 생성기는, 제1 모드에서 제1 출력 클록을 상기 상기 디지털 블록으로 제공하고, 제2 모드에서 제2 출력 클록을 상기 디지털 블록으로 제공하며,
    상기 제1 출력 클록과 상기 제2 출력 클록은 서로 동일한 주파수를 가지며 서로 다른 지터 특성을 갖는 것을 특징으로 하는 반도체 장치.
KR1020190072420A 2019-06-18 2019-06-18 지터 특성 및 동작 전력을 조절하는 클록 생성기, 이를 포함하는 반도체 장치 및 클록 생성기의 동작방법 KR20200144396A (ko)

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