CN111756369A - 带共享的单位增益缓冲的充电泵和有源环路滤波器 - Google Patents

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Abstract

本发明公开了由锁相环中的电荷泵和有源环路滤波器共享的单位增益缓冲器。电荷泵使用单位增益缓冲器来减少充电泵中的电流失配，而有源环路滤波器使用电路中的单位增益缓冲器，其会增加有源环路滤波器的有效电容。

Description

带共享的单位增益缓冲的充电泵和有源环路滤波器
技术领域
本公开涉及生成时钟信号，并且更具体地，涉及在具有不同功率和抖动设置的锁相环(phased-locked loop，PLL)中生成时钟信号。
背景技术
基于连续时间增量总和(增量总和)调制器(continuous-time delta-sigmamodulator)的模数转换器(analog to digital converter，ADC)被广泛用于射频(radiofrequency，RF)接收器(RX)应用中。通常，采用使用参考时钟(例如，晶体振荡器)的基于高阶增量总和调制器的ADC或具有较高时钟速率的不太复杂的低阶增量总和ADC。对于第二种情况，在一种解决方案中，ADC的时钟由分频后的本地振荡器(local oscillator，LO)时钟生成。但是，LO时钟信号可能会基于调谐通道而发生变化，从而导致ADC采样频率发生变化，从而使调制解调器的设计复杂化。另一种方法是使用锁相环(phased-locked loop，PLL)电路作为ADC的时钟倍频器单元。通常，这些PLL并未针对增量总和ADC进行优化，因此，这些PLL消耗高功率并占用较大的模片面积，增加成本。
发明内容
锁相环(PLL)可用于为RX信号链中的ADC独立提供固定速率的时钟，从而简化了调制解调器的设计。另外，可有利地减少专用PLL中的功耗。
在一个实施例中，锁相环(PLL)包括充电泵，该充电泵基于由相位和频率检测器提供的参考信号与反馈信号之间的差，来提供充电。有源环路滤波器联接到充电泵的输出节点。单位增益缓冲器联接以用在充电泵和有源环路滤波器中。
在另一个实施例中，一种用于操作锁相环(PLL)的方法，包括：在相位和频率检测器中，产生指示参考信号和反馈信号之间的差的信号；以及将指示差异的信号提供给充电泵。该方法还包括在充电泵中使用单位增益缓冲器，并在有源环路滤波器中使用单位增益缓冲器；以及使用充电泵和有源环路滤波器，生成滤波后的振荡器控制信号。
在另一个实施例中，一种锁相环(PLL)，包括：相位和频率检测器(phase andfrequency detector，PFD)，其用于提供指示参考信号和反馈信号之间的差的PFD信号。充电泵基于PFD信号，向充电泵的输出节点提供电流。有源环路滤波器联接到充电泵的输出节点，所述有源环路滤波器提供了有源环路滤波器中的电容器的增大的有效电容。单位增益缓冲器联接作为充电泵的一部分以减少充电泵中的失配，以及单位增益缓冲器进一步联接作为有源环路滤波器的一部分。充电泵包括：第一晶体管联接在第一电流源和充电泵的输出节点之间。第二晶体管联接在第二电流源与充电泵的输出节点之间。第三晶体管联接在第一电流源和第四晶体管之间。第四晶体管联接在第三晶体管与第二电流源之间。单位增益缓冲器的正输入端子通过有源环路滤波器的第一电阻器，联接到充电泵的输出节点。有源环路滤波器的第二电阻联接在充电泵的输出节点与单位增益缓冲器的输出端子之间。有源环路滤波器的电容器联接在单位增益缓冲器的正输入端子和地之间。
附图说明
通过参考附图，可以更好地理解本发明，并且使本发明的众多目的、特征和优点对本领域技术人员而言显而易见。
图1a示出了向以全速率模式操作的ADC提供时钟信号的PLL。
图1b示出了向以小于全速率模式操作的ADC提供时钟信号的PLL。
图2a示出了具有全速率电压控制振荡器(voltage control oscillator，VCO)的PLL向ADC提供全速率时钟信号。
图2b示出了具有全速率VCO的PLL和在PLL输出上的分频器，以将较低速率的时钟信号提供给ADC。
图2c示出了具有较低速率VCO的PLL，该PLL在不使用分频器的情况下，向ADC提供较低速率的时钟信号。
图3a示出了包括放大器和ADC的RX信号链，其中，将时钟信号提供给ADC的PLL被配置为将放大器增益设置为最大值。
图3b示出了包括放大器和ADC的RX信号链，其中，将时钟信号提供给ADC的PLL被配置为将放大器增益设置为小于最大值。
图4示出了根据一个实施例的具有多个VCO的PLL的框图。
图5示出了PLL的一部分，其示出了多个VCO的控制信号。
图6a示出了根据实施例的实现为环形振荡器的PLL VCO中的一个的框图。
图6b示出了根据实施例的实现为环形振荡器的PLL VCO中的另一个的框图。
图7示出了图6a和6b所示的VCO的各种可能的设置。
图8示出了传统的环路滤波器拓扑。
图9a示出了无源环路滤波器。
图9b示出了有源环路滤波器。
图10a示出了传统的充电泵。
图10b示出了充电泵和有源环路滤波器。
图11示出了根据实施例的具有共享的单位增益缓冲器的充电泵和环路滤波器拓扑。
图12示出了在具有多个VCO的PLL的实施例中使用充电泵和环路滤波器拓扑。
图13示出了在具有单个VCO的PLL的实施例中使用充电泵和环路滤波器拓扑。
在不同附图中使用相同的附图标记表示相似或相同的项目。
具体实施例
本文所述的实施例提供了一种锁相环(PLL)，其专门针对射频接收器(RF RX)信号链中的连续时间增量总和调制器ADC的时钟生成。对于给定的功率预算，PLL以降低相位噪声中更宽松的闭合为代价，将远端相位噪声降至最低。PLL也可以用于其他应用。实施例提供了可变功耗PLL，其中，基于ADC的要求来选择PLL功耗。例如，可以基于到RX信号链的输入信号强度和/或基于ADC所需的时钟速率来缩放PLL功率。实施例向ADC提供固定速率的时钟，从而避免了使用分频的LO时钟的复杂性，从而简化了调制解调器的设计。
在一个实施例中，对于2MHz带宽的情况，ADC时钟速率约为307.2MHz。集成2MHz的ADC噪声带宽主要用于Zigbee应用。用于大约为1MHz带宽的大约为153.6MHz的ADC时钟速率主要用于蓝牙应用，但是，这两种带宽设置通常都可以在很宽范围的数据速率下使用，例如，100kbps至2Mbps FSK调制信号或更低。一些实施例假设38.4MHz的晶体频率。由于高频抖动，抖动受限的信噪比(jitter limited signal to noise ratio，SNR)主要取决于带内量化噪声折叠(quantization noise folding)。如本领域中已知的，抖动是时钟信号边沿与其理想位置的偏差。较高的时钟速率要求PLL中更低的抖动(例如，两倍的频率要求抖动降低两倍以下，假设噪声传递函数(NTF)的形状只是按频率缩放，例如，通过将环路滤波电容器的尺寸翻倍，NTF缩小2倍)。请注意，对于用于连续时间增量总和调制器的时钟生成的PLL，将PLL高频抖动最小化比优化整体抖动更为重要，因此，各实施例可以专注于有效的电压控制振荡器(VCO)设计，保持充电泵(charging pump，CP)、环路滤波器、相位频率检测器(phase frequency detector，PFD)、以及反馈分频器面积和/或功耗低。因此，促使实施例减小高频抖动，因为低频抖动对于某些应用而言不像那样重要。实施例将时钟频率缩放方案用于全速率和半速率ADC操作。在半速率模式下，与全速率模式相比，ADC时钟频率缩放了两倍。但是，频率调整不是通过VCO输出分频器完成。反而是将反馈分频比缩小2倍，并使用较低功率的VCO代替用于全速率工作的VCO。由于以半速率模式放松了ADC的抖动要求，因此，该方法导致了较低的整体总功耗。
另外，原则上，当例如通过RX增益补偿检测到输入信号功率较高时，可以放松抖动数。尤其是在输入信号电平接近灵敏度水平时，需要低抖动。灵敏度水平是发生可接受的信号检测的水平。对于较大的输入信号(较高的SNR)，允许的抖动可能会更高。因此，实施例使用基于接收到的信号功率的PLL功率缩放技术。当信号链增益从其最大值退回到阈值增益设置或低于阈值增益设置时，全速率VCO将被低功耗版本(其具有更高的抖动)取代。当信号功率较高时，利用具有较高抖动的较低功率的VCO可节省功率。
如果在降低时钟频率时(例如，将fclk＝320MHz降低到fclk＝160MHz)，ADC噪声传递函数按1-1缩放，则可以通过相同或相似的量来放松抖动规格。也就是说，在较低的时钟频率下，可以容许两倍多的抖动。这允许使用较低功率的PLL，来产生具有较高抖动含量的输出信号。参见图1a，假设ADC 101处于全速率状态，则PLL 103(其也被称为时钟乘法器单元(clock multiplier unit，CMU)因为它按比例放大输入参考时钟)具有P1的功率利用率和Jitterl(抖动1)的抖动规格，PLL 103提供具有fclk1频率的ADC时钟105。PLL 103乘以频率为fref的参考时钟信号CLKin，以获得频率为fclk1的ADC时钟105。PLL基于反馈分频器，将参考时钟CLKin乘以N。因此，ADC时钟的频率(fclk)＝N×fref。参照图1b，如果将ADC 107的时钟频率要求降低(例如，从320MHz降低到160MHz)，则较低功率的PLL 109提供具有频率fclk2的ADC时钟111(ADCclk2)。PLL 109乘以频率为fref的参考时钟信号CLKin，以获得频率为fclk2的ADC时钟111。PLL 109具有P2的功率利用率和Jitter2(抖动2)的抖动规格。频率fclk2＜fclk1，功率利用率P2＜P1。因此，可以利用较低功率PLL，其提供具有较高抖动分量的较低频率ADC时钟。如上所述，该抖动仍然满足ADC要求。
参照图2a，所示实施例利用具有全速率VCO的PLL 201，以将全速率ADC时钟(ADCclk1)203提供给ADC 205。图2b示出了输出分频器207可以结合具有全速率VCO的PLL201来使用，以提供具有比ADC时钟(ADCclk1)203更低频率的ADC时钟(ADc1k2)209。然而，图2b的方法需要使用具有全速率VCO的PLL 201和分频器207，其消耗不必要的功率。图2c示出了将较低速率时钟215直接从使用较低速率VCO的PLL 219提供给ADC 217的实施例。PLL219使用专门设计用于提供较低速率ADC时钟的较低功率VCO。PLL 219比PLL 201使用更少功率，并且在图2c所示的实施例中完全省略了分频器207，从而节省了額外的功率。
在实施例中，基于输入信号的功率进行PLL功率缩放。参照图3a，PLL 301和ADC303用作RX信号链的一部分。信号链包括接收放大器305，由增益控制信号307设置其增益设置。请注意，增益块305表示作为单块的典型接收器中的各种增益块(例如，前端无源网络、低噪声放大器(LNA)和可编程增益放大器(PGA)的增益)，以进行说明。增益设置提供指示输入信号309的功率电平是否接近灵敏度水平Psens的信息。即，如果输入信号功率Pin使得输入信号接近准确感测输入信号所需的最小信号功率灵敏度水平Psens，则放大器301的增益设置被设置为最大增益因子G1(G1＝Gmax)。在将增益因子设置为G1(其对应于最大增益)的情况下，系统使用PLL 301消耗功率P1，并产生具有抖动Jitter1的时钟信号。
但是，如果Pin＞Psens(例如，大至少几dB)，则放大器增益信号307减小，以减小放大器305的增益。减小的增益设置指示，随着总体量化+受热噪声限制的SNR增加，可以放松抖动规格。这意味着ADC可以容许具有更大抖动分量的时钟信号。在这种情况下，系统将切换到较低功率的VCO。参照图3b，如果将放大器305的增益设置为G2＜Gmax，则系统使用PLL315，其功率利用率为P2，并且抖动等于Jitter2，Jitter2＞Jitter1。另外，输入信号的功率Pin2＞Pin1，这允许较小的增益因子G2＜Gmax。较小的增益因子表示PLL 315可以使用VCO，该VCO产生具有较高抖动分量的时钟信号。因此，PLL 315提供具有与时钟信号311(图3a)相同的频率(fclk)的时钟信号317，但是抖动更大。使用较高的抖动时钟信号允许使用较低功率的PLL。
图4示出了根据实施例的PLL(或CMU)400的框图。PLL 400包括相位和频率检测器(PFD)401，其将参考时钟403与反馈时钟405进行比较，并基于该比较将UP或DN信号提供给充电泵407。充电泵提供环路滤波器409，它向低抖动振荡器(VCO1)415和低功率振荡器(VCO2)417提供振荡器控制信号411。选择器电路419选择VCO1415或VCO2417的输出作为PLL400的输出时钟信号421。因此，在VCO之间选择单个PLL以实现所需的功率和抖动，而不是使用单独的PLL。输出时钟信号421通过反馈分频器423反馈到PFD 401。反馈分频器423将PLL输出信号除以N，并将分频后的信号405提供给PFD 401。对于VCO1 415或VCO2 417作为输出时钟信号的选择取决于输入信号功率与灵敏度水平的接近度和/或ADC是以半速率还是全速率运行。
尽管在图4的实施例中显示了两个VCO，但是其他实施例可以使用附加的VCO。例如，在一个实施例中，第三VCO具有在VCO1和VCO2之间的功耗和抖动规格。例如，当输入信号功率高于预定水平，但灵敏度水平以上(足够高的SNR)的dB不足以保证低功率VCO2中存在更高抖动，但仍能承受比低抖动VCO1更高抖动时，选择第三VCO，从而实现了一定的功率节省。例如在ADC以全速率和半速率之间的速率运行的实施例中，也选择第三VCO。在实施例中，不使用的一个或多个VCO被断电。例如，当使用VCO2时，VCO1断电，而当使用VCO1时，VCO2断电。
图5示出了根据一个实施例的PLL 500的一部分的高水平框图。环路滤波器向VCO1515和VCO2 517提供振荡器控制信号501。选择器电路519根据选择信号Sel 520，从多个VCO中的一个中选择输出信号作为PLL输出信号。振荡器接收模式信号531，VCO1接收选择信号Sel 532，而VCO2接收Sel 533的倒数。选择信号532和533可以独立于选择信号520或与其相关。尽管在图5中示出了两个VCO，但是其他实施例可以使用其他数量的VCO以适合于特定应用。因此，实施例可以在具有不同功率和抖动规格的三个VCO之间选择。
图6a示出了VCO1 515的示例性框图。振荡器515是基于环形振荡器的VCO，其具有可编程数量的倒相级。模式信号531通过选择倒相级的数目，来选择通过环形振荡器的延迟。在模式信号为1的情况下，通过复用器601选择N1级。在模式信号为0的情况下，选择N2级，其中，N1和N2是整数。对于给定的控制电压Vctl，模式信号选择的级数决定了VCO1提供的输出信号的频率。选择信号532确定环形振荡器是否激活。如果选择信号为零，则与非门602阻止振荡器振荡。如果选择信号为1，则反馈信号控制与非门(NAND gate)602的输出，并且环形振荡器振荡。
VCO1利用具有较大设备纵横比(宽/长(W/L))的逆变器链，来提供较低的抖动/相位噪声。与VCO2相比，使用具有更大W/L纵横比的逆变器会使VCO1消耗更多的功率。VCO1用于ADC更高的时钟速率模式和更低的抖动。对于给定的ADC SNR要求，高速率(全速率)ADC模式需要较低的抖动。当RX链输入功率接近灵敏度水平时，也会选择VCO1 515。
图6b示出了振荡器VCO2 517的示例性框图。振荡器517是具有可编程数量的倒相级的基于环形振荡器的VCO。模式信号531选择一定数量的倒相级。在模式信号为1的情况下，通过复用器603选择M1级。在模式信号为0的情况下，选择M2级，其中M1和M2是不同的整数。注意，取决于特定实施例，M1和N1可以相同或不同，并且M2和N2可以相同或不同。对于给定的控制电压Vctl，模式信号选择的级数决定了VCO2提供的输出信号的频率。
Figure BDA0002431351150000081
信号533(selb)确定环形振荡器是否激活。如果
Figure BDA0002431351150000082
信号为零，则与非门604防止振荡器振荡。应注意，如果
Figure BDA0002431351150000083
信号为零，则选择532为1，从而启用VCO1。如果
Figure BDA0002431351150000091
信号为1，则反馈信号控制与非门604的输出，并且环形振荡器振荡。在一个实施例中，不使用的振荡器被断电以节省功率，而不仅仅是防止振荡器振荡。
与VCO1相比，VCO2采用了具有更小的设备纵横比W/L的逆变器链，与VCO1相比，消耗更少的功率，但代价是抖动更高。VCO2用于较低的时钟速率ADC模式。对于给定的ADC SNR要求，在较低的时钟速率下，可以容许较高的抖动。因此，当容许较高的抖动并且可以利用较低的功率VCO时，VCO2517用于半速率ADC模式。当RX链输入功率较高时(dB阈值数在灵敏度水平之上)，也会使用VCO2 517。
尽管图6a和6b示出了环形振荡器，但是其他实施例可以针对VCO1和VCO2使用不同类型的振荡器。例如，在另一实施例中，振荡器是LC振荡器，其提供不同的功耗和抖动水平。
图7示出了图6a和6b所示的VCO的各种可能的设置。认定选择信号(Sel)532选择VCO1。在模式＝0的情况下，VCO1被配置为具有更多倒相级，从而对于给定的控制电压Vctl，导致了较低的振荡频率。当选择低速率时，通过增加倒相级数，可以减少两个不同频率设置之间的控制电压变化。该模式和选择设置(1、0)适用于低速率、低抖动的应用。模式和选择设置(1，1)为VCO1选择较少的倒相级，并且适用于高速率、低抖动的应用。不认定选择信号(Sel)532选择VCO2。在模式＝0的情况下，VCO2选择更多倒相级，从而在给定控制电压Vctl下产生较低的振荡频率。级数的增加使两个振荡频率之间的控制电压偏移保持很小。该模式和选择设置(0，0)适用于低速率、低功耗、较高抖动的应用。模式和选择设置(0，1)将VCO2配置为具有较小倒相级(较高频率)，并且适用于高速率、较高抖动的低功耗应用。例如，如果输入功率足够高于灵敏度水平，则可以容许较高的抖动水平，并且可以使用低功率VCO。
参考回到图4，PLL 400的组件包括充电泵407和环路滤波器409。图8示出了用于II型PLL的常规环路滤波器拓扑，其也包括更高阶的电极。电容器Cz 801的面积通常较大，因此占据较大的面积。包括有附加电路803以提供更高阶的滤波。
图9a示出了具有输入阻抗Zin(s)＝Rz+1/sCz的无源环路滤波器900。图9b示出了具有电容器倍增的有源环路滤波器902，其将电容器Cz的尺寸减小了因子N。电阻器903的尺寸设定为R1＝NRz，其中，Rz是图9a中的电阻器。有源环路滤波器902还包括单位增益缓冲器905。单位增益缓冲器是用于使输出电压等于输入电压的放大器，即，单位增益缓冲器是增益为1的放大器。在有源滤波器902中，电阻器907的尺寸设定为
Figure BDA0002431351150000101
有源环路滤波器和无源环路滤波器具有相同的输入阻抗。即，有源环路滤波器还具有输入阻抗Zin(s)＝Rz+1/sCz。使用有源环路滤波器使电容器Cz的尺寸减小到Cz/N。因此，带有电容器C的有源环路滤波器的有效电容增加了Ceff＝C(1+R1/R2)。对于有源滤波器的实施方式，较大的N(例如，N＝10)需要更小的电容器，从而以由单位增益缓冲器、附加电阻器907、和较大的电阻器903造成的附加面积和功耗为代价，重大节省了电容器面积。但是，由于环路滤波器实施方式中的电阻器的面积比电容器Cz的面积小得多，因此，电阻器的面积额外负担很小。在各个实施例中，PLL 400包括环路滤波器800(图8)、环路滤波器900、或环路滤波器902，或任何适当的环路滤波器，以根据特定应用的要求生成控制VCO的控制信号。
除了环路滤波器之外，图4所示的PLL 400还包括充电泵407。图10a示出了在PLL400的实施例中使用的推挽式充电泵1000的常规实现方式。电流源1001和1003根据从PFD401提供的UP和DN信号，增加或减少提供的电荷(请参见图4)。UP信号和DN信号及其补码分别提供为dnb，dn，up和upb，以分别控制晶体管M1、M2、M3和M4。晶体管M4和M2分别控制存储在环路滤波器900的环路滤波器电容器中的电荷的充电或放电。应注意，晶体管对M4和M3是由有源低栅极控制信号控制的PMOS晶体管。晶体管对M1和M2是由较高的有源栅极控制信号控制的NMOS晶体管。当该对中的一个晶体管截止时，该对中的另一个导通。因此，例如，当两者upb都为高而dn都为低，和upb为低而dnb为高时，晶体管M3和M1导通，从而在节点1002和1004之间提供路径。当仅断言upb(有源较低)时，环路滤波器电容器Cz通过M4充电，晶体管M1导通，从而在节点1006和1004之间提供路径。当仅断言dn时，环路滤波器电容器Cz通过M2放电，晶体管M3导通，以在节点1002和1006之间提供路径。单位增益缓冲器1005迫使节点1006处的电压Vx随着CPout节点1007上的电压，从而帮助最小化偏移电流。尽管图10a显示了简单的无源环路滤波器900，但是其他实施例使用高阶环路滤波器(例如，图8所示的环路滤波器800)。尽管在各种实施例中使用了无源环路滤波器，但是图10b示出了这样的实施例：其中，有源环路滤波器1011与单位增益缓冲器1015一起用在该实施例中。这允许使用较小的电容器(Cz/N)。
图11示出了具有新的充电泵和有源环路滤波器拓扑1100的实施例，该拓扑在功率和面积上具有较低的额外负担(overhead)。拓扑可用于本文所述的各种实施例中，但也可用于旨在用于其他应用的PLL中，以节省面积和功率。新的充电泵和环路滤波器实施方式可以减少环路滤波器的面积，同时，由于单位增益缓冲器的共享使用，而使总体充电泵和有源环路滤波器电流保持较低，如下所述。图11中的实施例包括充电泵和有源环路滤波器1100，其中，单位增益缓冲器1105由充电泵和环路滤波器共享，从而减小了充电泵和环路滤波器所需的面积以及消耗的功率。在充电泵和环路滤波器1100中(还参考图9b和10b)，电阻器1133用作环路滤波器电阻器R1＝NRz。电阻器1135用作电阻器
Figure BDA0002431351150000111
并且电容器1131为Cz/N。因此，与无源环路滤波器实施方式相比，单位增益放大器1105用作有源环路滤波器的一部分，从而允许电容器1131的电容面积的减小。单位增益缓冲器1105还迫使节点1137处的电压随着节点1134上的输出电压CPout，从而最小化充电泵中的偏移电流。应注意，图11与图10b稍有不同。例如，在图10b中，在单位增益缓冲器的无源输入和CPout之间没有串联的电阻器(例如，电阻器1133)。然而，出于预期目的(节点1137随着节点1134)，图11的电路是有效的。在直流电时，电容器是开路，因此，在低频时两种方法是相同的。平均Vx(节点1137)需要随着输出(CPout，节点1134)，这在图11中得以实现。
图12示出了PLL 1250的实施例，其中，图4的充电泵407和环路滤波器409被具有共享的单位增益缓冲器1201的充电泵/环路滤波器拓扑1200所代替。除了在充电泵/环路滤波器1200中更象征性地显示了电流源1203和1205之外，滤波器1200与充电泵/环路滤波器1100相同。在图12的实施例中，环路滤波器包括更高阶滤波组件1260。充电泵/环路滤波器1200将VCO控制信号1209提供给VCO 1215和1217，由乘法器1221选择VCO 1215和1217中的一个，以提供PLL输出信号。
图13示出了一个实施例，其中，具有共享的单位增益缓冲器1301的充电泵/环路滤波器1300控制PLL 1350中的单个VCO 1315。
因此，已经描述了与充电泵和有源环路滤波器共享的单位增益缓冲器有关的各个方面，该PLL利用具有不同抖动和功率规格的VCO。本文对本发明的描述是说明性的，并且不意在限制如所附权利要求书所述的本发明的范围。在不脱离如所附权利要求书所阐述的本发明的范围的情况下，可以基于本文所阐述的描述，来对本文所公开的实施例进行其他变化和修改。

Claims (19)

1.一种锁相环，包括：
充电泵，其联接以基于由相位和频率检测器提供的参考信号与反馈信号之间的差，来提供充电；
有源环路滤波器，其联接到充电泵的输出节点；以及
单位增益缓冲器，其联接以用在充电泵和有源环路滤波器中。
2.根据权利要求1所述的锁相环，其中，所述单位增益缓冲器被用作所述有源环路滤波器的一部分，所述有源环路滤波器提供的有效电容大于所述有源环路滤波器中的电容器。
3.根据权利要求1至2中任一项所述的锁相环，其中，所述充电泵还包括：
第一电流源，其联接在电源电压和所述充电泵的第一节点之间，以通过第一晶体管将电荷提供给所述充电泵的输出节点，所述第一晶体管的栅极联接至第一控制信号；
第二电流源，其联接在接地电压和所述充电泵的第二节点之间，所述第二电流源从联接到输出节点的电容器中去除电荷，所述电荷通过联接在输出节点和第二节点之间的第二晶体管去除，所述第二晶体管的栅极端子联接到第二控制信号；
第三晶体管，其联接在所述第一节点和所述单位增益缓冲器的输出端子之间，所述第三晶体管的栅极端子联接到所述第一控制信号的互补信号；
第四晶体管，其联接在所述第二节点和所述单位增益缓冲器的输出端子之间，所述第四晶体管的栅极端子联接到所述第二控制信号的互补信号；
其中，所述单位增益缓冲器的正输入端子联接到所述充电泵的输出节点；以及
其中，所述单位增益缓冲器被用作所述有源环路滤波器的一部分，所述有源环路滤波器提供的有效电容大于所述有源环路滤波器中的电容器。
4.根据权利要求3所述的锁相环，其中，所述有源环路滤波器还包括：
第一电阻器(R2)，其联接在所述充电泵的输出节点与所述单位增益缓冲器的输出端子之间；
第二电阻器(R1)，其联接在所述单位增益缓冲器的正输入端子和所述充电泵的输出节点之间；
其中，电容器(C)联接在所述单位增益缓冲器的正输入端子与地之间；以及
其中，有效电容为C(1+R1/R2)。
5.根据权利要求4所述的锁相环，还包括：
其中，当第一晶体管和第二晶体管截止时，第三晶体管和第四晶体管在所述充电泵的第一节点和所述充电泵的第二节点之间提供路径。
6.根据权利要求1至2中的任一项所述的锁相环，还包括：
第一电压控制振荡器，其联接到所述充电泵的输出节点。
7.根据权利要求6所述的锁相环，还包括：
第二电压控制振荡器，其联接到所述充电泵的输出节点。
8.一种用于操作锁相环的方法，包括：
在相位和频率检测器中，产生指示参考信号和反馈信号之间的差的信号；
将指示差异的信号提供给充电泵；以及
在充电泵中使用单位增益缓冲器，并在有源环路滤波器中使用单位增益缓冲器；以及
使用充电泵和有源环路滤波器，生成滤波后的振荡器控制信号。
9.根据权利要求8所述的方法，还包括：
断言第一控制信号，以导通第一晶体管，以通过第一充电泵节点、通过第一晶体管，将电荷提供给所述充电泵的输出节点；
当第一晶体管截止时，断言第二控制信号，以导通第二晶体管，以从联接至输出节点的电容器中去除电荷，所述电荷通过所述第二晶体管和第二充电泵节点去除；
使用所述第一控制信号的补充信号来控制第三晶体管，以响应于所述第三晶体管导通，而提供从所述第一充电泵节点到第三充电泵节点的路径；
使用所述第二控制信号的补充信号来控制第四晶体管，以响应于所述第三晶体管导通，而提供从所述第三充电泵节点到所述第二充电泵节点的路径；以及
使用联接在所述输出节点和所述第三充电泵节点之间的所述单位增益缓冲器，以使所述第三充电泵节点上的电压跟踪所述输出节点上的电压。
10.根据权利要求9所述的方法，还包括：
当所述第一晶体管和所述第二晶体管截止时，使用所述第三晶体管和所述第四晶体管，以在所述第一充电泵节点和所述第二充电泵节点之间提供路径。
11.根据权利要求9或10中任一项所述的方法，还包括：使用所述有源环路滤波器中的所述单位增益缓冲器，所述有源环路滤波器增加所述有源环路滤波器的有效电容。
12.根据权利要求11所述的方法，还包括：
基于第一电阻器和第二电阻器之间的比率来增大所述有效电容，所述第一电阻器联接在所述单位增益缓冲器的正输入端子与所述充电泵的输出节点之间，所述第二电阻器联接在所述充电泵的输出节点和所述第三充电泵节点之间，并且其中，有效电容增大的电容器联接在所述单位增益缓冲器的正输入端子与地之间。
13.根据权利要求8至10中的任一项所述的方法，还包括：
基于滤波后的振荡器控制信号，控制第一电压控制振荡器。
14.根据权利要求13所述的方法，还包括：
基于滤波后的振荡器控制信号，选择性地控制第二电压控制振荡器。
15.一种锁相环，包括：
相位和频率检测器，其用于提供指示参考信号和反馈信号之间的差的相位和频率检测器信号；
充电泵，其基于相位和频率检测器信号，向充电泵的输出节点提供电流；
有源环路滤波器，其联接到所述充电泵的输出节点，所述有源环路滤波器提供了有源环路滤波器中的电容器的增大的有效电容；以及
单位增益缓冲器，其联接作为所述充电泵的一部分，以及所述单位增益缓冲器进一步联接作为有源环路滤波器的一部分；
其中，所述充电泵包括：
第一晶体管，其联接在第一电流源和所述充电泵的输出节点之间；
第二晶体管，其联接在第二电流源与所述充电泵的输出节点之间；
第三晶体管，其联接在所述第一电流源和所述单位增益缓冲器的输出端子之间；
第四晶体管，其联接在所述单位增益缓冲器的输出端子与所述第二电流源之间；
其中，所述单位增益缓冲器的正输入端子通过所述有源环路滤波器的第一电阻器，联接到所述充电泵的输出节点；
所述有源环路滤波器的第二电阻联接在所述充电泵的输出节点与所述单位增益缓冲器的输出端子之间；以及
所述有源环路滤波器的电容器联接在所述单位增益缓冲器的正输入端子和地之间。
16.根据权利要求15所述的锁相环，还包括：
第一电压控制振荡器，其联接到所述充电泵的输出节点。
17.根据权利要求16所述的锁相环，还包括：
第二电压控制振荡器，其联接到所述充电泵的输出节点。
18.根据权利要求16或17中的任一项所述的锁相环，其中，
所述第一晶体管联接以接收第一栅极控制信号；
所述第二晶体管联接以接收第二栅极控制信号；
所述第三晶体管联接以接收所述第一栅极控制信号的互补信号；以及
所述第四晶体管联接在所述第三晶体管和所述第二电流源之间，并且联接以接收所述第二栅极控制信号的互补信号。
19.根据权利要求16或17中的任何一项所述的锁相环，还包括：
其中，当所述第一晶体管和所述第二晶体管截止时，所述第三晶体管和所述第四晶体管在所述第一电流源和所述第二电流源之间提供路径。
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