TWI469527B - 相位頻率調校方法及其鎖相迴路電路 - Google Patents

相位頻率調校方法及其鎖相迴路電路 Download PDF

Info

Publication number
TWI469527B
TWI469527B TW098107231A TW98107231A TWI469527B TW I469527 B TWI469527 B TW I469527B TW 098107231 A TW098107231 A TW 098107231A TW 98107231 A TW98107231 A TW 98107231A TW I469527 B TWI469527 B TW I469527B
Authority
TW
Taiwan
Prior art keywords
phase
transistor
terminal
reference signal
signal
Prior art date
Application number
TW098107231A
Other languages
English (en)
Other versions
TW201034390A (en
Inventor
呂學士
陳憲穀
Original Assignee
國立台灣大學
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 國立台灣大學 filed Critical 國立台灣大學
Priority to TW098107231A priority Critical patent/TWI469527B/zh
Priority to US12/718,291 priority patent/US8354867B2/en
Publication of TW201034390A publication Critical patent/TW201034390A/zh
Application granted granted Critical
Publication of TWI469527B publication Critical patent/TWI469527B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
    • H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

相位頻率調校方法及其鎖相迴路電路
本發明係關於一種相位頻率調校方法及其鎖相迴路電路，特別係指一種擁有較大迴路頻寬、較低頻外雜訊之相位頻率偵測方法及其鎖相迴路電路。
毫米波(Millimeter wave)係泛指波長為1~10毫米之電波，換算成頻率約為30~300GHz；毫米波技術影響民生及國防工業甚鉅，此頻帶相較於傳統微波頻段，其頻寬較大，可達到每秒十億位元(Gbit/s)的高資料傳輸，與紅外線及可見光相比，毫米波在惡劣天候中衰減較小，另外亦有較優的抗電子干擾、抗截聽和通信頻率複用距離短等特性，可解決目前都市區域通信密集，訊號相互干擾的問題。就毫米波應用上而言，傳送訊號或接收訊號之鎖相迴路(Phase locked loop,PLL)電路係為重要的構成要素，換言之，鎖相迴路基本作動係經由迴路控制系統的回授作用(Feedback)，驅動可變頻率之振盪元件，使其能快速且持續穩定地和一參考振盪源達到同相位之狀態，即為相位鎖定(Phase locked)。請參考第一圖所示，其係一種常見之鎖相迴路電路(1)設計架構，係由五個子電路所組成，其包括有：一相位頻率 偵測器(Phase/Frequency Detector,PFD)(10)，係用以偵測參考訊號(15)與除頻後之回授訊號(16)之差異；一電荷幫浦(Charge Pump,CP)(11)，係接收自上述之相位頻率偵測器(10)偵測參考訊號(15)與回授訊號(16)之差異結果，根據該結果產生一控制電壓(17)；一迴路濾波器(Loop Filter,LF)(12)，係一種低通濾波器，接收自電荷幫浦(11)之控制電壓(17)後，將該控制電壓(17)之高頻部份過濾傳送至下一階電路；一壓控振盪器(Voltage Controlled Oscillator,VCO)(13)，係接收迴路濾波器(12)傳送之控制電壓(17)轉換成一振盪訊號(18)輸出；一除頻器(Frequency Divider,FD)(14)，係將該壓控振盪器(13)所產生之振盪訊號(18)降頻後回授至該相位頻率偵測器(10)。上述之傳統鎖相迴路電路(1)，為求得能有擁有穩定的參考訊號(15)，大多採用石英振盪器來獲得最大200MHz的振盪頻率，然而，熟悉鎖相迴路電路領域之人士皆了解穩定的迴路頻寬為參考訊號之振盪頻率的十分之一，換言之，以20MHz的迴路頻寬於30GHz以上的毫米波應用，並無法抑制由壓控振盪器產生的頻外雜訊。請參考第二圖所示，其係一種傳統式相位頻率偵測器(2)，係利用一交集邏輯閘(AND gate)(21)配合迴路作為一重置方法，當參考訊號(15)與回授訊號(16)相位不同步時會進行重置，然而，重置作業的進行受限於該交集邏輯閘(21)的工作速度，當輸入之參考訊號 (15)或回授訊號(16)頻率高於該交集邏輯閘(21)可處理之速度時，會產生無法預期的錯誤或訊號無法同步之問題。因此，配合參考第三圖，其係一種改良式的相位頻率偵測器(3)，該相位頻率偵測電路(3)之電路配置是將訊號頻率延遲四分之一週期，換言之，在該相位頻率偵測電路(3)將訊號之相位延遲九十度後，可成功解決利用重置作業而產生工作速度太慢之問題，然而，當頻率高到數十GHz時，該如何精確將電路配置安排使得訊號可以成功延遲四分之一週期，勢必在電路配置上會受限於繞線技術，換言之，當訊號頻率無法精確地延遲四分之一週期時，該相位頻率偵測電路(3)便無法正確運作，導致該相位頻率偵測電路(3)將受到工作頻率的限制。綜上所述，相位頻率偵測器在偵測參考訊號與除頻後之回授訊號之差異，進而執行相位鎖定之動作對於鎖相迴路電路而言顯得非常重要，然而，目前習知之相位頻率偵測器之設計，普遍受限於操作頻率過低，也因為操作頻率過低而導致迴路頻寬過窄及頻外雜訊過大之缺陷，而限制了鎖相迴路電路朝更高頻環境應用發展。
本發明主要目的係提供一種高速且具有高操作頻率之相位頻率調校方法，只需單純偵測一具壓控振盪器之鎖相迴路電路的參考訊號與回授訊號高低電位，可快速調變壓控振盪器之振盪頻率調整該回授訊號頻率，以加快鎖相迴路電路之相位鎖定，其包括有：初始設定：當參考訊號與回授訊號為相同電位時，設定為初始狀態；閘道機制：包括有開通與關閉兩 方式，初始設定為開通，爾後係根據下述鎖定機制設定開通或關閉時機，當設定為開通時，則執行比較機制；當設定為關閉時，則執行鎖定機制；比較機制：判斷參考訊號與回授訊號之電位是否相同，若參考訊號與回授訊號之電位相同則執行鎖定機制；若參考訊號與回授訊號之電位不相同則執行調整機制；調整機制：當參考訊號之電位高於回授訊號之電位時，則增加該回授訊號頻率再回到該比較機制；當參考訊號之電位低於回授訊號之電位時，則降低該回授訊號頻率再回到該比較機制；鎖定機制：判斷該參考訊號和該回授訊號之電位是否和初始狀態設定之電位相同，若是則回到閘道機制；若不是則設定該閘道機制為關閉並且不理會該參考訊號與該回授訊號之電位改變，直到該參考訊號與該回授訊號之電位和初始狀態設定之電位相同後回到比較機制並設定該閘道機制為開通。本發明之另一目的係提供一種可針對高頻對高頻比較之高迴路頻寬及較低頻外雜訊之鎖相迴路電路，該鎖相迴路電路包括有：一延遲鎖定迴路(Delay Locked Loop,DLL)，係自外部接收一時脈訊號，並將該時脈訊號經複數次延遲取樣產生一參考訊號，其中，該參考訊號係一種弦波訊號；一相位頻率偵測器(Phase/Frequency Detector,PFD)，係用以偵測該參考訊號與除頻後之一回授訊號之差異產生一控制電壓，其中，該回授訊號係一種弦波訊號；一迴路濾波器(Loop Filter,LF)，係一種低通濾波器，接收自該相位頻率偵測器之控制電壓後，將該控制電壓之高頻部份過濾傳送至下一階電路；一壓控振盪器( Voltage Controlled Oscillator,VCO)，係接收該迴路濾波器傳送之控制電壓轉換成一振盪訊號輸出；及一除頻器(Frequency Divider,FD)，係將該壓控振盪器所產生之振盪訊號降頻後回授至該相位頻率偵測器。其中，上述之延遲鎖定迴路係包括有：複數個延時元件，係延遲自外部接收之時脈訊號；取樣結合器，係於一週期內取出複數個經延遲前與延遲後之時脈訊號差值部份，將其相互結合後產生一參考訊號；一同步相位頻率偵測器，係用以偵測延遲前與延遲後之時脈訊號是否同步；一同步電荷幫浦，係接收自該同步相位頻率偵測器所偵測延遲前與延遲後之時脈訊號的差異結果，根據該結果產生一控制電壓；一同步迴路濾波器，係一種低通濾波器，接收自該同步電荷幫浦之控制電壓後，將該控制電壓之高頻部份過濾後同時傳送至該複數個延時元件，以調整延時元件，確保該時脈訊號與參考訊號同步。本發明之又一目的，係提供一種可於高頻操作之相位頻率偵測器，係包括有：二波形處理模組，各波形處理模組係將自外部輸入之參考訊號或回授訊號自一種弦波訊號轉換成一種方波訊號；一仲裁模組，係根據接收自該波形處理模組所傳來之參考訊號與回授訊號，產生一仲裁訊號；一電壓電流轉換模組，係接收該仲裁模組之仲裁訊號及該波形處理模組之參考訊號與回授訊號，根據該仲裁訊號電壓高低狀態以進行驅動，並且，依據參考訊號與回授訊號發送一控制電壓至一迴路濾波器，其中，該控制電壓包括有一上拉訊號和一下拉訊號。上述上拉訊號係用於控制壓控振盪器以增加其振盪頻率。上 述下拉訊號係用於控制壓控振盪器以降低其振盪頻率。
(1)‧‧‧鎖相迴路電路
(10)‧‧‧相位頻率偵測器
(11)‧‧‧電荷幫浦
(12)‧‧‧迴路濾波器
(13)‧‧‧壓控振盪器
(14)‧‧‧除頻器
(15)‧‧‧參考訊號
(16)‧‧‧回授訊號
(17)‧‧‧控制電壓
(18)‧‧‧振盪訊號
(2)‧‧‧相位頻率偵測器
(21)‧‧‧交集邏輯閘
(3)‧‧‧相位頻率偵測器
(40)‧‧‧延遲鎖定迴路
(401)‧‧‧延時元件
(402)‧‧‧取樣結合器
(403)‧‧‧同步相位頻率偵測器
(404)‧‧‧同步電荷幫浦
(405)‧‧‧同步迴路濾波器
(406)‧‧‧控制電壓
(41)‧‧‧時脈訊號
(42)‧‧‧參考訊號
(43)‧‧‧相位頻率偵測器
(44)‧‧‧回授訊號
(45)‧‧‧控制電壓
(46)‧‧‧迴路濾波器
(47)‧‧‧壓控振盪器
(48)‧‧‧振盪頻率
(49)‧‧‧除頻器
(50)‧‧‧波形處理模組
(51)‧‧‧仲裁模組
(511)‧‧‧仲裁訊號
(52)‧‧‧電壓電流轉換模組
(521)‧‧‧控制電壓
(VDD)‧‧‧電壓端
(GND)‧‧‧接地端
(61)‧‧‧正相位頻率訊號輸入端
(62)‧‧‧反相位頻率訊號輸入端
(63)‧‧‧正相位頻率訊號輸出端
(64)‧‧‧反相位頻率訊號輸出端
(71)‧‧‧主雙軌
(711)‧‧‧主單軌
(72)‧‧‧正相輔雙軌
(721)‧‧‧正向輔單軌
(7211)‧‧‧正相位參考訊號輸入端
(7212)‧‧‧正相位回授訊號輸入端
(722)‧‧‧反向輔單軌
(73)‧‧‧反相輔雙軌
(7221)‧‧‧正相位參考訊號輸入端
(7222)‧‧‧正相位回授訊號輸入端
(731)‧‧‧正向輔單軌
(732)‧‧‧反向輔單軌
(7311)‧‧‧反相位參考訊號輸入端
(7312)‧‧‧反相位回授訊號輸入端
(7321)‧‧‧反相位參考訊號輸入端
(7322)‧‧‧反相位參考訊號輸入端
(80)‧‧‧仲裁輸入端
(81)‧‧‧參考訊號暫存電路
(812)‧‧‧反相位參考訊號輸入端
(811)‧‧‧正相位參考訊號輸入端
(82)‧‧‧回授訊號暫存電路
(821)‧‧‧正相位回授訊號輸入端
(822)‧‧‧反相位回授訊號輸入端
(90)‧‧‧初始設定
(91)‧‧‧閘道機制
(92)‧‧‧比較機制
(93)‧‧‧調整機制
(94)‧‧‧鎖定機制
(TR1)‧‧‧輸入電晶體
(TR2)‧‧‧第一電晶體
(TR3)‧‧‧第二電晶體
(TR4)‧‧‧第三電晶體
(TR5)‧‧‧第四電晶體
(TR6~TR9)‧‧‧電晶體
(TR10)‧‧‧第五電晶體
(TR11)‧‧‧第六電晶體
(TR12)‧‧‧仲裁輸入電晶體
(TR13、TR17)‧‧‧第七電晶體
(TR14、TR18)‧‧‧第八電晶體
(TR15、TR19)‧‧‧第九電晶體
(TR16)‧‧‧仲裁訊號輸入電晶體
第一圖係傳統之鎖相迴路電路架構示意圖。第二圖係傳統之具有重置迴路的相位頻率偵測器電路圖。第三圖係傳統之改良相位頻率偵測電路圖。第四圖係本發明之鎖相迴路電路架構示意圖。第五圖係本發明相位頻率偵測器架構示意圖。第六圖係本發明相位頻率偵測器之波形處理模組的電路圖。第七圖係本發明相位頻率偵測器之仲裁模組的電路圖。第八圖係本發明相位頻率偵測器之電壓電流轉換模組的電路圖。第九圖係本發明相位頻率調校方法流程圖。
為使熟悉該項技藝人士瞭解本發明之目的，茲配合圖式將本發明之較佳實施例詳細說明如下。請參考第四圖所示，其為本發明鎖相迴路電路之一實施例，係包括有：一延遲鎖定迴路(Delay Locked Loop,DLL)(40)，係自外部接收一時脈訊號(41)，並將該時脈訊號(41)經複數次延遲取樣產生一參考訊號(42)，其中，該參考訊號(42)係一種弦波訊號；一相位頻率偵測器(Phase/Frequency Detector,PFD)(43)，係用以偵測該參考訊號(42)與一回授訊號(44)之差異產生一控制電壓(45)，其中，該回授訊號(44)係一種弦波訊號；一迴路濾波器(Loop Filter,LF)(46)，係一種低通濾波器，接收該相位頻率偵測器(43)之控制電壓(45)後，將該控制電壓(45)之高頻部份過濾後傳送至下一階電路；一壓 控振盪器(Voltage Controlled Oscillator,VCO)(47)，係接收該迴路濾波器(46)傳送之控制電壓(45)轉換成一振盪訊號(48)輸出；及一除頻器(Frequency Divider,FD)(49)，係將該壓控振盪器(47)所產生之振盪訊號(48)降頻後回授至該相位頻率偵測器(43)。
其中，上述之延遲鎖定迴路(40)係包括有：複數個延時元件(401)，係延遲自外部接收之時脈訊號(41)；取樣結合器(402)，係於一週期內取出複數個經延遲前與延遲後之時脈訊號差值部份，將其相互結合後產生該參考訊號(42)；一同步相位頻率偵測器(403)，係用以偵測延遲前與延遲後之時脈訊號是否同步；一同步電荷幫浦(404)，係接收自上述之同步相位頻率偵測器(403)偵測延遲前與延遲後之時脈訊號的差異結果，根據該結果產生一控制電壓(406)；一同步迴路濾波器(405)，係一種低通濾波器，接收自該同步電荷幫浦(404)之控制電壓(406)後，將該控制電壓(406)之高頻部份過濾後傳送至複數個延時元件(401)，調整該延時元件(401)延遲該時脈訊號(41)的程度，以確保該時脈訊號(41)延遲前後的同步性。
另請配合參考第五圖所示，上述之相位頻率偵測器(43)，係包括有：二波形處理模組(50)，係將自外部輸入之參考訊號(42)或回授訊號(44)自一種弦波訊號轉換成一種方波訊號；仲裁模組(51)，係根據接收自該波形 處理模組(50)所傳來之參考訊號(42)與回授訊號(44)，產生一仲裁訊號(511)；一電壓電流轉換模組(52)，係接收該仲裁模組(51)之仲裁訊號(511)及該波形處理模組(50)之參考訊號(42)與回授訊號(44)，根據該仲裁訊號(511)電壓高低狀態驅動該電壓電流轉換模組(52)，並且，依據參考訊號(42)與回授訊號(44)發送一控制電壓(521)至該迴路濾波器，其中，該控制電壓(521)包括有一上拉訊號和一下拉訊號。上述上拉訊號係用於控制該壓控振盪器以增加其振盪頻率。上述下拉訊號係用於控制該壓控振盪器以降低其振盪頻率。藉由上述之電路配置，本發明鎖相迴路電路之相位頻率偵測器(43)係直接接收該參考訊號(42)和回授訊號(44)之電壓狀態來發送該控制電壓(521)以改變該壓控振盪器(47)之振盪訊號(48)的頻率，無須擔心該相位頻率偵測器(43)之工作頻率是否不夠高，因此，可以達到高頻對高頻的相位頻率比較。如此一來，當相位頻率偵測器(43)可以處理高頻訊號時，其高頻訊號便擁有較高的訊號頻寬，相較於習知之鎖相迴路電路，本發明鎖相迴路電路可以擁有較低的頻外雜訊，另外，也不需要遷就相位頻率偵測器(43)的工作頻率而將除頻器(49)做成高除數的除頻器，故可減少除頻器(49)電路配置的面積與功率的消耗。請參考第五及六圖所示，上述之波形處理模組(50)係一種軌對軌(rail-to-rail)電路架構，係包括有：一電壓端(VDD)；複數個接地端(GN D)；一正相位頻率訊號輸入端(61)，係接收該參考訊號(42)或該回授訊號(44)之正相位訊號；一反相位頻率訊號輸入端(62)，係接收該參考訊號(42)或該回授訊號(44)之反相位訊號；一正相位頻率訊號輸出端(63)，係輸出經轉換成方波之參考訊號(42)及回授訊號(44)的正相位訊號；一反相位頻率訊號輸出端(64)，係輸出經轉換成方波之參考訊號(42)或回授訊號(44)的反相位訊號；一對輸入電晶體(TR1)，各輸入電晶體(TR1)之閘極連結於對應之反相位頻率訊號輸入端(62)及正相位頻訊號輸入端(61)，各輸入電晶體之源極連接於該接地端(GND)；一對第一電晶體(TR3)，該第一電晶體(TR3)之源極連接於該電壓端(VDD)，該第一電晶體(TR3)之閘極連接於該接地端(GND)，另外，各第一電晶體(TR3)之汲極對應連接於該正相位頻率訊號輸出端(63)及該反相位頻率訊號輸出端(64)；一對第二電晶體(TR2)，各第二電晶體(TR2)之汲極係連接於對應之第一電晶體(TR3)之汲極，各第二電晶體(TR2)之閘極係連接於另一個第一電晶體(TR3)之汲極，另外，該第二電晶體(TR2)之汲極對應連接於該正相位頻率訊號輸出端(63)及該反相位頻率訊號輸出端(64)。因此，藉由上述之軌對軌(rail-to-rail)電路架構的波形處理模組(50)，當一弦波訊號自該正相位頻率訊號輸入端(61)及該反相位頻率訊號輸入端(62)輸入時，透過該輸入電晶體(TR1 )、該第一電晶體(TR3)和該第二電晶體(TR2)之交互耦接的電路結構，產生一種以差動運算滯回(hysteresis)的方式，使得輸入之弦波訊號轉換至一種方波訊號。請參考第五及七圖所示，仲裁模組(51)之電路架構，係包括有：一電壓端(VDD)；一接地端(GND)；一主雙軌(71)，係包括有兩主單軌(711)，各主單軌(711)兩端分別連接於該電壓端(VDD)與該接地端(GND)；一仲裁輸出端，係連接於該主雙軌(71)中之一主單軌(711)，用來輸出該仲裁訊號(74)；一正相輔雙軌(72)，係包括有一正向輔單軌(721)和一反向輔單軌(722)，該正向輔單軌(721)之一端連接於設有該仲裁輸出端(74)之主單軌(711)，另一端則連接於該接地端(GND)，另外，該反向輔單軌(722)之一端係連接異於該正向輔單軌(721)連接之主單軌(711)，另一端則亦連接於該接地端(GND)；一反相輔雙軌(73)，係包括有一正向輔單軌(731)和一輔單軌(732)，該反向輔單軌(732)之一端連接於設有該仲裁輸出端(74)之主單軌(711)，另一端則連接於該接地端(GND)，另外，該正向輔單軌(731)之一端係連接異於該反向輔單軌(732)連接之主單軌(711)，另一端則亦連接於該接地端(GND)。上述之主雙軌(71)中的主單軌(711)包括有：一第三電晶體(TR4)，源極係連接於該接地端(GND)，閘極係連接於另一主單軌之第三電晶體(TR4)的 汲極；一第四電晶體(TR5)，閘極係連接於該接地端(GND)，源極係連接於該電壓端(VDD)，汲極則係連接於該第三電晶體(TR4)之汲極。上述之正相輔雙軌(72)的正向輔單軌(721)，係包括有：一電壓端(VDD)；一接地端(GND)；一個正相位參考訊號輸入端(7211)，係接收自該波形處理模組(50)所傳送之正相位的參考訊號(42)；一個正相位回授訊號輸入端(7212)，係接收自該波形處理模組(50)所傳送之正相位的回授訊號(44)；三個電晶體(TR6)，係分別以源極及汲極相互串聯，其閘極依序連接有該正相位參考訊號輸入端(7211)、該正相位回授訊號輸入端(7212)及該電壓端(VDD)，其中，該閘極連接於該電壓端(VDD)之電晶體(TR6)的汲極連接於該仲裁輸出端(74)，另外，閘極連接於該正相位參考訊號輸入端(7211)之電晶體(TR6)的源極連接於該接地端(GND)。上述之正相輔雙軌(72)的反向輔單軌(722)，係包括有：一接地端(GND)；一個正相位參考訊號輸入端(7221)，係接收自該波形處理模組(50)所傳送之正相位的參考訊號(42)；一個正相位回授訊號輸入端(7222)，係接收自該波形處理模組(50)所傳送之正相位的回授訊號(44)；三個電晶體(TR7)，其閘極依序連接有該正相位回授訊號輸入端(7222)、該正相位參考訊號輸入端(7221)及該接地端(GND)，其中，該閘極連接於接地端(GND)之電晶體(TR7 )的汲極連接於未接有該仲裁輸出端(74)之第三電晶體(TR4)的汲極，閘極連接於該正相位回授訊號輸入端(7222)之電晶體(TR7)的源極係連接於該接地端(GND)，另外，閘極連接有該正相位參考訊號輸入端(7221)之電晶體汲極係連接於該正向輔單軌(721)之連接於正相位回授訊號輸入端(7212)之電晶體(TR6)汲極。上述之反相輔雙軌(73)的正向輔單軌(731)，係包括有：一電壓端(VDD)；一個反相位參考訊號輸入端(7311)，係接收自該波形處理模組(50)所傳送之反相位的參考訊號(42)；一個反相位回授訊號輸入端(7312)，係接收自該波形處理模組(50)所傳送之反相位的回授訊號(44)；三個電晶體(TR8)，其閘極依序連接有該反相位參考訊號輸入端(7311)、該反相位回授訊號輸入端(7312)及該電壓端(VDD)，其中，該閘極連接於電壓端(VDD)之電晶體(TR8)的汲極連接於未接有該仲裁輸出端(74)之第三電晶體(TR4)的汲極，另外其閘極連接於該反相位參考訊號輸入端(7311)之電晶體(TR8)的源極係連接於該接地端(GND)。上述之反相輔雙軌(73)的反向輔單軌(732)，係包括有：一接地端(GND)；一個反相位參考訊號輸入端(7321)，係接收自該波形處理模組(50)所傳送之反相位的參考訊號(42)；一個反相位回授訊號輸入端(7322)，係接收自該波形處理模組(50)所傳送之反相位的回授訊號(44)；三個電晶體 (TR9)，其閘極依序連接有該反相位回授訊號輸入端(7322)、該反相位參考訊號輸入端(7321)及該接地端(GND)，其中，該閘極連接於接地端(GND)之電晶體(TR9)的汲極連接於該仲裁輸出端(74)，閘極連接於該反相位回授訊號輸入端(7322)之電晶體(TR9)的源極係連接於該接地端(GND)，另外，閘極連接有該反相位參考訊號輸入端(7321)之電晶體(TR9)汲極係連接於該正向輔單軌(731)之連接於反相位回授訊號輸入端(7312)之電晶體(TR8)汲極。因此，藉由上述之仲裁模組(51)之電路，當正相位參考訊號(42)與正相位回授訊號(44)為高電位狀態時，由於該正相輔雙軌(72)及該反相雙輔軌(73)係具有分別連接於該電壓端(VDD)及接地端(GND)之電晶體(TR6~TR9)，使得一電流自仲裁訊號輸出端(74)流向接地端，以進行所謂放電(discharge)之動作，進而產生一低電位之仲裁訊號(511)；同理，當正相位參考訊號與正相回授訊號為低電位時，該電流係流向電壓端(VDD)，以進行所謂充電(charge)之動作，進而產生一高電位之仲裁訊號(511)。請參考第五及八圖所示，上述之電壓電流轉換模組(52)之電路，係包括有：一電壓端(VDD)；一接地端(GND)；一仲裁輸入端(80)，係接收自該仲裁模組(51)傳送之仲裁訊號(511)；控制電壓輸出端(83)，係根據該仲裁訊號(511)、該參考訊號(42)與回授訊號(44)發送該控制 電壓(521)；二個第五電晶體(TR10)，其個別之閘極係相互連接，源極連接於該接地端(GND)；二個第六電晶體(TR11)，其中一第六電晶體(TR11)之汲極係對應連接於該第五電晶體(TR10)之汲極及該控制電壓輸出端(83)，其源極係連接於該電壓端(VDD)及其閘極係連接下述參考訊號暫存電路(81)，另一第六電晶體(TR11)之汲極則係分別與該第五電晶體(TR10)之閘極相互連接，其源極則連接於該電壓端(VDD)；一參考訊號暫存電路(81)，係連接於該仲裁輸入端(80)，用以接收該仲裁訊號(511)、正相之參考訊號(42)及反相之參考訊號(42)，連接至對應之第六電晶體(TR11)；一回授訊號暫存電路(82)，係連接於該仲裁輸入端(80)，用以接收該仲裁訊號(511)、正相回授訊號(44)及反相回授訊號(44)，連接至對應之第六電晶體(TR11)。上述之參考訊號暫存電路(81)，係包括有：一反相位參考訊號輸入端(812)，係接收自該波形處理模組(50)所傳送之反相位的參考訊號(42)；一正相位參考訊號輸入端(811)，係接收自該波形處理模組(50)所傳送之正相位的參考訊號(42)；一電壓端(VDD)；一接地端(GND)；一仲裁訊號輸入電晶體(TR12)，其閘極係連接於該仲裁訊號輸入端(80)，其源極係連接於該接地端(GND)；一對第七電晶體(TR13)，係藉由其源極相互串連並連接於該仲裁訊號輸入電晶體(TR12)之汲極，並於 其中一個第七電晶體(TR13)之閘極與該正相位參考號輸入端(811)連結，其汲極與對應之第六電晶體(TR11)閘極相互連接，另一第七電晶體(TR13)之閘極係連接於該反相位參考訊號輸入端(812)；一對第八電晶體(TR14)，係以一交叉耦合方式與第七電晶體(TR13)平行連接，該第八電晶體(TR14)之閘極對應連接於之第七電晶體(TR13)之汲極及另一第八電晶體(TR14)之汲極；一對第九電晶體(TR15)，各第九電晶體(TR15)之源極係連結於該電壓端(VDD)，其閘極連接於該接地端(GND)，其汲極連接於對應之第七電晶體(TR13)的汲極。上述之回授訊號暫存電路(82)，係包括有：一反相位回授訊號輸入端(822)，係接收自該波形處理模組(50)所傳送之反相位的回授訊號(44)；一正相位回授訊號輸入端(821)，係接收自該波形處理模組(50)所傳送之正相位的回授訊號(42)；一電壓端(VDD)；複數個接地端(VDD)；一仲裁訊號輸入電晶體(TR16)，其閘極係連接於該仲裁訊號輸入端(80)，其源極係連接於該接地端(GND)；一對第七電晶體(TR17)，該第七電晶體(TR17)源極相互串連並連接於該仲裁訊號輸入電晶體(TR16)之汲極，並於其中一個第七電晶體(TR17)之閘極與該正相位回授訊號輸入端(821)連結，其汲極與對應之第六電晶體(TR11)閘極相互連接，另一第七電晶體(TR17)之閘極係連接於該反相位回授訊號輸入端(8 22)；一對第八電晶體(TR18)，係以一交叉耦合方式與第七電晶體平行連接，該第八電晶體(TR18)之閘極連接於對應之第七電晶體(TR17)之汲極及另一第八電晶體(TR18)之汲極；一對第九電晶體(TR19)，其個別之源極係連接於該電壓端(VDD)，其閘極連接於該接地端(GND)，其汲極連接於對應之第七電晶體(TR17)的汲極。藉由上述之電壓電流轉換模組(52)之電路架構，該參考訊號暫存電路(81)及該回授訊號暫存電路(82)係接收該正、反相位之參考訊號(42)、該仲裁訊號(511)及該正、反相位之回授訊號(44)，藉由該正、反相位之參考訊號(42)及正、反相位之回授訊號(44)之時脈頻率來控制該仲裁訊號輸入電晶體(TR12、TR16)之開關頻率，並且藉由參考訊號(42)及回授訊號(44)之電壓狀態(高電位/低電位)產生該控制電壓(521)。請參考第九圖所示，本發明之相位頻率調校方法，係只需偵測一具壓控振盪器之鎖相迴路電路的參考訊號與回授訊號高低電位，調變壓控振盪器之振盪頻率來調整該回授訊號頻率，以加快該鎖相迴路電路之相位鎖定，其包括有：初始設定(90)：當參考訊號與回授訊號為相同電位時，設定為初始狀態；閘道機制(91)：包括有開通與關閉兩方式，初始設定為開通，爾後係根據下述鎖定機制設定開通或關閉時機，當設定為開通時，則執行比較機制；當設定為關閉時，則執行鎖定機制；比較機制(92)：判斷參考訊號與回授訊號之電位是否相同，若參考訊 號與回授訊號之電位相同則執行鎖定機制；若參考訊號與回授訊號之電位不相同則執行調整機制；調整機制(93)：當參考訊號之電位高於回授訊號之電位時，則增加該回授訊號頻率再回到該比較機制；當參考訊號之電位低於回授訊號之電位時，則降低該回授訊號頻率再回到該比較機制；鎖定機制(94)：判斷該參考訊號和該回授訊號之電位是否和初始狀態設定之電位相同，若是則回到閘道機制；若不是則設定該閘道機制為關閉並且不理會該參考訊號與該回授訊號之電位改變，直到該參考訊號與該回授訊號之電位和初始狀態設定之電位相同後回到比較機制並設定該閘道機制為開通。
(40)‧‧‧延遲鎖定迴路
(401)‧‧‧延時元件
(402)‧‧‧取樣結合器
(403)‧‧‧同步相位頻率偵測器
(404)‧‧‧同步電荷幫浦
(405)‧‧‧同步迴路濾波器
(406)‧‧‧控制電壓
(41)‧‧‧時脈訊號
(42)‧‧‧參考訊號
(43)‧‧‧相位頻率偵測器與電荷幫浦
(44)‧‧‧回授訊號
(45)‧‧‧控制電壓
(46)‧‧‧迴路濾波器
(47)‧‧‧壓控振盪器
(48)‧‧‧振盪頻率
(49)‧‧‧除頻器

Claims (10)

  1. 一種鎖相迴路電路，係至少包括有一相位頻率偵測器，其中該相位頻率偵測器係包括有：二波形處理模組，各波形處理模組係將自外部輸入之參考訊號或回授訊號自一種弦波訊號轉換成一種方波訊號；一仲裁模組，係根據接收自該波形處理模組所傳來之參考訊號與回授訊號，產生一仲裁訊號；一電壓電流轉換模組，係接收該仲裁模組之仲裁訊號及該波形處理模組之參考訊號與回授訊號，根據該仲裁訊號電壓高低狀態驅動該電壓電流轉換模組，並且，依據參考訊號與回授訊號發送一控制電壓至一迴路濾波器，用以調整一壓控振盪器之振盪頻率；其中該仲裁模組係包括有：一電壓端；一接地端；一主雙軌，係包括有兩主單軌，各主單軌兩端分別連接於該電壓端與該接地端；一仲裁輸出端，係連接於該主雙軌中之一主單軌，用來輸出該仲裁訊號；一正相輔雙軌，係包括有一正向輔單軌和一反向輔單軌，該正向輔單軌之一端連接於設有該仲裁輸出端之主單軌，另一端則連接於該接地端，另外，該反向輔單軌之一端係連接異於該正向輔單軌連接之主單軌，另一端則亦連接於該接地端；一反相輔雙軌，係包括有一正向輔單軌和一輔單軌，該反向輔單軌之一端連接於設有該仲裁輸出端之主單軌，另一端則連接於該接地端，另外，該正向輔單軌之一端係連接異於該反向輔單軌連接之主單軌，另一端則亦連接於該接地端。
  2. 如申請專利範圍第1項所述之鎖相迴路電路，其中該波形處理模組係一種軌對軌電路架構，係包括有：一電壓端；複數個接地端；一正相位頻率訊號輸入端，係接收該參考訊號或該回授訊號之正相位訊號；一反相位頻率訊號輸入端，係接收該參考訊號或該回授訊號之反相位訊號；一正相位頻率訊號輸出端，係輸出經轉換成方波之參考訊號及回授訊號的正相位訊號；一反相位頻率訊號輸出端，係輸出經轉換成方波之參考訊號或回授訊號的反相位訊號；一對輸入電晶體，其閘極連結於對應之反相位頻率訊號輸入端及正相位頻訊號輸入端，其源極連接於該接地端；一對第一電晶體，其源極連接於該電壓端，其閘極連接於該接地端，其汲極對應連接於該正相位頻率訊號輸出端及該反相位頻率訊號輸出端；一對第二電晶體，其汲極係連接於對應之第一電晶體之汲極，其閘極係連接於另一個第一電晶體之汲極，其汲極對應連接於該正相位頻率訊號輸出端及該反相位頻率訊號輸出端。
  3. 如申請專利範圍第1項所述之鎖相迴路電路，其中該電壓電流轉換模組係包括有：一電壓端；一接地端；一仲裁輸入端，係接收自該仲裁模組傳送之仲裁訊號；控制電壓輸出端，係根據該仲裁訊號、該參考訊號與回授訊號發送該控制電壓至該迴路濾波器；二個第五電晶體，其個別之閘極係相互連接，源極連接於該接地端；二個第六電晶體，其中一第六電晶體之汲極係對應連接於該第五電晶體之汲極及該控制電壓輸出端，其汲極係連接於該電壓端及其閘極係連接該參考訊號暫存電路，另一第六電晶體之汲極則係分別與該第五電晶 體之閘極相互連接，其汲極則連接於該電壓端；一參考訊號暫存電路，係連接於該仲裁輸入端，用以接收該仲裁訊號、該正相之參考訊號及該反相之參考訊號，連接至對應之第六電晶體；一回授訊號暫存電路，係連接於該仲裁輸入端，用以接收該仲裁訊號、該正相之回授訊號及該反相之回授訊號，連接至對應之第六電晶體。
  4. 如申請專利範圍第1項所述之鎖相迴路電路，其中該主雙軌中的主單軌係包括有：一第三電晶體，源極係連接於該接地端，閘極係連接於另一主單軌之第三電晶體的汲極；一第四電晶體，閘極係連接於該接地端，源極係連接於該電壓端，汲極則係連接於該第三電晶體之汲極。
  5. 如申請專利範圍第3項所述之鎖相迴路電路，其中該參考訊號暫存電路係包括有：一反相位參考訊號輸入端，係接收自該波形處理模組所傳送之反相位的參考訊號；一正相位參考訊號輸入端，係接收自該波形處理模組所傳送之正相位的參考訊號；一電壓端；一接地端；一仲裁訊號輸入電晶體，其閘極係連接於該仲裁訊號輸入端，源極係連接於該接地端；一對第七電晶體，係藉由該源極相互串連並連接於該仲裁訊號輸入電晶體之汲極，並於其中一個第七電晶體之閘極與該正相位參考號輸入端連結，其汲極與對應之第六電晶體閘極相互連接，另一第七電晶體之閘極係連接於該反相位參考訊號輸入端；一對第八電晶體，係以一交叉耦合方式與第七電晶體平行連接，該第八電晶體之閘極對應連接於之第七電晶體之汲極及另一第八電晶體之汲極；一對第九電晶體，各第 九電晶體之源極係連結於該電壓端，其閘極連接於該接地端，其源極連接於對應之第七電晶體的汲極。
  6. 如申請專利範圍第4項所述之鎖相迴路電路，其中該正相輔雙軌的正向輔單軌係包括有：一電壓端；一接地端；一個正相位參考訊號輸入端，係接收自該波形處理模組所傳送之正相位的參考訊號；一個正相位回授訊號輸入端，係接收自該波形處理模組所傳送之正相位的回授訊號；三個電晶體，該電晶體分別以源極及汲極相互串聯，其閘極依序連接有該正相位參考訊號輸入端、該正相位回授訊號輸入端及該電壓端，其中，該閘極連接於該電壓端之電晶體的汲極連接於該仲裁輸出端，另外，閘極連接於該正相位參考訊號輸入端之電晶體的源極連接於該接地端。
  7. 如申請專利範圍第5項所述之鎖相迴路電路，其中該回授訊號暫存電路係包括有：一反相位回授訊號輸入端，係接收自該波形處理模組所傳送之反相位的回授訊號；一正相位回授訊號輸入端，係接收自該波形處理模組所傳送之正相位的回授訊號；一電壓端；複數個接地端；一仲裁訊號輸入電晶體，其閘極係連接於該仲裁訊號輸入端，其源極係連接於該接地端；一對第七電晶體，該第七電晶體源極相互串連並連接於該仲裁訊號輸入電晶體之汲極，並於其中一個第七電晶體之閘極與該正相位參考號輸入端連結，其汲極與對應之第六電晶體閘極相互連接，另一第七電晶體之閘極係連接於該正相位回授訊號輸入端；一對第八電晶體，係以一交叉耦合方式與第七電晶體平行連接，該第八電晶體之閘極連接於對應 之第七電晶體之汲極及另一第八電晶體之汲極；一對第九電晶體，各第九電晶體之汲極係連接於該電壓端，其閘極連接於該接地端，其源極連接於對應之第七電晶體的汲極。
  8. 如申請專利範圍第6項所述之鎖相迴路電路，其中該正相輔雙軌的反向輔單軌係包括有：一接地端；一個正相位參考訊號輸入端，係接收自該波形處理模組所傳送之正相位的參考訊號；一個正相位回授訊號輸入端，係接收自該波形處理模組所傳送之正相位的回授訊號；三個電晶體，其閘極依序連接有該正相位回授訊號輸入端、該正相位參考訊號輸入端及該接地端，其中，該閘極連接於接地端之電晶體的汲極連接於未接有該仲裁輸出端之第三電晶體的汲極，閘極連接於該正相位回授訊號輸入端之電晶體的源極係連接於該接地端，另外，閘極連接有該正相位參考訊號輸入端之電晶體汲極係連接於該正向輔單軌之連接於正相位回授訊號輸入端之電晶體汲極。
  9. 如申請專利範圍第8項所述之鎖相迴路電路，其中該反相輔雙軌的正向輔單軌係包括有：一電壓端；一個反相位參考訊號輸入端，係接收自該波形處理模組所傳送之反相位的參考訊號；一個反相位回授訊號輸入端，係接收自該波形處理模組所傳送之反相位的回授訊號；三個電晶體，其閘極依序連接有該反相位參考訊號輸入端、該反相位回授訊號輸入端及該電壓端，其中，該閘極連接於電壓端之電晶體的汲極連接於未接有該仲裁輸出端之第三電晶體的汲極，另外其閘極連接於該反相位參考訊號輸入端之電晶體的源極係連接於該接 地端。
  10. 如申請專利範圍第9項所述之鎖相迴路電路，其中該反相輔雙軌的反向輔單軌係包括有：一接地端；一個反相位參考訊號輸入端，係接收自該波形處理模組所傳送之反相位的參考訊號；一個反相位回授訊號輸入端，係接收自該波形處理模組所傳送之反相位的回授訊號；三個電晶體，其閘極依序連接有該反相位回授訊號輸入端、該反相位參考訊號輸入端及該接地端，其中，該閘極連接於接地端之電晶體的汲極連接於該仲裁輸出端，閘極連接於該反相位回授訊號輸入端之電晶體的源極係連接於該接地端，另外，閘極連接有該反相位參考訊號輸入端之電晶體汲極係連接於該正向輔單軌之連接於反相位回授訊號輸入端之電晶體汲極。
TW098107231A 2009-03-06 2009-03-06 相位頻率調校方法及其鎖相迴路電路 TWI469527B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW098107231A TWI469527B (zh) 2009-03-06 2009-03-06 相位頻率調校方法及其鎖相迴路電路
US12/718,291 US8354867B2 (en) 2009-03-06 2010-03-05 Phase-locked loop circuit and an associated method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW098107231A TWI469527B (zh) 2009-03-06 2009-03-06 相位頻率調校方法及其鎖相迴路電路

Publications (2)

Publication Number Publication Date
TW201034390A TW201034390A (en) 2010-09-16
TWI469527B true TWI469527B (zh) 2015-01-11

Family

ID=42677688

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098107231A TWI469527B (zh) 2009-03-06 2009-03-06 相位頻率調校方法及其鎖相迴路電路

Country Status (2)

Country Link
US (1) US8354867B2 (zh)
TW (1) TWI469527B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012060606A (ja) * 2010-09-13 2012-03-22 Toshiba Corp 半導体集積回路および無線通信装置
US8461890B1 (en) * 2011-07-20 2013-06-11 United Microelectronics Corp. Phase and/or frequency detector, phase-locked loop and operation method for the phase-locked loop
US8536915B1 (en) 2012-07-02 2013-09-17 Qualcomm Incorporated Low-noise and low-reference spur frequency multiplying delay lock-loop
US8803575B2 (en) 2012-07-02 2014-08-12 Qualcomm Incorporated Charge pump circuit
CN106569035B (zh) * 2015-10-08 2019-02-22 南京南瑞继保电气有限公司 直接电压补偿的静止变频器同步相位检测方法
US10408049B2 (en) 2015-12-03 2019-09-10 Halliburton Energy Services, Inc. Downhole telemetry using adaptive feedback
CN117118409B (zh) * 2023-10-24 2024-01-09 上海兴感半导体有限公司 迟滞比较电路和电子芯片

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050134337A1 (en) * 2003-12-22 2005-06-23 Micron Technology, Inc. Clock signal distribution with reduced parasitic loading effects
US7068111B2 (en) * 2003-07-18 2006-06-27 Samsung Electronics Co., Ltd. PLL having a multi-level voltage-current converter and a method for locking a clock phase using multi-level voltage-current conversion
US7295824B2 (en) * 2004-04-30 2007-11-13 Advanced Micro Devices, Inc. Frequency multiplier pre-stage for fractional-N phase-locked loops
US20090033381A1 (en) * 2007-07-30 2009-02-05 Mediatek Inc. Phase locked loop, voltage controlled oscillator, and phase-frequency detector

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5220201A (en) * 1990-06-26 1993-06-15 Canon Kabushiki Kaisha Phase-locked signal generator
US5245223A (en) * 1992-03-17 1993-09-14 Hewlett-Packard Company CMOS latching comparator
US7266172B2 (en) * 1999-08-11 2007-09-04 Broadcom Corporation Fully differential CMOS phase-locked loop
US6275072B1 (en) * 1999-10-07 2001-08-14 Velio Communications, Inc. Combined phase comparator and charge pump circuit
US20080061838A1 (en) * 2006-09-11 2008-03-13 Jinn-Shyan Wang Differential-type high-speed phase detector

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7068111B2 (en) * 2003-07-18 2006-06-27 Samsung Electronics Co., Ltd. PLL having a multi-level voltage-current converter and a method for locking a clock phase using multi-level voltage-current conversion
US20050134337A1 (en) * 2003-12-22 2005-06-23 Micron Technology, Inc. Clock signal distribution with reduced parasitic loading effects
US7295824B2 (en) * 2004-04-30 2007-11-13 Advanced Micro Devices, Inc. Frequency multiplier pre-stage for fractional-N phase-locked loops
US20090033381A1 (en) * 2007-07-30 2009-02-05 Mediatek Inc. Phase locked loop, voltage controlled oscillator, and phase-frequency detector

Also Published As

Publication number Publication date
US20100225368A1 (en) 2010-09-09
US8354867B2 (en) 2013-01-15
TW201034390A (en) 2010-09-16

Similar Documents

Publication Publication Date Title
TWI469527B (zh) 相位頻率調校方法及其鎖相迴路電路
JP5022575B2 (ja) クロック信号復元のための回路及び方法
KR101307662B1 (ko) 올 디지털 위상 동기 루프에서의 위상-디지털 변환기
US8253454B2 (en) Phase lock loop with phase interpolation by reference clock and method for the same
CN101309079B (zh) 一种用于锁相环电路(pll)的电荷泵结构
US8228126B2 (en) Multi-band burst-mode clock and data recovery circuit
US7456673B2 (en) Multi-phase clock generator
TWI420877B (zh) 用於產生時鐘信號之裝置及系統、以及調整壓控震盪器的頻率之方法
US10491368B2 (en) Frequency detector for clock recovery
US6670838B1 (en) Digital clock adaptive duty cycle circuit
US8816782B2 (en) Phase locked loop circuit having a voltage controlled oscillator with improved bandwidth
CN103141029B (zh) 采样器电路
US8508304B2 (en) Serdes VCO with phased outputs driving frequency to voltage converter
US20240171181A1 (en) Digital phase-locked loop and related merged duty cycle calibration scheme for frequency synthesizers
Rezayee et al. A 10-Gb/s clock recovery circuit with linear phase detector and coupled two-stage ring oscillator
WO2009139509A1 (en) Method of compensating jitters due to power supply variation and digitally controlled oscillator implemented thereof
US20230188314A1 (en) Multi-phase clock signal generation circuitry
Gui et al. A dual-path open-loop CMOS slew-rate controlled output driver with low PVT variation
Chen et al. A 2–20 Gbps Clock and Data Recovery Based on Phase Interpolation and Delay Locked Loop
JP3689645B2 (ja) データ幅補正装置
JP2021034784A (ja) 注入同期型分周器
US11824548B2 (en) Pulse generator for injection locked oscillator
TW201220696A (en) Time amplifier and phase locked loop using the same
TW201926903A (zh) 重新校準環形胞元電路
Du et al. A delay-locked frequency synthesizer with low phase noise performance

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees