KR100803360B1 - Ｐｌｌ 회로 및 그 제어 방법 - Google Patents

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Abstract

본 발명의 PLL(Phase Locked Loop) 회로는, 저역 통과 필터에서 출력되는 제어 전압을 버퍼링하여 바이어스 전압을 생성하는 버퍼; 및 상기 바이어스 전압을 입력 받아 출력 클럭을 발진시키는 전압 제어 발진기;를 포함하며, 상기 버퍼는, 상기 제어 전압과 피드백 된 상기 바이어스 전압을 비교하여 비교 전압을 생성하는 비교부; 및 상기 제어 전압, 상기 바이어스 전압 및 상기 비교 전압의 전위 레벨에 따라 상기 바이어스 전압의 전위 레벨을 제어하는 전압 생성부;를 포함하는 것을 특징으로 한다.
PLL 회로, 버퍼, 바이어스 전압

Description

ＰＬＬ 회로 및 그 제어 방법{PLL Circuit and Method for Controlling the Same}
도 1은 종래의 기술에 따른 PLL 회로의 저역 통과 필터의 구성도,
도 2는 본 발명에 따른 PLL 회로의 구성을 나타낸 블록도,
도 3은 도 2에 도시한 버퍼의 상세 구성을 나타낸 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 위상 검출기 20 : 저역 통과 필터
30 : 버퍼 40 : 전압 제어 발진기
50 : 클럭 분주기
본 발명은 PLL(Phase Locked Loop) 회로 및 그 제어 방법에 관한 것으로, 보다 상세하게는 안정적으로 클럭의 위상 고정 동작을 수행하는 PLL 회로 및 그 제어 방법에 관한 것이다.
반도체 메모리 장치가 점점 더 고속화 되어 가는 추세에 따라 외부 클럭의 주파수가 점점 더 높아지고 있고, 그에 따라 내부 클럭의 주파수 또한 높아지고 있 다. 따라서 종래 기술에 따라 DLL(Delay Locked Loop) 회로를 사용하는 반도체 메모리 장치에서는 클럭에 동기시켜 데이터를 입출력하는 동작이 불안정해지게 된다. 특히 그래픽 메모리 등의 고속 동작을 요하는 반도체 메모리 장치에서는 클럭에 의해 생성되는 데이터 스트로빙 신호와 데이터와의 타이밍 마진이 감소하므로 데이터 입력 동작에 대한 신뢰도가 떨어진다.
따라서 고속으로 동작하는 반도체 메모리 장치에서는 PLL 회로를 사용하여 데이터 입력 동작을 수행함으로써 데이터 입력 동작을 안정화시키고자 하는 기술이 도입되었다. 이러한 기술이 적용된 반도체 메모리 장치는 PLL 회로를 이용하여 클럭과 입력 데이터와의 타이밍을 비교하여 그 위상 차이를 판별하며, 클럭에 대해 데이터의 위상을 제어하여 클럭과 데이터를 동기시킴으로써 데이터 입력 동작에 대한 신뢰도를 향상시킨다.
PLL 회로는 위상 검출기, 저역 통과 필터, 전압 제어 발진기 및 클럭 분주기를 구비한다. 이 때 상기 위상 검출기는 입력 클럭과 피드백 클럭의 위상을 비교하여 풀업 제어 신호와 풀다운 제어 신호를 생성하는 기능을 수행한다. 이후 상기 저역 통과 필터는 상기 풀업 제어 신호와 상기 풀다운 제어 신호의 입력에 대응하여 전압을 펌핑하고 펌핑된 전압의 노이즈(Noise) 성분을 제거하는 동작을 수행한다. 그리고 상기 전압 제어 발진기는 상기 저역 통과 필터로부터 전달되는 제어 전압에 대응하여 출력 클럭을 발진시키는 동작을 수행한다. 상기 클럭 분주기는 상기 출력 클럭의 주파수를 소정 비율로 나누어 상기 피드백 클럭을 생성한다.
이하, 종래의 기술에 따른 PLL 회로의 저역 통과 필터를 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 PLL 회로의 저역 통과 필터의 구성도이다.
도시한 바와 같이, 상기 저역 통과 필터는 풀업 제어 신호(plup)가 인에이블 되면 외부 공급전원(VDD)으로부터 제 1 펌핑 전압(Vpmp1)을 생성하여 제 1 노드(N1)에 공급하는 풀업 펌프부(2), 풀다운 제어 신호(pldn)가 인에이블 되면 상기 제 1 노드(N1)에 인가된 전압으로부터 제 2 펌핑 전압(Vpmp2)을 생성하여 접지단에 공급하는 풀다운 펌프부(4) 및 상기 제 1 노드(N1)에 인가된 신호의 노이즈 성분을 제거하여 제어 전압(Vctrl)으로서 출력하는 필터부(6)로 구성된다.
여기에서 상기 풀업 펌프부(2)는 제 1 전압 펌프(3)와 PMOS 트랜지스터(PMOS)를 구비한다.
그리고 상기 풀다운 펌프부(4)는 NMOS 트랜지스터(NMOS)와 제 2 전압 펌프(5)를 구비한다.
이와 같이 구성된 PLL 회로에서 위상 검출기에 입력되는 입력 클럭과 피드백 클럭의 위상이 같아지면 상기 저역 통과 필터에 입력되는 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)는 모두 인에이블 된다. 이 때 상기 제 1 노드(N1)에는 기 설정된 일정 레벨의 신호가 형성되어야 하며, 그에 대응하여 클럭의 위상이 고정되어야 한다. 그러나 실제로 상기 제 1 노드(N1)에 형성되는 신호가 기 설정된 일정 레벨을 갖기는 쉽지 않다. 이는 상기 제 1 전압 펌프(3)와 상기 제 2 전압 펌프(5)의 동작 능력의 차이, 상기 PMOS 트랜지스터(PMOS)와 상기 NMOS 트 랜지스터(NMOS)의 저항값의 차이를 비롯하여 PVT(Process, Voltage, Temperature) 등의 여러 가지 부작용 요인이 발생하기 때문이다. 이와 같은 부작용이 발생하면 상기 제어 전압(Vctrl)은 기 설정된 스윙 범위를 벗어나게 될 수 있으며, 이에 따라 최종적으로 출력되는 클럭 또한 기 설정된 주파수 대역을 벗어나게 되어 클럭의 위상 고정 동작이 정확히 일어나지 않을 수 있게 된다. 그러나 종래의 기술은 이와 같은 부작용을 방지하지 못하였고, 그에 따라 PLL 회로의 동작의 안정성이 저하되었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 버퍼를 구비하여 저역 통과 필터에서 출력되는 제어 전압을 버퍼링하고 이를 통해 생성된 바이어스 전압을 이용하여 출력 클럭을 생성함으로써 보다 안정적으로 클럭의 위상 고정 동작을 수행하는 PLL 회로 및 그 제어 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 PLL 회로는, 저역 통과 필터에서 출력되는 제어 전압을 버퍼링하여 바이어스 전압을 생성하는 버퍼; 및 상기 바이어스 전압을 입력 받아 출력 클럭을 발진시키는 전압 제어 발진기;를 포함하며, 상기 버퍼는, 상기 제어 전압과 피드백 된 상기 바이어스 전압을 비교하여 비교 전압을 생성하는 비교부; 및 상기 제어 전압, 상기 바이어스 전압 및 상기 비교 전압의 전위 레벨에 따라 상기 바이어스 전압의 전위 레벨을 제어하는 전압 생성부;를 포함하는 것을 특징으로 한다.
또한 본 발명의 PLL 회로의 제어 방법은, a) 저역 통과 필터에서 출력되는 제어 전압을 버퍼링하여 바이어스 전압을 생성하는 단계; 및 b) 상기 바이어스 전압을 전압 제어 발진기에 입력하여 출력 클럭을 발진시키는 단계;를 포함하며, 상기 a) 단계는, a-1) 상기 제어 전압과 피드백 된 상기 바이어스 전압을 비교하여 비교 전압을 생성하는 단계; 및 a-2) 상기 제어 전압, 상기 바이어스 전압 및 상기 비교 전압의 전위 레벨에 따라 상기 바이어스 전압의 전위 레벨을 제어하는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명에 따른 PLL 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명에 따른 PLL 회로는 입력 클럭(clk_in)과 피드백 클럭(clk_fb)의 위상을 비교하여 풀업 제어 신호(plup)와 풀다운 제어 신호(pldn)를 생성하는 위상 검출기(10), 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)의 입력에 대응하여 전압을 펌핑하고 펌핑된 전압의 노이즈 성분을 제거하여 제어 전압(Vctrl)을 출력하는 저역 통과 필터(20), 상기 제어 전압(Vctrl)을 버퍼링하여 바이어스 전압(Vbias)을 생성하는 버퍼(30), 상기 바이어스 전압(Vbias)을 입력 받아 출력 클럭(clk_out)을 발진시키는 전압 제어 발진기(40) 및 상기 출력 클럭(clk_out)의 주파수를 소정 비율로 나누어 상기 피드백 클럭(clk_fb)을 생성하는 클럭 분주기(50)로 구성된다.
상기 위상 검출기(10)는 상기 입력 클럭(clk_in)과 상기 피드백 클럭(clk_fb)의 위상이 같아지면 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)를 모두 인에이블 시켜 출력한다. 그리고 상기 저역 통과 필터(20)는 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)의 입력에 대응되는 레벨의 상기 제어 전압(Vctrl)을 출력한다. 상기 버퍼(30)는 상기 제어 전압(Vctrl)을 버 퍼링하여 상기 바이어스 전압(Vbias)을 생성한다. 이 때 상기 바이어스 전압(Vbias)은 상기 제어 전압(Vctrl)에 비해 작은 스윙폭을 갖는다. 따라서 상기 전압 제어 발진기(40)는 기 설정된 주파수 대역 내에서 상기 출력 클럭(clk_out)을 생성할 수 있으며, 상기 클럭 분주기(50) 또한 기 설정된 주파수 대역 내에서 상기 피드백 클럭(clk_fb)을 생성할 수 있게 된다.
도 3은 도 2에 도시한 버퍼의 상세 구성을 나타낸 회로도이다.
상기 버퍼(30)는 상기 제어 전압(Vctrl)과 피드백 된 상기 바이어스 전압(Vbias)을 비교하여 비교 전압(Vcmp)을 생성하는 비교부(310) 및 상기 제어 전압(Vctrl), 상기 바이어스 전압(Vbias) 및 상기 비교 전압(Vcmp)의 전위 레벨에 따라 상기 바이어스 전압(Vbias)의 전위 레벨을 제어하는 전압 생성부(320)로 구성된다.
여기에서 상기 비교부(310)에는 일반적인 형태의 비교기(CMP)가 구비된다.
그리고 상기 전압 생성부(320)는 상기 제어 전압(Vctrl)과 상기 바이어스 전압(Vbias)의 전위에 따라 외부 공급전원(VDD)을 제 2 노드(N2)에 공급하는 패스게이트(PG) 및 게이트 단에 상기 비교 전압(Vcmp)이 인가되고 상기 제 2 노드(N2)와 접지단 사이에 구비되는 트랜지스터(TR)를 포함한다.
상기 제어 전압(Vctrl)의 전위 레벨이 기 설정된 전위 레벨보다 낮아지면 상기 패스게이트(PG)를 통해 흐르는 전류의 양이 증가하여 상기 제 2 노드(N2)의 전위는 상승하게 된다. 그러나 이 때 상기 비교기(CMP)에서 출력되는 상기 비교 전압(Vcmp)의 전위 또한 상승하게 되며, 그에 따라 상기 트랜지스터(TR)를 통해 흐르 는 전류의 양이 증가하게 된다. 그리고 상기 바이어스 전압(Vbias) 또한 상기 패스게이트(PG)를 제어하여 상기 제 2 노드(N2)로의 전원 공급량을 조정한다. 결과적으로 상기 제 2 노드(N2)의 전위는 상기 제어 전압(Vctrl)에 비해 작은 스윙폭을 갖게 된다.
반대로 상기 제어 전압(Vctrl)의 전위 레벨이 높아지면 상기 패스게이트(PG)를 통해 흐르는 전류의 양이 감소하여 상기 제 2 노드(N2)의 전위는 하강하게 된다. 그러나 이 때 상기 비교기(CMP)에서 출력되는 상기 비교 전압(Vcmp)의 전위 또한 하강하게 되며, 그에 따라 상기 트랜지스터(TR)를 통해 흐르는 전류의 양이 감소하게 된다. 그리고 상기 바이어스 전압(Vbias) 또한 상기 패스게이트(PG)를 제어하여 상기 제 2 노드(N2)로의 전원 공급량을 조정한다. 결과적으로 상기 제 2 노드(N2)의 전위는 상기 제어 전압(Vctrl)에 비해 작은 스윙폭을 갖게 된다.
이 때 상기 제 2 노드(N2)에 형성되는 상기 바이어스 전압(Vbias)의 스윙폭은 상기 패스게이트(PG)와 상기 트랜지스터(TR)의 사이즈(Size)를 제어함으로써 설정할 수 있다.
이후 상기 전압 제어 발진기(40)는 기 설정된 소폭의 변동 범위 내에 있는 상기 바이어스 전압(Vbias)으로부터 상기 출력 클럭(clk_out)을 생성한다. 이 때 상기 제어 전압(Vctrl)의 전위가 기 설정된 범위에서 벗어나 있더라도 상기 바이어스 전압(Vbias)은 기 설정된 범위 내에서 스윙하므로, 기 설정된 대역 내의 주파수를 갖는 상기 출력 클럭(clk_out)이 생성되며, 오동작의 가능성은 낮아진다.
상술한 바와 같이, 본 발명의 PLL 회로는 버퍼를 구비하여 제어 전압의 스윙 폭에 비해 작은 스윙폭을 갖는 바이어스 전압을 생성하고, 이를 통해 출력 클럭을 생성함으로써 보다 안정적인 출력 클럭을 생성할 수 있다. 따라서 각 전압 펌프의 동작 능력 차이, 트랜지스터의 저항값 차이 또는 PVT 등의 원인에 의해 제어 전압의 레벨이 기 설정된 범위를 벗어나게 되더라도 기 설정된 주파수를 갖는 출력 클럭을 생성하는 데에 부작용 가능성이 줄어들게 되고, 클럭의 위상 고정 동작은 보다 정확하게 수행된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 PLL 회로 및 그 제어 방법은, 버퍼를 구비하여 저역 통과 필터에서 출력되는 제어 전압을 버퍼링하고 이를 통해 생성된 바이어스 전압을 이용하여 출력 클럭을 생성함으로써 보다 안정적으로 클럭의 위상 고정 동작을 수행하는 효과가 있다.

Claims (14)

  1. 저역 통과 필터에서 출력되는 제어 전압을 버퍼링하여 바이어스 전압을 생성하는 버퍼; 및
    상기 바이어스 전압을 입력 받아 출력 클럭을 발진시키는 전압 제어 발진기;
    를 포함하며,
    상기 버퍼는,
    상기 제어 전압과 피드백 된 상기 바이어스 전압을 비교하여 비교 전압을 생성하는 비교부; 및
    상기 제어 전압, 상기 바이어스 전압 및 상기 비교 전압의 전위 레벨에 따라 상기 바이어스 전압의 전위 레벨을 제어하는 전압 생성부;
    를 포함하는 것을 특징으로 하는 PLL(Phase Locked Loop) 회로.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 전압 생성부는,
    상기 제어 전압과 상기 바이어스 전압의 전위에 따라 외부 공급전원을 제 1 노드에 공급하는 패스게이트; 및
    게이트 단에 상기 비교 전압이 인가되고 상기 제 1 노드와 접지단 사이에 구비되는 트랜지스터;
    를 포함하는 것을 특징으로 하는 PLL 회로.
  5. 제 1 항에 있어서,
    입력 클럭과 피드백 클럭의 위상을 비교하여 풀업 제어 신호와 풀다운 제어 신호를 생성하는 위상 검출기를 추가로 포함하는 것을 특징으로 하는 PLL 회로.
  6. 제 5 항에 있어서,
    상기 저역 통과 필터는 상기 풀업 제어 신호와 상기 풀다운 제어 신호의 입력에 대응하여 전압을 펌핑하고 펌핑된 전압의 노이즈 성분을 제거하여 상기 제어 전압을 출력하는 것을 특징으로 하는 PLL 회로.
  7. 제 5 항에 있어서,
    상기 출력 클럭의 주파수를 소정 비율로 나누어 상기 피드백 클럭을 생성하는 클럭 분주기를 추가로 포함하는 것을 특징으로 하는 PLL 회로.
  8. a) 저역 통과 필터에서 출력되는 제어 전압을 버퍼링하여 바이어스 전압을 생성하는 단계; 및
    b) 상기 바이어스 전압을 전압 제어 발진기에 입력하여 출력 클럭을 발진시키는 단계;
    를 포함하며,
    상기 a) 단계는,
    a-1) 상기 제어 전압과 피드백 된 상기 바이어스 전압을 비교하여 비교 전압을 생성하는 단계; 및
    a-2) 상기 제어 전압, 상기 바이어스 전압 및 상기 비교 전압의 전위 레벨에 따라 상기 바이어스 전압의 전위 레벨을 제어하는 단계;
    를 포함하는 것을 특징으로 하는 PLL(Phase Locked Loop) 회로의 제어 방법.
  9. 삭제
  10. 삭제
  11. 제 8 항에 있어서,
    상기 a-2) 단계는, 상기 제어 전압의 전위가 상승하면 상기 비교 전압의 전위가 하강하고, 상기 제어 전압의 전위가 하강하면 상기 비교 전압의 전위가 상승하며, 상기 제어 전압과 상기 비교 전압의 전위 및 기 형성된 상기 바이어스 전압의 전위에 대응하여 상기 바이어스 전압의 전위가 결정되는 단계인 것을 특징으로 하는 PLL 회로의 제어 방법.
  12. 제 8 항에 있어서,
    상기 a) 단계의 앞에, c) 입력 클럭과 피드백 클럭의 위상을 비교하여 풀업 제어 신호와 풀다운 제어 신호를 생성하는 단계를 추가로 포함하는 것을 특징으로 하는 PLL 회로의 제어 방법.
  13. 제 12 항에 있어서,
    상기 제어 전압은 상기 저역 통과 필터를 통해 상기 풀업 제어 신호와 상기 풀다운 제어 신호에 대응하여 전압을 펌핑하고 펌핑된 전압의 노이즈 성분을 제거하여 생성한 전압인 것을 특징으로 하는 PLL 회로의 제어 방법.
  14. 제 12 항에 있어서,
    상기 b) 단계의 뒤에, d) 상기 출력 클럭의 주파수를 소정 비율로 나누어 상기 피드백 클럭을 생성하는 단계를 추가로 포함하는 것을 특징으로 하는 PLL 회로의 제어 방법.
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