KR100429127B1 - 클럭 동기 장치 - Google Patents
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Abstract
본 발명에 따른 클럭 동기 장치에 포함되는 차지 펌프 회로(2, 7, 8)는 루프 필터(9)의 출력 전위(VC)가 변동한 경우에도 오프셋의 발생을 방지할 수 있는 것으로서, 루프 필터(9)의 출력 전위(VC)에 근거하여, 전환 회로(4, 5)에 의해서 전원 전위(VCC, GND)의 라인과 루프 필터(9)의 출력 노드 사이에 접속된 트랜지스터(3, 6)에 미리 정해진 정전류가 흐르도록 트랜지스터(3, 6)의 게이트 전위(VCP, VCN)를 제어하는 제어 회로(7, 8)를 포함한다.
Description
종래부터, 반도체 집적 회로 장치에는, 칩 외부와 칩 내부를 동기시키기 위해서, 외부 클럭 신호에 동기하여 내부 클럭 신호를 생성하는 PLL(Phase Locked Loop) 회로가 마련되어 있다.
도 23은 그와 같은 PLL 회로의 구성을 도시한 회로 블럭도이다. 도 23에 있어서, 이 PLL 회로는 위상 비교기(121), 차지 펌프 회로(122), 루프 필터(127), 전압 제어 발진기(이하, VCO라고 함)(130) 및 분주기(131)를 구비한다.
외부 클럭 신호는 참조 클럭 신호 RCLK로서 위상 비교기(121)에 입력된다. 위상 비교기(121)는 참조 클럭 신호 RCLK와 피드백 클럭 신호 FCLK의 위상을 비교하여, 비교 결과에 근거해서 신호 UP, DOWN을 출력한다. 클럭 신호 FCLK의 위상이 참조 클럭 신호 RCLK의 위상보다도 앞서 있는 경우에는 위상차에 따른 시간만큼 신호 DOWN이 활성화 레벨인 「H」 레벨로 되고, 클럭 신호 FCLK의 위상이 참조 클럭신호 RCLK의 위상보다도 지연되어 있는 경우에는 위상차에 따른 시간만큼 신호 UP가 활성화 레벨인 「L」 레벨로 된다. 클럭 신호 FCLK와 RCLK의 위상차가 없는 경우에는, 신호 DOWN, UP은 각각 펄스적으로 「H」 레벨 및 「L」 레벨로 된다.
차지 펌프 회로(122)는, 전원 전위 VCC의 라인과 노드 N122 사이에 직렬 접속된 P 채널 MOS 트랜지스터(123) 및 스위칭 소자(124)와, 노드 N122와 접지 전위 GND의 라인 사이에 직렬 접속된 스위칭 소자(125) 및 N 채널 MOS 트랜지스터(126)를 포함한다. P 채널 MOS 트랜지스터(123)의 게이트에는 일정한 바이어스 전위 VBP가 인가되고, N 채널 MOS 트랜지스터(126)의 게이트에는 일정한 바이어스 전위 VBN이 인가된다. MOS 트랜지스터(123, 126)의 각각은 정전류원을 구성한다. 스위칭 소자(124)는, 신호 UP가 활성화 레벨인 「L」 레벨로 되어 있는 기간 동안 도통한다. 스위칭 소자(125)는, 신호 DOWN이 활성화 레벨인 「H」 레벨로 되어 있는 기간 동안 도통한다.
루프 필터(127)는, 노드 N122와 접지 전위 GND의 라인 사이에 직렬 접속된 저항 소자(128) 및 캐패시터(129)를 포함한다. 캐패시터(119)는 차지 펌프 회로(122)에 의해서 충전 및 방전된다. 노드 N122의 전압은 제어 전압 VC으로서 VCO(130)에 인가된다.
VCO(130)은 제어 전압 VC에 따른 주파수의 내부 클럭 신호 CLK를 출력한다. 내부 클럭 신호 CLK는 반도체 집적 회로 장치의 내부 회로에 인가되고, 또한 분주기(131)에 인가된다. 분주기(131)는 클럭 신호 CLK를 N(단, N은 정(正)의 정수임)개로 분주시켜 클럭 신호 FCLK를 생성한다. 클럭 신호 FCLK는 위상 비교기(121)로귀환된다.
클럭 신호 RCLK와 FCLK의 주파수 및 위상이 일치하도록 제어 전압 VC이 조정되어, 클럭 신호 RCLK와 FCLK의 주파수 및 위상은 일치하여 록 상태에 이른다. 록 상태에서는, 내부 클럭 신호 CLK는 외부 클럭 신호 RCLK의 N배의 주파수를 갖고, 외부 클럭 신호 RCLK에 동기한 신호로 된다. 반도체 집적 회로 장치의 내부 회로는 내부 클럭 신호 CLK에 동기하여 동작한다. 따라서, 칩 외부와 칩 내부를 동기시킬 수 있다.
그러나, 종래의 PLL 회로에는 이하와 같은 문제가 있었다.
현재, 참조 클럭 신호 RCLK와 피드백 클럭 신호 FCLK의 위상이 일치한 경우에 대하여 생각한다. 이 때, 신호 UP는 클럭 신호 RCLK, FCLK와 동일한 주기로 일정 시간만큼 펄스적으로 「L」 레벨로 된다. 또한, 신호 DOWN은 신호 UP와 동일한 주기로 동일한 시간만큼 펄스적으로 「H」 레벨로 된다. 클럭 신호 RCLK와 FCLK의 위상이 일치하고 있음에도 불구하고, 신호 UP, DOWN을 펄스적으로 「L」 레벨, 「H」 레벨로 하는 것은 데드 밴드(dead band)(불감대)를 만들지 않기 위해서이다.
이 때, P 채널 MOS 트랜지스터(123)를 흐르는 전류 Ic와 N 채널 MOS 트랜지스터(126)를 흐르는 전류 Id가 동일하면, 신호 UP와 DOWN의 펄스폭이 동등하기 때문에, 완전히 동일한 양의 전하가 충전 및 방전되고, 루프 필터(127)의 캐패시터(129)의 전하량은 변화하지 않는다. 따라서, 제어 전압 VC은 변화되지 않고, VCO(130)는 동일한 주파수 X(㎐)의 클럭 신호 CLK를 계속 출력한다. 이 결과, PLL 회로는 클럭 신호 RCLK와 FCLK의 위상차가 없는 상태에서 록 상태로 된다.
그러나, 충전 전류 Ic와 방전 전류 Id가 일치하지 않는 경우는, 클럭 신호 RCLK와 FCLK의 위상차가 없는 상태에서는 록 상태로 되지 않는다. 예를 들면, 충전 전류 Ic가 방전 전류 Id보다도 큰 경우를 고려하면, 신호 UP와 DOWN의 펄스폭이 동일한 경우, 충전 전류 Ic에 의해서 충전되는 전하량과 방전 전류 Id에 의해서 방전되는 전하량은 동등하게 되지 않는다. 그들 전하량을 동등하게 하기 위해서는, 신호 DOWN의 펄스폭을 신호 UP의 펄스폭보다도 크게 할 필요가 있다.
그리고, 신호 DOWN의 펄스폭이 신호 UP의 펄스폭보다도 큰 상태란, 참조 클럭 신호 RCLK의 위상에 대하여 피드백 클럭 신호 FCLK의 위상이 지연된 상태이며, PLL 회로는 이 상태에서 록된다. 이 때문에, 클럭 신호 RCLK와 FCLK 사이에 정상적인 위상차, 즉 오프셋이 발생한다. 방전 전류 Id가 충전 전류 Ic보다도 큰 경우도 마찬가지이다. 즉, PLL 회로에서는, 충전 전류 Ic와 방전 전류 Id의 크기가 일치하지 않는 경우에는, 오프셋이 발생하게 된다.
다음에, 충전 전류 Ic와 방전 전류 Id의 크기가 일치하지 않게 되는 경우에 대하여 생각한다. PLL 회로를 설계하는 경우, PLL 회로의 동작 주파수를 X(㎐)라고 하면, VCO(130)이 X(㎐)에서 발진하는 제어 전압 Y(V)를 구하고, 제어 전압 VC이 Y(V)인 경우에, 충전 전류 Ic와 방전 전류 Id가 동등하게 되도록 MOS 트랜지스터(123, 126)의 사이즈 및 바이어스 전위 VBP, VBN의 레벨을 결정한다. 따라서, PLL 회로가 설계한 대로 동작하고 있는 경우에는 충전 전류 Ic와 방전 전류 Id가 동등하게 되어, 클럭 신호 RCLK와 FCLK의 위상차가 전혀 없는 상태에서 록 상태로 된다.
그러나, 제조 프로세스, 환경 온도, 전원 전압 VCC 등의 변동에 의해, VCO(130)의 출력 클럭 신호 CLK가 X(㎐)로 될 때의 제어 전압 VC이 Y(V)로부터 용이하게 변동해 버린다. 또한, PLL 회로를 X(㎐) 이외의 주파수로 동작시킨 경우도, 록 상태에 있어서의 제어 전압 VC은 Y(V)와 상이한 값으로 된다. 따라서, 이들 경우에는, 충전 전류 Ic와 방전 전류 Id가 동등하게 되지 않고, 오프셋이 발생해 버린다.
발명의 개시
그러므로, 본 발명의 주된 목적은, 오프셋의 발생을 억제하는 것이 가능한 클럭 동기 장치를 제공하는 것이다.
본 발명의 목적은, 제 1 클럭 신호에 동기한 제 2 클럭 신호를 생성하는 클럭 동기 장치로서, 제 1 및 제 2 클럭 신호의 위상차를 검출하고, 그 위상차에 따른 시간만큼 제 1 제어 신호를 활성화 레벨로 하는 위상차 검출 회로와, 소정의 노드에 접속된 루프 필터와, 위상차 검출 회로로부터의 제 1 제어 신호에 응답하여 루프 필터에 전류를 인가하는 전류 공급 회로와, 소정의 노드의 전위에 따라서 제 2 클럭 신호를 생성하는 클럭 발생 회로를 구비하며, 전류 공급 회로는, 그 출력 전류의 제어가 가능한 가변 전류원과, 제 1 신호가 활성화 레벨로 됨에 따라서, 가변 전류원의 출력 전류를 루프 필터에 흘리기 위한 제 1 전환 회로와, 소정의 노드의 전위에 근거하여, 가변 전류원로부터 루프 필터로 미리 정해진 정전류가 흐르도록 가변 전류원을 제어하는 제 1 제어 회로를 포함하는 클럭 동기 장치를 제공함으로써 달성된다.
그리고, 본 발명의 주된 이점은, 소정의 노드의 전위에 근거하여, 가변 전류원으로부터 루프 필터로 일정한 전류가 흐르도록 가변 전류원을 제어하기 때문에, 소정의 노드의 전위가 변동한 경우에도 가변 전류원으로부터 루프 필터로 일정한 전류를 흘릴 수 있어, 오프셋의 발생을 억제할 수 있는 것에 있다.
바람직하게는, 가변 전류원은 그 입력 전극이 제 1 제어 전위를 수취하는 제 1 도전 형식의 제 1 트랜지스터를 포함하고, 제 1 전환 회로는 제 1 제어 신호가 활성화 레벨로 됨에 따라서 제 1 전원 전위의 라인과 루프 필터 사이에 제 1 트랜지스터를 접속하고, 제 1 제어 회로는 소정의 노드의 전위에 근거하여 제 1 전원 전위의 라인과 루프 필터 사이에 접속된 제 1 트랜지스터에 미리 정해진 정전류가 흐르도록 제 1 제어 전위를 제어한다. 이 경우에는 소정의 노드의 전위에 근거하여 제 1 트랜지스터에 일정한 전류가 흐르도록 제 1 트랜지스터의 입력 전극의 전위를 제어하기 때문에, 소정의 노드의 전위가 변동한 경우에도 제 1 트랜지스터에 일정한 전류를 흘릴 수 있어, 오프셋의 발생을 억제할 수 있다.
더 바람직하게는, 제 1 제어 회로는, 그 제 1 전극이 제 1 전원 전위의 라인에 접속되고, 그 입력 전극이 그 제 2 전극에 접속되며, 그 제 2 전극으로부터 제 1 제어 전위를 출력하는 제 1 도전 형식의 제 2 트랜지스터와, 그 제 1 전극이 제 2 트랜지스터의 제 2 전극에 접속되고, 그 입력 전극이 소정의 노드의 전위를 수취하는 제 2 도전 형식의 제 3 트랜지스터와, 제 3 트랜지스터의 입력 전극과 제 2 전원 전위의 라인 사이에 접속된 제 1 저항 소자를 포함한다. 이 경우에는 제 1제어 회로를 용이하게 구성할 수 있다.
더 바람직하게는, 제 1 제어 회로는, 제 2 트랜지스터의 제 2 전극과 제 2 전원 전위의 라인 사이에 접속된 제 2 저항 소자를 더 포함한다. 이 경우에는, 소정의 노드의 전위가 제 2 전원 전위로 되어 제 3 트랜지스터가 비도통으로 된 경우에도 제 1 및 제 2 트랜지스터에 전류를 흘릴 수 있기 때문에, 전류 공급 회로가 동작 불능으로 되는 것을 방지할 수 있다.
더 바람직하게는, 가변 전류원은, 제 1 트랜지스터에 병렬 접속되고, 그 입력 전극이 일정한 바이어스 전위를 수취하는 제 1 도전 형식의 제 4 트랜지스터를 더 포함한다. 이 경우에는, 소정의 노드의 전위가 제 2 전원 전위로 되어 제 3 트랜지스터가 비도통으로 된 경우에도 제 4 트랜지스터에 전류를 흘릴 수 있기 때문에, 전류 공급 회로가 동작 불능으로 되는 것을 방지할 수 있다.
더 바람직하게는, 클럭 동기 장치는, 제 1 및 제 2 클럭 신호의 위상차가 미리 정해진 레벨보다도 작은지 여부를 검출하고, 작은 경우는 록 검출 신호를 활성화 레벨로 하며, 큰 경우에는 록 검출 신호를 비활성화 레벨로 하는 록 검출 회로를 더 구비하고, 가변 전류원은 그 입력 전극이 일정한 바이어스 전위를 수취하는 제 1 도전 형식의 제 2 트랜지스터를 더 포함하고, 제 1 전환 회로는, 제 1 제어 신호가 활성화 레벨로 됨에 따라서 록 검출 신호가 활성화 레벨인 경우에는 제 1 트랜지스터를 제 1 전원 전위의 라인과 루프 필터 사이에 접속하고, 록 검출 신호가 비활성화 레벨인 경우에는 제 2 트랜지스터를 제 1 전원 전위의 라인과 루프 필터 사이에 접속한다. 이 경우는, 록 상태가 아닌 경우에는 소정의 노드의 전위에따른 전류를 흘리는 제 2 트랜지스터를 사용하고, 록 상태인 경우에는 소정의 노드의 전위에 관계없이 일정한 전류를 흘리는 제 1 트랜지스터를 사용하기 때문에, 제 1 트랜지스터만을 이용하는 경우에 비교하여 록 인(lock-in) 시간이 짧아진다.
더 바람직하게는, 클럭 동기 장치는, 제 1 및 제 2 클럭 신호의 위상차가 미리 정해진 레벨보다도 작은지 여부를 검출하여, 작은 경우에는 록 검출 신호를 활성화 레벨로 하고, 큰 경우에는 록 검출 신호를 비활성화 레벨로 하는 록 검출 회로를 더 구비하고, 가변 전류원은 그 입력 전극이 제 2 제어 전위를 수취하는 제 1 도전 형식의 제 2 트랜지스터를 더 포함하고, 제 1 전환 회로는, 제 1 제어 신호가 활성화 레벨로 됨에 따라서 록 검출 신호가 활성화 레벨인 경우에는 제 1 트랜지스터를 제 1 전원 전위의 라인과 루프 필터 사이에 접속하고, 록 검출 신호가 비활성화 레벨인 경우에는 제 2 트랜지스터를 제 1 전원 전위의 라인과 루프 필터 사이에 접속하며, 전류 공급 회로는, 소정의 노드의 전위에 근거하여, 제 1 전원 전위의 라인과 루프 필터 사이에 접속된 제 2 트랜지스터에 흐르는 전류가 제 1 전원 전위와 소정의 노드의 전위와의 전위차에 따라 증대하도록 제 2 제어 전위를 제어하는 제 2 제어 회로를 더 포함한다. 이 경우는, 록 상태가 아닌 경우에는 제 1 전원 전위와 소정의 노드의 전위와의 전위차에 따른 전류를 흘리는 제 2 트랜지스터를 사용하고, 록 상태인 경우에는 소정의 노드의 전위에 관계없이 일정한 전류를 흘리는 제 1 트랜지스터를 사용하기 때문에, 제 1 트랜지스터만을 이용하는 경우에 비교하여 록 인 시간이 짧아진다.
더 바람직하게는, 제 1 제어 신호는 제 2 클럭 신호의 위상을 진행시키기 위한 신호이며, 위상차 검출 회로는, 제 2 클럭 신호의 위상이 제 1 클럭 신호보다도 지연되어 있는 경우에는 제 1 제어 신호를 제 1 및 제 2 클럭 신호의 위상차에 따른 시간만큼 활성화 레벨로 하고, 제 2 클럭 신호의 위상이 제 1 클럭 신호보다도 앞서 있는 경우에는 제 2 클럭 신호의 위상을 지연시키기 위한 제 2 제어 신호를 제 1 및 제 2 클럭 신호의 위상차에 따른 시간만큼 활성화 레벨로 하며, 제 1 및 제 2 클럭 신호의 위상이 일치하고 있는 경우에는 제 1 및 제 2 제어 신호를 미리 정해진 시간만큼 활성화 레벨로 하고, 전류 공급 회로는 제 1 제어 신호가 활성화 레벨로 됨에 따라서 루프 필터에 제 1 극성의 전류를 인가하고, 또한 제 2 제어 신호가 활성화 레벨로 됨에 따라서 루프 필터에 제 2 극성의 전류를 인가한다. 이 경우는, 제 1 제어 신호에 의해서 제 2 클럭 신호의 위상을 앞서게 할 수 있어, 제 2 제어 신호에 의해서 제 2 클럭 신호의 위상을 지연시킬 수 있다.
더 바람직하게는, 가변 전류원은 그 입력 전극이 제 2 제어 전위를 수취하는 제 2 도전 형식의 제 2 트랜지스터를 더 포함하고, 전류 공급 회로는, 제 2 제어 신호가 활성화 레벨됨에 따라서 루프 필터와 제 2 전원 전위의 라인 사이에 제 2 트랜지스터를 접속하는 제 2 전환 회로와, 소정의 노드의 전위에 근거하여 루프 필터와 제 2 전원 전위의 라인 사이에 접속된 제 2 트랜지스터에 미리 정해진 정전류가 흐르도록 제 2 제어 전위를 제어하는 제 2 제어 회로를 포함한다. 이 경우는, 소정의 노드의 전위가 변동한 경우에도, 전류 공급 회로로부터 루프 필터로 인가되는 제 1 극성의 전류와 제 2 극성의 전류를 동등하게 할 수 있어, 오프셋의 발생을 방지할 수 있다.
바람직하게는, 클럭 동기 장치는 제 1 및 제 2 전원 전위가 인가됨에 따라서 소정의 노드를 미리 정해진 전위로 프리차지하는 프리차지 회로를 더 구비한다. 이 경우는, 전원이 투입되고 나서 록 인될 때까지의 시간을 단축시킬 수 있다.
더 바람직하게는, 전류 공급 회로는, 그 입력 전극이 일정한 바이어스 전위를 수취하는 제 2 도전 형식의 제 2 트랜지스터와, 제 2 제어 신호가 활성화 레벨로 됨에 따라서 루프 필터와 제 2 전원 전위의 라인 사이에 제 2 트랜지스터를 접속하는 제 2 전환 회로를 더 포함한다. 이 경우는, 제 2 트랜지스터에 흐르는 전류는 소정의 노드의 전위에 따라 변동하지만, 제 1 트랜지스터에 흐르는 전류는 소정의 노드의 전위에 의존하지 않고 일정하게 유지되기 때문에, 오프셋의 발생이 억제된다.
더 바람직하게는, 클럭 동기 장치는 제 1 및 제 2 전원 전위가 인가된 것에 따라서 소정의 노드를 제 1 전원 전위로 프리차지하는 프리차지 회로를 더 구비한다. 이 경우는, 전원이 투입되고 나서 록 인될 때까지의 시간을 단축시킬 수 있다.
더 바람직하게는, 제 1 제어 신호는 제 2 클럭 신호의 위상을 지연시키기 위한 신호이며, 위상차 검출 회로는, 제 2 클럭 신호의 위상이 제 1 클럭 신호보다도 앞서 있는 경우에는 제 1 제어 신호를 제 1 및 제 2 클럭 신호의 위상차에 따른 시간만큼 활성화 레벨로 하고, 제 2 클럭 신호의 위상이 제 1 클럭 신호보다도 지연되어 있는 경우에는 제 2 클럭 신호의 위상을 앞서게 하게 하기 위한 제 2 제어 신호를 제 1 및 제 2 클럭 신호의 위상차에 따른 시간만큼 활성화 레벨로 하며, 제 1및 제 2 클럭 신호의 위상이 일치하고 있는 경우에는 제 1 및 제 2 제어 신호를 미리 정해진 시간만큼 활성화 레벨로 하고, 전류 공급 회로는, 제 1 제어 신호가 활성화 레벨로 됨에 따라서 루프 필터에 제 1 극성의 전류를 인가하고, 또한 제 2 제어 신호가 활성화 레벨로 됨에 따라서 루프 필터에 제 2 극성의 전류를 인가한다. 이 경우는, 제 1 제어 신호에 의해서 제 2 클럭 신호의 위상을 지연시킬 수 있고, 제 2 제어 신호에 의해서 제 2 클럭 신호의 위상을 앞서게 할 수 있다.
더 바람직하게는, 전류 공급 회로는, 그 입력 전극이 일정한 바이어스 전위를 수취하는 제 2 도전 형식의 제 2 트랜지스터와, 제 2 제어 신호가 활성화 레벨로 됨에 따라서 루프 필터와 제 2 전원 전위의 라인 사이에 제 2 트랜지스터를 접속하는 제 2 전환 회로를 더 포함한다. 이 경우에는, 제 2 트랜지스터에 흐르는 전류는 소정의 노드의 전위에 따라 변동하지만, 제 1 트랜지스터에 흐르는 전류는 소정의 노드의 전위에 의존하지 않고 일정하게 유지되기 때문에, 오프셋의 발생이 억제된다.
더 바람직하게는, 클럭 동기 장치는 제 1 및 제 2 전원 전위가 인가됨에 따라서 소정의 노드를 제 1 전원 전위로 프리차지하는 프리차지 회로를 더 구비한다. 이 경우는, 전원이 투입되고 나서 록 인될 때까지의 시간을 단축시킬 수 있다.
더 바람직하게는, 가변 전류원은, 그 출력 전위의 제어가 가능한 가변 전위원과, 그 입력 전극이 일정한 바이어스 전위를 수취하는 트랜지스터를 포함하고, 제 1 전환 회로는 제 1 제어 신호가 활성화 레벨로 됨에 따라서 가변 전위원의 출력 노드와 루프 필터 사이에 트랜지스터를 접속하고, 제 1 제어 회로는 소정의 노드의 전위에 근거하여 가변 전위원의 출력 노드와 루프 필터 사이에 접속된 트랜지스터에 미리 정해진 정전류가 흐르도록 가변 전위원을 제어한다. 이 경우에는 소정의 노드의 전위에 근거하여 트랜지스터에 일정한 전류가 흐르도록 가변 전위원을 제어하기 때문에, 소정의 노드의 전위가 변동한 경우에도 트랜지스터에 일정한 전류를 흘릴 수 있어, 오프셋의 발생을 억제할 수 있다.
더 바람직하게는, 가변 전류원은, 그 출력 전위의 제어가 가능한 가변 전위원과, 그 입력 전극이 제어 전위를 수취하는 트랜지스터를 포함하고, 제 1 전환 회로는 제 1 제어 신호가 활성화 레벨로 됨에 따라서 가변 전위원의 출력 노드와 루프 필터 사이에 트랜지스터를 접속하고, 제 1 제어 회로는 소정의 노드의 전위에 근거하여 가변 전위원의 출력 노드와 루프 필터 사이에 접속된 트랜지스터에 미리 정해진 정전류가 흐르도록 제어 전위 및 가변 전위원을 제어한다. 이 경우에는, 소정의 노드의 전위에 근거하여 트랜지스터에 일정한 전류가 흐르도록 제어 전위 및 가변 전위원을 제어하기 때문에, 소정의 노드의 전위가 변동한 경우에도 트랜지스터에 일정한 전류를 흘릴 수 있어, 오프셋의 발생을 억제할 수 있다.
더 바람직하게는, 루프 필터는 소정의 노드와 기준 전위의 라인 사이에 직렬 접속된 저항 소자 및 캐패시터를 포함한다. 이 경우에는, 전류 공급 회로로부터 루프 필터에 인가된 전하는 캐패시터에 충전된다.
또한, 본 발명의 목적은, 제 1 클럭 신호에 동기한 제 2 클럭 신호를 생성하는 클럭 동기 장치로서, 제 1 및 제 2 클럭 신호의 위상차를 검출하여, 그 위상차에 따른 시간만큼 제어 신호를 활성화 레벨로 하는 위상차 검출 회로와, 소정의 노드에 접속된 루프 필터와, 위상차 검출 회로로부터의 제어 신호에 응답하여 루프 필터에 전류를 인가하는 전류 공급 회로와, 제어 전위에 따라서 제 2 클럭 신호를 생성하는 클럭 발생 회로를 구비하며, 전류 공급 회로는, 그 입력 전극이 제어 전위를 수취하는 트랜지스터와, 제어 신호가 활성화 레벨로 됨에 따라서 전원 전위의 라인과 루프 필터 사이에 트랜지스터를 접속하는 전환 회로와, 소정의 노드의 전위에 근거하여 전원 전위의 라인과 루프 필터 사이에 접속된 트랜지스터에 미리 정해진 정전류가 흐르도록 제어 전위를 제어하는 제어 회로를 포함하는 클럭 동기 장치를 제공함으로써 달성된다.
이 경우에는, 소정의 노드의 전위에 근거하여 트랜지스터에 일정한 전류가 흐르도록 제어 전위를 제어하기 때문에, 소정의 노드의 출력 전위가 변동한 경우에도 트랜지스터에 일정한 전류를 흘릴 수 있어, 오프셋의 발생을 억제할 수 있다. 또한, 제어 전위를 제 2 클럭 신호의 생성에도 이용하기 때문에, 회로 구성의 간단화를 도모할 수 있다.
또한, 본 발명의 목적은, 제 1 클럭 신호에 동기한 제 2 클럭 신호를 생성하는 클럭 동기 장치로서, 제 1 및 제 2 클럭 신호의 위상차를 검출하여, 그 위상차에 따른 시간만큼 제어 신호를 활성화 레벨로 하는 위상차 검출 회로와, 소정의 노드와 기준 전위의 라인 사이에 직렬 접속된 저항 소자 및 캐패시터를 포함하는 루프 필터와, 위상차 검출 회로로부터의 제어 신호에 응답하여 루프 필터에 전류를 인가하는 차지 펌프 회로와, 소정의 노드의 전위에 따라서 제 2 클럭 신호를 생성하는 클럭 발생 회로를 구비하며, 전류 공급 회로는, 그 입력 전극이 제어 전위를수취하는 트랜지스터와, 제어 신호가 활성화 레벨로 됨에 따라서 전원 전위의 라인과 루프 필터 사이에 트랜지스터를 접속하는 전환 회로와, 저항 소자 및 캐패시터 사이의 노드의 전위에 근거하여 전원 전위의 라인과 루프 필터 사이에 접속된 트랜지스터에 미리 정해진 정전류가 흐르도록 제어 전위를 제어하는 제어 회로를 포함하는 클럭 동기 장치를 제공함으로써도 달성된다.
이 경우에는, 루프 필터의 저항 소자 및 캐패시터 사이의 노드의 전위에 근거하여 트랜지스터에 일정한 전류가 흐르도록 제어 전위를 제어하기 때문에, 소정의 노드의 전위가 변동한 경우에도 트랜지스터에 일정한 전류를 흘릴 수 있어, 오프셋의 발생을 억제할 수 있다.
본 발명은 클럭 동기 장치에 관한 것으로, 특히 제 1 클럭 신호에 동기한 제 2 클럭 신호를 생성하는 클럭 동기 장치에 관한 것이다.
도 1은 본 발명의 실시예 1에 따른 PLL 회로의 구성을 나타내는 회로 블럭도,
도 2는 도 1에 도시한 위상 비교기의 동작을 나타내는 타이밍차트,
도 3은 도 1에 도시한 위상 비교기의 동작을 나타내는 다른 타이밍차트,
도 4는 도 1에 도시한 위상 비교기의 동작을 나타내는 또 다른 타이밍차트,
도 5는 도 1에 도시한 제어 회로의 구성을 상세히 나타내는 회로 블럭도,
도 6은 도 1에 도시한 VCO의 구성을 나타내는 회로도,
도 7은 실시예 1의 변경예를 나타내는 회로 블럭도,
도 8은 실시예 1의 다른 변경예를 나타내는 회로 블럭도,
도 9는 실시예 1의 또 다른 변경예를 나타내는 회로 블럭도,
도 10은 실시예 1의 또 다른 변경예를 나타내는 회로 블럭도,
도 11은 본 발명의 실시예 2에 따른 PLL 회로에 포함되는 차지 펌프 회로의 구성을 나타내는 회로도,
도 12는 도 11에 도시한 바이어스 전위를 생성하기 위한 바이어스 발생 회로의 구성을 나타내는 회로도,
도 13은 본 발명의 실시예 3에 따른 PLL 회로에 포함되는 제어 회로의 구성을 나타내는 회로도,
도 14는 본 발명의 실시예 4에 따른 PLL 회로에 포함되는 프리차지 회로의 구성을 나타내는 회로도,
도 15는 본 발명의 실시예 5에 따른 PLL 회로의 구성을 나타내는 회로 블럭도,
도 16은 본 발명의 실시예 6에 따른 PLL 회로의 구성을 나타내는 회로 블럭도,
도 17은 본 발명의 실시예 7에 따른 PLL 회로의 구성을 나타내는 회로 블럭도,
도 18은 본 발명의 실시예 8에 따른 PLL 회로의 구성을 나타내는 회로 블럭도,
도 19는 도 18에 도시한 제어 회로(86)의 구성을 나타내는 회로도,
도 20은 도 18에 도시한 제어 회로(87)의 구성을 나타내는 회로도,
도 21은 본 발명의 실시예 9에 따른 PLL 회로의 구성을 나타내는 회로 블럭도,
도 22는 본 발명의 실시예 10에 따른 PLL 회로의 구성을 나타내는 회로 블럭도,
도 23은 종래의 PLL 회로의 구성을 나타내는 회로 블럭도이다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명에 따른 클럭 동기 장치를 도면을 참조하여 상술한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 PLL 회로의 구성을 나타내는 회로 블럭도이다. 도 1에 있어서, 이 PLL 회로는 위상 비교기(1), 차지 펌프 회로(2), 제어 회로(7, 8), 루프 필터(9), VCO(12) 및 분주기(13)를 구비한다.
위상 비교기(1)는 외부 클럭 신호인 참조 클럭 신호 RCLK와 피드백 클럭 신호 FCLK의 위상을 비교하여, 비교 결과에 근거해서 신호 UP, DOWN을 출력한다. 피드백 클럭 신호 FCLK의 위상이 참조 클럭 신호 RCLK의 위상보다도 앞서 있는 경우는, 도 2에 나타내는 바와 같이, 신호 UP는 참조 클럭 신호 RCLK의 상승 에지에 응답하여 일정 시간만큼 펄스적으로 「L」 레벨이 되고, 신호 DOWN은 피드백 클럭 신호 FCLK의 상승 에지에 응답하여 「H」 레벨로 상승하고 신호 UP의 상승 에지에 응답하여 「L」 레벨로 하강한다. 따라서, 이 경우에는, 신호 DOWN의 펄스폭은 신호UP의 펄스폭보다도 커진다.
피드백 클럭 신호 FCLK의 위상이 참조 클럭 신호 RCLK의 위상보다도 지연되어 있는 경우는, 도 3에 나타내는 바와 같이, 신호 DOWN은 피드백 클럭 신호 FCLK의 상승 에지에 응답하여 일정 시간만큼 펄스적으로 「H」 레벨로 되고, 신호 UP는 참조 클럭 신호 RCLK의 상승 에지에 응답하여 「L」 레벨로 하강하고 신호 DOWN의 하강 에지에 응답하여 「H」 레벨로 상승한다. 따라서, 이 경우에는, 신호 UP의 펄스폭은 신호 DOWN의 펄스폭보다도 커진다.
피드백 클럭 신호 FCLK와 참조 클럭 신호 RCLK의 위상이 일치하고 있는 경우에는, 도 4에 나타내는 바와 같이, 신호 UP는 클럭 신호 RCLK, FCLK의 상승 에지에 응답하여 일정 시간만큼 펄스적으로 「L」 레벨로 되고, 신호 DOWN은 클럭 신호 FCLK, RCLK의 상승 에지에 응답하여 일정 시간만큼 펄스적으로 「H」 레벨로 된다. 따라서, 이 경우에는, 신호 UP의 펄스폭과 신호 DOWN의 펄스폭은 동등하게 된다.
도 1로 되돌아가서, 차지 펌프 회로(2)는, 전원 전위 VCC의 라인과 노드 N2 사이에 직렬 접속된 P 채널 MOS 트랜지스터(3) 및 스위칭 소자(4)와, 노드 N2와 접지 전위 GND의 라인 사이에 직렬 접속된 스위칭 소자(5) 및 N 채널 MOS 트랜지스터(6)를 포함한다. P 채널 MOS 트랜지스터(3)의 게이트는 제어 회로(7)에서 생성된 제어 전위 VCP를 수취한다. P 채널 MOS 트랜지스터(3)는 가변 전류원(2a)을 구성하고, 제어 전위 VCP에 따른 값의 전류 Ic를 흘린다. N 채널 MOS 트랜지스터(6)의 게이트는 제어 회로(8)에서 생성된 제어 전위 VCN을 수취한다. N 채널 MOS 트랜지스터(6)는 가변 전류원(2b)을 구성하고, 제어 전위 VCN에따른 값의 전류 Id를 흘린다.
스위칭 소자(4)는 신호 UP가 활성화 레벨인 「L」 레벨로 되어 있는 기간 동안 도통한다. 스위칭 소자(4)는 트랜지스터, 예를 들면 P 채널 MOS 트랜지스터(3)의 드레인과 노드 N2 사이에 접속되고, 그 게이트가 신호 UP를 수취하는 P 채널 MOS 트랜지스터로 구성된다.
스위칭 소자(5)는 신호 DOWN이 활성화 레벨인 「H」 레벨로 되어 있는 기간 동안 도통한다. 스위칭 소자(5)는 트랜지스터, 예를 들면 N 채널 MOS 트랜지스터(6)의 드레인과 노드 N2 사이에 접속되고, 그 게이트가 신호 DOWN을 수취하는 N 채널 MOS 트랜지스터로 구성된다.
제어 회로(7)는, 도 5에 도시하는 바와 같이, 전원 전위 VCC의 라인과 접지 전위 GND의 라인 사이에 직렬 접속된 P 채널 MOS 트랜지스터(21), N 채널 MOS 트랜지스터(22) 및 저항 소자(23)를 포함한다. P 채널 MOS 트랜지스터(21)의 게이트는 그 드레인에 접속되고, 또한 차지 펌프 회로(2)의 P 채널 MOS 트랜지스터(3)의 게이트에 접속된다. P 채널 MOS 트랜지스터(21)의 게이트 전위가 제어 전위 VCP로 된다. N 채널 MOS 트랜지스터(22)의 게이트는 노드 N2에 접속된다.
이 PLL 회로는 노드 N2의 전위, 즉 제어 전위 VC가 VCC/2인 때에 록 상태로 되도록 설계되어 있다. 제어 전위 VC가 VCC/2보다도 높아지면, N 채널 MOS 트랜지스터(22)의 저항값이 작게 되어 제어 전위 VCP가 낮아진다. 따라서, P 채널 MOS 트랜지스터(3)의 드레인 전위 VC가 높아짐으로써 발생하는 전류 Ic의 감소분과, P 채널 MOS 트랜지스터(3)의 게이트 전위 VCP가 낮아짐으로써 발생하는 전류 Ic의 증가분이 상쇄되어, P 채널 MOS 트랜지스터(3)를 흐르는 전류는 변화하지 않는다.
반대로, 제어 전위 VC가 VCC/2보다도 낮아지면, N 채널 MOS 트랜지스터(22)의 저항값이 커져 제어 전위 VCP가 높아진다. 따라서, P 채널 MOS 트랜지스터(3)의 드레인 전위 VC가 낮아짐으로써 발생하는 전류 Ic의 증가분과, P 채널 MOS 트랜지스터(3)의 게이트 전위 VCP가 높아짐으로써 발생하는 전류 Ic의 감소분이 상쇄되어, P 채널 MOS 트랜지스터(3)를 흐르는 전류는 변화하지 않는다. 따라서, 제어 전위 VC의 고저에 관계없이, 스위칭 소자(4)의 도통시에 P 채널 MOS 트랜지스터(3)를 흐르는 전류 Ic는 일정하게 유지된다.
제어 회로(8)는, 도 5에 도시하는 바와 같이, 전원 전위 VCC의 라인과 접지 전위 GND의 라인 사이에 직렬 접속된 저항 소자(24), P 채널 MOS 트랜지스터(25) 및 N 채널 MOS 트랜지스터(26)를 포함한다. N 채널 MOS 트랜지스터(26)의 게이트는 그 드레인에 접속되고, 또한 차지 펌프 회로(2)의 N 채널 MOS 트랜지스터(6)의 게이트에 접속된다. N 채널 MOS 트랜지스터(26)의 게이트 전위가 제어 전위 VCN로 된다. P 채널 MOS 트랜지스터(25)의 게이트는 노드 N2에 접속된다.
제어 전위 VC가 VCC/2보다도 높아지면, P 채널 MOS 트랜지스터(25)의 저항값이 커져 제어 전위 VCN이 낮아진다. 따라서, N 채널 MOS 트랜지스터(6)의 드레인 전위 VC가 높아짐으로써 발생하는 전류 Id의 증가분과, N 채널 MOS 트랜지스터(6)의 게이트 전위 VCN이 낮아짐으로써 발생하는 전류 Id의 감소분이 상쇄되어, N 채널 MOS 트랜지스터(6)를 흐르는 전류 Id는 변화하지 않는다.
반대로, 제어 전위 VC가 VCC/2보다 낮아지면, P 채널 MOS 트랜지스터(25)의 저항값이 작아져 제어 전위 VCN이 높아진다. 따라서, N 채널 MOS 트랜지스터(6)의 드레인 전위 VC가 낮아짐으로써 발생하는 전류 Id의 감소분과, N 채널 MOS 트랜지스터(6)의 게이트 전위 VCN이 높아짐으로써 발생하는 전류 Id의 증가분이 상쇄되어, N 채널 MOS 트랜지스터(6)를 흐르는 전류 Id는 변화하지 않는다. 따라서, 제어 전위 VC의 고저에 관계없이, 스위칭 소자(5)의 도통시에 N 채널 MOS 트랜지스터(6)를 흐르는 전류 Id는 변화하지 않는다. 이상으로부터, 충전 전류 Ic와 방전 전류 Id는 항상 동일한 값으로 유지되고, 종래와 같이 오프셋이 발생하는 일은 없다.
루프 필터(9)는 노드 N2와 접지 전위 GND의 라인 사이에 직렬 접속된 저항 소자(10) 및 캐패시터(11)를 포함한다. 캐패시터(11)는 차지 펌프 회로(2)에 의해서 충전 및 방전된다.
VCO(12)는, 도 6에 도시하는 바와 같이, 인버터(31.1~31.n(단, n은 3 이상의 기수), 32), P 채널 MOS 트랜지스터(33, 34, 35.1~35.n), N 채널 MOS 트랜지스터(36, 37, 38.1~38.n) 및 저항 소자(39)를 포함한다.
P 채널 MOS 트랜지스터(33), N 채널 MOS 트랜지스터(36) 및 저항 소자(39)는 전원 전위 VCC의 라인과 접지 전위 GND의 라인 사이에 직렬 접속된다. P 채널 MOS 트랜지스터(34) 및 N 채널 MOS 트랜지스터(37)는 전원 전위 VCC의 라인과 접지 전위 GND의 라인 사이에 직렬 접속된다. N 채널 MOS 트랜지스터(36)의 게이트는 제어 전위 VC를 수취한다. P 채널 MOS 트랜지스터(33, 34)의 게이트는 모두 P 채널 MOS 트랜지스터(33)의 드레인에 접속된다. P 채널 MOS 트랜지스터(33과 34)는 커런트 미러 회로를 구성한다. N 채널 MOS 트랜지스터(37)의 게이트는 그 드레인에 접속된다.
N 채널 MOS 트랜지스터(36)에는 제어 전위 VC에 따른 값의 전류가 흐른다. MOS 트랜지스터(36, 33)는 직렬 접속되고, MOS 트랜지스터(33, 34)는 커런트 미러 회로를 구성하며, MOS 트랜지스터(34, 37)는 직렬 접속되어 있기 때문에, MOS 트랜지스터(34, 37)에는 제어 전위 VC에 따른 값의 전류가 흐른다.
인버터(31.1~31.n)는 링 형상으로 접속된다. P 채널 MOS 트랜지스터(35.1~35.n)는 각각 전원 전위 VCC의 라인과 인버터(31.1~31.n)의 전원 노드 사이에 접속되고, 각각의 게이트는 모두 P 채널 MOS 트랜지스터(34)의 게이트에 접속된다. N 채널 MOS 트랜지스터(38.1~38.n)는 각각 접지 전위 GND의 라인과 인버터(31.1~31.n)의 접지 노드 사이에 접속되고, 각각의 게이트는 모두 N 채널 MOS 트랜지스터(37)의 게이트에 접속된다. MOS 트랜지스터(35.1~35.n, 38.1~38.n)에는 제어 전위 VC에 따른 값의 전류가 흐른다. 인버터(31.n)의 출력 신호는 인버터(32)에 의해 반전되어 내부 클럭 신호 CLK로 된다.
제어 전위 VC가 높아지면, N 채널 MOS 트랜지스터(36)의 저항값이 작아지고 P 채널 MOS 트랜지스터(33, 34, 35.1~35.n) 및 N 채널 MOS 트랜지스터(36, 37, 38.1~38.n)에 흐르는 전류가 커지며, 인버터(31.1~31.n)의 구동 능력이 커져 내부 클럭 신호 CLK의 주파수가 높아진다.
제어 전위 VC가 낮아지면, N 채널 MOS 트랜지스터(36)의 저항값이 커지고 P 채널 MOS 트랜지스터(33, 34, 35.1~35.n) 및 N 채널 MOS 트랜지스터(36, 37,38.1~38.n)에 흐르는 전류가 작아지며, 인버터(31.1~31.n)의 구동 능력이 작아져 내부 클럭 신호 CLK의 주파수가 낮아진다.
도 1로 되돌아가서, VCO(12)에서 생성된 내부 클럭 신호 CLK는 반도체 집적 회로 장치의 내부 회로에 인가되고, 또한 분주기(13)에 인가된다. 분주기(13)는 내부 클럭 신호 CLK를 N개로 분주시켜 클럭 신호 FCLK를 생성한다. 클럭 신호 FCLK는 위상 비교기(1)로 귀환된다.
다음에, 도 1~도 6에서 나타낸 PLL 회로의 동작에 대하여 설명한다. 피드백 클럭 신호 FCLK의 위상이 참조 클럭 신호 RCLK의 위상보다도 앞서 있는 경우에는, 신호 DOWN의 펄스폭은 신호 UP의 펄스폭보다도 커지고, 노드 N2에 유입하는 전하량이 노드 N2로부터 유출하는 전하량보다도 작아져 제어 전위 VC가 서서히 저하된다. 이것에 의해, VCO(12)의 출력 클럭 신호 CLK의 주파수가 서서히 저하하여, 피드백 클럭 신호 FCLK의 위상과 참조 클럭 신호 RCLK의 위상은 서로 일치하는 것에 도달한다.
피드백 클럭 신호 FCLK의 위상이 참조 클럭 신호 RCLK의 위상보다도 지연되어 있는 경우에는, 신호 UP의 펄스폭이 신호 DOWN의 펄스폭보다도 커지고, 노드 N2에 유입하는 전하량이 노드 N2로부터 유출하는 전하량보다도 커져 제어 전위 VC가 서서히 상승한다. 이것에 의해, VCO(12)의 출력 클럭 신호 CLK의 주파수가 서서히 상승하여, 피드백 클럭 신호 FCLK의 위상과 참조 클럭 신호 RCLK의 위상은 서로 일치하는 것에 도달한다.
피드백 클럭 신호 FCLK의 위상과 참조 클럭 신호 RCLK의 위상이 일치하여 록상태에 있는 경우에는, 신호 UP와 DOWN의 펄스폭이 동등하게 되고, 노드 N2에 유입하는 전하량과 노드 N2로부터 유출하는 전하량이 동등하게 되어, 제어 전위 VC는 변화하지 않는다. 따라서, VCO(12)의 출력 클럭 신호 CLK의 주파수는 일정하게 유지된다.
본 실시예 1에서는, 제어 전위 VC가 VCC/2보다도 높은 경우에는 MOS 트랜지스터(3, 6)의 게이트 전위 VCP, VCN을 낮게 하고, 제어 전위 VC가 VCC/2보다도 낮은 경우는 MOS 트랜지스터(3, 6)의 게이트 전위 VCP, VCN을 높게 하기 때문에, 제어 전위 VC의 고저에 관계없이, 스위칭 소자(4, 6)의 도통시에 MOS 트랜지스터(3, 6)에 흐르는 전류 Ic, Id를 일정하게 유지할 수 있다. 따라서, 제조 프로세스, 환경 온도, 전원 전압 VCC 등의 변동이 있었던 경우나 설계값 이외의 주파수에서 동작시키는 경우에도, 오프셋이 발생하는 일은 없다.
이하, 본 실시예 1의 여러 가지 변경예에 대하여 설명한다. 도 7의 변경예가 도 1의 PLL 회로와 다른 점은, P 채널 MOS 트랜지스터(3)와 스위칭 소자(4)의 위치가 교환되고, 또한 N 채널 MOS 트랜지스터(6)와 스위칭 소자(5)의 위치가 교환되어 있는 점이다. 이 변경예에서도, 도 1의 PLL 회로와 동일한 효과가 얻어진다.
도 8의 변경예에서는, 제어 회로(7, 8)는, 루프 필터(9)의 저항 소자(10)와 캐패시터(11) 사이의 노드 N11의 전위 VC'에 따라서 제어 전위 VCP, VCN을 생성한다. 노드 N2의 전위 VC보다도 노드 N11의 전위 VC'쪽이 안정되어 있기 때문에, MOS 트랜지스터(3, 6)를 보다 안정하게 제어할 수 있다.
도 5에서 도시한 제어 회로(7)와, 도 6에서 도시한 VCO(12) 중 P 채널 MOS트랜지스터(33), N 채널 MOS 트랜지스터(36) 및 저항 소자(39)로 구성되는 부분과는 동일한 구성이다. 그래서, 도 9의 변경예에서는, VCO(12)의 MOS 트랜지스터(33, 36) 및 저항 소자(39)가 생략되고, 제어 회로(7)에서 생성된 제어 전위 VCP가 VCO(12)의 P 채널 MOS 트랜지스터(34, 35.1~35.n)의 게이트에 인가된다. 이 변경예에서는, 도 1의 PLL 회로와 동일한 효과가 얻어지는 것 외에 MOS 트랜지스터(33, 36) 및 저항 소자(39)의 분만큼 레이 아웃면적이 작아지게 된다.
또한, 도 1~도 9에서는, 본 발명이 PLL 회로에 적용된 경우에 대하여 설명했지만, 본 발명은 DLL(Delay Locked Loop) 회로 등의 다른 클럭 동기 장치에도 적용 가능하다. 도 10은 본 발명이 적용된 DLL 회로의 구성을 도시하는 회로 블럭도이다. 도 10에 있어서, 이 DLL 회로가 도 1의 PLL 회로와 다른 점은, VCO(12) 및 분주기(13)가 전압 제어 지연 회로(40)로 치환되어 있는 점이다. 전압 제어 지연 회로(40)는 제어 전압 VC에 따른 시간만큼 참조 클럭 신호 RCLK를 지연시켜 내부 클럭 신호 CLK를 생성한다. 내부 클럭 신호 CLK는 위상 비교기(1)로 귀환된다. 이 변경예에서도, 오프셋의 발생이 방지된다.
(실시예 2)
도 5에 있어서, 어떠한 원인에 의해 노드 N2가 전원 전위 VCC로 된 경우에는, 스위칭 소자(4)의 도통시에 P 채널 MOS 트랜지스터(3)에 흐르는 전류 Ic는 최대값으로 되는 한편, 스위칭 소자(5)가 도통되어도 N 채널 MOS 트랜지스터(6)에는 전류 Id는 흐르지 않게 된다. 또한, 어떠한 원인에 의해 노드 N2가 접지 전위 GND로 된 경우에는, 스위칭 소자(5)의 도통시에 N 채널 MOS 트랜지스터(6)에 흐르는 전류 Id는 최대값으로 되는 한편, 스위칭 소자(4)가 도통되어도 P 채널 MOS 트랜지스터(3)에는 전류 Ic는 흐르지 않게 된다. 따라서, 노드 N2가 전원 전위 VCC 또는 접지 전위 GND로 된 경우에는, 실시예 1의 PLL 회로는 동작하지 않게 된다. 본 실시예 2에서는 이 문제가 해결된다.
도 11은 본 발명의 실시예 2에 따른 PLL 회로의 주요부를 나타내는 회로도이다. 도 11에 있어서, 이 PLL 회로가 도 1의 PLL 회로와 다른 점은, 차지 펌프 회로(2)가 차지 펌프 회로(41)로 치환되어 있는 점이다.
차지 펌프 회로(41)는 차지 펌프 회로(2)의 P 채널 MOS 트랜지스터(3, 6)에 각각 MOS 트랜지스터(42, 43)를 병렬 접속한 것이다. P 채널 MOS 트랜지스터(42)의 게이트가 일정한 바이어스 전위 VBP를 수취하고, N 채널 MOS 트랜지스터(43)의 게이트가 일정한 바이어스 전위 VBN을 수취한다. P 채널 MOS 트랜지스터(3, 42)는 가변 전류원(41a)을 구성하고, N 채널 MOS 트랜지스터(6, 43)는 가변 전류원(41b)을 구성한다.
도 12는 바이어스 전위 VBP, VBN을 생성하는 바이어스 전위 발생 회로(44)의 구성을 나타내는 회로도이다. 도 12에 있어서, 이 바이어스 전위 발생 회로(44)는 P 채널 MOS 트랜지스터(45, 46), N 채널 MOS 트랜지스터(47) 및 저항 소자(48)를 포함한다.
MOS 트랜지스터(45, 47)와, P 채널 MOS 트랜지스터(46) 및 저항 소자(48)는 각각 전원 전위 VCC의 라인과 접지 전위 GND의 라인 사이에 직렬 접속된다. P 채널 MOS 트랜지스터(45, 46)의 게이트는 모두 P 채널 MOS 트랜지스터(46)의 드레인에 접속된다. P 채널 MOS 트랜지스터(45, 46)는 커런트 미러 회로를 구성한다. P 채널 MOS 트랜지스터(45, 46)의 게이트 전위가 바이어스 전위 VBP로 된다. N 채널 MOS 트랜지스터(47)의 게이트는 그 드레인에 접속된다. N 채널 MOS 트랜지스터(47)의 게이트 전위가 바이어스 전위 VBN으로 된다.
P 채널 MOS 트랜지스터(46) 및 저항 소자(48)에는 저항 소자(48)의 저항값 및 전원 전압 VCC에 의해 정해지는 일정한 전류가 흐른다. P 채널 MOS 트랜지스터(45, 46)가 커런트 미러 회로를 구성하고, MOS 트랜지스터(45, 47)는 직렬 접속되어 있기 때문에, MOS 트랜지스터(45, 47)에는 P 채널 MOS 트랜지스터(46) 및 저항 소자(48)에 흐르는 전류에 따른 값의 일정한 전류가 흐른다. 또한, 차지 펌프 회로(41)의 P 채널 MOS 트랜지스터(42)의 게이트는 P 채널 MOS 트랜지스터(45, 46)의 게이트와 접속되고, 차지 펌프 회로(41)의 N 채널 MOS 트랜지스터(43)의 게이트가 N 채널 MOS 트랜지스터(47)의 게이트와 접속되어 있기 때문에, MOS 트랜지스터(42, 43)에는 P 채널 MOS 트랜지스터(46) 및 저항 소자(48)에 흐르는 전류에 따른 값의 일정한 전류가 흐른다.
따라서, 본 실시예 2에서는, 노드 N2가 전원 전위 VCC로 되어 N 채널 MOS 트랜지스터(6)에 전류가 흐르지 않는 경우에도 N 채널 MOS 트랜지스터(43)에는 전류가 흐르기 때문에, PLL 회로는 동작한다. 또한, 노드 N2가 접지 전위 GND로 되어 P 채널 MOS 트랜지스터(3)에 전류가 흐르지 않는 경우에도 P 채널 MOS 트랜지스터(42)에는 전류가 흐르기 때문에, PLL 회로는 동작한다. 다른 구성 및동작은 도 1의 PLL 회로와 동일하기 때문에, 그 설명은 반복하지 않는다.
(실시예 3)
도 13은 본 발명의 실시예 3에 따른 PLL 회로의 주요부를 나타내는 회로도이다. 도 13에 있어서, 이 PLL 회로가 도 1의 PLL 회로와 다른 점은, 제어 회로(7, 8)가 각각 제어 회로(50, 51)로 치환되어 있는 점이다.
제어 회로(50)는 도 5에서 도시한 제어 회로(7)의 N 채널 MOS 트랜지스터(22) 및 저항 소자(33)와 병렬로 저항 소자(52)를 접속한 것이다. 제어 회로(51)는 도 5에서 도시한 제어 회로(8)의 저항 소자(24) 및 P 채널 MOS 트랜지스터(25)와 병렬로 저항 소자(53)를 접속한 것이다.
따라서, 본 실시예 3에서는, 노드 N2가 전원 전위 VCC로 되어 P 채널 MOS 트랜지스터(25)에 전류가 흐르지 않는 경우에도 저항 소자(53) 및 N 채널 MOS 트랜지스터(26)에 전류가 흐르고, 차지 펌프 회로의 N 채널 MOS 트랜지스터(6)에 전류가 흐르기 때문에, PLL 회로는 동작한다. 또한, 노드 N2가 전원 전위 VCC로 되어 N 채널 MOS 트랜지스터(22)에 전류가 흐르지 않는 경우에도 P 채널 MOS 트랜지스터(21) 및 저항 소자(52)에 전류가 흐르고, 차지 펌프 회로(2)의 P 채널 MOS 트랜지스터(3)에 전류가 흐르기 때문에, PLL 회로는 동작한다. 다른 구성 및 동작은 도 1의 PLL 회로와 동일하기 때문에, 그 설명은 반복하지 않는다.
(실시예 4)
도 23에서 도시한 종래의 PLL 회로에 있어서, 전원 투입 전의 노드 N122의 전위 VC는 접지 전위 GND로 되어 있고, 록 상태나 노드 N122의 전위 VC는 VCC/2로 되는 것으로 하면, 전원 투입시로부터 록 상태에 도달할 때까지는 P 채널 MOS 트랜지스터(123)를 흐르는 전류 Ic가 노드 N122에 전하를 공급하는 것으로 된다. 이 때의 전류 Ic는 노드 N122의 전위 VC가 낮을수록 커진다. 이 때문에, 종래의 PLL 회로에서는 전류 Ic와 Id가 일치하지 않고 오프셋이 발생한다고 하는 단점이 있는 반면, 전원 투입으로부터 록 상태에 이르는 시간이 짧다고 하는 장점이 있었다.
이에 반하여, 도 1의 PLL 회로에서는, 노드 N2의 전위 VC에 관계없이 전류 Ic, Id가 일정하게 되도록 제어된다. 따라서, 도 1의 PLL 회로에서는 노드 N2의 전위 VC가 변화되더라도 오프셋이 발생하지 않는다고 하는 장점이 있는 반면, 전원 투입으로부터 록 상태로 될 때까지의 시간이 종래보다도 길어진다고 하는 단점이 있다. 본 실시예 4에서는 이 문제가 해결된다.
도 14는 본 발명의 실시예 4에 따른 PLL 회로의 주요부를 나타내는 회로도이다. 도 14에 있어서, 이 PLL 회로가 도 1의 PLL 회로와 다른 점은, 프리차지 회로(60)가 추가되어 있는 점이다.
프리차지 회로(60)는, 전원 전위 VCC의 라인과 접지 전위 GND의 라인 사이에 직렬 접속된 P 채널 MOS 트랜지스터(63), 저항 소자(64, 65) 및 N 채널 MOS 트랜지스터(66)와, 인버터(67)를 포함한다. 파워 온 리셋 신호 /POR는 P 채널 MOS 트랜지스터(63)의 게이트에 직접 입력되고, 또한 인버터(67)를 거쳐서 N 채널 MOS 트랜지스터(66)의 게이트에 입력된다. 신호 /POR는 전원 투입으로부터 소정 시간 동안 활성화 레벨인 「L」 레벨로 되는 신호이다. 저항 소자(64와 65) 사이의 노드는 노드 N2에 접속된다. 저항 소자(64와 65)는 동일한 저항값을 갖는다.
전원 투입 전에는 노드 N2가 접지 전위 GND로 되어 있는 것으로 한다. 전원이 투입되어 신호 /POR가 활성화 레벨인 「L」 레벨로 되면, MOS 트랜지스터(63, 66)가 도통되고, 노드 N2의 전위 VC는 전원 전압 VCC를 저항 소자(64, 65)에 의해 분압한 전위 VCC/2로 된다.
따라서, 본 실시예 4에서는, 전원 투입시에 노드 N2의 전위 VC를 신속히 상승시킬 수 있어, 전원 투입으로부터 록 상태에 이를 때까지의 시간이 짧아진다.
또, 본 실시예 4에서는 저항 소자(64, 65)는 동일한 저항값을 갖는 것으로 했지만, 저항 소자(64, 65)의 저항값의 비를 바꾸는 것에 의해, 노드 N2의 전위 VC를 소망하는 전위로 프리차지할 수 있다.
(실시예 5)
도 15는 본 발명의 실시예 5에 따른 PLL 회로의 구성을 나타내는 회로 블럭도이다. 도 15를 참조하면, 이 PLL 회로가 도 1의 PLL 회로와 다른 점은, 제어 회로(8)가 제거되고 N 채널 MOS 트랜지스터(6)의 게이트에 일정한 바이어스 전위 VBN이 인가되고 있는 점과, 프리차지 회로(70)가 추가되어 있는 점이다. 프리차지 회로(70)는 P 채널 MOS 트랜지스터(71)를 포함한다. P 채널 MOS 트랜지스터(71)는 전원 전위 VCC의 라인과 노드 N2 사이에 접속되고, 그 게이트는 파워 온 리셋 신호/POR를 수신한다.
전원 투입 전에는 노드 N2가 접지 전위 GND로 되어 있는 것으로 한다. 전원이 투입되어 신호 /POR가 일정 시간 동안 활성화 레벨인 「L」 레벨로 되면, P 채널 MOS 트랜지스터(71)가 펄스적으로 도통해서 노드 N2가 전원 전위 VCC로 프리차지된다. 차지 펌프 회로(2)의 N 채널 MOS 트랜지스터(6)가 노드 N2의 전위 VC가 높을수록 큰 전류를 흘린다. 따라서, 노드 N2의 전위 VC의 고저에 관계없이 N 채널 MOS 트랜지스터(6)에 흐르는 전류 Ic를 일정하게 하고 있었던 도 1의 PLL 회로에 비하여, 전원 투입으로부터 노드 N2의 전위가 록시의 전위에 도달할 때까지의 시간이 짧아지게 된다.
또한, 제어 회로(7)에 의해서 P 채널 MOS 트랜지스터(3)에 흐르는 전류를 일정하게 하기 때문에, N 채널 MOS 트랜지스터(6)에 흐르는 전류 Id가 증가/감소하면 P 채널 MOS 트랜지스터(3)에 흐르는 전류 Ic가 감소/증가하고 있었던 종래에 비하여, 오프셋의 발생을 억제할 수 있다.
(실시예 6)
도 16은 본 발명의 실시예 6에 따른 PLL 회로의 구성을 나타내는 회로 블럭도이다. 도 16을 참조하면, 이 PLL 회로가 도 1의 PLL 회로와 다른 점은, 제어 회로(7)가 제거되고 P 채널 MOS 트랜지스터(3)의 게이트에 일정한 바이어스 전위 VBP가 인가되고 있는 점과, 프리디스차지(predischarge) 회로(72)가 추가되어 있는 점이다. 프리디스차지 회로(72)는 N 채널 MOS 트랜지스터(73)를 포함한다. N 채널MOS 트랜지스터(73)는 노드 N2와 접지 전위 GND의 라인 사이에 접속되고, 그 게이트는 파워 온 리셋 신호의 상보 신호 POR을 수신한다.
전원 투입 전에는 노드 N2가 임의의 전위로 되어 있는 것으로 한다. 전원이 투입되어 신호 POR가 일정 시간 동안 활성화 레벨인 「H」 레벨로 되면, N 채널 MOS 트랜지스터(73)가 펄스적으로 도통해서 노드 N2가 접지 전위 GND로 프리디스차지된다. 차지 펌프 회로(2)의 P 채널 MOS 트랜지스터(3)는 노드 N2의 전위 VC가 낮을수록 큰 전류를 흘린다. 따라서, 노드 N2의 전위 VC의 고저에 관계없이 P 채널 MOS 트랜지스터(3)에 흐르는 전류 Id를 일정하게 하고 있었던 도 1의 PLL 회로에 비하여, 전원 투입으로부터 노드 N2의 전위가 록시의 전위에 도달할 때까지의 시간이 짧아지게 된다.
또한, 제어 회로(8)에 의해서 N 채널 MOS 트랜지스터(6)에 흐르는 전류를 일정하게 하기 때문에, P 채널 MOS 트랜지스터(3)에 흐르는 전류 Ic가 증가/감소하면 N 채널 MOS 트랜지스터(6)에 흐르는 전류 Id가 감소/증가하고 있었던 종래에 비하여, 오프셋의 발생을 억제할 수 있다.
(실시예 7)
도 17은 본 발명의 실시예 7에 따른 PLL 회로의 구성을 나타내는 회로 블럭도이다. 도 17을 참조하면, 이 PLL 회로가 도 1의 PLL 회로와 다른 점은, 차지 펌프 회로(2)가 차지 펌프 회로(80)로 치환되어 있는 점과, 록 검출기(85)가 추가되어 있는 점이다.
록 검출기(85)는, 참조 클럭 신호 RCLK와 피드백 클럭 신호 FCLK의 위상차가 소정 레벨보다도 작은 경우에는 록 검출 신호 φL을 활성화 레벨인 「H」 레벨로 하고, 참조 클럭 신호 RCLK와 피드백 클럭 신호 FCLK의 위상차가 소정 레벨보다도 큰 경우에는 록 검출 신호 φL을 비활성화 레벨인 「L」 레벨로 한다.
차지 펌프 회로(80)가 차지 펌프 회로(2)와 다른 점은, P 채널 MOS 트랜지스터(81), N 채널 MOS 트랜지스터(84) 및 선택기(82, 83)가 추가되어 있는 점이다.
P 채널 MOS 트랜지스터(81)의 소스는 전원 전위 VCC를 수취하고, 그 게이트는 일정한 바이어스 전위 VBP를 수취한다. P 채널 MOS 트랜지스터(3, 81)는 가변 전류원(80a)을 구성한다. 선택기(82)는 P 채널 MOS 트랜지스터(3, 81)의 드레인과 스위칭 소자(4)의 한쪽 전극 사이에 개재되고, 신호 φL이 비활성화 레벨인 「L」 레벨인 경우에는 P 채널 MOS 트랜지스터(81)의 드레인과 스위칭 소자(4)의 한쪽 전극을 접속하며, 신호 φL이 활성화 레벨인 「H」 레벨인 경우에는 P 채널 MOS 트랜지스터(3)의 드레인과 스위칭 소자(4)의 한쪽 전극을 접속한다.
N 채널 MOS 트랜지스터(84)의 소스는 접지 전위 GND를 수취하고, 그 게이트는 일정한 바이어스 전위 VBN을 수취한다. N 채널 MOS 트랜지스터(6, 84)는 가변 전류원(80b)을 구성한다. 선택기(83)는 N 채널 MOS 트랜지스터(6, 84)의 드레인과 스위칭 소자(5)의 한쪽 전극 사이에 개재되고, 신호 φL이 비활성화 레벨인 「L」 레벨인 경우에는 N 채널 MOS 트랜지스터(84)의 드레인과 스위칭 소자(5)의 한쪽 전극을 접속하며, 신호 φL이 활성화 레벨인 「H」 레벨인 경우에는 N 채널 MOS 트랜지스터(6)의 드레인과 스위칭 소자(5)의 한쪽 전극을 접속한다.
다음에, 이 PLL 회로의 동작에 대하여 설명한다. 전원 투입시와 같이 PLL 회로가 록 상태에 도달하고 있지 않는 경우에는, 신호 φL이 비활성화 레벨인 「L」 레벨로 되며, 선택기(82)에 의해서 P 채널 MOS 트랜지스터(81)의 드레인이 스위칭 소자(4)의 한쪽 전극에 접속되고, 또한 선택기(83)에 의해서 N 채널 MOS 트랜지스터(84)의 드레인이 스위칭 소자(5)의 한쪽 전극에 접속된다. 이 경우, 도 17의 PLL 회로는 종래의 PLL 회로와 동일한 구성으로 된다. 따라서, 종래와 마찬가지로, 이 PLL 회로는 민첩하게 록 상태에 이른다. 단, 이 상태에서는 오프셋이 발생하고 있다.
PLL 회로가 록 상태로 되면 신호 φL이 활성화 레벨인 「H」 레벨로 되고, 선택기(82)에 의해 P 채널 MOS 트랜지스터(3)의 드레인이 스위칭 소자(4)의 한쪽 전극에 접속되고, 또한 선택기(83)에 의해서 N 채널 MOS 트랜지스터(6)의 드레인이 스위칭 소자(5)의 한쪽 전극에 접속된다. 이 경우, 도 17의 PLL 회로는 도 1의 PLL 회로와 동일한 구성이 된다. 따라서, 록시의 제어 전위 VC가 변동되더라도 오프셋은 발생하지 않는다.
(실시예 8)
도 18은 본 발명의 실시예 8에 따른 PLL 회로의 구성을 나타내는 회로 블럭도이다. 도 18에 있어서, 이 PLL 회로가 도 17의 PLL 회로와 다른 점은, 제어 회로(86, 87)가 추가되고, 제어 회로(86, 87)에서 생성된 제어 전위 VCP', VCN'이 바이어스 전위 VBP, VBN 대신에 MOS 트랜지스터(81, 84)의 게이트에 입력되어 있는점이다.
제어 회로(86)는, 도 19에 도시하는 바와 같이, 저항 소자(91), P 채널 MOS 트랜지스터(92, 93) 및 N 채널 MOS 트랜지스터(94, 95)를 포함한다. MOS 트랜지스터(92, 94)와, 저항 소자(91) 및 MOS 트랜지스터(93, 95)는 각각 전원 전위 VCC의 라인과 접지 전위 GND의 라인 사이에 직렬 접속된다. P 채널 MOS 트랜지스터(93)의 게이트는 제어 전위 VC를 수취한다. N 채널 MOS 트랜지스터(94, 95)의 게이트는 모두 N 채널 MOS 트랜지스터(95)의 드레인에 접속된다. N 채널 MOS 트랜지스터(94, 95)는 커런트 미러 회로를 구성한다. P 채널 MOS 트랜지스터(92)의 게이트는 그 드레인에 접속된다. P 채널 MOS 트랜지스터(92)의 게이트 전위가 제어 전위 VCP'으로 된다.
MOS 트랜지스터(94, 95)가 커런트 미러 회로를 구성하고, MOS 트랜지스터(92, 94)는 직렬 접속되며, P 채널 MOS 트랜지스터(29)의 게이트와 차지 펌프 회로(80)의 P 채널 MOS 트랜지스터(81)의 게이트는 접속되어 있기 때문에, P 채널 MOS 트랜지스터(81)에는 P 채널 MOS 트랜지스터(93)에 흐르는 전류에 따른 전류가 흐른다.
제어 전위 VC가 높아지면, P 채널 MOS 트랜지스터(93)의 저항값이 커져 저항 소자(91) 및 MOS 트랜지스터(93, 95)에 흐르는 전류는 작아지며, P 채널 MOS 트랜지스터(81)에 흐르는 전류도 작아진다. 제어 전위 VC가 낮아지면, P 채널 MOS 트랜지스터(93)의 저항값이 작아져 저항 소자(91) 및 MOS 트랜지스터(93, 95)에 흐르는 전류가 커지고, P 채널 MOS 트랜지스터(81)에 흐르는 전류도 커진다.
제어 회로(87)는, 도 20에 도시하는 바와 같이, MOS 트랜지스터(101, 103)와, MOS 트랜지스터(102, 104) 및 저항 소자(105)는 각각 전원 전위 VCC의 라인과 접지 전위 GND의 라인 사이에 직렬 접속된다. N 채널 MOS 트랜지스터(104)의 게이트는 제어 전위 VC를 수취한다. P 채널 MOS 트랜지스터(101, 102)의 게이트는 모두 P 채널 MOS 트랜지스터(102)의 드레인에 접속된다. P 채널 MOS 트랜지스터(101, 102)는 커런트 미러 회로를 구성한다. N 채널 MOS 트랜지스터(103)의 게이트는 그 드레인에 접속된다. N 채널 MOS 트랜지스터(103)의 게이트 전위가 제어 전위 VCN'으로 된다.
N 채널 MOS 트랜지스터(101, 102)는 커런트 미러 회로를 구성하고, MOS 트랜지스터(101, 103)는 직렬 접속되며, N 채널 MOS 트랜지스터(103)의 게이트와 차지 펌프 회로(80)의 N 채널 MOS 트랜지스터(84)의 게이트는 접속되어 있기 때문에, N 채널 MOS 트랜지스터(84)에는 N 채널 MOS 트랜지스터(104)에 흐르는 전류에 따른 값의 전류가 흐른다.
제어 전위 VC가 높아지면, N 채널 MOS 트랜지스터(104)의 저항값이 작아져 MOS 트랜지스터(102, 104) 및 저항 소자(105)에 흐르는 전류가 커지고, N 채널 MOS 트랜지스터(84)에 흐르는 전류도 커진다. 제어 전위 VC가 낮아지면, N 채널 MOS 트랜지스터(104)의 저항값이 작아져 MOS 트랜지스터(102, 104) 및 저항 소자(105)에 흐르는 전류가 작아지고, N 채널 MOS 트랜지스터(84)에 흐르는 전류도 작아진다.
다음에, PLL 회로의 동작에 대하여 설명한다. PLL 회로가 록 상태가 아닌경우에는, 신호 φL이 비활성화 레벨인 「L」 레벨로 되어, 선택기(82)에 의해서 P 채널 MOS 트랜지스터(81)의 드레인이 스위칭 소자(4)의 한쪽 전극에 접속되고, 또한 선택기(83)에 의해서 N 채널 MOS 트랜지스터(84)의 드레인이 스위칭 소자(5)의 한쪽 전극에 접속된다.
제어 전위 VC가 VCC/2보다도 낮은 경우에는, 제어 전위 VCP'가 낮아지고 P 채널 MOS 트랜지스터(81)에 흐르는 전류가 커지고, 또한 제어 전위 VCN'가 낮아지고 N 채널 MOS 트랜지스터(84)에 흐르는 전류가 작아진다.
제어 전위 VC가 VCC/2보다도 높은 경우에는, 제어 전위 VCP'가 높아지고 P 채널 MOS 트랜지스터(81)에 흐르는 전류가 작아지며, 또한 제어 전위 VCN'가 높아지고 N 채널 MOS 트랜지스터(84)에 흐르는 전류가 커진다.
따라서, MOS 트랜지스터(81, 84)의 게이트에 일정한 바이어스 전위를 인가하고 있었던 도 17의 PLL 회로에 비하여, 단시간에 록 상태에 이른다. 다른 구성 및 동작은 도 17의 PLL 회로와 동일하기 때문에, 그 설명은 반복하지 않는다.
(실시예 9)
도 21은 본 발명의 실시예 9에 따른 PLL 회로의 구성을 나타내는 회로 블럭도이다. 도 21에 있어서, 이 PLL 회로가 도 1의 PLL 회로와 다른 점은, 차지 펌프 회로(2)가 차지 펌프 회로(110)로 치환되어 있는 점이다.
차지 펌프 회로(110)가 차지 펌프 회로(2)와 다른 점은, 제어 전위 VCP, VCN 대신에 일정한 바이어스 전위 VBP, VBN이 각각 MOS 트랜지스터(3, 6)의 게이트에인가되어 있는 점과, 전원 전위 VCC 및 접지 전위 GND 대신에 가변 전압원(111, 112)의 출력 전위 V1, V2가 각각 MOS 트랜지스터(3, 6)의 소스에 인가되어 있는 점이다.
가변 전압원(111, 112)은 각각 제어 회로(7, 8)에 의해서 제어된다. 가변 전압원(111) 및 P 채널 MOS 트랜지스터(3)는 가변 전류원(110a)을 구성하고, 가변 전압원(112) 및 N 채널 MOS 트랜지스터(6)는 가변 전류원(110b)을 구성한다.
제어 전위 VC가 높아지면 가변 전압원(110, 111)의 출력 전위 V1, V2도 높아지고, 제어 전위 VC가 낮아지면 가변 전압원(110, 111)의 출력 전위 V1, V2도 낮아져, V1-VC 및 VC-V2는 항상 일정값으로 유지된다. 따라서, 제어 전위 VC가 변동되더라도 스위칭 소자(4)의 도통시에 P 채널 MOS 트랜지스터(3)에 흐르는 전류 Ic와, 스위칭 소자(5)의 도통시에 N 채널 MOS 트랜지스터(6)에 흐르는 전류 Id는 항상 일정값으로 유지되며, 오프셋이 발생하는 일은 없다.
(실시예 10)
도 22는 본 발명의 실시예 10에 따른 PLL 회로의 구성을 나타내는 회로 블럭도이다. 도 22에 있어서, 이 PLL 회로가 도 1의 PLL 회로와 다른 점은, 차지 펌프 회로(2)가 차지 펌프 회로(113)로 치환되어 있는 점이다.
차지 펌프 회로(113)가 차지 펌프 회로(2)와 다른 점은, 전원 전위 VCC 및 접지 전위 GND 대신에 가변 전압원(114, 115)의 출력 전위 V3, V4가 각각 MOS 트랜지스터(3, 6)의 소스에 인가되어 있는 점이다. 가변 전압원(114, 115)은 각각 제어 회로(7, 8)에 의해서 제어된다. 가변 전압원(114) 및 P 채널 MOS 트랜지스터(3)는 가변 전류원(113a)을 구성하고, 가변 전압원(115) 및 N 채널 MOS 트랜지스터(6)는 가변 전류원(113b)을 구성한다.
가변 전압원(114)은, P 채널 MOS 트랜지스터(3)의 소스 전위 V3을 미세 조정하여, 스위칭 소자(4)의 도통시에 P 채널 MOS 트랜지스터(3)에 흐르는 전류 Ic를 제어 전위 VC에 관계없이 일정값으로 유지한다. 가변 전압원(115)은, N 채널 MOS 트랜지스터(6)의 소스 전위 V4를 미세 조정하여, 스위칭 소자(5)의 도통시에 N 채널 MOS 트랜지스터(6)에 흐르는 전류 Id를 제어 전위 VC에 관계없이 일정값으로 유지한다. 따라서, 도 1의 PLL 회로보다도 정밀도 좋게 전류 Ic, Id를 일정값으로 유지할 수 있어, 오프셋의 발생을 확실히 방지할 수 있다.
또, 실시예 1에서는 P 채널 MOS 트랜지스터(3) 및 N 채널 MOS 트랜지스터(6)로 각각 가변 전류원(2a, 2b)을 구성하고, 실시예 9에서는 가변 전압원(111) 및 P 채널 MOS 트랜지스터(3)와, 가변 전압원(112) 및 N 채널 MOS 트랜지스터(6)로 각각 가변 전류원(110a, 110b)을 구성하며, 실시예 10에서는 가변 전압원(114) 및 P 채널 MOS 트랜지스터(3)와, 가변 전압원(115) 및 N 채널 MOS 트랜지스터(6)로 각각 가변 전류원(113a, 113b)을 구성했지만, 이것에 한정되는 것이 아니라, 가변 전류원은 출력 전류의 제어가 가능한 것이면 어떠한 구성이라도 무방하다.
이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어야 할 것이다. 본 발명의 범위는 상기한 설명이 아니라 특허청구의 범위에 의해서 나타내어지고, 특허청구의 범위와 균등의 의미 및 범위내에서의 모든 변경이 포함되는 것이 의도된다.
Claims (20)
- 제 1 클럭 신호에 동기한 제 2 클럭 신호를 생성하는 클럭 동기 장치로서,상기 제 1 및 제 2 클럭 신호의 위상차를 검출하여, 상기 제 1 클럭 신호의 위상이 앞서 있는 경우는 그 위상차에 대응한 시간만큼 제 1 제어 신호를 활성화 레벨로 하고, 상기 제 2 클럭 신호의 위상이 앞서 있는 경우는 그 위상차에 대응한 시간만큼 제 2 제어 신호를 활성화 레벨로 하는 위상차 검출 회로,소정의 노드에 접속된 루프 필터,상기 위상차 검출 회로로부터의 제 1 제어 신호에 응답하여 상기 루프 필터에 제 1 극성의 전류를 인가하고, 상기 위상차 검출 회로로부터의 제 2 제어 신호에 응답하여 상기 루프 필터로 제 2 극성의 전류를 인가하는 전류 공급 회로, 및상기 소정 노드의 전위에 따라서 상기 제 2 클럭 신호를 생성하는 클럭 발생 회로를 구비하되,상기 전류 공급 회로는,상기 제 1 극성의 전류를 출력하고, 그 출력 전류의 제어가 가능한 제 1 가변 전류원,상기 제 2 극성의 전류를 출력하고, 그 출력 전류의 제어가 가능한 제 2 가변 전류원,상기 제 1 제어 신호가 활성화 레벨로 된 것에 응답하여, 상기 제 1 가변 전류원의 출력 전류를 상기 루프 필터로 흘리기 위한 제 1 전환 회로,상기 제 2 제어 신호가 활성화 레벨로 된 것에 응답하여, 상기 제 2 가변 전류원의 출력 전류를 상기 루프 필터로 흘리기 위한 제 2 전환 회로, 및상기 소정 노드의 전위에 근거하여, 상기 제 1 가변 전류원으로부터 상기 루프 필터로 미리 정해진 정전류가 흐르도록 상기 제 1 가변 전류원을 제어하는 제 1 제어 회로를 포함하고,상기 제 1 가변 전류원은, 그 입력 전극이 제 1 제어 전위를 수취하는 제 1 도전 형식의 제 1 트랜지스터를 포함하고,상기 제 1 전환 회로는, 상기 제 1 제어 신호가 활성화 레벨로 된 것에 응답하여, 제 1 전원 전위의 라인과 상기 루프 필터와의 사이에 상기 제 1 트랜지스터를 접속하고,상기 제 1 제어 회로는, 상기 소정 노드의 전위에 근거하여, 상기 제 1 전원 전위의 라인과 상기 루프 필터와의 사이에 접속된 상기 제 1 트랜지스터로 상기 미리 정해진 정전류가 흐르도록 상기 제 1 제어 전위를 제어하는클럭 동기 장치.
- 제 1 항에 있어서,상기 제 1 제어 회로는,그 제 1 전극이 상기 제 1 전원 전위의 라인에 접속되고, 그 입력 전극이 그 제 2 전극에 접속되고, 그 제 2 전극으로부터 상기 제 1 제어 전위를 출력하는 제 1 도전 형식의 제 2 트랜지스터,그 제 1 전극이 상기 제 2 트랜지스터의 제 2 전극에 접속되고, 그 입력 전극이 상기 소정 노드의 전위를 수취하는 제 2 도전 형식의 제 3 트랜지스터, 및상기 제 3 트랜지스터의 제 2 전극과 제 2 전원 전위의 라인과의 사이에 접속된 저항소자를 포함하는클럭 동기 장치.
- 제 1 항에 있어서,상기 전류 공급 회로는, 상기 소정 노드의 전위에 근거하여, 상기 제 2 가변 전류원으로부터 상기 루프 필터로 상기 미리 정해진 정전류가 흐르도록 상기 제 2 가변 전류원을 제어하는 제 2 제어회로를 더 포함하고,상기 제 2 가변 전류원은, 그 입력 전극이 제 2 제어 전위를 수취하는 제 2 도전 형식의 제 4 트랜지스터를 포함하며,상기 제 2 전환 회로는, 상기 제 2 제어 신호가 활성화 레벨로 된 것에 응답하여, 제 2 전원 전위의 라인과 상기 루프 필터와의 사이에 상기 제 4 트랜지스터를 접속하고,상기 제 2 제어 회로는, 상기 소정 노드의 전위에 근거하여, 상기 제 2 전원 전위의 라인과 상기 루프 필터와의 사이에 접속된 상기 제 4 트랜지스터로 상기 미리 정해진 정전류가 흐르도록 상기 제 2 제어 전위를 제어하는클럭 동기 장치.
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080411 Year of fee payment: 5 |
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| LAPS | Lapse due to unpaid annual fee |