JP2933472B2 - 位相同期回路 - Google Patents

位相同期回路

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    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は位相同期回路に関する。
【０００２】
【従来の技術】一般に位相同期回路としては種々の提案
があるが、入力信号の周波数が逓倍されて出力される回
路において高速引き込みならびに低ジッタを実現するた
めに、同期判定回路により、ループフィルタの定数を変
化させる方法が用いられる（例えば、特開平２ー２１１
７１８号公報および特開平２ー２１１７１８号公報）。
【０００３】このような従来例は、図６に示されるよう
に、位相比較器１と、同期判定回路２と、吐き出し型の
定電流源７（電流値：Ｉ1 ）および吸い込み型の定電流
源１０（電流値：Ｉ2 ）、ＰＭＯＳトランジスタ８、Ｎ
ＭＯＳトランジスタ９およびインバータ３５を含むチャ
ージポンプ回路３と、抵抗１２および容量１３を含むル
ープフィルタ１１と、電圧制御発振器１４と、分周器１
６とを備えて構成される。
【０００４】図６において、位相比較器１としては、図
３に示される回路がよく知られており、ＮＡＮＤ回路２
１、２２、２３、２４、２５、２６、２７、２８および
２９により構成される。図３において、所定の入力信号
による入力Ｒおよび分周器１６より出力される分周信号
の入力Ｖに対応して、出力ＵＰおよび出力ＤＯＷＮは通
常はハイレベルの状態にあり、入力Ｒの立ち下がりが入
力Ｖの立ち下がりよりも進んでいる場合には、出力ＵＰ
は、その期間ロウレベルになり、逆に、入力Ｒの立ち下
がりが入力Ｖの立ち下がりよりも遅れている場合には、
出力ＤＯＷＮは、その期間ロウレベルとなる。ループフ
ィルタ１１は、位相比較器１において生じるノイズを除
去する回路であり、通常は低域フィルタが用いられる。
電圧制御発振器１４は、ループフィルタ１１の出力電圧
により発振周波数を制御され、当該出力電圧に対応する
周波数の発振信号を出力する発振器であり、分周器１６
は、電圧制御発振器１４の発振周波数を分周して位相比
較器１に出力する回路で、同期式カウンタがよく用いら
れる。また、同期判定回路２は、図２に示される回路が
よく知られており、ＮＡＮＤ回路１７、抵抗１８、容量
１９およびインバータ２０により構成され、図６におけ
る位相比較器１の出力ＵＰまたは出力ＤＯＷＮがロウレ
ベルで出力される時間が長い場合には、位相同期回路に
おいて同期がとれていないものと判定される。
【０００５】次に、位相同期回路の動作について説明す
る。図８において、位相比較器１の入力Ｒの立ち下がり
が、位相比較器１の入力Ｖの立ち下がりよりも進んで、
位相比較器１の出力ＵＰがロウレベル、出力ＤＯＷＮが
ハイレベルになると、ＰＭＯＳトランジスタ８はオンと
なり、ＮＭＯＳトランジスタ１０はオフとなる。これに
より、定電流源７およびＰＭＯＳトランジスタ８を介し
て容量１３が充電されて節点Ｂの電位ＶB が上昇し、電
圧制御発振器１４の発振周波数は高くなる。逆に、位相
比較器１の入力Ｒの立ち下がりが、位相比較器１の入力
Ｖの立ち下がりよりも進んで、位相比較器１の出力ＵＰ
がハイレベル、出力ＤＯＷＮがロウレベルになると、Ｐ
ＭＯＳトランジスタ８はオフとなり、ＮＭＯＳトランジ
スタ１０はオンとなる。これにより、定電流源１０およ
びＮＭＯＳトランジスタ９を介して容量１３の電荷が放
電されて節点Ｂの電位ＶB が低下し、電圧制御発振器１
４の発振周波数は低くなる。この場合、位相比較器１の
出力ＵＰまたは出力ＤＯＷＮがロウレベルの状態になっ
ている時間が長い場合には、同期判定回路２において
は、位相同期回路の同期がとれていないものと判定され
て、当該同期判定回路２より出力される制御信号を介し
て、定電流源７および定電流源１０の電流値が大きくな
り、速かに同期がとれるようにしている。そして、位相
同期回路が同期状態となり、位相比較器１の出力ＵＰま
たは出力ＤＯＷＮのロウレベルの状態になっている時間
が短かくなるか、常時ハイレベルの状態になる場合に
は、同期判定回路２より出力される制御信号を介して、
定電流源７および定電流源１０の電流値は小さくなり、
これにより位相同期回路における低ジッタ制御が行われ
る。
【０００６】なお、定電流源７と定電流源１０は、位相
調整量を等しくするために、電流値が等しくなるように
設定されている。この場合、等しい電流値をＩ（Ｉ1 ＝
Ｉ2＝Ｉ）とし、容量１３の容量値をＣ13、位相同期回
路の固有角周波数をωn 、制動係数をζ、電圧制御発振
器１４の利得をＫ、分周器１６の分周比をＮ、ループフ
ィルタ１１の抵抗１２の抵抗値をＲ12とすると、次式が
成立つ。
【０００７】 Ｉ＝ωn 2・Ｎ・Ｃ13／Ｋ ………………………（１） Ｒ＝２ζ／（ωn ・Ｃ13）………………………（２） 更に、電圧制御発振器１４の入力電圧ＶINは、電流値Ｉ
が位相比較器１において検出されために要する時間分、
容量１３に充電された電荷に対応して生成される電圧Ｖ
B そのものである。この入力電圧ＶINに対応する電圧制
御発振器１４の発振周波数ｆは、次式により与えられ
る。
【０００８】 ｆ＝ＶIN・Ｋ ……………………………………（３） 上記の（１）、（２）および（３）式を用いて、Ｎ＝５
１２（入力周波数８ＫＨｚ、出力周波数４．０９６ＭＨ
ｚ）、Ｃ13＝６０ｐＦ、Ｋ＝２．０ＭＨｚ／Ｖ、Ｒ＝２
５ＭΩ、同期状態における定電流源の電流値Ｉ＝４０ｎ
Ａ、非同期状態における定電流源の電流値Ｉ＝４００ｎ
Ａ、ωn ＝２π×２５６ｒａｄ／ｓ、ζ＝１．２の条件
により、電圧制御発振器１４の発振周波数ｆの時間変化
を計算すると、図９における特性２０となり、発振周波
数ｆが一定値になる時間ｔr を引き込み時間とすると、
ｔr ＝７ｎｓとなる。
【０００９】
【発明が解決しようとする課題】従来、位相同期回路は
種々の用途に利用されているが、例えば、ＰＣＭ ＣＯ
ＤＥＣに利用する場合のように、常時一定周波数を出力
することを必要条件とするシステムにおいては、ループ
フィルタ１１の出力電圧ＶB の電圧レベルは、同期状態
においては、図４の電圧制御発振器特性に示される電圧
Ｖ0 に等しい状態に保持される。しかしながら、従来の
位相同期回路においては、同期引き込み中の容量１３に
対応する充放電動作は、位相比較器２の出力ＵＰまたは
出力ＤＯＷＮがロウレベルの時においてのみ行われてい
る。このために、電圧ＶB のレベルが前記Ｖ0 のレベル
に対して大きな電圧レベル差異がある状態においても、
位相比較器１の出力ＵＰまたは出力ＤＯＷＮがハイレベ
ルの時には、容量１３に対応する充放電が行われず、こ
のために位相同期に対する引き込み時間が長くなるとい
う欠点がある。
【００１０】
【課題を解決するための手段】本発明の位相同期回路
は、ディジタル位相比較器と、当該位相比較器の出力を
受けて位相同期状態を判定し、所定の制御信号を出力す
る同期判定回路と、前記位相比較器の出力を入力して、
前記制御信号を介して位相差信号を出力するチャージポ
ンプ回路と、当該チャージポンプ回路の位相差信号を、
周波数帯域制限して出力するループフィルタと、当該ル
ープフィルタの出力電圧により周波数制御される電圧制
御発振器と、当該電圧制御発振器の発振周波数を分周し
て出力し、前記位相比較器に帰還入力する分周器とを備
える位相同期回路において、前記チャージポンプ回路
が、前記ループフィルタの出力電圧と所定の基準電圧と
を比較して、所定のレベル判定信号を出力するコンパレ
ータと、前記位相比較器の第１の出力信号と、前記レベ
ル判定信号とを入力して論理積をとって出力する第１の
ＡＮＤ回路と、前記位相比較器の第２の出力信号を反転
して出力するインバータと、前記インバータの出力信号
と、前記レベル判定信号とを入力して論理積をとって出
力する第２のＡＮＤ回路と、ソースが第１の定電流源を
介して電源に接続され、ゲートに前記第１のＡＮＤ回路
の出力信号が入力されて、ドレインが前記ループフィル
タの入力側に接続されるＰＭＯＳトランジスタと、ドレ
インが前記ループフィルタの入力側に接続され、ゲート
に前記第２のＡＮＤ回路の出力信号が入力されて、ソー
スが第２の定電流源を介して接地点に接続されるＮＭＯ
Ｓトランジスタと、電流値が、前記同期判定回路より出
力される制御信号および前記レベル判定信号により制御
される前記第１の定電流源と、電流値が、前記同期判定
回路より出力される制御信号により制御される前記第２
の定電流源と、を備えて構成されることを特徴としてい
る。
【００１１】また、第２の発明の位相同期回路は、ディ
ジタル位相比較器と、当該位相比較器の出力を受けて位
相同期状態を判定し、所定の制御信号を出力する同期判
定回路と、前記位相比較器の出力を入力して、前記制御
信号を介して位相差信号を出力するチャージポンプ回路
と、当該チャージポンプ回路の位相差信号を、周波数帯
域制限して出力するループフィルタと、当該ループフィ
ルタの出力電圧により周波数制御される電圧制御発振器
と、当該電圧制御発振器の発振周波数を分周して出力
し、前記位相比較器に帰還入力する分周器とを備える位
相同期回路において、前記チャージポンプ回路が、前記
ループフィルタの出力電圧と所定の第１の基準電圧とを
比較して、第１のレベル判定信号を出力する第１のコン
パレータと、前記ループフィルタの出力電圧と所定の第
２の基準電圧とを比較して、第２のレベル判定信号を出
力する第２のコンパレータと、前記位相比較器の第１の
出力信号と、前記第１のレベル判定信号とを入力して論
理積をとって出力するＡＮＤ回路と、前記ＡＮＤ回路の
出力信号と、前記第２のレベル判定信号とを入力して論
理和をとって出力する第１のＯＲ回路と、前記位相比較
器の第２の出力信号を反転して出力するインバータと、
前記インバータの出力信号と、前記第２のレベル判定信
号とを入力して論理和をとって出力する第２のＯＲ回路
と、ソースが第１の定電流源を介して電源に接続され、
ゲートに前記第１のＯＲ回路の出力信号が入力されて、
ドレインが前記ループフィルタの入力側に接続されるＰ
ＭＯＳトランジスタと、ドレインが前記ループフィルタ
の入力側に接続され、ゲートに前記第２のＯＲ回路の出
力信号が入力されて、ソースが第２の定電流源を介して
接地点に接続されるＮＭＯＳトランジスタと、電流値
が、前記同期判定回路より出力される制御信号および前
記第１のレベル判定信号により制御される前記第１の定
電流源と、電流値が、前記同期判定回路より出力される
制御信号および前記第２のレベル判定信号により制御さ
れる前記第２の定電流源と、を備えて構成されることを
特徴としている。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
【００１３】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、位相
比較器１と、同期判定回路２と、ＡＮＤ回路４および
６、インバータ５、吐き出し型の定電流源７および吸い
込み型の定電流源１０、ＰＭＯＳトランジスタ８、ＮＭ
ＯＳトランジスタ９およびコンパレータ１５を含むチャ
ージポンプ回路３と、抵抗１２および容量１３を含むル
ープフィルタ１１と、電圧制御発振器１４と、分周器１
６とを備えて構成される。図１と図６との対比により明
らかなように、本実施例の従来例との相違点は、当該位
相同期回路の構成要素の一つであるチャージポンプ回路
の構成の差異にある。即ち、従来例においては、当該チ
ャージポンプ回路は、定電流源７および１０と、ＰＭＯ
Ｓトランジスタ８と、ＮＭＯＳトランジスタ９と、イン
バータ３５により構成されていたのに対して、本実施例
においては、チャージポンプ回路３は、上述のように、
ＮＡＮＤ回路４および６と、インバータ５と、定電流源
７および１０と、ＰＭＯＳトランジスタ８と、ＮＭＯＳ
トランジスタ９と、コンパレータ１５とを備えて構成さ
れている。
【００１４】図１において、コンパレータ１５の正相入
力側には、ループフィルタ１１の出力端、即ち電圧制御
発振器１４の入力側に相当する節点Ｂの電位ＶB のレベ
ルが入力されており、また、コンパレータ１５の逆相入
力側には、図４に示される電圧Ｖ0 のレベルよりも低い
レベルの基準電圧Ｖ1 が入力されている。今、当該位相
同期回路が位相同期状態にはなく、前記節点Ｂの電位Ｖ
B のレベルが漸次低下して、前記基準電圧Ｖ1 のレベル
よりも低いレベルになると、コンパレータ１５の出力レ
ベルはロウレベルとなり、ＡＮＤ回路４および６に入力
されるとともに、定電流源７に対しても、電流値を大電
流とするように作用する制御用として入力される。従っ
て、位相同期回路が同期状態にはなく、節点Ｂの電位Ｖ
B のレベルが、容量１３の放電により基準電圧Ｖ1 のレ
ベルよりも低下する状態においては、ＡＮＤ回路４およ
び６のゲート作用により、位相比較器１の出力ＵＰおよ
び出力ＤＯＷＮの、ＰＭＯＳトランジスタ８およびＮＭ
ＯＳトランジスタ９に対する入力経路は遮断され、ロウ
レベルの信号が、それぞれＰＯＭＳトランジスタ８およ
びＮＭＯＳトランジスタ９のゲートに入力される。この
場合には、位相比較器１の出力には関係なく、ＰＭＯＳ
トランジスタ８はオンとなり、ＮＭＯＳトランジスタ９
はオフとなって、位相同期回路におけるループフィルタ
１１および電圧制御発振器１４は、位相引き込み動作中
の状態となる。これにより、定電流源７およびＰＭＯＳ
トランジスタ８を介して、大電流Ｉ1 による容量１３に
対する充電が行われ、節点Ｂの電位ＶB が上昇して基準
電圧Ｖ1 を上回るように作動し、電圧制御発振器１４の
発振周波数は高い周波数に推移して、分周器１６を介し
て位相比較器１の入力Ｖとして入力される。このよう
に、位相比較器１の出力ＤＯＷＮがロウレベルの状態に
停滞している場合には、コンパレータ１５のレベル比較
作用を介して、位相同期回路は、強制的に位相引き込み
状態に引き戻され、同期状態に到達する時間が短縮され
る。
【００１５】また、節点Ｂの電位ＶB のレベルが、コン
パレータ１５の逆相側に入力されている基準電圧Ｖ1 の
レベルよりも高いレベルになると、コンパレータ１５の
出力レベルはハイレベルとなり、ＡＮＤ回路４および６
に入力されるとともに、定電流源７に対しても電流抑制
用として入力される。従って、この場合においては、節
点Ｂの電位ＶB のレベルが、基準電圧Ｖ1 のレベルより
も高くなることにより、ＡＮＤ回路４および６のゲート
作用により、位相比較器１の出力ＵＰおよび出力ＤＯＷ
Ｎは、それぞれ正常にＰＭＯＳトランジスタ８およびＮ
ＭＯＳトランジスタ９のゲートに入力され、本来の位相
同期回路としての動作状態に復帰する。この場合におい
ては、位相同期回路としての動作は、位相比較器１の出
力ＵＰおよび出力ＤＯＷＮを介して行われ、出力ＵＰま
たは出力ＤＯＷＮがロウレベルに停滞している時間が長
い場合には、同期判定回路２により、位相同期回路の同
期がとれていないものと判定され、定電流源７および定
電流源１０の電流値が大となるように制御作用が行わ
れ、また、出力ＵＰまたは出力ＤＯＷＮがロウレベルに
停滞している時間が短かい場合には、同期判定回路２に
より、位相同期回路の同期がとれたものと判定され、定
電流源７および定電流源１０の電流値が小電流となるよ
うに制御作用が行われる。なお、同期判定回路２におい
ては、位相同期の判定条件として、位相比較器１におい
て検出された位相差が、位相同期回路の同期後に発生す
るジッタによるものか、または同期がとれない状態にお
いて検出されたものかの判定を行うために、位相同期回
路において発生するジッタ幅よりも若干大きい値を尺度
として、同期／非同期の判定の切替えが行われる。
【００１６】図５は、本発明の第２の実施例を示すブロ
ック図である。図５に示されるように、本実施例は、位
相比較器１と、同期判定回路２と、ＡＮＤ回路３０およ
び３６、ＯＲ回路３１および３３、インバータ３２、吐
き出し型の定電流源７および吸い込み型の定電流源１
０、ＰＭＯＳトランジスタ８、ＮＭＯＳトランジスタ
９、コンパレータ１５および３４を含むチャージポンプ
回路３と、抵抗１２および容量１３を含むループフィル
タ１１と、電圧制御発振器１４と、分周器１６とを備え
て構成される。図１と図５との対比により明らかなよう
に、本実施例の第１の実施例との相違点は、当該位相同
期回路の構成要素の一つであるチャージポンプ回路の構
成の差異にある。即ち、第１の実施例においては、当該
チャージポンプ回路は、ＡＮＤ回路４および６と、イン
バータ５と、定電流源７および１０と、ＰＭＯＳトラン
ジスタ８と、ＮＭＯＳトランジスタ９と、コンパレータ
１５により構成されていたのに対して、本実施例におい
ては、チャージポンプ回路３は、上述のように、ＡＮＤ
回路３０および３６と、ＯＲ回路３１および３３と、イ
ンバータ３２と、定電流源７および１０と、ＰＭＯＳト
ランジスタ８と、ＮＭＯＳトランジスタ９と、コンパレ
ータ１５および３４とを備えて構成されている。
【００１７】図５において、コンパレータ１５の正相入
力側には、第１の実施例の場合と同様に、ループフィル
タ１１の出力端、即ち電圧制御発振器１４の入力側に相
当する節点Ｂの電位ＶB のレベルが入力されており、ま
た、コンパレータ１５の逆相入力側には、図４に示され
る電圧Ｖ0 のレベルよりも低いレベルの基準電圧Ｖ1が
入力されている。また、コンパレータ３４においては、
正相側には前記節点Ｂの電位ＶB のレベルが入力され、
逆相側には、図４に示される電圧Ｖ0 のレベルよりも高
いレベルの基準電圧Ｖ2 が入力されている。コンパレー
タ１５における動作は、第１の実施例の場合と同様であ
り、節点Ｂの電位ＶB のレベルが漸次低下して、前記基
準電圧Ｖ1 のレベルよりも低いレベルになると、コンパ
レータ１５の出力レベルはロウレベルとなり、ＡＮＤ回
路３０に入力されるとともに、定電流源７に対しても、
電流値を大電流とするように作用する制御用の信号とし
て入力される。この状態においては、コンパレータ３４
からもロウレベルが出力されており、これにより、ＰＭ
ＯＳトランジスタ８は、位相比較器１の出力ＵＰのレベ
ルに関係なくオンとなり、位相同期回路におけるループ
フィルタ１１および電圧制御発振器１４は、位相引き込
み動作中の状態となる。これにより、定電流源７および
ＰＭＯＳトランジスタ８を介して、大電流Ｉ1 による容
量１３に対する充電が行われ、節点Ｂの電位ＶB が上昇
して基準電圧Ｖ1 を上回るように作動し、電圧制御発振
器１４の発振周波数は高い周波数に推移して、分周器１
６を介して位相比較器１の入力Ｖとして入力される。こ
のように、ＶB ＜Ｖ1 の状態においては、コンパレータ
１５および３４のレベル比較作用を介して、位相同期回
路は、強制的に位相引き込み状態に引き戻され、同期状
態に到達する時間が短縮される。
【００１８】また、コンパレータ３４においては、節点
Ｂの電位ＶB のレベルが漸次上昇して、前記基準電圧Ｖ
2 のレベルよりも高いレベルになると、コンパレータ３
４の出力レベルはハイレベルとなり、ＯＲ回路３１およ
びＯＲ回路３３に入力されるとともに、定電流源１０に
対しても、電流値を大電流とするように作用する制御用
の信号として入力される。この状態においては、コンパ
レータ１５からもハイレベルが出力されており、これに
より、ＮＭＯＳトランジスタ９は、位相比較器１の出力
ＤＯＷＮのレベルに関係なくオンとなり、位相同期回路
におけるループフィルタ１１および電圧制御発振器１４
は、位相引き込み動作中の状態となり、定電流源１０お
よびＮＭＯＳトランジスタ９を介して、大電流Ｉ2 によ
る容量１３からの放電が行われ、節点Ｂの電位ＶB が低
下して基準電圧Ｖ2 を下回るように作動し、電圧制御発
振器１４の発振周波数は低い周波数に推移して、分周器
１６を介して位相比較器１の入力Ｖとして入力される。
このように、位相比較器１の出力ＵＰがロウレベルの状
態に停滞する状況に対応して、コンパレータ１５および
３４のレベル比較作用を介して、位相同期回路は、強制
的に位相引き込み状態に引き戻され、同期状態に到達す
る時間が短縮される。
【００１９】上記の動作を介して、節点Ｂの電位ＶB 、
即ち電圧制御発振器１４に対する入力電圧がＶ1 とＶ2
の間の電圧レベルになると、コンパレータ１５およびコ
ンパレータ３４の出力は、それぞれハイレベルおよびロ
ーレベルとなり、位相比較器１の出力ＵＰは、ＡＮＤ回
路３０およびＯＲ回路３１を介して、直接ＰＭＯＳトラ
ンジスタ８のゲートに入力される経路が形成され、ま
た、位相比較器１の出力ＤＯＷＮは、インバータ３２に
より反転されて、ＯＲ回路３３を介して直接ＮＭＯＳト
ランジスタ９のゲートに入力される経路が形成される。
これにより、本実施例の位相同期回路は、本来の位相同
期回路と全く同一の回路接続により回路形成される状態
となり、節点Ｂにおける電圧ＶB がＶ0 に近接すると、
短時間にて同期状態となる。
【００２０】上述の第１および第２の実施例において、
前記（１）〜（３）式における数値例を、Ｎ＝５１２
（入力周波数：８ＫＨｚ、出力周波数：４．０９６ＭＨ
ｚ）、Ｃ＝６０ｐＦ、Ｋ＝２．０ＭＨｚ／Ｖ、Ｒ＝２５
ＭＨｚとし、同期のとれている時の電流Ｉ＝４０ｎＡ、
同期のとれていない時の電流Ｉ＝４００ｎＡ、固有角周
波数ωn ＝２π×２５６ｒａｄ／ｓ、制動係数ζ＝１．
２として、電圧制御発振器の発振周波数ｆの時間変化を
計算すると、図７の発振周波数特性の１０２に示される
ようになり、発振周波数ｆが一定になるまでの同期引き
込み時間ｔr は、ｔr＝４ｎｓとなる。この同期引き込
み時間ｔr の値は、前述の従来例の値と比較すると、６
０％以下の値となっている。
【００２１】
【発明の効果】以上説明したように、本発明は、チャー
ジポンプ回路より出力されて電圧制御発振器に入力され
る電圧レベルが、位相同期状態に対応する所定電圧レベ
ルとのレベル差異が大であり、位相同期回路の同期引き
込みに時間を要する状態に対応して、ループフィルタの
容量に対する充放電電流を制御することにより、同期引
き込み後における低ジッタ特性を保持しつつ、同期引き
込み時間を短縮することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すブロック図であ
る。
【図２】本実施例における同期検出回路の一例を示す回
路図である。
【図３】本実施例における位相比較器の一例を示す回路
図である。
【図４】電圧制御発振器の発振周波数特性を示す図であ
る。
【図５】本発明の第２の実施例を示すブロック図であ
る。
【図６】従来例を示すブロック図である。
【図７】位相同期回路の同期引き込み特性を示す図であ
る。
【符号の説明】
１ 位相比較器 ２ 同期判定回路 ３ チャージポンプ回路 ４、６、３０、３６ ＡＮＤ回路 ５、２０、３２ インバータ ７、１０ 定電流源 ８ ＰＭＯＳトランジスタ ９ ＮＭＯＳトランジスタ １１ ループフィルタ １２、１８ 抵抗 １３、１９ 容量 １４ 電圧制御発振器 １５、３４ コンパレータ １６ 分周器 １７、２１〜２９ ＮＡＮＤ回路 ３１、３３ ＯＲ回路
フロントページの続き (56)参考文献 特開 平６−85664（ＪＰ，Ａ) 特開 昭63−90214（ＪＰ，Ａ) 特開 昭62−92521（ＪＰ，Ａ) 特開 平２−284522（ＪＰ，Ａ) 特開 昭61−257022（ＪＰ，Ａ) 特開 昭54−130862（ＪＰ，Ａ) 実開 昭54−23554（ＪＰ，Ｕ) 特表 平４−506732（ＪＰ，Ａ) 欧州特許647033（ＥＰ，Ｂ１) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/093 - 7/199

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 ディジタル位相比較器と、当該位相比較
    器の出力を受けて位相同期状態を判定し、所定の制御信
    号を出力する同期判定回路と、前記位相比較器の出力を
    入力して、前記制御信号を介して位相差信号を出力する
    チャージポンプ回路と、当該チャージポンプ回路の位相
    差信号を、周波数帯域制限して出力するループフィルタ
    と、当該ループフィルタの出力電圧により周波数制御さ
    れる電圧制御発振器と、当該電圧制御発振器の発振周波
    数を分周して出力し、前記位相比較器に帰還入力する分
    周器とを備える位相同期回路において、 前記チャージポンプ回路が、前記ループフィルタの出力
    電圧と所定の基準電圧とを比較して、所定のレベル判定
    信号を出力するコンパレータと、 前記位相比較器の第１の出力信号と、前記レベル判定信
    号とを入力して論理積をとって出力する第１のＡＮＤ回
    路と、 前記位相比較器の第２の出力信号を反転して出力するイ
    ンバータと、 前記インバータの出力信号と、前記レベル判定信号とを
    入力して論理積をとって出力する第２のＡＮＤ回路と、 ソースが第１の定電流源を介して電源に接続され、ゲー
    トに前記第１のＡＮＤ回路の出力信号が入力されて、ド
    レインが前記ループフィルタの入力側に接続されるＰＭ
    ＯＳトランジスタと、 ドレインが前記ループフィルタの入力側に接続され、ゲ
    ートに前記第２のＡＮＤ回路の出力信号が入力されて、
    ソースが第２の定電流源を介して接地点に接続されるＮ
    ＭＯＳトランジスタと、 電流値が、前記同期判定回路より出力される制御信号お
    よび前記レベル判定信号により制御される前記第１の定
    電流源と、 電流値が、前記同期判定回路より出力される制御信号に
    より制御される前記第２の定電流源と、 を備えて構成されることを特徴とする位相同期回路。
  2. 【請求項２】 ディジタル位相比較器と、当該位相比較
    器の出力を受けて位相同期状態を判定し、所定の制御信
    号を出力する同期判定回路と、前記位相比較器の出力を
    入力して、前記制御信号を介して位相差信号を出力する
    チャージポンプ回路と、当該チャージポンプ回路の位相
    差信号を、周波数帯域制限して出力するループフィルタ
    と、当該ループフィルタの出力電圧により周波数制御さ
    れる電圧制御発振器と、当該電圧制御発振器の発振周波
    数を分周して出力し、前記位相比較器に帰還入力する分
    周器とを備える位相同期回路において、 前記チャージポンプ回路が、前記ループフィルタの出力
    電圧と所定の第１の基準電圧とを比較して、第１のレベ
    ル判定信号を出力する第１のコンパレータと、 前記ループフィルタの出力電圧と所定の第２の基準電圧
    とを比較して、第２のレベル判定信号を出力する第２の
    コンパレータと、 前記位相比較器の第１の出力信号と、前記第１のレベル
    判定信号とを入力して論理積をとって出力するＡＮＤ回
    路と、 前記ＡＮＤ回路の出力信号と、前記第２のレベル判定信
    号とを入力して論理和をとって出力する第１のＯＲ回路
    と、 前記位相比較器の第２の出力信号を反転して出力するイ
    ンバータと、 前記インバータの出力信号と、前記第２のレベル判定信
    号とを入力して論理和をとって出力する第２のＯＲ回路
    と、 ソースが第１の定電流源を介して電源に接続され、ゲー
    トに前記第１のＯＲ回路の出力信号が入力されて、ドレ
    インが前記ループフィルタの入力側に接続されるＰＭＯ
    Ｓトランジスタと、 ドレインが前記ループフィルタの入力側に接続され、ゲ
    ートに前記第２のＯＲ回路の出力信号が入力されて、ソ
    ースが第２の定電流源を介して接地点に接続されるＮＭ
    ＯＳトランジスタと、 電流値が、前記同期判定回路より出力される制御信号お
    よび前記第１のレベル判定信号により制御される前記第
    １の定電流源と、 電流値が、前記同期判定回路より出力される制御信号お
    よび前記第２のレベル判定信号により制御される前記第
    ２の定電流源と、 を備えて構成されることを特徴とする位相同期回路。
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