JPH11168377A - チャージポンプ - Google Patents

チャージポンプ

Info

Publication number
JPH11168377A
JPH11168377A JP10271155A JP27115598A JPH11168377A JP H11168377 A JPH11168377 A JP H11168377A JP 10271155 A JP10271155 A JP 10271155A JP 27115598 A JP27115598 A JP 27115598A JP H11168377 A JPH11168377 A JP H11168377A
Authority
JP
Japan
Prior art keywords
charge
sub
charge pump
discharge
charging
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10271155A
Other languages
English (en)
Other versions
JP3515382B2 (ja
Inventor
Atsushi Kawasumi
篤 川澄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP27115598A priority Critical patent/JP3515382B2/ja
Priority to US09/163,084 priority patent/US6415007B1/en
Publication of JPH11168377A publication Critical patent/JPH11168377A/ja
Application granted granted Critical
Publication of JP3515382B2 publication Critical patent/JP3515382B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895—Details of the current generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】駆動信号のパルス幅が小さい場合であってもＰ
Ｎ接合部に存在する接合容量による充放電荷への影響を
減少でき、チャージポンプ充放電時における平均電流の
ばらつきを押さえて、実効的な平均電流の前記パルス幅
に対する依存性を低減できるチャージポンプを提供す
る。 【解決手段】充放電用端子を共有し、充放電を行う第
１、第２サブチャージポンプを具備する。第１サブチャ
ージポンプを動作させた際に、第１サブチャージポンプ
を構成するトランジスタ間に存在するＰＮ接合部の接合
容量Ｃ１、Ｃ２によってオフセット分の電荷の充放電が
行われた場合、この充放電を相殺するように、前記充放
電が充電であるときは第２サブチャージポンプによって
放電が行われ、前記充放電が放電であるときは第２サブ
チャージポンプによって充電が行われる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、チャージポンプに
関するものであり、特にＰＬＬ（Phase Locked Loop ）
に使用されるチャージポンプに関するものである。
【０００２】
【従来の技術】近年、前記ＰＬＬ（Phase Locked Loop
）はマイクロプロセッサだけではなく、高速メモリな
どにも搭載されるようになり、その重要性は高まってい
る。ＰＬＬについては、例えば、Deog-Kyoon Jeong et
al.,．esign of PLL-Based ClockGeneration Circuit
s."IEEE Journal of Solid-State Circuits,Vol.SC-22,
No.2,pp.255-261,April 1987.などに記載されている。
【０００３】ＰＬＬは、通常、チャージポンプを有して
いる。このチャージポンプについて以下に説明する。
【０００４】図２０は、従来のチャージポンプの構成例
を示す回路図である。このチャージポンプの動作は次の
ようになる。なお、チャージポンプの充放電用端子に
は、ローパスフィルタ（ＬＰＦ：Low Pass Filter ）が
接続されているものとする。
【０００５】図２１に示すようなCHARGE信号により、ｐ
チャネルＭＯＳトランジスタ（以下ｐＭＯＳトランジス
タ）Ｐ１００がパルス駆動される。すると、チャージポ
ンプは、CHARGE信号のパルス幅に応じた電荷量をローパ
スフィルタに充電する。また、図２１に示すようなDISC
HARGE 信号により、ｎチャネルＭＯＳトランジスタ（以
下ｎＭＯＳトランジスタ）Ｎ１００がパルス駆動され
る。すると、チャージポンプは、パルス幅に応じた電荷
量をローパスフィルタから放電する。
【０００６】このときの充放電電荷とパルス幅との関係
は、縦積みのｐＭＯＳトランジスタ及びｎＭＯＳトラン
ジスタのソース側に位置する電流制限用のリミッタトラ
ンジスタＰ１０２及びＮ１０２のサイズや、入力される
ゲート電圧（Vref）で制御され設定される。
【０００７】また、ｐＭＯＳトランジスタＰ１０４とｎ
ＭＯＳトランジスタＮ１０４は、それぞれENABLE信号の
反転信号であるENABLEバー信号とENABLE信号で制御され
る。ｐＭＯＳトランジスタＰ１０４とｎＭＯＳトランジ
スタＮ１０４は、スタンドバイ状態での貫通電流を遮断
する役目と動作時のスイッチングノイズを除去するフィ
ルタの役目を果たしている。
【０００８】
【発明が解決しようとする課題】ところで、このチャー
ジポンプのリミッタトランジスタＰ１０２、リミッタト
ランジスタＮ１０２のドレイン側には、ＰＮ接合が存在
しているため、図２０に示すように接合容量Ｃ１０２、
Ｃ１０４が形成されている。よって、チャージポンプの
動作開始時には、この接合容量Ｃ１０２、Ｃ１０４を充
放電した後に、初めて電流制限用のリミッタトランジス
タＰ１０２、Ｎ１０２が機能する。このため、前記接合
容量Ｃ１０２、Ｃ１０４に充電される電荷（以下オフセ
ット分の電荷）がローパスフィルタの充放電電荷に加算
されてしまう。
【０００９】このオフセット分の電荷について以下に詳
細に説明する。チャージポンプにおいてｐＭＯＳトラン
ジスタ側で充電を行う場合を考える。仮に、接合容量Ｃ
１０２が全く存在しないときにはリミッタトランジスタ
Ｐ１０２とｐＭＯＳトランジスタＰ１００との接点の電
位は、CHARGE信号が“Ｌ（Low ）”になった瞬間に電源
電圧ＶDDから下がり、リミッタトランジスタＰ１０２の
動作電位に達する。この動作電位に達したときに流れる
電流が理想的な平均電流である。
【００１０】一方、図２０に示すように、リミッタトラ
ンジスタＰ１０２とｐＭＯＳトランジスタＰ１００との
接点に接合容量Ｃ１０２が存在しているときは、図２２
に示すように、CHARGE信号が“Ｌ”になっても、接合容
量Ｃ１０２からｐＭＯＳトランジスタＰ１００を介して
ローパスフィルタ（ＬＰＦ）に電荷が流れ出るまでは、
接点の電位はＶDDと動作電位Ｖ1 の間の値を持つ。この
とき、例えｐＭＯＳトランジスタＰ１００が五極管領域
で動作しているとしても、理想的な平均電流より大きな
図２２に示すオーバシュート部分を含む電流がローパス
フィルタに流れてしまう。この余分な電流がオフセット
の原因であり、図２２に示すオーバシュート内の斜線部
分が前記オフセット分の電荷に相当する。
【００１１】前記DISCHARGE 信号及びCHARGE信号のパル
ス幅が十分大きいときは、前記接合容量Ｃ１０２からの
放電電荷によって、また接合容量Ｃ１０４への充電電荷
によってわずかな電流が流れても、実効的な平均電流
（（充放電された電荷量）／（パルス幅））はほとんど
変わらない。しかし、パルス幅が小さくなるとわずかな
オフセット分の電荷によっても、実効的な平均電流が増
えてしまう。実効的な平均電流が増えると、ＰＬＬの系
の安定性を保つためにローパスフィルタ（ＬＰＦ）の容
量を大きくする必要が生じ、ロックアップタイムやレイ
アウト面積の増大を招いてしまう。
【００１２】そこで本発明は、前記課題に鑑みてなされ
たものであり、駆動信号のパルス幅が小さい場合であっ
てもＰＮ接合部に存在する接合容量による充放電荷への
影響を減少でき、チャージポンプ充放電時における平均
電流のばらつきを押さえて、実効的な平均電流の前記パ
ルス幅に対する依存性を低減できるチャージポンプを提
供することを目的とする。
【００１３】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係るチャージポンプは、複数のトランジス
タを有し、充放電を行う第１のサブチャージポンプと、
前記第１のサブチャージポンプと充放電用端子を共有
し、前記第１のサブチャージポンプを動作させた際に、
前記第１のサブチャージポンプを構成する前記トランジ
スタ間に存在するＰＮ接合部の接合容量に蓄積された電
荷によって充電が行われたときはこの充電分の電荷を放
電し、前記接合容量に電荷を蓄積するために放電が行わ
れたときはこの放電分の電荷を充電する第２のサブチャ
ージポンプとを具備する。
【００１４】このように構成されたチャージポンプによ
れば、充電時においては充電電荷となるＰＮ接合部に存
在する接合容量からの放電電荷をほぼキャンセルするこ
とができ、また放電時においては放電電荷となる接合容
量への蓄積電荷をほぼキャンセルすることができる。こ
れにより、駆動信号のパルス幅が小さい場合であって
も、接合容量による充放電荷への影響を減少でき、チャ
ージポンプ充放電時における平均電流の増大を押さえ
て、実効的な平均電流の前記パルス幅に対する依存性を
低減することができる。
【００１５】また、本発明に係るチャージポンプは、複
数のトランジスタを有し、充放電を行う第１のサブチャ
ージポンプと、前記第１のサブチャージポンプと充放電
用端子を共有し、前記第１のサブチャージポンプが充電
を行う際には、前記第１のサブチャージポンプの充電時
間より所定時間だけ短い時間充電を行い、前記第１のサ
ブチャージポンプが放電を行う際には、前記第１のサブ
チャージポンプの放電時間より所定時間だけ短い時間放
電を行う第２のサブチャージポンプとを具備する。
【００１６】このように構成されたチャージポンプで
は、充電時において、第１のサブチャージポンプは前記
充電時間だけ充電を行い、第２のサブチャージポンプは
前記充電時間より所定時間だけ短い時間充電を行う。放
電時においては、第１のサブチャージポンプは前記放電
時間だけ放電を行い、第２のサブチャージポンプは前記
放電時間より所定時間だけ短い時間放電を行う。これに
より、チャージポンプ充放電時における平均電流のばら
つきを減少させ、実効的な平均電流の前記パルス幅に対
する依存性を低減することができる。
【００１７】また、本発明に係るチャージポンプは、複
数のトランジスタを有し、充放電を行う第１の複数のサ
ブチャージポンプと、前記第１の複数のサブチャージポ
ンプと充放電用端子を共有し、前記第１の複数のサブチ
ャージポンプを動作させた際に、前記サブチャージポン
プを構成する前記トランジスタ間に存在するＰＮ接合部
の接合容量に蓄積された電荷によって充電が行われたと
きはこの充電分の電荷を放電し、前記接合容量に電荷を
蓄積するために放電が行われたときはこの放電分の電荷
を充電する第２の複数のサブチャージポンプとを具備す
る。
【００１８】このように構成されたチャージポンプによ
れば、充電時においては充電電荷となるＰＮ接合部に存
在する接合容量からの放電電荷をほぼキャンセルするこ
とができ、また放電時においては放電電荷となる接合容
量への蓄積電荷をほぼキャンセルすることができる。こ
れにより、駆動信号のパルス幅が小さい場合であって
も、接合容量による充放電荷への影響を減少でき、チャ
ージポンプ充放電時における平均電流の増大を押さえ
て、実効的な平均電流の前記パルス幅に対する依存性を
低減することができる。
【００１９】また、本発明に係るチャージポンプは、複
数のトランジスタを有し、充放電を行う第１の複数のサ
ブチャージポンプと、前記第１の複数のサブチャージポ
ンプと充放電用端子を共有し、前記第１の複数のサブチ
ャージポンプが充電を行う際には、前記第１の複数のサ
ブチャージポンプの充電時間より所定時間だけ短い時間
充電を行い、前記第１の複数のサブチャージポンプが放
電を行う際には、前記第１の複数のサブチャージポンプ
の放電時間より所定時間だけ短い時間放電を行う第２の
複数のサブチャージポンプとを具備する。
【００２０】このように構成されたチャージポンプで
は、充電時において、第１の複数のサブチャージポンプ
は前記充電時間だけ充電を行い、第２の複数のサブチャ
ージポンプは前記充電時間より所定時間だけ短い時間充
電を行う。放電時においては、第１の複数のサブチャー
ジポンプは前記放電時間だけ放電を行い、第２の複数の
サブチャージポンプは前記放電時間より所定時間だけ短
い時間放電を行う。これにより、チャージポンプ充放電
時における平均電流のばらつきを減少させ、実効的な平
均電流の前記パルス幅に対する依存性を低減することが
できる。
【００２１】また、本発明に係るチャージポンプは、複
数のトランジスタを有し、チャージ信号により充電を行
い、ディスチャージ信号により放電を行う第１のサブチ
ャージポンプと、前記第１のサブチャージポンプと充放
電用端子を共有し、前記第１のサブチャージポンプが前
記チャージ信号により充電を行った際に、前記第１のサ
ブチャージポンプを構成する前記トランジスタ間に存在
するＰＮ接合部の接合容量に蓄積された電荷によって充
電が行われたときは、前記チャージ信号から生成される
パルス信号により放電を行い、前記第１のサブチャージ
ポンプが前記ディスチャージ信号により放電を行った際
に、前記接合容量に電荷を蓄積するために放電が行われ
たときは、前記ディスチャージ信号から生成されるパル
ス信号により充電を行う第２のサブチャージポンプとを
具備する。
【００２２】このように構成されたチャージポンプによ
れば、充電時においては充電電荷となるＰＮ接合部に存
在する接合容量からの放電電荷をほぼキャンセルするこ
とができ、また放電時においては放電電荷となる接合容
量への蓄積電荷をほぼキャンセルすることができる。こ
れにより、駆動信号のパルス幅が小さい場合であって
も、接合容量による充放電荷への影響を減少でき、チャ
ージポンプ充放電時における平均電流の増大を押さえ
て、実効的な平均電流の前記パルス幅に対する依存性を
低減することができる。
【００２３】また、本発明に係るチャージポンプは、複
数のトランジスタを有し、第１のパルス幅を持つチャー
ジ信号により充電を行い、第２のパルス幅を持つディス
チャージ信号により放電を行う第１のサブチャージポン
プと、前記第１のサブチャージポンプと充放電用端子を
共有し、前記第１のサブチャージポンプが前記第１のパ
ルス幅を持つ前記チャージ信号により充電を行う際に
は、前記第１のパルス幅より所定幅だけ短い第３のパル
ス幅を持つパルス信号により充電を行い、前記第１のサ
ブチャージポンプが前記第２のパルス幅を持つ前記ディ
スチャージ信号により放電を行う際には、前記第２のパ
ルス幅より所定幅だけ短い第４のパルス幅を持つパルス
信号により放電を行う第２のサブチャージポンプとを具
備する。
【００２４】このように構成されたチャージポンプで
は、充電時において、第１のサブチャージポンプは第１
のパルス幅を持つチャージ信号により充電を行い、第２
のサブチャージポンプは前記第１のパルス幅より所定幅
だけ短い第３のパルス幅を持つパルス信号により充電を
行う。放電時においては、第１のサブチャージポンプは
第２のパルス幅を持つディスチャージ信号により放電を
行い、第２のサブチャージポンプは前記第２のパルス幅
より所定幅だけ短い第４のパルス幅を持つパルス信号に
より放電を行う。これにより、チャージポンプ充放電時
における平均電流のばらつきを減少させ、実効的な平均
電流の前記パルス幅に対する依存性を低減することがで
きる。
【００２５】また、本発明に係るチャージポンプは、第
１のｐチャネルＭＯＳトランジスタのソースに第２のｐ
チャネルＭＯＳトランジスタのドレインが接続され、前
記第１のｐチャネルＭＯＳトランジスタのドレインに第
３のｐチャネルＭＯＳトランジスタのソースが接続さ
れ、前記第２のｐチャネルＭＯＳトランジスタのソース
に電源電圧が、前記第３のｐチャネルＭＯＳトランジス
タのドレインに充放電用端子が接続された充電部と、第
１のｎチャネルＭＯＳトランジスタのドレインに第２の
ｎチャネルＭＯＳトランジスタのソースが接続され、前
記第１のｎチャネルＭＯＳトランジスタのソースに第３
のｎチャネルＭＯＳトランジスタのドレインが接続さ
れ、前記第２のｎチャネルＭＯＳトランジスタのドレイ
ンに接地電圧が、前記第３のｎチャネルＭＯＳトランジ
スタのソースに前記充放電用端子が接続された放電部と
を有する第１のサブチャージポンプを具備する。さら
に、第４のｐチャネルＭＯＳトランジスタのソースに第
５のｐチャネルＭＯＳトランジスタのドレインが接続さ
れ、前記第４のｐチャネルＭＯＳトランジスタのドレイ
ンに第６のｐチャネルＭＯＳトランジスタのソースが接
続され、前記第５のｐチャネルＭＯＳトランジスタのソ
ースに電源電圧が、前記第６のｐチャネルＭＯＳトラン
ジスタのドレインに前記充放電用端子が接続された充電
部と、第４のｎチャネルＭＯＳトランジスタのドレイン
に第５のｎチャネルＭＯＳトランジスタのソースが接続
され、前記第４のｎチャネルＭＯＳトランジスタのソー
スに第６のｎチャネルＭＯＳトランジスタのドレインが
接続され、前記第５のｎチャネルＭＯＳトランジスタの
ドレインに接地電圧が、前記第６のｎチャネルＭＯＳト
ランジスタのソースに前記充放電用端子が接続された放
電部とを有する第２のサブチャージポンプを具備する。
【００２６】このように構成されたチャージポンプによ
れば、駆動信号のパルス幅が小さい場合であっても、接
合容量による充放電荷への影響を減少でき、チャージポ
ンプ充放電時における平均電流のばらつきを押さえて、
実効的な平均電流の前記パルス幅に対する依存性を低減
することができる。
【００２７】
【発明の実施の形態】以下、図面を参照して、半導体記
憶装置、この半導体装置に形成されたＰＬＬ、このＰＬ
Ｌが有するチャージポンプの順序で本発明の実施の形態
を説明する。
【００２８】まず、チャージポンプを有するＰＬＬを備
えた半導体記憶装置について説明する。
【００２９】図１は、前記半導体記憶装置の構成を示す
ブロック図である。
【００３０】この半導体記憶装置は、図１に示すよう
に、セルアレイ２と、入力レジスタ４と、デコーダ及び
コントローラ６と、センスアンプ８と、出力レジスタ１
０と、クロックバッファ１２と、ＰＬＬ１４とを有して
いる。
【００３１】前記セルアレイ２は、データを記憶するメ
モリセルがアレイ状に形成されたものである。入力レジ
スタ４は、アドレス信号及びコントロール信号を一時的
に記憶し、ＰＬＬ１４から供給されるクロック信号ＣＬ
ＫＣに同期してこれらを出力する。デコーダ及びコント
ローラ６は、入力レジスタ４からアドレス信号及びコン
トロール信号を受け取り、これらの信号に基づいてセル
アレイ２内のメモリセルを選択する。センスアンプ８
は、選択されたメモリセルに記憶されたデータを読み出
す。出力レジスタ１０は、センスアンプ８に読み出され
たデータを一時的に記憶し、ＰＬＬ１４から供給される
クロック信号ＣＬＫＣに同期してこれらを出力する。
【００３２】クロックバッファ１２は、外部から供給さ
れるクロック信号ＣＬＫＡを受け取り、このクロック信
号ＣＬＫＡの電圧レベルをシフトするレベルシフタとし
て動作し、かつ半導体記憶装置内に同期用のクロック信
号を供給するためのドライバとして動作する。ＰＬＬ１
４は、クロックバッファ１２から出力されるクロック信
号ＣＬＫＢの遅延をなくしそのタイミングを調整して、
調整後のクロック信号ＣＬＫＣを入力レジスタ４及び出
力レジスタ１０に供給する。
【００３３】前述した半導体記憶装置の動作は次によう
になる。アドレス信号とコントロール信号が入力レジス
タ４に入力される。これらアドレス信号とコントロール
信号は、ＰＬＬ１４から供給されるクロック信号ＣＬＫ
Ｃに同期して入力レジスタ４からデコーダ及びコントロ
ーラ６へ出力される。デコーダ及びコントローラ６は、
受け取ったアドレス信号とコントロール信号に基づい
て、読み出しまたは書き込みを行うセルアレイ２内のメ
モリセルを設定する。メモリセルに記憶されたデータ
は、センスアンプ８によって読み出され、出力レジスタ
１０に一時的に記憶される。
【００３４】また、外部から入力されるクロック信号Ｃ
ＬＫＡは、クロックバッファ１２により、その電圧レベ
ルが半導体記憶装置内にて適合するようにシフトされ、
クロック信号ＣＬＫＢとなる。このとき、クロック信号
ＣＬＫＢは、クロックバッファ１２によりそのタイミン
グが遅延される。
【００３５】前記クロック信号ＣＬＫＢはＰＬＬ１４に
入力される。ＰＬＬ１４は、クロックバッファ１２で遅
延されたクロック信号ＣＬＫＢのタイミングを調整し、
調整後のクロック信号ＣＬＫＣを入力レジスタ４、出力
レジスタ１０に供給する。入力レジスタ４は、前述した
ように、受け取ったクロック信号ＣＬＫＣに同期してア
ドレス信号とコントロール信号を出力する。出力レジス
タ１０は、受け取ったクロック信号ＣＬＫＣに同期し
て、記憶するデータを出力する。
【００３６】以上説明したようにこの半導体記憶装置で
は、外部から入力されるクロック信号ＣＬＫＡがクロッ
クバッファ１２によって遅延される。しかし、ＰＬＬ１
４により、クロックバッファ１２による遅延は解消さ
れ、タイミング調整された同期用のクロック信号ＣＬＫ
Ｃが形成される。このクロック信号ＣＬＫＣは、入力レ
ジスタ４及び出力レジスタ１０に供給され、半導体記憶
装置におけるデータ入出力の同期用クロック信号として
用いられる。
【００３７】次に、前記半導体記憶装置に形成されたＰ
ＬＬ１４について説明する。
【００３８】図２は、半導体記憶装置内のＰＬＬ１４の
構成を示すブロック図である。
【００３９】図２に示すように、このＰＬＬ１４は、位
相周波数比較器（ＰＦＤ：Phase Frequency Detector）
１６と、チャージポンプ（ＣＨＰ：CHarge Pump ）１８
と、ローパスフィルタ（ＬＰＦ：Low Pass Filter ）２
０と、電圧制御発振器（ＶＣＯ：Voltage Contorolled
Oscillator）２２と、遅延回路２４とを有している。
【００４０】前記ＰＬＬ１４では、まず、クロックバッ
ファ１２から入力されるクロック信号ＣＬＫＢと、遅延
回路２４にて遅延されたクロック信号ＣＬＫＤとが位相
周波数比較器１６により比較される。位相周波数比較器
１６は、２つのクロック信号ＣＬＫＢ、ＣＬＫＤの位相
差に応じて次のような信号を出力する。クロック信号Ｃ
ＬＫＢの位相に対してクロック信号ＣＬＫＤの位相が遅
れているときは、タイミングを速くするためのＵＰ信号
を出力する。一方、クロック信号ＣＬＫＢの位相に対し
てクロック信号ＣＬＫＤの位相が進んでいるときは、タ
イミングを遅らせるためのＤＯＷＮ信号を出力する。
【００４１】チャージポンプ１８は、ＵＰ信号に従って
充電を、またＤＯＷＮ信号に従って放電を行い、ローパ
スフィルタ２０に蓄えられた電荷を制御する。ローパス
フィルタ２０は、蓄えられた電荷に従って制御電圧ＥＣ
を電圧制御発振器２２に出力する。電圧制御発振器２２
は、制御電圧ＥＣに応じて決定された発振周波数のクロ
ック信号ＣＬＫＣを遅延回路２４に出力する。遅延回路
２４には、クロック信号ＣＬＫＡが前記クロックバッフ
ァ１２にて遅延される時間に相当する遅延時間ＴＡが設
定されている。よって、遅延回路２４は、クロック信号
ＣＬＫＣを遅延時間ＴＡだけ遅延したクロック信号ＣＬ
ＫＤを位相周波数比較器１６に出力する。以上により、
２つのクロック信号ＣＬＫＢ、ＣＬＫＤの位相差に応じ
てタイミング調整されたクロック信号ＣＬＫＣに対し
て、クロックバッファ１２による遅延時間ＴＡだけ遅延
されたクロック信号ＣＬＫＤが位相周波数比較器１６に
入力される。
【００４２】さらに、位相周波数比較器１６は、再び、
タイミング調整されたクロック信号ＣＬＫＤとクロック
信号ＣＬＫＢとを比較し、ＵＰ信号またはＤＯＷＮ信号
を出力する。前記チャージポンプ１８、ローパスフィル
タ２０、電圧制御発振器２２、及び遅延回路２４は前述
した動作を繰り返し、タイミング調整されたクロック信
号ＣＬＫＤを位相周波数比較器１６に出力する。以上の
動作が繰り返されることにより、クロック信号ＣＬＫＣ
は、クロック信号ＣＬＫＢに対してクロックバッファ１
２による遅延時間ＴＡだけ進んだクロック信号となる。
以上説明したようにＰＬＬ１４では、クロックバッファ
１２にて遅延されたクロック信号ＣＬＫＢの遅延が解消
され、タイミング調整されたクロック信号ＣＬＫＣが生
成される。
【００４３】次に、図２に示すＰＬＬ１４内の位相周波
数比較器（ＰＦＤ）１６について説明する。
【００４４】図３は、ＰＬＬ１４内の位相周波数比較器
１６の構成を示す回路図である。図４は、位相周波数比
較器１６の入出力を示すタイミングチャートである。
【００４５】図３に示すように、位相周波数比較器１６
は、フリップフロップＦ１、Ｆ２、ＮＡＮＤゲート回路
ＮＤ１〜ＮＤ５、インバータＩ１から構成されている。
そして、ＮＡＮＤゲート回路ＮＤ１の入力端子にはクロ
ック信号ＣＬＫＢが入力され、ＮＡＮＤゲート回路ＮＤ
２の入力端子にはクロック信号ＣＬＫＤが入力される。
ＮＡＮＤゲート回路ＮＤ４の出力端子からはＵＰ信号が
出力され、インバータＩ１の出力端子からはＤＯＷＮ信
号が出力される。
【００４６】この位相周波数比較器１６では、クロック
信号ＣＬＫＢの位相とクロック信号ＣＬＫＤの位相とが
比較され、その位相差に応じて次のような信号が出力さ
れる。図４に示すように、クロックＣＬＫＢの位相に対
してクロック信号ＣＬＫＤの位相が遅れているときは、
これら２つのクロックの立ち下がりエッジの差のパルス
（ＵＰ信号）が出力される。一方、クロックＣＬＫＢの
位相に対してクロック信号ＣＬＫＤの位相が進んでいる
ときは、これら２つのクロックの立ち下がりエッジの差
のパルス（ＤＯＷＮ信号）が出力される。
【００４７】次に、図２に示すＰＬＬ１４内のチャージ
ポンプ１８について説明する。
【００４８】図５は、ＰＬＬ１４内のチャージポンプ１
８の構成を示す回路図である。
【００４９】このチャージポンプは、第１のチャージポ
ンプ（以下第１サブチャージポンプ）と第２のチャージ
ポンプ（以下第２サブチャージポンプ）の充放電用端子
を共有する２つのチャージポンプからなっている。
【００５０】図５に示すように、前記第１サブチャージ
ポンプは以下のように構成される。ｐチャネルＭＯＳト
ランジスタ（以下ｐＭＯＳトランジスタ）Ｐ１のソース
は電源電圧源ＶDDに接続され、このｐＭＯＳトランジス
タＰ１のドレインはｐＭＯＳトランジスタＰ２のソース
に接続される。このｐＭＯＳトランジスタＰ２のドレイ
ンはｐＭＯＳトランジスタＰ３のソースに接続され、さ
らに、前記ｐＭＯＳトランジスタｐ３のドレインはロー
パスフィルタ（ＬＰＦ）２０に接続される。
【００５１】また、前記ｐＭＯＳトランジスタｐ３のド
レインはｎチャネルＭＯＳトランジスタ（以下ｎＭＯＳ
トランジスタ）Ｎ１のドレインに接続され、このｎＭＯ
ＳトランジスタＮ１のソースはｎＭＯＳトランジスタＮ
２のドレインに接続される。前記ｎＭＯＳトランジスタ
Ｎ２のソースはｎＭＯＳトランジスタＮ３のドレインに
接続され、このｎＭＯＳトランジスタＮ３のソースは基
準電圧源（ＧＮＤ）に接続される。
【００５２】さらに、前記ｐＭＯＳトランジスタＰ１の
ドレインとｐＭＯＳトランジスタＰ２のソースとの接続
点、及び前記ｎＭＯＳトランジスタＮ２のソースとｎＭ
ＯＳトランジスタＮ３のドレインとの接続点にはＰＮ接
合が存在するため、これらＰＮ接合部にそれぞれ接合容
量Ｃ１、Ｃ２が形成されている。
【００５３】また、ｐＭＯＳトランジスタＰ４のソース
はＶDDに接続され、このｐＭＯＳトランジスタＰ４のゲ
ートは前記ｐＭＯＳトランジスタＰ１のゲートに、この
ｐＭＯＳトランジスタＰ４のドレインはｎＭＯＳトラン
ジスタＮ４のドレインにそれぞれ接続される。前記ｐＭ
ＯＳトランジスタＰ４のゲートとドレインは接続され、
また前記ｎＭＯＳトランジスタＮ４のソースは基準電圧
源に接続される。
【００５４】さらに、前記ｐＭＯＳトランジスタＰ２の
ゲートには充電動作を制御するＵＰ信号が入力され、ｐ
ＭＯＳトランジスタＰ３のゲートにはENABLE信号の反転
信号であるENABLEバー信号が入力される。また、前記ｎ
ＭＯＳトランジスタＮ１のゲートにはENABLE信号が入力
され、ｎＭＯＳトランジスタＮ２のゲートには放電動作
を制御するＤＯＷＮ信号が、ｎＭＯＳトランジスタＮ３
のゲートにはＶref 信号が入力される。
【００５５】次に、前記第２サブチャージポンプは以下
のように構成される。ｐＭＯＳトランジスタＰ５のソー
スは電源電圧源ＶDDに接続され、このｐＭＯＳトランジ
スタＰ５のドレインはｐＭＯＳトランジスタＰ６のソー
スに接続される。このｐＭＯＳトランジスタＰ６のドレ
インはｐＭＯＳトランジスタＰ７のソースに接続され、
さらに、前記ｐＭＯＳトランジスタＰ７のドレインはロ
ーパスフィルタ（ＬＰＦ）２０に接続される。
【００５６】また、前記ｐＭＯＳトランジスタＰ７のド
レインはｎＭＯＳトランジスタＮ５のドレインに接続さ
れ、このｎＭＯＳトランジスタＮ５のソースはｎＭＯＳ
トランジスタＮ６のドレインに接続される。前記ｎＭＯ
ＳトランジスタＮ６のソースはｎＭＯＳトランジスタＮ
７のドレインに接続され、このｎＭＯＳトランジスタＮ
７のソースは基準電圧源（ＧＮＤ）に接続される。
【００５７】さらに、前記ｐＭＯＳトランジスタＰ５の
ドレインとｐＭＯＳトランジスタＰ６のソースとの接続
点、及び前記ｎＭＯＳトランジスタＮ６のソースとｎＭ
ＯＳトランジスタＮ７のドレインとの接続点にはＰＮ接
合が存在するため、これらＰＮ接合部にそれぞれ接合容
量Ｃ３、Ｃ４が形成されている。
【００５８】また、前記ｐＭＯＳトランジスタＰ５のゲ
ートには、ｐＭＯＳトランジスタＰ４のゲートが接続さ
れる。前記ｐＭＯＳトランジスタＰ６のゲートには充電
動作を制御するＰＵＰ信号が入力され、ｐＭＯＳトラン
ジスタＰ７のゲートにはENABLE信号の反転信号であるEN
ABLEバー信号が入力される。さらに、前記ｎＭＯＳトラ
ンジスタＮ５のゲートにはENABLE信号が入力され、ｎＭ
ＯＳトランジスタＮ６のゲートには放電動作を制御する
ＰＤＯＷＮ信号が、ｎＭＯＳトランジスタＮ７のゲート
にはＶref 信号が入力される。
【００５９】次に、前記チャージポンプ１８の動作につ
いて説明する。
【００６０】前記第１サブチャージポンプでは、図６の
上段に示すようなＵＰ信号により、ｐＭＯＳトランジス
タＰ２がパルス駆動されオンする。これにより、第１サ
ブチャージポンプは、ＵＰ信号のパルス幅に応じた電荷
をローパスフィルタ２０に充電する。また、第１サブチ
ャージポンプでは、図７の上段に示すようなＤＯＷＮ信
号により、ｎＭＯＳトランジスタＮ２がパルス駆動され
オンする。これにより、第１サブチャージポンプは、Ｄ
ＯＷＮ信号のパルス幅に応じた電荷をローパスフィルタ
２０から放電する。
【００６１】このときの充放電電荷とパルス幅との関係
は、ｐＭＯＳトランジスタＰ２及びｎＭＯＳトランジス
タＮ２のソース側に位置する電流制限用のリミッタトラ
ンジスタＰ１及びリミッタトランジスタＮ３のサイズ
や、リミッタトランジスタＮ３とｎＭＯＳトランジスタ
Ｎ４に入力されるゲート電圧（Vref）で制御され設定さ
れる。
【００６２】また、出力側のｐＭＯＳトランジスタＰ３
とｎＭＯＳトランジスタＮ１は、それぞれENABLEバー信
号とENABLE信号で制御され、スタンドバイ状態での貫通
電流を遮断する役目と動作時のスイッチングノイズを除
去するフィルタの役目を果たしている。
【００６３】一方、前記第２サブチャージポンプでは、
第１サブチャージポンプがＵＰ信号で駆動されるのとほ
ぼ同時に、前記ＵＰ信号の開始エッジをトリガにした図
６の下段に示すような所定のパルス幅のＰＤＯＷＮ信号
により、ｎＭＯＳトランジスタＮ６がパルス駆動されオ
ンする。これにより、第２サブチャージポンプは、ＰＤ
ＯＷＮ信号の所定のパルス幅に応じた電荷をローパスフ
ィルタ２０から放電する。
【００６４】また、前記第２サブチャージポンプでは、
第１サブチャージポンプがＤＯＷＮ信号で駆動されるの
とほぼ同時に、前記ＤＯＷＮ信号の開始エッジをトリガ
にした図７の下段に示すような所定のパルス幅のＰＵＰ
信号により、ｐＭＯＳトランジスタＰ６がパルス駆動さ
れオンする。これにより、第２サブチャージポンプは、
ＰＵＰ信号の所定のパルス幅に応じた電荷をローパスフ
ィルタ２０に充電する。
【００６５】このときの充放電電荷とパルス幅との関係
は、前記第１サブチャージポンプと同様に、ｐＭＯＳト
ランジスタＰ６及びｎＭＯＳトランジスタＮ６のソース
側に位置する電流制限用のリミッタトランジスタＰ５及
びＮ７のサイズや、リミッタトランジスタＮ７とｎＭＯ
ＳトランジスタＮ４に入力されるゲート電圧（Vref）で
制御され設定される。
【００６６】また、出力側のｐＭＯＳトランジスタＰ７
とｎＭＯＳトランジスタＮ５は、それぞれENABLEバー信
号とENABLE信号で制御され、スタンドバイ状態での貫通
電流を遮断する役目と動作時のスイッチングノイズを除
去するフィルタの役目を果たしている。
【００６７】前述のように動作する第１サブチャージポ
ンプ、第２サブチャージポンプから構成されるチャージ
ポンプ１８の動作は次のようになる。チャージポンプ１
８の充電動作開始時には、電流制限用のリミッタトラン
ジスタＰ１のドレイン側の接合容量Ｃ１に蓄積された電
荷が放電された後に、リミッタトランジスタＰ１のドレ
インが動作電位となる。また、放電動作開始時には、電
流制限用のリミッタトランジスタＮ３のドレイン側の接
合容量Ｃ２に電荷が充電された後に、リミッタトランジ
スタＮ３のドレインが動作電位となる。これにより、リ
ミッタトランジスタＰ１、あるいはリミッタトランジス
タＮ３がオンして電流を制限する。よって、チャージポ
ンプ１８の充電動作開始直後には、リミッタトランジス
タＰ１が機能せず、接合容量Ｃ１に蓄積されていた電荷
がローパスフィルタ２０への充電電荷に加算されてしま
う。また、放電動作開始直後には、リミッタトランジス
タＮ３が機能せず、接合容量Ｃ２に蓄積される電荷がロ
ーパスフィルタ２０からの放電電荷に加算されてしま
う。以下、この接合容量Ｃ１、Ｃ２の充放電電荷をオフ
セット分の電荷という。
【００６８】なお前記接合容量は、ＰＮ接合があるとこ
ろには必ず存在する。よって、このチャージポンプ１８
では、充電時における前記オフセット分の電荷の影響を
なくすために、図６の下段に示すＰＤＯＷＮ信号の所定
のパルス幅を前記オフセット分の電荷が放電される長さ
（時間）に設定する。同様に、放電時におけるオフセッ
ト分の電荷の影響をなくすために、図７の下段に示すＰ
ＵＰ信号の所定のパルス幅を前記オフセット分の電荷が
充電される長さ（時間）に設定する。すなわち、前記所
定のパルス幅を、接合容量Ｃ１、Ｃ２を充放電するのに
必要な時間の長さに設定する。
【００６９】すなわち、このチャージポンプ１８の充電
時には、図６に示すようなＵＰ信号とＰＤＯＷＮ信号と
でほぼ同時に第１サブチャージポンプ、第２サブチャー
ジポンプをそれぞれ駆動する。すると、第１サブチャー
ジポンプでは、ＵＰ信号により、そのパルス幅に応じた
電荷がローパスフィルタ（ＬＰＦ）２０に流れて充電さ
れる。これと同時に、第２サブチャージポンプでは、Ｐ
ＤＯＷＮ信号により、所定のパルス幅に応じた電荷がロ
ーパスフィルタ２０から放電される。これにより、接合
容量Ｃ１に蓄積されていたオフセット分の電荷が放電さ
れ、充電時において余分に充電されてしまうオフセット
分の電荷をほぼキャンセルすることができる。
【００７０】一方、チャージポンプ１８の放電時には、
図７に示すようなＤＯＷＮ信号とＰＵＰ信号とでほぼ同
時に第１サブチャージポンプ、第２サブチャージポンプ
をそれぞれ駆動する。すると、第１サブチャージポンプ
では、ＤＯＷＮ信号により、そのパルス幅に応じた電荷
がローパスフィルタ２０から放電される。これと同時
に、第２サブチャージポンプでは、ＰＵＰ信号により、
所定のパルス幅に応じた電荷がローパスフィルタ２０に
充電される。これにより、接合容量Ｃ２に蓄積されるオ
フセット分の電荷がローパスフィルタ２０に充電され、
放電時において余分に放電されてしまうオフセット分の
電荷をほぼキャンセルすることができる。
【００７１】また、前記ＵＰ信号からＰＤＯＷＮ信号を
生成する回路としては、図８に示すような回路を用いる
ことができる。この図８に示す回路では、ＵＰ信号はＮ
ＯＲゲート回路３０の第１端子に入力される。また、Ｕ
Ｐ信号は、ディレイ回路３２、インバータ３４により遅
延され反転されてＮＯＲゲート回路３０の第２端子に入
力される。そして、ＮＯＲゲート回路３０により、第
１、第２端子に入力された信号の論理和が取られ反転さ
れて、図６に示したようなＰＤＯＷＮ信号が生成され
る。
【００７２】また、前記ＤＯＷＮ信号からＰＵＰ信号を
生成する回路としては、図９に示すような回路を用いる
ことができる。この図９に示す回路では、ＤＯＷＮ信号
はＮＡＮＤゲート回路３６の第１端子に入力される。ま
た、ＤＯＷＮ信号は、ディレイ回路３８、インバータ４
０により遅延され反転されてＮＡＮＤゲート回路３６の
第２端子に入力される。そして、ＮＡＮＤゲート回路３
６により、第１、第２端子に入力された信号の論理積が
取られ反転されて、図７に示したようなＰＵＰ信号が生
成される。このとき、生成されるＰＤＯＷＮ信号、及び
ＰＵＰ信号の所定のパルス幅は、ディレイ回路とインバ
ータによる遅延時間によって決定される。
【００７３】以上説明した図５に示すチャージポンプ１
８によれば、第１サブチャージポンプの入力パルス幅と
充放電電荷の関係は、図１０に示すパルス幅に対して線
形的に増加する成分（図中の破線（IDEAL CASE））と充
放電電荷のオフセット分（図中のＡ）の重ね合わせで近
似でき、図１０に示す実線（PRACTICAL CASE）のように
なる。ここで、第２サブチャージポンプの入力パルス幅
は所定幅に設定されている。また、この第２サブチャー
ジポンプは、第１サブチャージポンプが充電を行ってい
るときには放電を行い、第１サブチャージポンプが放電
を行っているときには充電を行う。したがって、第２サ
ブチャージポンプを構成するトランジスタのサイズと前
記入力パルス幅を適当に選択すれば、前記オフセット分
の電荷（図中のＡ）を充電時にも放電時にもほぼキャン
セルすることができ、前記入力パルス幅と充放電電荷の
関係を図１０に示す破線（IDEAL CASE）のような理想的
な関係に近づけることができる。これにより、充放電時
における平均電流のパルス幅依存性を大幅に低減するこ
とができ、図１０に示す破線（IDEAL CASE）のような理
想的な依存性に近づけることができる。
【００７４】次に、図２に示すＰＬＬ１４内のローパス
フィルタ（ＬＰＦ）２０について説明する。
【００７５】図１１は、ＰＬＬ１４内のローパスフィル
タ２０の構成を示す回路図である。
【００７６】この図１１に示すように、ローパスフィル
タ２０は、抵抗Ｒ１０とコンデンサＣ１０とで構成され
ている。このローパスフィルタ２０では、チャージポン
プ１８のスイッチングノイズの除去や、クロック信号Ｃ
ＬＫＢとクロック信号ＣＬＫＤの位相差の積分、すなわ
ち前述したようにこれら２つのクロック信号の位相差に
応じた電荷の充放電が行われる。そして、ローパスフィ
ルタ２０からは、電圧制御発振器２２の発振周波数を制
御するための制御電圧ＥＣが出力される。
【００７７】前記コンデンサＣ１０の容量の大きさはＰ
ＬＬの系の安定性に重要な係わりを持っており、容量が
大きいほど系の安定性は良いが、大きすぎるとクロック
信号ＣＬＫＢと同期するまでの時間（ロックアップタイ
ム）の増大やコンデンサＣ１０を形成するためのレイア
ウト面積の増大などのデメリットが発生する。
【００７８】次に、図２に示すＰＬＬ１４内の電圧制御
発振器（ＶＣＯ）２２について説明する。
【００７９】図１２は、ＰＬＬ１４内の電圧制御発振器
２２の構成を示すブロック図である。図１３は、電圧制
御発振器２２に含まれるＶＣＯセルの構成を示す回路図
である。
【００８０】図１２に示すように、電圧制御発振器２２
では、複数個（ここでは５個）のＶＣＯセル２２Ａ〜２
２Ｅがリング状に接続されている。さらに、個々のＶＣ
Ｏセルには、発振周波数を制御するための制御電圧（Co
ntrol Voltage ）ＥＣが入力されている。
【００８１】図１３に示すように、前記ＶＣＯセルは、
ｐＭＯＳトランジスタＰ１１〜Ｐ１３、ｎＭＯＳトラン
ジスタＮ１１〜Ｎ１３から構成されている。インバータ
を構成するｐＭＯＳトランジスタＰ１３及びｎＭＯＳト
ランジスタＮ１３のゲートには、前段のＶＣＯセル内の
インバータの出力であるＩＮＡ信号が入力される。イン
バータの出力であるＯＵＴＡ信号は、次段のＶＣＯセル
内のインバータのゲートに入力される。
【００８２】このように構成された電圧制御発振器２２
では、ローパスフィルタ２０から出力される制御電圧Ｅ
Ｃによって、発振する周波数が制御される。制御電圧Ｅ
Ｃの電圧が上がると、電圧制御発振器２２から出力され
るクロック信号ＣＬＫＣの周波数は高くなる。一方、制
御電圧ＥＣの電圧が下がると、電圧制御発振器２２から
出力されるクロック信号ＣＬＫＣの周波数は低くなる。
【００８３】次に、図２に示すＰＬＬ１４内の遅延回路
２４について説明する。電圧制御発振器２２と位相周波
数比較器１６との間には、遅延回路２４が設けられてい
る。この遅延回路２４では、クロックバッファ１２によ
り遅延される遅延時間ＴＡだけ、入力されたクロック信
号ＣＬＫＣが遅延される。そして、クロック信号ＣＬＫ
Ｃに対して遅延時間ＴＡだけ遅延されたクロック信号Ｃ
ＬＫＤが位相周波数比較器１６に出力される。
【００８４】以上説明したように、図５に示すチャージ
ポンプによれば、充放電時において余分に充放電されて
しまうＰＮ接合部に存在する接合容量の電荷（接合容量
Ｃ１、Ｃ２の蓄積電荷）をほぼキャンセルすることによ
り、駆動信号のパルス幅が小さい場合であっても接合容
量Ｃ１、Ｃ２による充放電荷の影響を減少でき、チャー
ジポンプ充放電時における平均電流の増大を押さえて、
実効的な平均電流の前記パルス幅に対する依存性を低減
することができる。
【００８５】また、前記チャージポンプを用いた図２に
示すＰＬＬによれば、チャージポンプ充放電時における
実効的な平均電流の増加が押さえられることから、ロー
パスフィルタが持つコンデンサの容量を大きくする必要
はなく、これよりロックアップタイムやレイアウト面積
の増大を招くことがない。
【００８６】また、前記ＰＬＬを用いた図１に示す半導
体記憶装置によれば、クロックバッファ１２によって遅
延された同期用のクロック信号ＣＬＫＢは、半導体記憶
装置に設けられたＰＬＬ１４により、クロックバッファ
１２による遅延が解消され、タイミング調整された同期
用のクロック信号ＣＬＫＣが形成できる。
【００８７】次に、本発明の別の実施の形態のチャージ
ポンプについて説明する。なお、このチャージポンプを
用いたＰＬＬの構成は、前述した図２に示すＰＬＬの構
成と同様である。さらに、このチャージポンプを有する
ＰＬＬを用いた半導体記憶装置の構成も、前述した図１
に示す半導体記憶装置と同様である。
【００８８】図１４は、本発明の別の実施の形態のチャ
ージポンプの構成を示す回路図である。
【００８９】このチャージポンプは、第１のチャージポ
ンプ（以下第１サブチャージポンプ）と第２のチャージ
ポンプ（以下第２サブチャージポンプ）の充放電用端子
を共有する２つのチャージポンプからなっている。
【００９０】図１４に示すように、前記第１サブチャー
ジポンプは以下のように構成される。ｐＭＯＳトランジ
スタＰ１のソースは電源電圧源ＶDDに接続され、このｐ
ＭＯＳトランジスタＰ１のドレインはｐＭＯＳトランジ
スタＰ２のソースに接続される。このｐＭＯＳトランジ
スタＰ２のドレインはｐＭＯＳトランジスタＰ３のソー
スに接続され、さらに、前記ｐＭＯＳトランジスタＰ３
のドレインはローパスフィルタ（ＬＰＦ）２０に接続さ
れる。
【００９１】また、前記ｐＭＯＳトランジスタＰ３のド
レインはｎＭＯＳトランジスタＮ１のドレインに接続さ
れ、このｎＭＯＳトランジスタＮ１のソースはｎＭＯＳ
トランジスタＮ２のドレインに接続される。前記ｎＭＯ
ＳトランジスタＮ２のソースはｎＭＯＳトランジスタＮ
３のドレインに接続され、このｎＭＯＳトランジスタＮ
３のソースは基準電圧源（ＧＮＤ）に接続される。
【００９２】さらに、前記ｐＭＯＳトランジスタＰ１の
ドレインとｐＭＯＳトランジスタＰ２のソースとの接続
点、及び前記ｎＭＯＳトランジスタＮ２のソースとｎＭ
ＯＳトランジスタＮ３のドレインとの接続点にはＰＮ接
合が存在するため、これらＰＮ接合部にそれぞれ接合容
量Ｃ１、Ｃ２が形成されている。
【００９３】また、ｐＭＯＳトランジスタＰ４のソース
はＶDDに接続され、このｐＭＯＳトランジスタＰ４のゲ
ートは前記ｐＭＯＳトランジスタＰ１のゲートに、この
ｐＭＯＳトランジスタＰ４のドレインはｎＭＯＳトラン
ジスタＮ４のドレインにそれぞれ接続される。前記ｐＭ
ＯＳトランジスタＰ４のゲートとドレインは接続され、
また前記ｎＭＯＳトランジスタＮ４のソースは基準電圧
源に接続される。
【００９４】さらに、前記ｐＭＯＳトランジスタＰ２の
ゲートには充電動作を制御するＵＰ信号が入力され、ｐ
ＭＯＳトランジスタＰ３のゲートにはENABLE信号の反転
信号であるENABLEバー信号が入力される。また、前記ｎ
ＭＯＳトランジスタＮ１のゲートにはENABLE信号が入力
され、ｎＭＯＳトランジスタＮ２のゲートには放電動作
を制御するＤＯＷＮ信号が、ｎＭＯＳトランジスタＮ３
のゲートにはＶref 信号が入力される。
【００９５】次に、前記第２サブチャージポンプは以下
のように構成される。ｐＭＯＳトランジスタＰ５のソー
スは電源電圧源ＶDDに接続され、このｐＭＯＳトランジ
スタＰ５のドレインはｐＭＯＳトランジスタＰ６のソー
スに接続される。このｐＭＯＳトランジスタＰ６のドレ
インはｐＭＯＳトランジスタＰ７のソースに接続され、
さらに、前記ｐＭＯＳトランジスタＰ７のドレインはロ
ーパスフィルタ（ＬＰＦ）２０に接続される。
【００９６】また、前記ｐＭＯＳトランジスタＰ７のド
レインはｎＭＯＳトランジスタＮ５のドレインに接続さ
れ、このｎＭＯＳトランジスタＮ５のソースはｎＭＯＳ
トランジスタＮ６のドレインに接続される。前記ｎＭＯ
ＳトランジスタＮ６のソースはｎＭＯＳトランジスタＮ
７のドレインに接続され、このｎＭＯＳトランジスタＮ
７のソースは基準電圧源（ＧＮＤ）に接続される。
【００９７】さらに、前記ｐＭＯＳトランジスタＰ５の
ドレインとｐＭＯＳトランジスタＰ６のソースとの接続
点、及び前記ｎＭＯＳトランジスタＮ６のソースとｎＭ
ＯＳトランジスタＮ７のドレインとの接続点にはＰＮ接
合が存在するため、これらＰＮ接合部にそれぞれ接合容
量Ｃ３、Ｃ４が形成されている。
【００９８】また、前記ｐＭＯＳトランジスタＰ５のゲ
ートには、ｐＭＯＳトランジスタＰ４のゲートが接続さ
れる。前記ｐＭＯＳトランジスタＰ６のゲートには充電
動作を制御するＰＵＰ信号が入力され、ｐＭＯＳトラン
ジスタＰ７のゲートにはENABLEバー信号が入力される。
さらに、前記ｎＭＯＳトランジスタＮ５のゲートにはEN
ABLE信号が入力され、ｎＭＯＳトランジスタＮ６のゲー
トには放電動作を制御するＰＤＯＷＮ信号が、ｎＭＯＳ
トランジスタＮ７のゲートにはＶref 信号が入力され
る。
【００９９】次に、前述のように構成されたチャージポ
ンプの動作について説明する。
【０１００】前記第１サブチャージポンプでは、図１５
の上段に示すようなＵＰ信号により、ｐＭＯＳトランジ
スタＰ２がパルス駆動されオンする。これにより、第１
サブチャージポンプは、ＵＰ信号のパルス幅に応じた電
荷をローパスフィルタ２０に充電する。また、第１サブ
チャージポンプでは、図１６の上段に示すようなＤＯＷ
Ｎ信号により、ｎＭＯＳトランジスタＮ２がパルス駆動
されオンする。これにより、第１サブチャージポンプ
は、ＤＯＷＮ信号のパルス幅に応じた電荷をローパスフ
ィルタ２０から放電する。
【０１０１】このときの充放電電荷とパルス幅との関係
は、ｐＭＯＳトランジスタＰ２及びｎＭＯＳトランジス
タＮ２のソース側に位置する電流制限用のリミッタトラ
ンジスタＰ１及びリミッタトランジスタＮ３のサイズ
や、リミッタトランジスタＮ３とｎＭＯＳトランジスタ
Ｎ４に入力されるゲート電圧（Vref）で制御され設定さ
れる。
【０１０２】また、出力側のｐＭＯＳトランジスタＰ３
とｎＭＯＳトランジスタＮ１は、それぞれENABLEバー信
号とENABLE信号で制御され、スタンドバイ状態での貫通
電流を遮断する役目と動作時のスイッチングノイズを除
去するフィルタの役目を果たしている。
【０１０３】一方、前記第２サブチャージポンプでは、
第１サブチャージポンプがＵＰ信号で駆動されると、前
記ＵＰ信号の開始エッジをトリガにした図１５の下段に
示すような、パルス幅がＵＰ信号のパルス幅より所定幅
（ｔｄ）小さいＰＵＰ信号により、ｐＭＯＳトランジス
タＰ６がパルス駆動されオンする。言い換えると、ＵＰ
信号により第１サブチャージポンプの充電動作が開始す
ると、この開始からｔｄ時間経過後に、ＰＵＰ信号によ
りｐＭＯＳトランジスタＰ６がパルス駆動されオンす
る。これにより、第２サブチャージポンプは、ＰＵＰ信
号のパルス幅に応じた電荷をローパスフィルタ２０に充
電する。
【０１０４】また、前記第２サブチャージポンプでは、
第１サブチャージポンプがＤＯＷＮ信号で駆動される
と、前記ＤＯＷＮ信号の開始エッジをトリガにした図１
６の下段に示すような、パルス幅がＤＯＷＮ信号のパル
ス幅より所定幅（ｔｄ）小さいＰＤＯＷＮ信号でｎＭＯ
ＳトランジスタＮ６がパルス駆動されオンする。言い換
えると、ＤＯＷＮ信号により第１サブチャージポンプの
放電動作が開始すると、この開始からｔｄ時間経過後
に、ＰＤＯＷＮ信号によりｐＭＯＳトランジスタＮ６が
パルス駆動されオンする。これにより、第２サブチャー
ジポンプは、ＰＤＯＷＮ信号のパルス幅に応じた電荷を
ローパスフィルタ２０から放電する。
【０１０５】ここで、チャージポンプ１８の動作開始時
には、電流制限用のリミッタトランジスタＰ１、Ｎ３の
ドレイン側の接合容量Ｃ１、Ｃ２を放電あるいは充電し
た後に、リミッタトランジスタＰ１、Ｎ３のドレインが
動作電位となる。これにより、リミッタトランジスタＰ
１、Ｎ３がオンして電流を制限する。よって、チャージ
ポンプ１８の動作開始直後には、リミッタトランジスタ
Ｐ１、Ｎ３が機能せず、接合容量Ｃ１に蓄積されていた
電荷を放電する電流、あるいは接合容量Ｃ２を充電する
電流が、ローパスフィルタ２０に対する充電用電流ある
いは放電用電流に加算されてしまう。以下、前記実施の
形態と同様に、この接合容量Ｃ１、Ｃ２の充放電電荷を
オフセット分の電荷という。
【０１０６】なお前記接合容量は、ＰＮ接合があるとこ
ろには必ず存在する。よって、このチャージポンプ１８
では、前記オフセット分の電荷の影響をなくすために、
充電時においては、前記第１サブチャージポンプがＵＰ
信号により充電を行い、前記第２サブチャージポンプが
ＵＰ信号のパルス幅より所定幅だけ短いパルス幅を持つ
ＰＵＰ信号により充電を行う。放電時においては、前記
第１のサブチャージポンプがＤＯＷＮ信号により放電を
行い、前記第２サブチャージポンプがＤＯＷＮ信号のパ
ルス幅より所定幅だけ短いパルス幅を持つＰＤＯＷＮ信
号により放電を行う。
【０１０７】このときの充放電電荷とパルス幅との関係
は、ｐＭＯＳトランジスタＰ６及びｎＭＯＳトランジス
タＮ６のソース側に位置する電流制限用のリミッタトラ
ンジスタＰ５及びリミッタトランジスタＮ７のサイズ
や、リミッタトランジスタＮ７とｐＭＯＳトランジスタ
Ｎ４に入力されるゲート電圧（Vref）で制御され設定さ
れる。
【０１０８】また、出力側のｐＭＯＳトランジスタＰ７
とｎＭＯＳトランジスタＮ５は、それぞれENABLEバー信
号とENABLE信号で制御され、スタンドバイ状態での貫通
電流を遮断する役目と動作時のスイッチングノイズを除
去するフィルタの役目を果たしている。
【０１０９】すなわち、このチャージポンプの充電時に
は、図１５に示すようなＵＰ信号とＰＵＰ信号とで第１
サブチャージポンプ、第２サブチャージポンプをそれぞ
れ駆動する。すると、第１サブチャージポンプでは、Ｕ
Ｐ信号により、接合容量Ｃ１に蓄積されていた電荷のロ
ーパスフィルタ２０への出力が開始され、ＵＰ信号のパ
ルス幅に応じた電荷がローパスフィルタ２０に充電され
る。第２サブチャージポンプでは、ＵＰ信号のパルス幅
より所定幅（ｔｄ）だけ短いパルス幅を持つＰＵＰ信号
により、充電動作が開始される。そして、ＰＵＰ信号に
より接合容量Ｃ３に蓄積されていた電荷のローパスフィ
ルタ２０への出力が開始され、ＰＵＰ信号のパルス幅に
応じた電荷がローパスフィルタ２０に充電される。これ
により、チャージポンプ１８において、動作開始時にお
ける平均電流のばらつきを押さえることができる。ここ
で、前記所定幅（ｔｄ）は、動作開始時における平均電
流の最大値と最小値との差が小さくなるように設定す
る。
【０１１０】一方、チャージポンプの放電時には、図１
６に示すようなＤＯＷＮ信号とＰＤＯＷＮ信号とで第１
サブチャージポンプ、第２サブチャージポンプをそれぞ
れ駆動する。すると、第１サブチャージポンプでは、Ｄ
ＯＷＮ信号により、接合容量Ｃ２に電荷を蓄積するため
の電流のローパスフィルタ２０からの引き込みが開始さ
れ、ＤＯＷＮ信号のパルス幅に応じた電荷がローパスフ
ィルタ２０から放電される。第２サブチャージポンプで
は、ＤＯＷＮ信号のパルス幅より所定幅（ｔｄ）だけ短
いパルス幅を持つＰＤＯＷＮ信号により、放電動作が開
始される。そして、ＰＤＯＷＮ信号により接合容量Ｃ４
に電荷を蓄積するための電流のローパスフィルタ２０か
らの引き込みが開始され、ＰＤＯＷＮ信号のパルス幅に
応じた電荷がローパスフィルタ２０から放電される。こ
れにより、チャージポンプ１８において、動作開始時に
おける平均電流のばらつきを押さえることができる。こ
こで、前記所定幅（ｔｄ）は、前述と同様に動作開始時
における平均電流の最大値と最小値との差が小さくなる
ように設定する。なお、前記ＵＰ信号やＤＯＷＮ信号の
パルス幅が所定幅（ｔｄ）より短いときは、ＰＵＰ信号
やＰＤＯＷＮ信号のパルス幅は０となる。
【０１１１】また、前記ＵＰ信号からＰＵＰ信号を生成
する回路としては、図１８に示すような回路を用いるこ
とができる。この図１８に示すように、ＵＰ信号は、Ｎ
ＯＲゲート回路４２の第１端子に入力される。また、Ｕ
Ｐ信号は、ディレイ回路４４によりｔｄ時間遅延されて
ＮＯＲゲート回路４２の第２端子に入力される。そし
て、ＮＯＲゲート回路４２により、第１、第２端子に入
力された信号の論理和が取られ反転され、さらにインバ
ータ４６により反転されて、図１５に示したようなＰＵ
Ｐ信号が生成される。
【０１１２】また、前記ＤＯＷＮ信号からＰＤＯＷＮ信
号を生成する回路としては、図１９に示すような回路を
用いることができる。この図１９に示すように、ＤＯＷ
Ｎ信号は、ＮＡＮＤゲート回路４８の第１端子に入力さ
れる。また、ＤＯＷＮ信号は、ディレイ回路５０により
ｔｄ時間遅延されてＮＡＮＤゲート回路４８の第２端子
に入力される。そして、ＮＡＮＤゲート回路４８によ
り、第１、第２端子に入力された信号の論理積が取られ
反転され、さらにインバータ５２により反転されて、図
１６に示したようなＰＤＯＷＮ信号が生成される。
【０１１３】前記第１サブチャージポンプにおける駆動
信号のパルス幅と出力あるいは入力される平均電流との
関係は、図１７に示す破線（sub-CHP1）のようになる。
これは、以下の理由による。前述したように、第１チャ
ージポンプの動作開始時から所定時間が経過するまで
は、リミッタトランジスタＰ１、Ｎ３のドレイン側の接
合容量であるコンデンサＣ１からの放電のために、ある
いはコンデンサＣ２を充電するために、一気に大きな電
流が流れる。このとき、リミッタトランジスタＰ１、Ｎ
３は機能せず、充放電電流は制限されない状態にある。
前記所定時間が経過すると、コンデンサＣ１からの放
電、あるいはコンデンサＣ２への充電が終了し、接点の
電位が上昇又は下降してリミッタトランジスタＰ１、Ｎ
３の動作電位となる。これにより、リミッタトランジス
タＰ１、Ｎ３が機能し始めて一定の平均電流に制限され
る。
【０１１４】一方、第２サブチャージポンプにおけるパ
ルス幅と平均電流との関係は、図１７に示す破線（sub-
CHP2）のようになる。これも、同様に以下の理由によ
る。第１サブチャージポンプの場合と同様に、動作開始
時から所定時間が経過するまでは、リミッタトランジス
タＰ５、Ｎ７のドレイン側の接合容量であるコンデンサ
Ｃ３からの放電のために、あるいはコンデンサＣ４を充
電するために、一気に大きな電流が流れる。このとき、
リミッタトランジスタＰ５、Ｎ７は機能せず、充放電電
流は制限されない状態にある。前記所定時間が経過する
と、コンデンサＣ３からの放電、あるいはコンデンサＣ
４への充電が終了し、接点の電位が上昇又は下降してリ
ミッタトランジスタＰ５、Ｎ７の動作電位となる。これ
により、リミッタトランジスタＰ５、Ｎ７が機能し始め
て一定の平均電流に制限される。チャージポンプ全体の
パルス幅と平均電流との関係は、破線（sub-CHP1）と破
線（sub-CHP2）の重ね合わせであるため、図１７に示す
実線のようになる。
【０１１５】なお、図１に示す従来のチャージポンプの
パルス幅と平均電流との関係は、図１７に示す一点鎖線
のようになる。この従来の特性と比較すればわかるよう
に、パルス幅の小さいとき（０＜パルス幅＜ｔｄ）の実
施の形態のチャージポンプの平均電流の最大値は従来の
平均電流に比べて減少させることができる。
【０１１６】このように別の実施の形態では、チャージ
ポンプが第１サブチャージポンプ、第２サブチャージポ
ンプの２つのサブチャージポンプで構成される。そし
て、充電時においては、前記第１サブチャージポンプが
第１のパルス幅を持つ駆動信号により充電を行い、前記
第２サブチャージポンプが前記第１のパルス幅より所定
幅だけ短いパルス幅を持つ駆動信号により充電を行う。
放電時においては、前記第１のサブチャージポンプが第
２のパルス幅を持つ駆動信号により放電を行い、前記第
２サブチャージポンプが前記第２のパルス幅より所定幅
だけ短いパルス幅を持つ駆動信号により放電を行う。
【０１１７】以上説明したように、図１４に示すチャー
ジポンプによれば、充電時においては第１サブチャージ
ポンプが動作する充電時間より所定時間だけ短い時間第
２のサブチャージポンプが充電を行い、放電時において
は第１サブチャージポンプが動作する放電時間より所定
時間だけ短い時間第２のサブチャージポンプが放電を行
うことにより、駆動信号のパルス幅が小さい場合であっ
てもＰＮ接合部に存在する接合容量による充放電荷の影
響を減少させ、チャージポンプ充放電時における平均電
流のばらつきを押さえて、実効的な平均電流の前記パル
ス幅に対する依存性を低減することができる。
【０１１８】なお、前述した実施の形態では、第１サブ
チャージポンプを駆動するための駆動信号の開始エッジ
をトリガとして、第２サブチャージポンプを駆動するた
めの所定のパルス幅をもつ駆動信号を生成したが、前記
駆動信号の終了エッジ、または開始エッジ及び終了エッ
ジの両方をトリガとして第２サブチャージポンプを駆動
するための駆動信号を生成してもよい。また、前述した
別の実施の形態では、第１サブチャージポンプを駆動す
るための駆動信号の開始エッジをトリガとして、第２サ
ブチャージポンプを駆動するための所定時間だけ短いパ
ルス幅をもつ駆動信号を生成したが、前記駆動信号の終
了エッジ、または開始エッジ及び終了エッジの両方をト
リガとして第２サブチャージポンプを駆動するための駆
動信号を生成してもよい。
【０１１９】さらに、前述した実施の形態及び別の実施
の形態では、第１サブチャージポンプと第２サブチャー
ジポンプの２つのチャージポンプからなる場合について
説明したが、サブチャージポンプの数は２つに限るわけ
ではなく、３つ以上のサブチャージポンプで構成される
場合にも、本発明を適用することができる。
【０１２０】また、図１４の前記チャージポンプを用い
た図２に示すＰＬＬによれば、チャージポンプ充放電時
における実効的な平均電流の増加が押さえられることか
ら、ローパスフィルタが持つコンデンサの容量を大きく
する必要はなく、これよりロックアップタイムやレイア
ウト面積の増大を招くことがない。
【０１２１】また、前記ＰＬＬを用いた図１に示す半導
体記憶装置によれば、クロックバッファ１２によって遅
延された同期用のクロック信号ＣＬＫＢは、半導体記憶
装置に設けられたＰＬＬ１４により、クロックバッファ
１２による遅延が解消され、タイミング調整された同期
用のクロック信号ＣＬＫＣが形成できる。
【０１２２】以上述べたように本発明によれば、駆動信
号のパルス幅が小さい場合であってもＰＮ接合部に存在
する接合容量による充放電荷への影響を減少でき、チャ
ージポンプ充放電時における平均電流のばらつきを押さ
えて、実効的な平均電流の前記パルス幅に対する依存性
を低減できるチャージポンプが提供できる。
【０１２３】
【発明の効果】以上述べたように本発明によれば、駆動
信号のパルス幅が小さい場合であってもＰＮ接合部に存
在する接合容量による充放電荷への影響を減少でき、チ
ャージポンプ充放電時における平均電流のばらつきを押
さえて、実効的な平均電流の前記パルス幅に対する依存
性を低減できるチャージポンプを提供することが可能で
ある。
【図面の簡単な説明】
【図１】図１は、本発明の実施の形態の半導体記憶装置
の構成を示すブロック図である。
【図２】図２は、図１に示す半導体記憶装置内のＰＬＬ
の構成を示すブロック図である。
【図３】図３は、図２に示すＰＬＬ内の位相周波数比較
器の構成を示す回路図である。
【図４】図４は、図３に示す位相周波数比較器の入出力
を示すタイミングチャートである。
【図５】図５は、図２に示すＰＬＬ内のチャージポンプ
の構成を示す回路図である。
【図６】図６は、図５に示すチャージポンプを充電動作
させるための駆動波形を示す図である。
【図７】図７は、図５に示すチャージポンプを放電動作
させるための駆動波形を示す図である。
【図８】図８は、図６に示す駆動波形を生成する回路図
である。
【図９】図９は、図７に示す駆動波形を生成する回路図
である。
【図１０】図１０は、図５に示すチャージポンプにおけ
る駆動信号のパルス幅と充放電電荷、平均電流との関係
を示す図である。
【図１１】図１１は、図２に示すＰＬＬ内のローパスフ
ィルタの構成を示す回路図である。
【図１２】図１２は、図２に示すＰＬＬ内の電圧制御発
振器の構成を示すブロック図である。
【図１３】図１３は、図１２に示す電圧制御発振器内に
含まれるＶＣＯセルの構成を示す回路図である。
【図１４】図１４は、本発明の別の実施の形態のチャー
ジポンプの構成を示す回路図である。
【図１５】図１５は、図１４に示すチャージポンプを充
電動作させるための駆動波形を示す図である。
【図１６】図１６は、図１４に示すチャージポンプを放
電動作させるための駆動波形を示す図である。
【図１７】図１７は、図１４に示すチャージポンプにお
ける駆動信号のパルス幅と平均電流との関係を示す図で
ある。
【図１８】図１８は、図１５に示す駆動波形を生成する
回路図である。
【図１９】図１９は、図１６に示す駆動波形を生成する
回路図である。
【図２０】図２０は、従来のチャージポンプの構成例を
示す回路図である。
【図２１】図２１は、図２０に示すチャージポンプを動
作させるための駆動波形を示す図である。
【図２２】図２２は、図２０に示すチャージポンプの充
電動作時における充電電流及び接点電位を示す図であ
る。
【符号の説明】
２…セルアレイ ４…入力レジスタ ６…デコーダ及びコントローラ ８…センスアンプ １０…出力レジスタ １２…クロックバッファ １４…ＰＬＬ（Phase Locked Loop ） １６…位相周波数比較器（ＰＦＤ：Phase Frequency De
tector） １８…チャージポンプ（ＣＨＰ：CHarge Pump ） ２０…ローパスフィルタ（ＬＰＦ：Low Pass Filter ） ２２…電圧制御発振器（ＶＣＯ：Voltage Contorolled
Oscillator） ２２Ａ〜２２Ｅ…ＶＣＯセル ２４…遅延回路 ３０、４２…ＮＯＲゲート回路 ３２、３８、４４、５０…ディレイ回路 ３４、４０、４６、５２…インバータ ３６、４８…ＮＡＮＤゲート回路 Ｃ１〜Ｃ４…接合容量 Ｃ１０…コンデンサ Ｆ１、Ｆ２…フリップフロップ Ｉ１…インバータ Ｎ１〜Ｎ７、Ｎ１１〜Ｎ１３…ｎチャネルＭＯＳトラン
ジスタ ＮＤ１〜ＮＤ５…ＮＡＮＤゲート回路 Ｐ１〜Ｐ７、Ｐ１１〜Ｐ１３…ｐチャネルＭＯＳトラン
ジスタ Ｒ１０…抵抗

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 複数のトランジスタを有し、充放電を行
    う第１のサブチャージポンプと、 前記第１のサブチャージポンプと充放電用端子を共有
    し、前記第１のサブチャージポンプを動作させた際に、
    前記第１のサブチャージポンプを構成する前記トランジ
    スタ間に存在するＰＮ接合部の接合容量に蓄積された電
    荷によって充電が行われたときはこの充電分の電荷を放
    電し、前記接合容量に電荷を蓄積するために放電が行わ
    れたときはこの放電分の電荷を充電する第２のサブチャ
    ージポンプと、 を具備することを特徴とするチャージポンプ。
  2. 【請求項２】 前記第１のサブチャージポンプの充放電
    時間が、前記接合容量の蓄積電荷を充放電する時間より
    も長い時間に相当するパルス幅を持つ信号で設定され、
    前記第２のサブチャージポンプの充放電時間が前記接合
    容量の蓄積電荷を充放電する時間に相当するパルス幅を
    持つ信号で設定されることを特徴とする請求項１に記載
    のチャージポンプ。
  3. 【請求項３】 複数のトランジスタを有し、充放電を行
    う第１のサブチャージポンプと、 前記第１のサブチャージポンプと充放電用端子を共有
    し、前記第１のサブチャージポンプが充電を行う際に
    は、前記第１のサブチャージポンプの充電時間より所定
    時間だけ短い時間充電を行い、前記第１のサブチャージ
    ポンプが放電を行う際には、前記第１のサブチャージポ
    ンプの放電時間より所定時間だけ短い時間放電を行う第
    ２のサブチャージポンプと、 を具備することを特徴とするチャージポンプ。
  4. 【請求項４】 前記所定時間は、前記第１のサブチャー
    ジポンプ及び前記第２のサブチャージポンプが充放電を
    行う際に、充放電時間に前記第１のサブチャージポンプ
    及び前記第２のサブチャージポンプによって充放電され
    る平均電流の充放電時間依存性が最小になるように設定
    されることを特徴とする請求項３に記載のチャージポン
    プ。
  5. 【請求項５】 複数のトランジスタを有し、充放電を行
    う第１の複数のサブチャージポンプと、 前記第１の複数のサブチャージポンプと充放電用端子を
    共有し、前記第１の複数のサブチャージポンプを動作さ
    せた際に、前記サブチャージポンプを構成する前記トラ
    ンジスタ間に存在するＰＮ接合部の接合容量に蓄積され
    た電荷によって充電が行われたときはこの充電分の電荷
    を放電し、前記接合容量に電荷を蓄積するために放電が
    行われたときはこの放電分の電荷を充電する第２の複数
    のサブチャージポンプと、 を具備することを特徴とするチャージポンプ。
  6. 【請求項６】 前記第１の複数のチャージポンプの充放
    電時間が、前記接合容量の蓄積電荷を充放電する時間よ
    りも長い時間に相当するパルス幅を持つ信号で設定さ
    れ、前記第２の複数のサブチャージポンプの充放電時間
    が前記接合容量の蓄積電荷を充放電する時間に相当する
    パルス幅を持つ信号で設定されることを特徴とする請求
    項５に記載のチャージポンプ。
  7. 【請求項７】 複数のトランジスタを有し、充放電を行
    う第１の複数のサブチャージポンプと、 前記第１の複数のサブチャージポンプと充放電用端子を
    共有し、前記第１の複数のサブチャージポンプが充電を
    行う際には、前記第１の複数のサブチャージポンプの充
    電時間より所定時間だけ短い時間充電を行い、前記第１
    の複数のサブチャージポンプが放電を行う際には、前記
    第１の複数のサブチャージポンプの放電時間より所定時
    間だけ短い時間放電を行う第２の複数のサブチャージポ
    ンプと、を具備することを特徴とするチャージポンプ。
  8. 【請求項８】 前記所定時間は、前記第１の複数のサブ
    チャージポンプ及び前記第２の複数のサブチャージポン
    プが充放電を行う際に、充放電時間に前記第１の複数の
    サブチャージポンプ及び前記第２の複数のサブチャージ
    ポンプによって充放電される平均電流の充放電時間依存
    性が最小になるように設定されることを特徴とする請求
    項７に記載のチャージポンプ。
  9. 【請求項９】 複数のトランジスタを有し、チャージ信
    号により充電を行い、ディスチャージ信号により放電を
    行う第１のサブチャージポンプと、 前記第１のサブチャージポンプと充放電用端子を共有
    し、前記第１のサブチャージポンプが前記チャージ信号
    により充電を行った際に、前記第１のサブチャージポン
    プを構成する前記トランジスタ間に存在するＰＮ接合部
    の接合容量に蓄積された電荷によって充電が行われたと
    きは、前記チャージ信号から生成されるパルス信号によ
    り放電を行い、前記第１のサブチャージポンプが前記デ
    ィスチャージ信号により放電を行った際に、前記接合容
    量に電荷を蓄積するために放電が行われたときは、前記
    ディスチャージ信号から生成されるパルス信号により充
    電を行う第２のサブチャージポンプと、 を具備することを特徴とするチャージポンプ。
  10. 【請求項１０】 前記第１のサブチャージポンプの充放
    電時間が、前記接合容量の蓄積電荷を充放電する時間よ
    りも長い時間に相当するパルス幅を持つ前記チャージ信
    号あるいはディスチャージ信号で設定され、前記第２の
    サブチャージポンプの充放電時間が前記接合容量の蓄積
    電荷を充放電する時間に相当するパルス幅を持つ前記パ
    ルス信号で設定されることを特徴とする請求項９に記載
    のチャージポンプ。
  11. 【請求項１１】 複数のトランジスタを有し、第１のパ
    ルス幅を持つチャージ信号により充電を行い、第２のパ
    ルス幅を持つディスチャージ信号により放電を行う第１
    のサブチャージポンプと、前記第１のサブチャージポン
    プと充放電用端子を共有し、前記第１のサブチャージポ
    ンプが前記第１のパルス幅を持つ前記チャージ信号によ
    り充電を行う際には、前記第１のパルス幅より所定幅だ
    け短い第３のパルス幅を持つパルス信号により充電を行
    い、前記第１のサブチャージポンプが前記第２のパルス
    幅を持つ前記ディスチャージ信号により放電を行う際に
    は、前記第２のパルス幅より所定幅だけ短い第４のパル
    ス幅を持つパルス信号により放電を行う第２のサブチャ
    ージポンプと、 を具備することを特徴とするチャージポンプ。
  12. 【請求項１２】 前記所定幅は、前記第１のサブチャー
    ジポンプ及び前記第２のサブチャージポンプが充放電を
    行う際に、充放電時間に前記第１のサブチャージポンプ
    及び前記第２のサブチャージポンプによって充放電され
    る平均電流の充放電時間依存性が最小になるように設定
    されることを特徴とする請求項１１に記載のチャージポ
    ンプ。
  13. 【請求項１３】 第１のｐチャネルＭＯＳトランジスタ
    のソースに第２のｐチャネルＭＯＳトランジスタのドレ
    インが接続され、前記第１のｐチャネルＭＯＳトランジ
    スタのドレインに第３のｐチャネルＭＯＳトランジスタ
    のソースが接続され、前記第２のｐチャネルＭＯＳトラ
    ンジスタのソースに電源電圧が、前記第３のｐチャネル
    ＭＯＳトランジスタのドレインに充放電用端子が接続さ
    れた充電部と、第１のｎチャネルＭＯＳトランジスタの
    ドレインに第２のｎチャネルＭＯＳトランジスタのソー
    スが接続され、前記第１のｎチャネルＭＯＳトランジス
    タのソースに第３のｎチャネルＭＯＳトランジスタのド
    レインが接続され、前記第２のｎチャネルＭＯＳトラン
    ジスタのドレインに接地電圧が、前記第３のｎチャネル
    ＭＯＳトランジスタのソースに前記充放電用端子が接続
    された放電部とを有する第１のサブチャージポンプと、 第４のｐチャネルＭＯＳトランジスタのソースに第５の
    ｐチャネルＭＯＳトランジスタのドレインが接続され、
    前記第４のｐチャネルＭＯＳトランジスタのドレインに
    第６のｐチャネルＭＯＳトランジスタのソースが接続さ
    れ、前記第５のｐチャネルＭＯＳトランジスタのソース
    に電源電圧が、前記第６のｐチャネルＭＯＳトランジス
    タのドレインに前記充放電用端子が接続された充電部
    と、第４のｎチャネルＭＯＳトランジスタのドレインに
    第５のｎチャネルＭＯＳトランジスタのソースが接続さ
    れ、前記第４のｎチャネルＭＯＳトランジスタのソース
    に第６のｎチャネルＭＯＳトランジスタのドレインが接
    続され、前記第５のｎチャネルＭＯＳトランジスタのド
    レインに接地電圧が、前記第６のｎチャネルＭＯＳトラ
    ンジスタのソースに前記充放電用端子が接続された放電
    部とを有する第２のサブチャージポンプと、 を具備することを特徴とするチャージポンプ。
  14. 【請求項１４】 前記第１のサブチャージポンプを動作
    させるためのパルス信号の開始エッジを、前記第２のサ
    ブチャージポンプの動作を開始させる契機として用いる
    クレーム１又は１３に記載のチャージポンプ。
JP27115598A 1997-09-30 1998-09-25 チャージポンプ Expired - Fee Related JP3515382B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP27115598A JP3515382B2 (ja) 1997-09-30 1998-09-25 チャージポンプ
US09/163,084 US6415007B1 (en) 1997-09-30 1998-09-29 Charge pump having two sub charge pumps which include a common charge/discharge terminal

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP9-267345 1997-09-30
JP26734597 1997-09-30
JP27115598A JP3515382B2 (ja) 1997-09-30 1998-09-25 チャージポンプ

Publications (2)

Publication Number Publication Date
JPH11168377A true JPH11168377A (ja) 1999-06-22
JP3515382B2 JP3515382B2 (ja) 2004-04-05

Family

ID=26547832

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27115598A Expired - Fee Related JP3515382B2 (ja) 1997-09-30 1998-09-25 チャージポンプ

Country Status (2)

Country Link
US (1) US6415007B1 (ja)
JP (1) JP3515382B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005008895A1 (ja) * 2003-07-18 2005-01-27 Fujitsu Limited チャージポンプ回路
KR100818799B1 (ko) 2006-05-25 2008-04-02 삼성전자주식회사 턴-오프 시간을 감소시킬 수 있는 전하 펌프 및 이를구비하는 위상동기루프

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6625765B1 (en) * 1999-03-31 2003-09-23 Cypress Semiconductor Corp. Memory based phase locked loop
JP3734408B2 (ja) * 2000-07-03 2006-01-11 シャープ株式会社 半導体記憶装置
DE10032248B4 (de) * 2000-07-03 2005-02-17 Xignal Technologies Ag Steuerbare Stromquelle
EP1229657A1 (en) * 2001-02-02 2002-08-07 Alcatel Charge pump
US6717446B1 (en) * 2002-09-16 2004-04-06 National Semiconductor Corporation High speed programmable charge-pump with low charge injection
US6801025B2 (en) * 2002-11-07 2004-10-05 International Business Machines Corporation Method and apparatus for control of voltage regulation
DE102007001934B3 (de) * 2007-01-12 2008-07-31 Texas Instruments Deutschland Gmbh Phasenregelkreis
US7514985B2 (en) * 2007-01-30 2009-04-07 Richwave Technology Corp. Fast turn on and off speed in PLL cascoded charge pump
KR100910863B1 (ko) * 2007-12-27 2009-08-06 주식회사 하이닉스반도체 차지 펌핑 회로와 이를 이용한 클럭 동기화 회로

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07202690A (ja) * 1993-12-28 1995-08-04 Toshiba Corp クロック信号発生回路
JP2877196B2 (ja) * 1996-03-28 1999-03-31 日本電気株式会社 チャージポンプ回路およびそれを備えた位相同期回路
JP3481051B2 (ja) * 1996-06-19 2003-12-22 富士通株式会社 チャージポンプ回路、および、該チャージポンプ回路を有するｐｌｌ回路並びに半導体集積回路
JPH1098380A (ja) * 1996-09-24 1998-04-14 Mitsubishi Electric Corp Ｐｌｌ回路
JPH10224212A (ja) * 1997-02-05 1998-08-21 Mitsubishi Electric Corp フェイズロックループ回路
US5831484A (en) * 1997-03-18 1998-11-03 International Business Machines Corporation Differential charge pump for phase locked loop circuits
US5825640A (en) * 1997-06-30 1998-10-20 Motorola, Inc. Charge pump circuit and method
JP4000215B2 (ja) * 1998-03-24 2007-10-31 株式会社ルネサステクノロジ 充放電電流発生回路、チャージポンプ回路、ｐｌｌ回路およびパルス幅変調回路
US6107849A (en) * 1998-08-25 2000-08-22 Cadence Design Systems, Inc. Automatically compensated charge pump
US6160432A (en) * 1999-04-30 2000-12-12 Conexant Systems, Inc. Source-switched or gate-switched charge pump having cascoded output

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005008895A1 (ja) * 2003-07-18 2005-01-27 Fujitsu Limited チャージポンプ回路
KR100818799B1 (ko) 2006-05-25 2008-04-02 삼성전자주식회사 턴-오프 시간을 감소시킬 수 있는 전하 펌프 및 이를구비하는 위상동기루프

Also Published As

Publication number Publication date
JP3515382B2 (ja) 2004-04-05
US6415007B1 (en) 2002-07-02

Similar Documents

Publication Publication Date Title
KR940001724B1 (ko) 위상동기회로
US6954092B2 (en) Charge pump circuit and PLL circuit using same
US7135900B2 (en) Phase locked loop with adaptive loop bandwidth
US6369660B1 (en) Circuit and method for preventing runaway in a phase lock loop
US8232822B2 (en) Charge pump and phase-detecting apparatus, phase-locked loop and delay-locked loop using the same
US7602223B2 (en) Delay-locked loop circuit and method of generating multiplied clock therefrom
KR100319607B1 (ko) 아날로그 디엘엘회로
US6844762B2 (en) Capacitive charge pump
JP3360667B2 (ja) 位相同期ループの同期方法、位相同期ループ及び該位相同期ループを備えた半導体装置
US6765976B1 (en) Delay-locked loop for differential clock signals
JP3313998B2 (ja) 位相同期回路
JP2009065633A (ja) 半導体装置及びその駆動方法
KR20100052033A (ko) 반도체 메모리 장치
US6624706B2 (en) Automatic bias adjustment circuit for use in PLL circuit
JP3515382B2 (ja) チャージポンプ
JPH1079191A (ja) 半導体メモリ装置の内部昇圧電圧発生器
US6150879A (en) Semiconductor apparatus for use in low voltage power supply
US6067336A (en) Charge pump circuit
CN101753137B (zh) 具有启动电路的锁相环
US6407596B1 (en) Apparatus and method for a clock period subdivider
JPWO2006129396A1 (ja) 周波数シンセサイザおよびこれに用いるチャージポンプ回路
JPH11355134A (ja) 位相同期回路
JP2001177400A (ja) チャージポンプ回路
US7777541B1 (en) Charge pump circuit and method for phase locked loop
JP2000165235A (ja) チャージポンプ回路及びこれを用いたｐｌｌ周波数シンセサイザ回路

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040113

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040115

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080123

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090123

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100123

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees