JP3313998B2 - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JP3313998B2 JP3313998B2 JP06269197A JP6269197A JP3313998B2 JP 3313998 B2 JP3313998 B2 JP 3313998B2 JP 06269197 A JP06269197 A JP 06269197A JP 6269197 A JP6269197 A JP 6269197A JP 3313998 B2 JP3313998 B2 JP 3313998B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- frequency
- voltage
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000010355 oscillation Effects 0.000 claims description 40
- 230000010354 integration Effects 0.000 claims description 5
- 238000012935 Averaging Methods 0.000 claims description 3
- 238000012544 monitoring process Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 11
- 230000007704 transition Effects 0.000 description 10
- 230000004044 response Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の技術分野】本発明は位相同期回路に関するもの
である。
である。
【０００２】
【従来の技術】現在、移動体通信等に利用されるＰＬＬ
周波数シンセサイザに用いられる位相同期回路において
起動時やチャンネル切換時のロックアップタイムを短縮
するためにさまざまな試みがなされている。
周波数シンセサイザに用いられる位相同期回路において
起動時やチャンネル切換時のロックアップタイムを短縮
するためにさまざまな試みがなされている。
【０００３】例えば、図１２（ａ）に示すようにチャー
ジポンプ回路１２１の出力を平均化して電圧制御発振回
路１２２の周波数制御用の制御電圧とするローパスフィ
ルタ回路いわゆるループフィルタとして、時定数の異な
る２つのローパスフィルタ１２３、１２４を設けたもの
がある。これは周波数遷移時には時定数の小さいローパ
スフィルタ回路１２３のみを用いてループ安定に要する
時間を短縮し、ロックアップ後には時定数の大きなロー
パスフィルタ回路１２４に切り換えるものである。な
お、１２５は基準信号源であり、１２６、１２７はそれ
ぞれ基準信号源１２５、電圧制御発振回路１２２の出力
を分周する分周回路であり、１２８は位相比較回路であ
る。
ジポンプ回路１２１の出力を平均化して電圧制御発振回
路１２２の周波数制御用の制御電圧とするローパスフィ
ルタ回路いわゆるループフィルタとして、時定数の異な
る２つのローパスフィルタ１２３、１２４を設けたもの
がある。これは周波数遷移時には時定数の小さいローパ
スフィルタ回路１２３のみを用いてループ安定に要する
時間を短縮し、ロックアップ後には時定数の大きなロー
パスフィルタ回路１２４に切り換えるものである。な
お、１２５は基準信号源であり、１２６、１２７はそれ
ぞれ基準信号源１２５、電圧制御発振回路１２２の出力
を分周する分周回路であり、１２８は位相比較回路であ
る。
【０００４】また、図１２（ｂ）に示すように時定数可
変なローパスフィルタ回路１２９を用い周波数遷移時に
は時定数を小さくするものもある。
変なローパスフィルタ回路１２９を用い周波数遷移時に
は時定数を小さくするものもある。
【０００５】また、図示しないがループフィルタへの電
荷供給能力の異なる２つのチャージポンプ回路を設けた
ものもある。これは、電圧制御発振回路の出力の周波数
が目的の周波数いわゆるロック周波数から大きく離れて
いる時には電荷供給能力の高いチャージポンプ回路によ
りループフィルタ回路への電荷のチャージ、ディスチャ
ージを行い、電圧制御発振回路の出力をロック周波数近
くまで急速に合わせ込み、その後電荷供給能力の小さい
チャージポンプで微少な調整を行いロックアップさせる
ものである。
荷供給能力の異なる２つのチャージポンプ回路を設けた
ものもある。これは、電圧制御発振回路の出力の周波数
が目的の周波数いわゆるロック周波数から大きく離れて
いる時には電荷供給能力の高いチャージポンプ回路によ
りループフィルタ回路への電荷のチャージ、ディスチャ
ージを行い、電圧制御発振回路の出力をロック周波数近
くまで急速に合わせ込み、その後電荷供給能力の小さい
チャージポンプで微少な調整を行いロックアップさせる
ものである。
【０００６】また、図１２（ｃ）に示すように位相比較
回路１２８にて比較される比較周期数を制御するため、
分周回路１２６、１２７に加えて別途分周回路１３０、
１３１を設け、これらの分周比を制御回路１３２にて制
御するように構成し、周波数の遷移開始時に一時的に比
較周波数を通常の周波数より高くしてロックアップタイ
ムを短縮し、チャンネル切り換えは通常の周波数でロッ
クさせるものもある。なお、２３はローパスフィルタ回
路である。
回路１２８にて比較される比較周期数を制御するため、
分周回路１２６、１２７に加えて別途分周回路１３０、
１３１を設け、これらの分周比を制御回路１３２にて制
御するように構成し、周波数の遷移開始時に一時的に比
較周波数を通常の周波数より高くしてロックアップタイ
ムを短縮し、チャンネル切り換えは通常の周波数でロッ
クさせるものもある。なお、２３はローパスフィルタ回
路である。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
ループフィルタ回路やチャージポンプ回路を切り換える
方式では切換タイミングの判断が難しい。そのため、切
換信号を発生させる回路規模が大きくなるばかりか、ス
イッチング時のノイズによる周波数変動を引き起こす。
さらに、ループフィルタ回路を切り換えるものでは２種
類のループフィルタ回路が必要であるため回路面積が大
きくなる。また、チャージポンプ回路を切り換えるもの
では電荷供給能力の大きいチャージポンプ回路自体がＰ
ＬＬ系のノイズを拾い、ループフィルタへ影響を及ぼす
こととなる。
ループフィルタ回路やチャージポンプ回路を切り換える
方式では切換タイミングの判断が難しい。そのため、切
換信号を発生させる回路規模が大きくなるばかりか、ス
イッチング時のノイズによる周波数変動を引き起こす。
さらに、ループフィルタ回路を切り換えるものでは２種
類のループフィルタ回路が必要であるため回路面積が大
きくなる。また、チャージポンプ回路を切り換えるもの
では電荷供給能力の大きいチャージポンプ回路自体がＰ
ＬＬ系のノイズを拾い、ループフィルタへ影響を及ぼす
こととなる。
【０００８】また、上述の比較周波数を遷移開始時に一
時的に高くするものでは、比較周波数を高くするための
余分な分周回路１３０、１３１が必要である。そればか
りか、遷移開始時の比較周波数からチャンネル切換時の
通常の周波数に切り換える時にＰＬＬ系に乱れが生じ
る。
時的に高くするものでは、比較周波数を高くするための
余分な分周回路１３０、１３１が必要である。そればか
りか、遷移開始時の比較周波数からチャンネル切換時の
通常の周波数に切り換える時にＰＬＬ系に乱れが生じ
る。
【０００９】
【課題を解決するための手段】そこで、本発明では位相
同期回路において、位相比較回路の出力する位相差に応
じて制御電圧を出力するローパスフィルタ回路の積分回
路の容量素子に、チャージポンプ回路とは別途、ブース
ト電圧を印加する制御回路を設ける。これにより、高速
でしかもより安定した周波数遷移を可能とする。
同期回路において、位相比較回路の出力する位相差に応
じて制御電圧を出力するローパスフィルタ回路の積分回
路の容量素子に、チャージポンプ回路とは別途、ブース
ト電圧を印加する制御回路を設ける。これにより、高速
でしかもより安定した周波数遷移を可能とする。
【００１０】
【発明の実施の形態】本発明の位相同期回路は、基準周
波数信号を発生する基準信号源と、上記基準信号源から
出力される上記基準周波数信号を分周する第１の分周回
路と、制御電圧に応じて目的周波数の信号を出力する電
圧制御発振回路と、上記電圧制御発振回路の出力する信
号を分周する第２の分周回路と、上記第１、第２の分周
回路それぞれから出力される信号の位相を比較し、位相
差に応じたパルス幅の誤差信号を出力する位相比較回路
と、上記位相比較回路の出力する上記誤差信号により駆
動されるチャージポンプ回路と、積分回路を有し、上記
チャージポンプ回路の出力を平均化して上記制御電圧と
して出力するローパスフィルタ回路と、上記誤差信号を
監視し、所定の値以上の位相差が生じている間、上記ロ
ーパスフィルタの積分回路の容量素子に、上記電圧制御
発振回路を上記目的周波数で発振させる上記制御電圧に
近似した値のブースト電圧を印加する制御回路とを具備
することを特徴とする。
波数信号を発生する基準信号源と、上記基準信号源から
出力される上記基準周波数信号を分周する第１の分周回
路と、制御電圧に応じて目的周波数の信号を出力する電
圧制御発振回路と、上記電圧制御発振回路の出力する信
号を分周する第２の分周回路と、上記第１、第２の分周
回路それぞれから出力される信号の位相を比較し、位相
差に応じたパルス幅の誤差信号を出力する位相比較回路
と、上記位相比較回路の出力する上記誤差信号により駆
動されるチャージポンプ回路と、積分回路を有し、上記
チャージポンプ回路の出力を平均化して上記制御電圧と
して出力するローパスフィルタ回路と、上記誤差信号を
監視し、所定の値以上の位相差が生じている間、上記ロ
ーパスフィルタの積分回路の容量素子に、上記電圧制御
発振回路を上記目的周波数で発振させる上記制御電圧に
近似した値のブースト電圧を印加する制御回路とを具備
することを特徴とする。
【００１１】
【００１２】また、上記制御回路は、上記誤差信号のパ
ルス幅比較用のウインドウ信号を発生し、上記ウインド
ウ信号と上記誤差信号とを比較して上記誤差信号のパル
ス幅が所定の値以上となったときに上記電圧制御発振回
路を目的の周波数にて発振させる際の制御電圧値の近傍
の値に上記ブースト電圧を設定するために予め設定され
たレベル設定データに基づいて上記ブースト電圧を発生
させることも好ましい。
ルス幅比較用のウインドウ信号を発生し、上記ウインド
ウ信号と上記誤差信号とを比較して上記誤差信号のパル
ス幅が所定の値以上となったときに上記電圧制御発振回
路を目的の周波数にて発振させる際の制御電圧値の近傍
の値に上記ブースト電圧を設定するために予め設定され
たレベル設定データに基づいて上記ブースト電圧を発生
させることも好ましい。
【００１３】また、上記制御回路は上記第１の分周回路
および／または上記第２の分周回路の分周比等の設定デ
ータとともに上記レベル設定データを記憶した記憶回路
を備え、これらの分周比の設定とともに上記ブースト電
圧の設定を行うことも好ましい。
および／または上記第２の分周回路の分周比等の設定デ
ータとともに上記レベル設定データを記憶した記憶回路
を備え、これらの分周比の設定とともに上記ブースト電
圧の設定を行うことも好ましい。
【００１４】また、基準周波数信号を発生する基準信号
源と、上記基準信号源から出力される上記基準周波数信
号を分周する第１の分周回路と、制御電圧に応じた周波
数の信号を出力する電圧制御発振回路と、上記電圧制御
発振回路の出力する信号を分周する第２の分周回路と、
上記第１、第２の分周回路それぞれから出力される信号
の位相を比較し、位相差に応じたパルス幅の誤差信号を
出力する位相比較回路と、上記位相比較回路の出力する
上記誤差信号により駆動されるチャージポンプ回路と、
積分回路を有し、上記チャージポンプ回路の出力を平均
化して上記制御電圧として出力するローパスフィルタ回
路と、上記誤差信号を監視し、上記位相差が所定の値を
越えている間上記ローパスフィルタの積分回路の容量素
子にブースト電圧を印加し、ブースト電圧の印加の停止
後に上記位相差が再び所定の値を越えてもブースト電圧
の印加を行わない制御回路とを具備する位相同期回路を
構成することも好ましい。
源と、上記基準信号源から出力される上記基準周波数信
号を分周する第１の分周回路と、制御電圧に応じた周波
数の信号を出力する電圧制御発振回路と、上記電圧制御
発振回路の出力する信号を分周する第２の分周回路と、
上記第１、第２の分周回路それぞれから出力される信号
の位相を比較し、位相差に応じたパルス幅の誤差信号を
出力する位相比較回路と、上記位相比較回路の出力する
上記誤差信号により駆動されるチャージポンプ回路と、
積分回路を有し、上記チャージポンプ回路の出力を平均
化して上記制御電圧として出力するローパスフィルタ回
路と、上記誤差信号を監視し、上記位相差が所定の値を
越えている間上記ローパスフィルタの積分回路の容量素
子にブースト電圧を印加し、ブースト電圧の印加の停止
後に上記位相差が再び所定の値を越えてもブースト電圧
の印加を行わない制御回路とを具備する位相同期回路を
構成することも好ましい。
【００１５】
【実施例】次に本発明の第一実施例の位相同期回路につ
いて説明する。図１は本発明の一実施例の構成を説明す
るための説明図である。同図において１は基準信号源で
あり、基準となる信号を発生する。２は分周回路であ
り、基準信号源１の出力する信号を分周する。３は電圧
制御発振回路であり、制御端子に印加される制御電圧に
応じた周波数の信号を出力する。４は分周回路であり、
電圧制御発振回路３の出力する信号を分周する。５は位
相比較回路であり、分周回路２、４の出力する信号Ａ、
Ｂの位相を比較し、端子Ｕ、Ｄより位相差に応じたパル
ス幅の誤差信号を出力する。すなわち、信号Ａの位相が
信号Ｂに対して進んでいるときにはその位相差に対応す
る誤差信号を端子Ｕより出力し、逆に遅れているときに
は端子Ｄより誤差信号を出力する。また、６はチャージ
ポンプ回路であり、図示しないが、電源端子ＶＤＤ（５
Ｖ）、ＶＳＳ（０Ｖ）間にＰチャネルＭＯＳトランジス
タ、ＮチャネルＭＯＳトランジスタの互いのドレイン同
士を接続してなる直列回路を接続し、ドレイン同士の接
続点を出力端子としてあり、ＰチャネルＭＯＳトランジ
スタ、ＮチャネルＭＯＳトランジスタのゲートはそれぞ
れ位相比較回路５のＵ端子、Ｄ端子の出力によりオン、
オフ駆動される。
いて説明する。図１は本発明の一実施例の構成を説明す
るための説明図である。同図において１は基準信号源で
あり、基準となる信号を発生する。２は分周回路であ
り、基準信号源１の出力する信号を分周する。３は電圧
制御発振回路であり、制御端子に印加される制御電圧に
応じた周波数の信号を出力する。４は分周回路であり、
電圧制御発振回路３の出力する信号を分周する。５は位
相比較回路であり、分周回路２、４の出力する信号Ａ、
Ｂの位相を比較し、端子Ｕ、Ｄより位相差に応じたパル
ス幅の誤差信号を出力する。すなわち、信号Ａの位相が
信号Ｂに対して進んでいるときにはその位相差に対応す
る誤差信号を端子Ｕより出力し、逆に遅れているときに
は端子Ｄより誤差信号を出力する。また、６はチャージ
ポンプ回路であり、図示しないが、電源端子ＶＤＤ（５
Ｖ）、ＶＳＳ（０Ｖ）間にＰチャネルＭＯＳトランジス
タ、ＮチャネルＭＯＳトランジスタの互いのドレイン同
士を接続してなる直列回路を接続し、ドレイン同士の接
続点を出力端子としてあり、ＰチャネルＭＯＳトランジ
スタ、ＮチャネルＭＯＳトランジスタのゲートはそれぞ
れ位相比較回路５のＵ端子、Ｄ端子の出力によりオン、
オフ駆動される。
【００１６】７はローパスフィルタ回路であり、チャー
ジポンプ回路６の出力を平均化して制御電圧として出力
する。具体的な構成は図２に示す。ここでは２段の積分
回路７１、７２からなる。１段目の積分回路７１は、抵
抗Ｒ１〜Ｒ４、容量素子Ｃ１からなり、抵抗Ｒ１の一方
の端子ＣＨにチャージポンプ回路６の出力が印加され、
抵抗Ｒ２の一方の端子ＢＳに後述するブースト電圧が印
加される。２段目の積分回路７２は抵抗Ｒ５、容量素子
Ｃ２よりなり、出力端子ＯＵＴに制御電圧を生じる。
ジポンプ回路６の出力を平均化して制御電圧として出力
する。具体的な構成は図２に示す。ここでは２段の積分
回路７１、７２からなる。１段目の積分回路７１は、抵
抗Ｒ１〜Ｒ４、容量素子Ｃ１からなり、抵抗Ｒ１の一方
の端子ＣＨにチャージポンプ回路６の出力が印加され、
抵抗Ｒ２の一方の端子ＢＳに後述するブースト電圧が印
加される。２段目の積分回路７２は抵抗Ｒ５、容量素子
Ｃ２よりなり、出力端子ＯＵＴに制御電圧を生じる。
【００１７】８はウインドウジェネレータ回路であり、
位相比較回路５に入力される信号Ｂの立下がりをパルス
幅の中心としたウインドウ信号を出力する。すなわち、
分周回路４の分周段の内部信号を波形整形してウインド
ウ信号が生成される。なお、ここでは信号Ｂの立下がり
をパルス幅の中心としたウインドウ信号を出力すること
とするが、同様に信号Ａの立下がりをパルス幅の中心と
したウインドウ信号を出力するようにしてもよい。
位相比較回路５に入力される信号Ｂの立下がりをパルス
幅の中心としたウインドウ信号を出力する。すなわち、
分周回路４の分周段の内部信号を波形整形してウインド
ウ信号が生成される。なお、ここでは信号Ｂの立下がり
をパルス幅の中心としたウインドウ信号を出力すること
とするが、同様に信号Ａの立下がりをパルス幅の中心と
したウインドウ信号を出力するようにしてもよい。
【００１８】９はブーストジェネレータ回路であり、ウ
インドウ信号、誤差信号Ｕ、Ｄを受け、ウインドウ信号
のパルス幅内に上記誤差信号が収まらない場合にブース
ト信号を発生し、上記ウインドウ信号のパルス幅内に上
記誤差信号がおさまる場合にブースト信号の発生を停止
する。すなわち、出力端子の状態をハイインピーダンス
とする。ここでは端子Ｕ、Ｄからの誤差信号に対してそ
れぞれ“Ｈ”、“Ｌ”の状態の信号を発生する。
インドウ信号、誤差信号Ｕ、Ｄを受け、ウインドウ信号
のパルス幅内に上記誤差信号が収まらない場合にブース
ト信号を発生し、上記ウインドウ信号のパルス幅内に上
記誤差信号がおさまる場合にブースト信号の発生を停止
する。すなわち、出力端子の状態をハイインピーダンス
とする。ここでは端子Ｕ、Ｄからの誤差信号に対してそ
れぞれ“Ｈ”、“Ｌ”の状態の信号を発生する。
【００１９】１０はレベルジェネレータ回路であり、ブ
ーストジェネレータ回路９の出力するブースト信号に応
答し、発振周波数変更時に用いられる分周データととも
にあらかじめ設定された電圧レベルデータに応じた電圧
値をブースト電圧として出力する。すなわち、電圧制御
発振回路３を目的の周波数で発振させる際に用いられる
制御電圧の近傍の電圧値がブースト電圧として発生され
る。
ーストジェネレータ回路９の出力するブースト信号に応
答し、発振周波数変更時に用いられる分周データととも
にあらかじめ設定された電圧レベルデータに応じた電圧
値をブースト電圧として出力する。すなわち、電圧制御
発振回路３を目的の周波数で発振させる際に用いられる
制御電圧の近傍の電圧値がブースト電圧として発生され
る。
【００２０】１１は発振制御回路であり、電圧制御発振
回路３を複数の目的の周波数にて発振させるために、各
周波数毎に分周データ、電圧レベルデータを設定した記
憶部（図示しない。）を備え、図示しない制御部（例え
ば、本例を用いた電子機器の制御部）からの周波数変更
指令に応じて目的の周波数に応じた分周データに基づい
て分周比設定信号を分周回路２、４に出力し、これらの
分周比を変更せしめるとともに、電圧レベルデータに基
づいてレベル設定信号をレベルジェネレータ回路９に出
力し、ブースト電圧の値を決定せしめる。
回路３を複数の目的の周波数にて発振させるために、各
周波数毎に分周データ、電圧レベルデータを設定した記
憶部（図示しない。）を備え、図示しない制御部（例え
ば、本例を用いた電子機器の制御部）からの周波数変更
指令に応じて目的の周波数に応じた分周データに基づい
て分周比設定信号を分周回路２、４に出力し、これらの
分周比を変更せしめるとともに、電圧レベルデータに基
づいてレベル設定信号をレベルジェネレータ回路９に出
力し、ブースト電圧の値を決定せしめる。
【００２１】次に本例の動作について図３のタイミング
チャートを参照しながら説明する。
チャートを参照しながら説明する。
【００２２】図３では、電圧制御発振回路３の発振周波
数が遷移している状態を示してあり、分周回路２、４か
らそれぞれ出力される基準信号源１、電圧制御発振回路
１１から信号を分周した信号Ａ、Ｂは、図３のＡ、Ｂに
示すように信号Ａの位相に対して信号Ｂの位相が遅れた
状態にある。位相比較回路５は信号Ａ、Ｂを比較して図
３のＵに示す誤差信号Ｕを出力する。誤差信号Ｕにより
チャージポンプ回路６が作動し、ローパスフィルタ回路
７の容量素子Ｃ１、Ｃ２がチャージされる。さて、ウイ
ンドウジェネレータ回路８は信号Ｂの立下がりをパルス
幅中心とする図３のＷに示すウインドウ信号Ｗをブース
トジェネレータ回路９に出力している。ブーストジェネ
レータ回路９は、ここではウインドウ信号Ｗのパルス幅
内から誤差信号Ｕがはみだすため、誤差信号Ｕに応答し
てブースト信号を発生する。ブースト信号を受けたレベ
ルジェネレータ回路１０は図３のＢＳに示すように電圧
制御発振回路３を目的の周波数で発振させる際に用いら
れる制御電圧の近傍の電圧値のブースト電圧を出力す
る。例えば、図４に示すように目的の周波数をｆ１とし
たときは、その発生に要する制御電圧値Ｖ１近傍の電圧
値のブースト電圧が発生する。このブースト電圧は図３
に示したローパスフィルタ回路７の端子ＢＳに印加され
る。これにより、１段目の積分回路７１において、コン
デンサＣ１は端子ＣＨに印加されるチャージポンプ回路
６からの出力に加えてブースト電圧によってもチャージ
され、制御電圧は速やかに上昇する。電圧制御発振回路
３の発振周波数の上昇によって信号Ａ、Ｂの位相差が小
さくなり、誤差信号がウインドウ信号のパルス幅内に収
まるとブースト電圧は停止され、端子ＢＳはハイインピ
ーダンスとなる。この後、チャージポンプ回路６による
チャージのみにて制御電圧は上昇し、目的の周波数を発
生するのに適当な制御電圧値となり本例の位相同期回路
はロックアップする。図５のａ、ｂにそれぞれブースト
電圧を用いた場合と用いない場合の周波数と時間の関係
を示す。ａではブースト電圧を用いて周波数を一気に上
昇させて目的の周波数ｆ１に近づけた後、チャージポン
プ回路６によりロックアップさせるため、ブースト電圧
を用いない場合ｂに比べて速やかにロックアップする。
ａ、ｂそれぞれタイミングｔ０、ｔ１にてロックアップ
する。
数が遷移している状態を示してあり、分周回路２、４か
らそれぞれ出力される基準信号源１、電圧制御発振回路
１１から信号を分周した信号Ａ、Ｂは、図３のＡ、Ｂに
示すように信号Ａの位相に対して信号Ｂの位相が遅れた
状態にある。位相比較回路５は信号Ａ、Ｂを比較して図
３のＵに示す誤差信号Ｕを出力する。誤差信号Ｕにより
チャージポンプ回路６が作動し、ローパスフィルタ回路
７の容量素子Ｃ１、Ｃ２がチャージされる。さて、ウイ
ンドウジェネレータ回路８は信号Ｂの立下がりをパルス
幅中心とする図３のＷに示すウインドウ信号Ｗをブース
トジェネレータ回路９に出力している。ブーストジェネ
レータ回路９は、ここではウインドウ信号Ｗのパルス幅
内から誤差信号Ｕがはみだすため、誤差信号Ｕに応答し
てブースト信号を発生する。ブースト信号を受けたレベ
ルジェネレータ回路１０は図３のＢＳに示すように電圧
制御発振回路３を目的の周波数で発振させる際に用いら
れる制御電圧の近傍の電圧値のブースト電圧を出力す
る。例えば、図４に示すように目的の周波数をｆ１とし
たときは、その発生に要する制御電圧値Ｖ１近傍の電圧
値のブースト電圧が発生する。このブースト電圧は図３
に示したローパスフィルタ回路７の端子ＢＳに印加され
る。これにより、１段目の積分回路７１において、コン
デンサＣ１は端子ＣＨに印加されるチャージポンプ回路
６からの出力に加えてブースト電圧によってもチャージ
され、制御電圧は速やかに上昇する。電圧制御発振回路
３の発振周波数の上昇によって信号Ａ、Ｂの位相差が小
さくなり、誤差信号がウインドウ信号のパルス幅内に収
まるとブースト電圧は停止され、端子ＢＳはハイインピ
ーダンスとなる。この後、チャージポンプ回路６による
チャージのみにて制御電圧は上昇し、目的の周波数を発
生するのに適当な制御電圧値となり本例の位相同期回路
はロックアップする。図５のａ、ｂにそれぞれブースト
電圧を用いた場合と用いない場合の周波数と時間の関係
を示す。ａではブースト電圧を用いて周波数を一気に上
昇させて目的の周波数ｆ１に近づけた後、チャージポン
プ回路６によりロックアップさせるため、ブースト電圧
を用いない場合ｂに比べて速やかにロックアップする。
ａ、ｂそれぞれタイミングｔ０、ｔ１にてロックアップ
する。
【００２３】なお、信号Ｂの位相が信号Ａの位相に比べ
て進んでいてしかも、誤差信号Ｄがウインドウ信号のパ
ルス幅内におさまらない場合には、“Ｌ”レベルのブー
スト信号が発生されるが、これを受けたレベルジェネレ
ータ回路１０はブースト電圧を電源端子ＶＳＳの電位と
するので周波数は速やかに低下し、上述の信号Ｂの位相
が信号Ａの位相に対して遅れ、上述の動作が行われる。
て進んでいてしかも、誤差信号Ｄがウインドウ信号のパ
ルス幅内におさまらない場合には、“Ｌ”レベルのブー
スト信号が発生されるが、これを受けたレベルジェネレ
ータ回路１０はブースト電圧を電源端子ＶＳＳの電位と
するので周波数は速やかに低下し、上述の信号Ｂの位相
が信号Ａの位相に対して遅れ、上述の動作が行われる。
【００２４】以上のように本例では、周波数遷移の初期
にチャージポンプ回路６からの出力に加えてブースト電
圧によって制御電圧を速やかに上昇させ、その後チャー
ジポンプ回路６のみにより細かい精度で制御電圧を上昇
させるので、高速かつ高精度にて目的の周波数を得るの
に適当な制御電圧値とすることができ、速やかに本例の
位相同期回路はロックアップさせることができる。な
お、目標の周波数がｆ１である場合にブースト電圧の値
をＶＤＤとした場合では、コンデンサＣ１への電荷チャ
ージが大きすぎて周波数ｆ１より高い上のｆｘ付近まで
電圧制御発振回路３が動作してしまう。このため、図５
のｃに示すようにオーバーシュート及びこれを補正する
アンダーシュートが大きくなりすぎて収束に時間がかか
りロックアップタイムは速くならない。本例では、この
ような点を考慮してブースト電圧を目的の周波数の発生
に要する制御電圧値の近傍の値とし、誤差信号が所定の
パルス幅を越える場合にブースト信号を用いるのであ
る。また、ウインドウ信号と誤差信号とを比較し、必要
な場合のみブースト電圧を用いることもオーバーシュー
ト、アンダーシュートの抑制に貢献している。
にチャージポンプ回路６からの出力に加えてブースト電
圧によって制御電圧を速やかに上昇させ、その後チャー
ジポンプ回路６のみにより細かい精度で制御電圧を上昇
させるので、高速かつ高精度にて目的の周波数を得るの
に適当な制御電圧値とすることができ、速やかに本例の
位相同期回路はロックアップさせることができる。な
お、目標の周波数がｆ１である場合にブースト電圧の値
をＶＤＤとした場合では、コンデンサＣ１への電荷チャ
ージが大きすぎて周波数ｆ１より高い上のｆｘ付近まで
電圧制御発振回路３が動作してしまう。このため、図５
のｃに示すようにオーバーシュート及びこれを補正する
アンダーシュートが大きくなりすぎて収束に時間がかか
りロックアップタイムは速くならない。本例では、この
ような点を考慮してブースト電圧を目的の周波数の発生
に要する制御電圧値の近傍の値とし、誤差信号が所定の
パルス幅を越える場合にブースト信号を用いるのであ
る。また、ウインドウ信号と誤差信号とを比較し、必要
な場合のみブースト電圧を用いることもオーバーシュー
ト、アンダーシュートの抑制に貢献している。
【００２５】また、本例でのブースト電圧の値は目的の
周波数の発生に要する制御電圧値の近傍の値ではあるが
目的の周波数の発生に要する制御電圧値そのものではな
く、電圧制御発振回路３の特性（例えば、応答性等）や
ローパスフィルタの構造や時定数によっても異なり、各
周波数毎に最適な値に設定する。このような設定は、分
周データの設定と同時に行う。一般に周波数遷移の際に
位相同期回路にて用いられるデータは基準信号源に対す
る分周回路の分周比の設定用、電圧制御発振回路に対す
る分周回路の分周比の設定用及び機能設定用の３種類で
あり、これらのデータは各周波数毎に予め設定され、位
相同期動作を制御する制御回路の記憶部（本例では発振
制御回路１１内の図示しない記憶部）に格納されてい
る。また、基準信号源に対する分周回路の分周比の設
定、機能設定は同時に行われ、特に基準信号源に対する
分周回路の分周比により設定される周波数（本例におけ
る信号Ａの周波数）は一度設定されると通常変更される
ことはない。これに対して電圧制御発振回路に対する分
周回路の分周比の設定は周波数変更の度に行われる。そ
こで、本例では、ブースト電圧設定用のデータビットを
電圧制御発振回路３に対する分周回路４の分周比の設定
用のデータビットに加えて記憶し、周波数の変更の度に
読み出し、分周回路４の設定と同時にレベルジェネレー
タ回路７の設定をも行う。このように本例では各周波数
毎に最適のブースト電圧を設定でき、電圧制御発振回路
３における全周波数域にわたりロックアップタイムを短
縮できる。また、位相同期回路の設計にあたり、電圧制
御発振回路の仕様変更がなされても、ブースト電圧の設
定値を変更することによって対応可能であり、電圧制御
発振回路以外の部分の仕様変更を最小にとどめることが
可能であり、ひいてはコストの低減を進めることが可能
である。
周波数の発生に要する制御電圧値の近傍の値ではあるが
目的の周波数の発生に要する制御電圧値そのものではな
く、電圧制御発振回路３の特性（例えば、応答性等）や
ローパスフィルタの構造や時定数によっても異なり、各
周波数毎に最適な値に設定する。このような設定は、分
周データの設定と同時に行う。一般に周波数遷移の際に
位相同期回路にて用いられるデータは基準信号源に対す
る分周回路の分周比の設定用、電圧制御発振回路に対す
る分周回路の分周比の設定用及び機能設定用の３種類で
あり、これらのデータは各周波数毎に予め設定され、位
相同期動作を制御する制御回路の記憶部（本例では発振
制御回路１１内の図示しない記憶部）に格納されてい
る。また、基準信号源に対する分周回路の分周比の設
定、機能設定は同時に行われ、特に基準信号源に対する
分周回路の分周比により設定される周波数（本例におけ
る信号Ａの周波数）は一度設定されると通常変更される
ことはない。これに対して電圧制御発振回路に対する分
周回路の分周比の設定は周波数変更の度に行われる。そ
こで、本例では、ブースト電圧設定用のデータビットを
電圧制御発振回路３に対する分周回路４の分周比の設定
用のデータビットに加えて記憶し、周波数の変更の度に
読み出し、分周回路４の設定と同時にレベルジェネレー
タ回路７の設定をも行う。このように本例では各周波数
毎に最適のブースト電圧を設定でき、電圧制御発振回路
３における全周波数域にわたりロックアップタイムを短
縮できる。また、位相同期回路の設計にあたり、電圧制
御発振回路の仕様変更がなされても、ブースト電圧の設
定値を変更することによって対応可能であり、電圧制御
発振回路以外の部分の仕様変更を最小にとどめることが
可能であり、ひいてはコストの低減を進めることが可能
である。
【００２６】また、上記第一実施例ではレベルジェネレ
ータ回路１０によってブースト電圧の値を設定したが、
本発明はこれに限るものではなく、ブースト電圧を予め
一つの値に固定しても良く、また、ブースト電圧の使用
に制限を加えても良い。以下にそのように構成した第二
実施例の位相同期回路について説明する。
ータ回路１０によってブースト電圧の値を設定したが、
本発明はこれに限るものではなく、ブースト電圧を予め
一つの値に固定しても良く、また、ブースト電圧の使用
に制限を加えても良い。以下にそのように構成した第二
実施例の位相同期回路について説明する。
【００２７】まず、本例の構成について図６を参照しな
がら説明する。同図において図１と同じ符号で示したも
のは図１と同じ構成要素を示すこととする。図６におい
て１２は位相比較回路であり、１３はチャージポンプ回
路である。これら位相比較回路１２とチャージポンプ回
路１３の具体的な構成は図７に示される。位相比較回路
１２は複数のＮＡＮＤゲート、インバータにより構成さ
れ、信号Ａ、Ｂをそれぞれ端子ＦＲ、ＦＶに受け、信号
Ａの位相が信号Ｂに対して進んでいるときにはその位相
差に対応する誤差信号を端子ｕより出力し、逆に遅れて
いるときには端子ｄより誤差信号を出力する。チャージ
ポンプ回路１３はＰチャネルＭＯＳトランジスタ、Ｎチ
ャネルＭＯＳトランジスタを互いのドレイン同士が接続
されるように電源端子ＶＤＤ、ＶＳＳ間にて直列に接続
し、ドレイン同士を接続する接続点に出力端子ＯＵＴ１
を設けてなる。Ｐ、ＮチャネルＭＯＳトランジスタはそ
れぞれ位相比較回路５の端子ｕ、ｄからの誤差信号に応
答してオン、オフされ、出力端子ＯＵＴ１から後述する
ローパスフィルタ回路に電源を供給する。なお、図７に
おいて端子Ｒはリセット端子であり、図示しない発振制
御回路のリセット信号を入力し、位相比較回路１２、チ
ャージポンプ回路１３をリセットするためのものであ
る。１４はローパスフィルタ回路であり、具体的な構成
は図８に示されるとおり、ここでは２段の積分回路１４
１、１４２からなる。１段目の積分回路１４１は、抵抗
ｒ１〜ｒ４、容量素子ｃ１からなり、抵抗ｒ１の一方の
端子ｃｈにチャージポンプ回路１３の出力が印加され、
抵抗ｒ２の一方の端子ｂｓに後述するブースト回路から
のブースト電圧が印加される。なお、２段目の積分回路
１４２は抵抗ｒ５、容量素子ｃ２よりなり、出力端子Ｏ
ＵＴ２に制御電圧を生じる。１５はブースト回路であ
り、具体的な回路構成は図９に示すとおりであり、Ｄフ
リップフロップｄｆ１〜ｄｆ４、ＮＡＮＤゲートｎａ１
〜ｎａ５、ＮＯＲゲートｎｏ１、インバータｉ１〜ｉ
４、ＮチャネルＭＯＳトランジスタＮ１、ＰチャネルＭ
ＯＳトランジスタＰ１からなる。インバータｉ１の入力
端子にウインドウ信号を受けるとともに、端子ｄ１、ｄ
２に位相比較回路１２の端子ｕ、ｄからの誤差信号を受
け、出力端子ＯＵＴ３にそれぞれに対応した出力電圧を
発生する。
がら説明する。同図において図１と同じ符号で示したも
のは図１と同じ構成要素を示すこととする。図６におい
て１２は位相比較回路であり、１３はチャージポンプ回
路である。これら位相比較回路１２とチャージポンプ回
路１３の具体的な構成は図７に示される。位相比較回路
１２は複数のＮＡＮＤゲート、インバータにより構成さ
れ、信号Ａ、Ｂをそれぞれ端子ＦＲ、ＦＶに受け、信号
Ａの位相が信号Ｂに対して進んでいるときにはその位相
差に対応する誤差信号を端子ｕより出力し、逆に遅れて
いるときには端子ｄより誤差信号を出力する。チャージ
ポンプ回路１３はＰチャネルＭＯＳトランジスタ、Ｎチ
ャネルＭＯＳトランジスタを互いのドレイン同士が接続
されるように電源端子ＶＤＤ、ＶＳＳ間にて直列に接続
し、ドレイン同士を接続する接続点に出力端子ＯＵＴ１
を設けてなる。Ｐ、ＮチャネルＭＯＳトランジスタはそ
れぞれ位相比較回路５の端子ｕ、ｄからの誤差信号に応
答してオン、オフされ、出力端子ＯＵＴ１から後述する
ローパスフィルタ回路に電源を供給する。なお、図７に
おいて端子Ｒはリセット端子であり、図示しない発振制
御回路のリセット信号を入力し、位相比較回路１２、チ
ャージポンプ回路１３をリセットするためのものであ
る。１４はローパスフィルタ回路であり、具体的な構成
は図８に示されるとおり、ここでは２段の積分回路１４
１、１４２からなる。１段目の積分回路１４１は、抵抗
ｒ１〜ｒ４、容量素子ｃ１からなり、抵抗ｒ１の一方の
端子ｃｈにチャージポンプ回路１３の出力が印加され、
抵抗ｒ２の一方の端子ｂｓに後述するブースト回路から
のブースト電圧が印加される。なお、２段目の積分回路
１４２は抵抗ｒ５、容量素子ｃ２よりなり、出力端子Ｏ
ＵＴ２に制御電圧を生じる。１５はブースト回路であ
り、具体的な回路構成は図９に示すとおりであり、Ｄフ
リップフロップｄｆ１〜ｄｆ４、ＮＡＮＤゲートｎａ１
〜ｎａ５、ＮＯＲゲートｎｏ１、インバータｉ１〜ｉ
４、ＮチャネルＭＯＳトランジスタＮ１、ＰチャネルＭ
ＯＳトランジスタＰ１からなる。インバータｉ１の入力
端子にウインドウ信号を受けるとともに、端子ｄ１、ｄ
２に位相比較回路１２の端子ｕ、ｄからの誤差信号を受
け、出力端子ＯＵＴ３にそれぞれに対応した出力電圧を
発生する。
【００２８】次に本例の動作について説明する。
【００２９】図１０は本例の動作を説明するためのタイ
ミングチャートであり、図３に示したものと同じ符号は
図３と同じ信号を示すものとする。図１０のタイミング
ｔ０において本例の位相同期回路は動作を開始するもの
とする。なお、このタイミングにおいてリセット信号Ｒ
により本例の位相同期回路全体にリセットをかけた後、
動作が開始される。これにより、Ｄフリップフロップｄ
ｆ１〜ｄｆ４はリセット状態を保持しており、ＮＯＲゲ
ートｎｏ１は出力を“Ｈ”としてあり、ＰチャネルＭＯ
ＳトランジスタＰ１、ＮチャネルＭＯＳトランジスタＮ
２はともにオフであり、出力端子ＯＵＴ３はハイインピ
ーダンスとなり、ローパスフィルタ回路１４はチャージ
ポンプ回路１３からの出力のみを受ける。
ミングチャートであり、図３に示したものと同じ符号は
図３と同じ信号を示すものとする。図１０のタイミング
ｔ０において本例の位相同期回路は動作を開始するもの
とする。なお、このタイミングにおいてリセット信号Ｒ
により本例の位相同期回路全体にリセットをかけた後、
動作が開始される。これにより、Ｄフリップフロップｄ
ｆ１〜ｄｆ４はリセット状態を保持しており、ＮＯＲゲ
ートｎｏ１は出力を“Ｈ”としてあり、ＰチャネルＭＯ
ＳトランジスタＰ１、ＮチャネルＭＯＳトランジスタＮ
２はともにオフであり、出力端子ＯＵＴ３はハイインピ
ーダンスとなり、ローパスフィルタ回路１４はチャージ
ポンプ回路１３からの出力のみを受ける。
【００３０】動作開始直後、信号Ａに対して信号Ｂが遅
れているとすると、タイミングｔ１に誤差信号ｕが
“Ｈ”となる。次にタイミングｔ２にウインドウ信号Ｗ
が発生する。Ｄフリップフロップｄｆ１は、インバータ
ｉ１、ＮＡＮＤゲートｎａ１を介してクロック端子ＣＰ
１に受け、ウインドウ信号Ｗの立下がりに同期してデー
タ端子ｄ１に受けている端子ｕからの信号“Ｈ”をラッ
チし、出力信号をＱ１に示すように“Ｈ”とする。信号
Ｑ１はＮＡＮＤゲートｎａ４を介してＰチャネルＭＯＳ
トランジスタＰ１をオンとする。これにより、端子ＯＵ
Ｔ３は電源端子ＶＤＤ側に引かれ、ブースト電圧として
ローパスフィルタ１４の端子ｂｓに印加される。なお、
ここでは目的の周波数を発生させるのに要される電圧制
御発振回路３の制御電圧値を電源端子ＶＤＤの値として
ある。また、これより低い制御電圧値が必要な場合は、
出力端子ＯＵＴ３の出力を適当な電圧値とする分圧回路
を介して出力するようにすればよい。例えば、図１１に
示すような分圧回路１６を設け、出力端子ＯＵＴ３を分
圧用の２つの抵抗ｒ６、ｒ７からなる直列回路を介して
電源端子ＶＳＳに接続し、２つの抵抗の接続点を出力端
子とし、この出力端子からの出力をトランスミッション
ゲートｔｒを介して端子ｂｓに出力するようにすればよ
い。なお、同図において図８、９に用いたものと同じ符
号は、図８、９のものと同様の構成要素を示してある。
また、図１０に示す動作において出力端子ＯＵＴ３がハ
イインピーダンスとなるようなタイミングにおいては、
トランスミッションゲートｔｒが閉じて端子ｂｓ側がハ
イインピーダンスとなるように構成することが好まし
い。
れているとすると、タイミングｔ１に誤差信号ｕが
“Ｈ”となる。次にタイミングｔ２にウインドウ信号Ｗ
が発生する。Ｄフリップフロップｄｆ１は、インバータ
ｉ１、ＮＡＮＤゲートｎａ１を介してクロック端子ＣＰ
１に受け、ウインドウ信号Ｗの立下がりに同期してデー
タ端子ｄ１に受けている端子ｕからの信号“Ｈ”をラッ
チし、出力信号をＱ１に示すように“Ｈ”とする。信号
Ｑ１はＮＡＮＤゲートｎａ４を介してＰチャネルＭＯＳ
トランジスタＰ１をオンとする。これにより、端子ＯＵ
Ｔ３は電源端子ＶＤＤ側に引かれ、ブースト電圧として
ローパスフィルタ１４の端子ｂｓに印加される。なお、
ここでは目的の周波数を発生させるのに要される電圧制
御発振回路３の制御電圧値を電源端子ＶＤＤの値として
ある。また、これより低い制御電圧値が必要な場合は、
出力端子ＯＵＴ３の出力を適当な電圧値とする分圧回路
を介して出力するようにすればよい。例えば、図１１に
示すような分圧回路１６を設け、出力端子ＯＵＴ３を分
圧用の２つの抵抗ｒ６、ｒ７からなる直列回路を介して
電源端子ＶＳＳに接続し、２つの抵抗の接続点を出力端
子とし、この出力端子からの出力をトランスミッション
ゲートｔｒを介して端子ｂｓに出力するようにすればよ
い。なお、同図において図８、９に用いたものと同じ符
号は、図８、９のものと同様の構成要素を示してある。
また、図１０に示す動作において出力端子ＯＵＴ３がハ
イインピーダンスとなるようなタイミングにおいては、
トランスミッションゲートｔｒが閉じて端子ｂｓ側がハ
イインピーダンスとなるように構成することが好まし
い。
【００３１】さて、コンデンサｃ１はチャージポンプ回
路１３からの誤差信号とともにブースト電圧によっても
充電され、ブースト電圧は目的の周波数に要される制御
電圧値（ここでは電源端子ＶＤＤの値）の近傍となる。
これにより、信号Ａ、Ｂの位相差が小さくなり、誤差信
号ｕがウインドウ信号Ｗのパルス幅内に収まるようにな
ると、すなわちタイミングｔ３においてウインドウ信号
Ｗが誤差信号ｕが再び“Ｈ”となるのに先行して立ち下
がり、Ｄフリップフロップｄｆ１は端子ｄ１の状態
“Ｌ”を読み込み、信号Ｑ１を“Ｌ”とする。これによ
り、ＰチャネルＭＯＳトランジスタＰ１はオフとなり、
出力端子ＯＵＴ３はハイインピーダンスとなり、ローパ
スフィルタ回路１４はチャージポンプ回路１３の出力の
みを受けることとなる。また、信号Ｑ１の立下がりによ
り、Ｄフリップフロップｄｆ３はデータ端子ｄ３に受け
る信号“Ｈ”（データ端子ｄ３は電源ＶＤＤに引かれて
いる。）をラッチして出力信号Ｑ３を“Ｈ”とする。こ
れにより、ＮＯＲゲートｎｏ１は出力を“Ｌ”に固定す
る。これにより、以後ウインドウ信号Ｗのパルス幅に収
まらないウインドウ信号ｕが生じた場合でもブースト回
路１５は出力端子ＯＵＴ３をハイインピーダンスに維持
し、出力電圧は生じない。すなわち、本例では動作開始
直後の一度だけブースト電圧を用いることになる。これ
により、ウインドウ信号のパルス幅を僅かに超過するよ
うな誤差信号の発生によって過度にブースト電圧が用い
られ、かえってオーバーシュート、アンダーシュートが
生じることを避けるものであり、コンデンサｃ１の過剰
な電荷チャージを抑えている。すなわち、ブースト電圧
の値をローパスフィルタ回路１３によって一つの値に固
定しておく場合においては、上記第一実施例のように細
かいブースト電圧設定を行った場合に比べオーバーシュ
ート、アンダーシュートが起こりやすく、本例ではこれ
を避けるためにブースト電圧の使用を一度に制限してあ
る。言い換えれば、本例では細かなブースト電圧の設定
を行う必要がなく、回路構成を安価にできる。
路１３からの誤差信号とともにブースト電圧によっても
充電され、ブースト電圧は目的の周波数に要される制御
電圧値（ここでは電源端子ＶＤＤの値）の近傍となる。
これにより、信号Ａ、Ｂの位相差が小さくなり、誤差信
号ｕがウインドウ信号Ｗのパルス幅内に収まるようにな
ると、すなわちタイミングｔ３においてウインドウ信号
Ｗが誤差信号ｕが再び“Ｈ”となるのに先行して立ち下
がり、Ｄフリップフロップｄｆ１は端子ｄ１の状態
“Ｌ”を読み込み、信号Ｑ１を“Ｌ”とする。これによ
り、ＰチャネルＭＯＳトランジスタＰ１はオフとなり、
出力端子ＯＵＴ３はハイインピーダンスとなり、ローパ
スフィルタ回路１４はチャージポンプ回路１３の出力の
みを受けることとなる。また、信号Ｑ１の立下がりによ
り、Ｄフリップフロップｄｆ３はデータ端子ｄ３に受け
る信号“Ｈ”（データ端子ｄ３は電源ＶＤＤに引かれて
いる。）をラッチして出力信号Ｑ３を“Ｈ”とする。こ
れにより、ＮＯＲゲートｎｏ１は出力を“Ｌ”に固定す
る。これにより、以後ウインドウ信号Ｗのパルス幅に収
まらないウインドウ信号ｕが生じた場合でもブースト回
路１５は出力端子ＯＵＴ３をハイインピーダンスに維持
し、出力電圧は生じない。すなわち、本例では動作開始
直後の一度だけブースト電圧を用いることになる。これ
により、ウインドウ信号のパルス幅を僅かに超過するよ
うな誤差信号の発生によって過度にブースト電圧が用い
られ、かえってオーバーシュート、アンダーシュートが
生じることを避けるものであり、コンデンサｃ１の過剰
な電荷チャージを抑えている。すなわち、ブースト電圧
の値をローパスフィルタ回路１３によって一つの値に固
定しておく場合においては、上記第一実施例のように細
かいブースト電圧設定を行った場合に比べオーバーシュ
ート、アンダーシュートが起こりやすく、本例ではこれ
を避けるためにブースト電圧の使用を一度に制限してあ
る。言い換えれば、本例では細かなブースト電圧の設定
を行う必要がなく、回路構成を安価にできる。
【００３２】なお、タイミングｔ４以降には、本例の位
相同期回路を再起動し、信号Ａに対して信号Ｂの位相が
進んでいる場合の動作を示してある。この場合、位相比
較回路１２の端子ｄに誤差信号ｄが生じることとなる。
この誤差信号ｄをデータ端子ｄ２に受けるＤフリップフ
ロップｄｆ２はクロック端子ＣＰ２にウインドウ信号Ｗ
を反転したものに相当する信号を受けており、その立下
がりでデータ端子ｄ２の状態をラッチして出力信号Ｑ２
を“Ｈ”とする。また、Ｄフリップフロップｄｆ４はク
ロック端子に出力信号Ｑ２を受けており、その立下がり
にデータ端子ｄ４の状態“Ｈ”をラッチする。これによ
り、誤差信号ｄがウインドウ信号Ｗのパルス幅内に収ま
らない場合にＮチャネルＭＯＳトランジスタＮ１をオン
として出力端子ＯＵＴ３を“Ｌ”となる。これにより、
ローパスフィルタ回路１４の端子ｂｓは電源端子ＶＳＳ
側に引かれ、チャージポンプ回路１３の出力のみを受け
るに比べて急速に制御電圧値は降下する。また、誤差信
号ｄがウインドウ信号Ｗのパルス幅内に収まると出力端
子ＯＵＴ３がハイインピーダンス状態となる。また、こ
の場合でも出力端子ＯＵＴ３は一度“Ｌ”になってハイ
インピーダンスとなると、以降ハイインピーダンスに保
持される。
相同期回路を再起動し、信号Ａに対して信号Ｂの位相が
進んでいる場合の動作を示してある。この場合、位相比
較回路１２の端子ｄに誤差信号ｄが生じることとなる。
この誤差信号ｄをデータ端子ｄ２に受けるＤフリップフ
ロップｄｆ２はクロック端子ＣＰ２にウインドウ信号Ｗ
を反転したものに相当する信号を受けており、その立下
がりでデータ端子ｄ２の状態をラッチして出力信号Ｑ２
を“Ｈ”とする。また、Ｄフリップフロップｄｆ４はク
ロック端子に出力信号Ｑ２を受けており、その立下がり
にデータ端子ｄ４の状態“Ｈ”をラッチする。これによ
り、誤差信号ｄがウインドウ信号Ｗのパルス幅内に収ま
らない場合にＮチャネルＭＯＳトランジスタＮ１をオン
として出力端子ＯＵＴ３を“Ｌ”となる。これにより、
ローパスフィルタ回路１４の端子ｂｓは電源端子ＶＳＳ
側に引かれ、チャージポンプ回路１３の出力のみを受け
るに比べて急速に制御電圧値は降下する。また、誤差信
号ｄがウインドウ信号Ｗのパルス幅内に収まると出力端
子ＯＵＴ３がハイインピーダンス状態となる。また、こ
の場合でも出力端子ＯＵＴ３は一度“Ｌ”になってハイ
インピーダンスとなると、以降ハイインピーダンスに保
持される。
【００３３】なお、以上の説明では、位相同期回路の起
動時にブースト電圧を用いることとして説明したが、電
圧制御発振回路３の周波数を変更する際にＤフリップフ
ロップｄｆ３、ｄｆ４をリセットするようにしてこの時
にもブースト電圧を用いることとしても良い。
動時にブースト電圧を用いることとして説明したが、電
圧制御発振回路３の周波数を変更する際にＤフリップフ
ロップｄｆ３、ｄｆ４をリセットするようにしてこの時
にもブースト電圧を用いることとしても良い。
【００３４】以上のように本例では上記第一実施例とほ
ぼ同様に高速ロックアップさせるという効果を維持しな
がら、ブースト電圧の使用を制限して、ブースト電圧値
の設定を簡素化してある。
ぼ同様に高速ロックアップさせるという効果を維持しな
がら、ブースト電圧の使用を制限して、ブースト電圧値
の設定を簡素化してある。
【００３５】
【発明の効果】本発明によれば、高速でしかも安定した
周波数遷移が可能となる。
周波数遷移が可能となる。
【００３６】特に目的の周波数に応じたブースト電圧を
設定し、所定の位相差が生じことに応答してブースト電
圧を用いるものでは、電圧制御発振回路の全周波数域に
わたり周波数遷移を高速化できる。ひいては位相同期回
路の設計において電圧制御発振回路の仕様変更にあわせ
た設計変更が容易となり、コストの低減をすすめること
が可能となる。
設定し、所定の位相差が生じことに応答してブースト電
圧を用いるものでは、電圧制御発振回路の全周波数域に
わたり周波数遷移を高速化できる。ひいては位相同期回
路の設計において電圧制御発振回路の仕様変更にあわせ
た設計変更が容易となり、コストの低減をすすめること
が可能となる。
【００３７】また、ブースト電圧の使用を一度だけに制
限するようにすれば、それほど細かなブースト電圧の設
定を行うことなくオーバーシュート、アンダーシュート
を抑えることができ、安価な構成で高速な周波数遷移可
能な位相同期回路が実現可能となる。
限するようにすれば、それほど細かなブースト電圧の設
定を行うことなくオーバーシュート、アンダーシュート
を抑えることができ、安価な構成で高速な周波数遷移可
能な位相同期回路が実現可能となる。
【図１】本発明の第一実施例の位相同期回路の構成を説
明するための説明図。
明するための説明図。
【図２】図１の要部の構成を説明するための説明図。
【図３】図１の動作説明のためのタイミングチャート。
【図４】図１の動作説明のための説明図。
【図５】図１の動作説明のための説明図。
【図６】本発明の第二実施例の位相同期回路の構成を説
明するための説明図。
明するための説明図。
【図７】図６の要部の構成を説明するための説明図。
【図８】図６の要部の構成を説明するための説明図。
【図９】図６の要部の構成を説明するための説明図。
【図１０】図６の動作説明のためのタイミングチャー
ト。
ト。
【図１１】図６の要部の変更例を示すための説明図。
【図１２】従来の位相同期回路の構成を説明するための
説明図。
説明図。
【符号の説明】 １ 基準信号源 ２ 分周回路（第１の分周回路） ３ 電圧制御発振回路 ４ 分周回路（第２の分周回路） ５ 位相比較回路 ６ チャージポンプ回路 ７ ローパスフィルタ回路 ８ ウインドウジェネレータ回路（制御回路） ９ ブーストジェネレータ回路（制御回路） １０ レベルジェネレータ回路（制御回路） １１ 発振制御回路（制御回路） １２ 位相比較回路 １３ チャージポンプ回路 １４ ローパスフィルタ回路 １５ ブースト回路（制御回路）
Claims (4)
- 【請求項１】 基準周波数信号を発生する基準信号源
と、 上記基準信号源から出力される上記基準周波数信号を分
周する第１の分周回路と、 制御電圧に応じて目的周波数の信号を出力する電圧制御
発振回路と、 上記電圧制御発振回路の出力する信号を分周する第２の
分周回路と、 上記第１、第２の分周回路それぞれから出力される信号
の位相を比較し、位相差に応じたパルス幅の誤差信号を
出力する位相比較回路と、 上記位相比較回路の出力する上記誤差信号により駆動さ
れるチャージポンプ回路と、 積分回路を有し、上記チャージポンプ回路の出力を平均
化して上記制御電圧として出力するローパスフィルタ回
路と、 上記誤差信号を監視し、所定の値以上の位相差が生じて
いる間、上記ローパスフィルタの積分回路の容量素子
に、上記電圧制御発振回路を上記目的周波数で発振させ
る上記制御電圧に近似した値のブースト電圧を印加する
制御回路とを具備することを特徴とする位相同期回路。 - 【請求項２】 上記制御回路は、上記誤差信号のパルス
幅比較用のウインドウ信号を発生し、上記ウインドウ信
号と上記誤差信号とを比較して上記誤差信号のパルス幅
が所定の値以上となったときに上記電圧制御発振回路を
目的の周波数にて発振させる際の制御電圧値の近傍の値
に上記ブースト電圧を設定するために予め設定されたレ
ベル設定データに基づいて上記ブースト電圧を発生させ
ることを特徴とする請求項１記載の位相同期回路。 - 【請求項３】 上記制御回路は上記第１の分周回路およ
び／または上記第２の分周回路の分周比等の設定データ
とともに上記レベル設定データを記憶した記憶回路を備
え、上記分周比の設定とともに上記ブースト電圧の設定
を行うことを特徴とする請求項２記載の位相同期回路。 - 【請求項４】 基準周波数信号を発生する基準信号源
と、 上記基準信号源から出力される上記基準周波数信号を分
周する第１の分周回路と、 制御電圧に応じた周波数の信号を出力する電圧制御発振
回路と、 上記電圧制御発振回路の出力する信号を分周する第２の
分周回路と、 上記第１、第２の分周回路それぞれから出力される信号
の位相を比較し、位相差に応じたパルス幅の誤差信号を
出力する位相比較回路と、 上記位相比較回路の出力する上記誤差信号により駆動さ
れるチャージポンプ回路と、 積分回路を有し、上記チャージポンプ回路の出力を平均
化して上記制御電圧として出力するローパスフィルタ回
路と、 上記誤差信号を監視し、上記位相差が所定の値を越えて
いる間上記ローパスフィルタの積分回路の容量素子にブ
ースト電圧を印加し、ブースト電圧の印加の停止後に上
記位相差が再び所定の値を越えてもブースト電圧の印加
を行わない制御回路とを具備することを特徴とする位相
同期回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06269197A JP3313998B2 (ja) | 1997-03-17 | 1997-03-17 | 位相同期回路 |
| TW087103491A TW407400B (en) | 1997-03-17 | 1998-03-10 | Phase-locked loop circuit |
| US09/041,466 US5903197A (en) | 1997-03-17 | 1998-03-12 | Phase-locked loop circuit |
| CN98108872A CN1111955C (zh) | 1997-03-17 | 1998-03-17 | 锁相环电路 |
| KR1019980008930A KR100265453B1 (ko) | 1997-03-17 | 1998-03-17 | 위상 동기 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06269197A JP3313998B2 (ja) | 1997-03-17 | 1997-03-17 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10256906A JPH10256906A (ja) | 1998-09-25 |
| JP3313998B2 true JP3313998B2 (ja) | 2002-08-12 |
Family
ID=13207576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06269197A Expired - Lifetime JP3313998B2 (ja) | 1997-03-17 | 1997-03-17 | 位相同期回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5903197A (ja) |
| JP (1) | JP3313998B2 (ja) |
| KR (1) | KR100265453B1 (ja) |
| CN (1) | CN1111955C (ja) |
| TW (1) | TW407400B (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6154508A (en) * | 1998-03-23 | 2000-11-28 | Vlsi Technology, Inc. | Method and system for rapidly achieving synchronization between digital communications systems |
| JP3447617B2 (ja) * | 1999-06-04 | 2003-09-16 | エヌイーシーマイクロシステム株式会社 | ディジタル可変周波数オシレータ |
| US7242229B1 (en) | 2001-05-06 | 2007-07-10 | Altera Corporation | Phase locked loop (PLL) and delay locked loop (DLL) counter and delay element programming in user mode |
| US6992517B2 (en) * | 2003-08-11 | 2006-01-31 | Atmel Corporation | Self-limiting pulse width modulation regulator |
| JP4063779B2 (ja) * | 2004-02-27 | 2008-03-19 | 三洋電機株式会社 | Ｐｌｌ回路 |
| JP4469758B2 (ja) * | 2005-07-04 | 2010-05-26 | パナソニック株式会社 | 音声処理装置 |
| US7501803B1 (en) * | 2005-09-22 | 2009-03-10 | Cypress Semiconductor Corporation | Synchronized boost signal apparatus and method |
| US7268632B2 (en) * | 2005-09-30 | 2007-09-11 | International Business Machines Corporation | Structure and method for providing gate leakage isolation locally within analog circuits |
| KR100800143B1 (ko) * | 2006-04-11 | 2008-02-01 | 주식회사 하이닉스반도체 | 위상 고정 루프 및 위상 고정 방법 |
| JP4104634B2 (ja) * | 2006-05-23 | 2008-06-18 | シャープ株式会社 | 半導体装置 |
| KR100934222B1 (ko) * | 2007-08-29 | 2009-12-29 | 한국전자통신연구원 | 고해상도의 정전용량-시간 변환 회로 |
| CN101202616B (zh) * | 2007-12-14 | 2011-12-28 | 华为技术有限公司 | 控制数据的处理方法及装置 |
| CN101615906B (zh) * | 2008-10-28 | 2012-10-03 | 东莞理工学院 | 一种时钟同步数字锁相方法和装置 |
| CN201489094U (zh) * | 2009-08-03 | 2010-05-26 | 中兴通讯股份有限公司 | 电池电量告警电路 |
| WO2015081564A1 (zh) * | 2013-12-06 | 2015-06-11 | 海能达通信股份有限公司 | 基于锁相环频率快速锁定的频率合成方法及其电路 |
| US9906227B2 (en) * | 2015-08-13 | 2018-02-27 | Maxlinear, Inc. | Method and system for a sampled loop filter in a phase locked loop (PLL) |
| US9449655B1 (en) | 2015-08-31 | 2016-09-20 | Cypress Semiconductor Corporation | Low standby power with fast turn on for non-volatile memory devices |
| US10199929B2 (en) * | 2016-10-03 | 2019-02-05 | Texas Instruments Incorporated | Transient event detector circuit and method |
| TWI660564B (zh) * | 2018-06-01 | 2019-05-21 | 杰力科技股份有限公司 | 電壓轉換電路及其控制電路 |
| CN114172511B (zh) * | 2021-12-13 | 2024-06-18 | 四川九洲电器集团有限责任公司 | 一种基于fpga的频率预置控制方法、装置、介质、电子设备 |
| CN114422043B (zh) * | 2022-03-28 | 2022-07-08 | 成都嘉纳海威科技有限责任公司 | 一种可靠性试验装置及方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010458B2 (ja) * | 1979-08-23 | 1985-03-18 | 富士通株式会社 | フエ−ズ・ロツクド・ル−プ回路 |
| US4543540A (en) * | 1983-04-25 | 1985-09-24 | Honeywell Inc. | Phase locked loop with limited phase correction when in locked condition |
| US4562411A (en) * | 1983-12-29 | 1985-12-31 | Rca Corporation | Prepositioning circuit for phase lock loop |
| IL71718A (en) * | 1984-05-01 | 1990-01-18 | Tadiran Ltd | Millimeter wave frequency synthesizer |
| DE69130046T2 (de) * | 1990-10-22 | 1999-05-06 | Nec Corp., Tokio/Tokyo | Frequenzsynthesierer mit PLL, der einen Frequenzwechsel des Ausgangs mit hoher Geschwindigkeit ermöglicht |
-
1997
- 1997-03-17 JP JP06269197A patent/JP3313998B2/ja not_active Expired - Lifetime
-
1998
- 1998-03-10 TW TW087103491A patent/TW407400B/zh not_active IP Right Cessation
- 1998-03-12 US US09/041,466 patent/US5903197A/en not_active Expired - Lifetime
- 1998-03-17 KR KR1019980008930A patent/KR100265453B1/ko not_active IP Right Cessation
- 1998-03-17 CN CN98108872A patent/CN1111955C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW407400B (en) | 2000-10-01 |
| CN1111955C (zh) | 2003-06-18 |
| KR100265453B1 (ko) | 2000-09-15 |
| CN1203483A (zh) | 1998-12-30 |
| US5903197A (en) | 1999-05-11 |
| JPH10256906A (ja) | 1998-09-25 |
| KR19980080333A (ko) | 1998-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3313998B2 (ja) | 位相同期回路 | |
| US6937075B2 (en) | Method and apparatus for reducing lock time in dual charge-pump phase-locked loops | |
| KR940001724B1 (ko) | 위상동기회로 | |
| US5831483A (en) | PLL frequency synthesizer having circuit for controlling gain of charge pump circuit | |
| JP2795323B2 (ja) | 位相差検出回路 | |
| KR100337998B1 (ko) | 위상동기루프회로 | |
| JP4607227B2 (ja) | 適応ループ帯域を有する位相同期ループ | |
| US6066988A (en) | Phase locked loop circuit with high stability having a reset signal generating circuit | |
| US6687321B1 (en) | Digital PLL circuit | |
| US6150879A (en) | Semiconductor apparatus for use in low voltage power supply | |
| US5970106A (en) | Phase locked loop having a phase/frequency comparator block | |
| KR100800143B1 (ko) | 위상 고정 루프 및 위상 고정 방법 | |
| JPH08307254A (ja) | 同期クロック生成回路 | |
| JP3350345B2 (ja) | 半導体装置 | |
| KR920013933A (ko) | Pll 합성회로 | |
| CN112737508B (zh) | 时钟电路及芯片电路 | |
| US20030214330A1 (en) | Phase-locked loop circuit | |
| JPH11355134A (ja) | 位相同期回路 | |
| JPWO2006129396A1 (ja) | 周波数シンセサイザおよびこれに用いるチャージポンプ回路 | |
| JP3080389B2 (ja) | クロツク発生回路及び本回路を用いた情報処理装置 | |
| JPH1022824A (ja) | 位相同期回路 | |
| KR20010083266A (ko) | 초기 전압 발생기를 가진 위상동기루프 | |
| KR100233274B1 (ko) | 전원전압의 변화에 관계없이 안정적인 동작이 가능한 위상 동기 루프 | |
| JP2003289248A (ja) | Ｐｌｌ回路 | |
| EP1186090A1 (en) | Method and circuit for reduced power consumption in a charge pump circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020425 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090531 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100531 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110531 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120531 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130531 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140531 Year of fee payment: 12 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |