JP4607227B2 - 適応ループ帯域を有する位相同期ループ - Google Patents

Description

本発明は、位相同期ループに関するもので、特に、適応ループ帯域を有する位相同期ループに関する。

集積回路システム間の通信は、一般的にクロック信号のようなローカル信号に対して入力信号の位相及び／または周波数が一致されるか、またはロックされる（ｌｏｃｋｅｄ）ことが要求される。これを行うための一般的なシステムが位相同期ループ（ｐｈａｓｅ−ｌｏｃｋｅｄｌｏｏｐ）である。

図１は、従来の位相同期ループの構成を示すブロック図である。従来の位相同期ループ１１は、位相周波数検出器（ＰＦＤ）１０、第１電荷ポンプ（ＣＰ）１２、演算増幅器１６、及び電圧制御発振器（ＶＣＯ）１８を含み、選択的に第２電荷ポンプ（ＣＰ）１４を含む。

位相周波数検出器１０は、受信された基準クロック信号（ＲＣＬＫ）と帰還される帰還クロック信号（ＶＣＬＫ）の位相差を検出して、このクロック信号間の位相差に応答してアップ制御信号（ｕｐ）とダウン制御信号（ｄｎ）を発生させて第１電荷ポンプ１２に供給する。第１電荷ポンプ１２は、アップ制御信号（ｕｐ）とダウン制御信号（ｄｎ）に応答してループフィルタの第１キャパシタ（Ｃｐ）を交代に充・放電させて、ループフィルタ制御電圧（Ｖｐ）を発生させる。ループフィルタ制御電圧（Ｖｐ）は、電圧制御発振器１８の出力周波数を決めるために電圧制御発振器１８に供給される。

第１電荷ポンプ１２と第１キャパシタ(Ｃｐ)は、帰還ループに極点を提供するが、優先的に位相同期ループの安定度を維持するためにループ安定(ｌｏｏｐ−ｓｔａｂｉｌｉｚｉｎｇ)零点を含むのが好ましい。この目的のために抵抗がキャパシタ(Ｃｐ)と直列で接続される。しかし発明では、多様な動作特性を示す工程と温度変化に主に重点を置く。また直列抵抗値は正確な調整が難しい。

図１に示した他の実施形態では、第２電荷ポンプ１４、演算増幅器１６、及び第２キャパシタ（Ｃｃ）の組合によって帰還ループの零点が提供される。第２電荷ポンプ１４は、アップ制御信号（ｕｐ）とダウン制御信号（ｄｎ）を受信し、これに応答して第２キャパシタ（Ｃｃ）を充・放電させる。演算増幅器１６は、ポジティブ入力端子を介してループフィルタ制御電圧（Ｖｐ）を受信し、出力端子を介して第２キャパシタ（Ｃｃ）に印加されるＶＣＯ制御電圧（Ｖｃ）を供給する。クロスループ負帰還信号は、演算増幅器１６の出力端子とネガティブ入力端子の間に接続される。ＶＣＯ制御電圧（Ｖｃ）は、電圧制御
発振器１８の出力周波数を決めるために電圧制御発振器１８に供給される。

図１の構成では、相対的に安定的な動作をする位相同期ループを示しているが、第１電荷ポンプ１２によって供給される電流（Ｉｐ）が固定されてループのロッキングタイム（ｌｏｃｋｉｎｇ ｔｉｍｅ）の期間が最適値より小さい。また、ループ安定度を改善するために演算増幅器１６と一緒に使われる第２電荷ポンプ１４は広い面積のチップダイ（ｃｈｉｐ ｄｉｅ）を要求し、従って、製造工程が效率的ではなくなる。

特開平７−１７０１７８号公報 特開昭５６−１１９５２０号公報 特開平３−７１７２２号公報 実願昭６２−１６０１２０号（実開平１−６５５２７号）のマイクロフィルム 特開２０００−３４１１１６号公報 特開平１１−２９８３２１号公報

本発明の一つの目的は、安定した動作を行い、チップダイ面積を減らす半導体装置を提供することである。本発明の他の目的は、安定した動作を行い、ロッキングのための結果的な応答時間を達成する半導体装置を提供することである。

一態様で、本発明の位相同期ループは、基準クロック信号と帰還クロック信号を受信し、前記基準クロック信号と前記帰還クロック信号との間の位相差を比較して、前記比較に応答して第１及び第２制御信号を発生する位相検出器と、前記第１及び第２制御信号を受信し、前記第１及び第２制御信号に応答して第１電荷ポンプ信号を発生する第１電荷ポンプと、前記第１及び第２制御信号を受信し、前記第１制御信号が第１所定時間よりも長い時間の間に活性化されれば第１補助制御信号を発生し、前記第２制御信号が第２所定時間よりも長い時間の間に活性化されれば第２補助制御信号を発生するパルス幅フィルタと、前記第１及び第２補助制御信号を受信し、補助電荷ポンプ信号を発生する第２電荷ポンプと、前記第１電荷ポンプ信号を受信し、制御電圧を発生して、前記第１電荷ポンプ信号と前記補助電荷ポンプ信号との組合を受信する第１入力、前記第１及び第２制御信号をそれぞれ受信する第２及び第３入力、前記制御電圧を受信する第４入力、及び前記第１、第２、第３、及び第４入力に供給される信号に応答して前記制御電圧を発生する出力を備える演算増幅器を備えるループフィルタと、前記制御電圧を受信し、前記帰還クロック信号を発生する電圧制御発振器と、を備えることを特徴とする。

一実施形態で、前記位相同期ループは、前記第１及び第２補助制御信号を受信し、もし前記第１及び第２補助制御信号が活性化されたら第３制御信号を発生する制御信号発生器をさらに備え、前記演算増幅器は前記第３制御信号を受信する第５入力を備えて、前記第３制御信号に応答して前記制御電圧をさらに発生することを特徴とする。

他の実施形態で、前記制御信号発生器は、前記第１補助制御信号を受信する第１入力、前記第２補助制御信号を受信する第２入力、及び前記第３制御信号を発生する出力を有するＯＲゲートを備えることを特徴とする。

他の実施形態で、前記第１制御信号はアップ制御信号であり、前記第２制御信号はダウン制御信号であることを特徴とする。

他の実施形態で、前記位相同期ループは、前記第１制御信号は前記基準クロック信号の上昇エッジに応答して活性化され、前記第２制御信号は前記帰還クロック信号の上昇エッジに応答して活性化されることを特徴とする。

他の実施形態で、前記位相同期ループは第１モード動作で動作する際、前記基準クロック信号と前記帰還クロック信号は相対的に周波数の差が小さく、前記位相同期ループは第２モード動作で動作する際、前記基準クロック信号と前記帰還クロック信号は相対的に周波数の差が大きく、前記位相同期ループが前記第１モード動作で動作する際、前記第１電荷ポンプは活性化され前記第２電荷ポンプは非活性化されて、前記位相同期ループが前記第２モード動作で動作する際、前記第１電荷ポンプは活性化され、前記第２電荷ポンプは非活性化されることを特徴とする。

他の態様で、本発明の位相同期ループは、基準クロック信号と帰還クロック信号を受信し、前記基準クロック信号と前記帰還クロック信号との間の位相を比較して、前記比較に応答して第１及び第２制御信号を発生する位相検出器と、前記第１及び第２制御信号を受信し、前記第１及び第２制御信号に応答して第１電荷ポンプ信号を発生する第１電荷ポンプと、前記第１及び第２制御信号を受信し、前記第１制御信号が第１所定時間よりも長い時間の間にアクティブされる際、第１補助制御信号を発生し、前記第２制御信号が第２所定時間よりも長い時間の間にアクティブされる際、第２補助制御信号を発生するパルス幅フィルタと、前記第１及び第２補助制御信号を受信し、第２電荷ポンプ信号を発生する第２電荷ポンプと、前記第１及び第２制御信号を受信し、第３電荷ポンプ信号を発生する第３電荷ポンプと、前記第１及び第２制御信号及び前記第１及び第２補助制御信号を受信し、第４電荷ポンプ信号を発生する第４電荷ポンプと、前記第１電荷ポンプ信号と前記第２電荷ポンプ信号との組合を受信する第１入力、前記第３電荷ポンプ信号、前記第４電荷ポンプ信号及び制御電圧信号の組合を受信する第２入力、前記第１及び第２入力に供給される信号に応答して前記制御電圧信号を発生する出力を有する演算増幅器を備えるループフィルタと、前記制御電圧信号を受信し、前記帰還クロック信号を発生する電圧制御発振器と、を備えることを特徴とする。

一実施形態で、前記位相同期ループは、第１モード動作で動作する際、前記基準クロック信号と前記帰還クロック信号は相対的に周波数の差が小さく、前記位相同期ループは第２モード動作で動作する際、前記基準クロック信号と前記帰還クロック信号は相対的に周波数の差が大きく、前記位相同期ループが前記第１モード動作で動作する際、前記第１電荷ポンプ、前記第３電荷ポンプ、及び前記第４電荷ポンプは活性化され、前記第２電荷ポンプは非活性化され、前記位相同期ループが前記第２モード動作で動作する際、前記第１電荷ポンプ、前記第２電荷ポンプ、及び前記第３電荷ポンプは活性化され、前記第４電荷ポンプは非活性化されることを特徴とする。

他の実施形態で、前記第１電荷ポンプは、第１電圧源と第１ノードとの間に直列で接続された第１電流源及び第１電荷ポンプトランジスタ、前記第１ノードと接地基準電圧との間に直列で接続された第２電荷ポンプトランジスタ及び第２電流源を備え、前記第１電荷ポンプトランジスタは前記第１制御信号に応答して活性化され、前記第２電荷ポンプトランジスタは前記第２制御信号に応答して活性化され、前記第１電荷ポンプは前記第１ノードに前記第１電荷ポンプ信号を供給することを特徴とする。

他の実施形態で、前記第２電荷ポンプは、第１電圧源と第２ノードとの間に直列で接続された第３電流源及び第３電荷ポンプトランジスタ、及び前記第２ノードと接地基準電圧との間に直列で接続された第４電荷ポンプトランジスタと第４電流源を備え、前記第３電荷ポンプトランジスタは前記第１補助制御信号に応答して活性化され、前記第４電荷ポンプトランジスタは前記第２補助制御信号に応答して活性化され、前記第２電荷ポンプは前記第２ノードに前記第２電荷ポンプ信号を供給することを特徴とする。

他の実施形態で、前記第３電荷ポンプは、第１電圧源と第３ノードとの間に直列接続された第５電流源及び第５電荷ポンプトランジスタ、前記第３ノードと接地基準電圧との間に直列接続された第６電流源及び第６電荷ポンプトランジスタを備え、前記第５電荷ポンプトランジスタは前記第１制御信号に応答して活性化され、前記第６電荷ポンプトランジスタは前記第２制御信号に応答して活性化され、前記第３電荷ポンプは前記第３ノードに前記第３電荷ポンプ信号を供給することを特徴とする。

他の実施形態で、前記第４電荷ポンプは、第１電圧源と第４ノードとの間に直列接続された第７電流源及び第７及び第８電荷ポンプトランジスタ、前記第４ノードと接地基準電圧との間に直列接続された第９及び第１０電荷ポンプトランジスタ及び第８電流源を備え、前記第７電荷ポンプトランジスタは前記第１制御信号に応答して活性化され、前記第８電荷ポンプトランジスタは前記第１補助制御信号に応答して活性化され、前記第９電荷ポンプトランジスタは前記第２補助制御信号に応答して活性化され、前記第１０電荷ポンプトランジスタは前記第２制御信号に応答して活性化され、前記第４電荷ポンプは前記第４ノードに前記第２電荷ポンプ信号を供給することを特徴とする。

他の態様で、本発明のメモリ装置は、それぞれがデータ保存要素を備える複数のアドレス可能なメモリセルと、外部ソースからアドレスを受信して前記アドレス可能な少なくとも一つのメモリセルにアクセスするためのロー信号及びコラム信号を発生するデコーダと、基準クロック信号と帰還クロック信号を受信して前記基準クロック信号と前記帰還クロック信号の位相差を比較して、前記比較に応答して第１及び第２制御信号を発生する位相検出器と、前記第１及び第２制御信号を受信して第１電荷ポンプ信号を発生する第１電荷ポンプと、前記第１及び第２制御信号を受信して、前記第１制御信号が第１所定時間よりも長い時間の間に活性化される際、第１補助制御信号を発生し、前記第２制御信号が第２所定時間よりも長い時間の間に活性化される際、第２補助制御信号を発生するパルス幅フィルタと、前記第１及び第２補助制御信号を受信して第２電荷ポンプ信号を発生する第２電荷ポンプと、前記第１及び第２制御信号を受信して第３電荷ポンプ信号を発生する第３電荷ポンプと、前記第１及び第２制御信号及び前記第１及び第２補助制御信号を受信して、第４電荷ポンプ信号を発生する第４電荷ポンプと、前記第１電荷ポンプ信号と前記第２電荷ポンプ信号の組合を受信する第１入力、前記第３電荷ポンプ信号、前記第４電荷ポンプ信号及び制御電圧信号の組合を受信する第２入力、前記第１及び第２入力に供給される信号に応答して前記制御電圧信号を発生する出力を有する演算増幅器を備えるループフィルタと、前記制御電圧信号を受信して、前記帰還クロック信号を発生する電圧制御発振器を備える位相同期ループと、を備えることを特徴とする。

他の態様で、本発明のメモリシステムは、命令及びアドレス信号を発生するメモリ制御器と、複数のメモリ装置を備えて、前記命令及びアドレス信号を受信して、前記メモリ装置にデータを保存し、または、前記メモリ装置からデータを読出すメモリモジュールとを備えて、各メモリ装置は、それぞれがデータ保存要素を備える複数のアドレス可能なメモリセルと、前記アドレスを受信して前記アドレス可能なメモリセルの少なくとも一つをアクセスするためにロー信号及びコラム信号を発生するデコーダと、基準クロック信号と帰還クロック信号を受信して、前記基準クロック信号と前記帰還クロック信号との間の位相を比較して、前記比較に応答して第１及び第２制御信号を発生する位相検出器と、前記第１及び第２制御信号を受信して、前記第１及び第２制御信号に応答して第１電荷ポンプ信号を発生する第１電荷ポンプと、前記第１及び第２制御信号を受信して、前記第１制御信号が第１所定時間よりも長い時間の間にアクティブされる際、第１補助制御信号を発生し、前記第２制御信号が第２所定時間よりも長い時間の間にアクティブされる際、第２補助制御信号を発生するパルス幅フィルタと、前記第１及び第２補助制御信号を受信して、第２電荷ポンプ信号を発生する第２電荷ポンプと、前記第１及び第２制御信号を受信して第３電荷ポンプ信号を発生する第３電荷ポンプと、前記第１及び第２制御信号及び前記第１及び第２補助制御信号を受信して、第４電荷ポンプ信号を発生する第４電荷ポンプと、前記第１電荷ポンプ信号と前記第２電荷ポンプ信号の組合を受信する第１入力、前記第３電荷ポンプ信号、前記第４電荷ポンプ信号及び制御電圧信号の組合を受信する第２入力、前記第１及び第２入力に供給される信号に応答して前記制御電圧信号を発生する出力を有する演算増幅器を備えるループフィルタと、前記制御電圧信号を受信して、前記帰還クロック信号を発生する電圧制御発振器を備える位相同期ループと、を備えることを特徴とする。

他の態様で、本発明の位相ロッキング方法は、基準クロック信号と帰還クロック信号を位相検出器で受信して、前記基準クロック信号と前記帰還クロック信号との間の位相を比較して、前記比較に応答して第１及び第２制御信号を前記位相検出器から発生する段階と、前記第１及び第２制御信号を第１電荷ポンプで受信して、前記第１及び第２制御信号に応答して第１電荷ポンプ信号を発生する段階と、前記第１及び第２制御信号をパルス幅フィルタで受信して、前記第１制御信号が第１所定時間よりも長い時間の間にアクティブされる際、第１補助制御信号を前記パルス幅フィルタから発生し、前記第２制御信号が第２所定時間よりも長い時間の間にアクティブされる際、第２補助制御信号を前記パルス幅フィルタから発生する段階と、前記第１及び第２補助制御信号を第２電荷ポンプで受信して、第２電荷ポンプ信号を発生する段階と、前記第１及び第２制御信号を第３電荷ポンプで受信して第３電荷ポンプ信号を発生する段階と、前記第１及び第２制御信号及び前記第１及び第２補助制御信号を第４電荷ポンプで受信して、第４電荷ポンプ信号を発生する段階と、前記第１電荷ポンプ信号と前記第２電荷ポンプ信号との組合をループフィルタの第１入力で受信して、前記第３電荷ポンプ信号、前記第４電荷ポンプ信号及び制御電圧信号の組合を受信する前記ループフィルタの第２入力で受信して、前記第１及び第２入力に供給される信号に応答して前記制御電圧信号を前記ループフィルタから発生する段階と、前記制御電圧信号を電圧制御発振器で受信して、前記帰還クロック信号を発生する段階と、を備えることを特徴とする。

従来の位相同期ループの構成を示すブロック図である。 本発明による位相同期ループの第１実施形態の構成を示すブロック図である。 本発明による図２に示した位相同期ループの演算増幅器の詳細な構成を示す構成図である。 基準クロック信号が帰還クロック信号よりも早い場合の本発明による図２に示した位相同期ループの第１タイミング図である。 基準クロック信号が帰還クロック信号よりも遅い場合の本発明による図２に示した位相同期ループの第２タイミング図である。 本発明による位相同期ループの第２実施形態の構成を示すブロック図である。 本発明による位相同期ループの第３実施形態の構成を示すブロック図である。 本発明による図６に示した第３位相同期ループのパルス幅フィルタ（ＰＷＦ）の詳細な構成を示す図である。 基準クロック信号が帰還クロック信号よりも早い場合に、本発明による図２に示した第３位相同期ループのパルス幅フィルタ信号の第１タイミング図である。 基準クロック信号が帰還クロック信号よりも遅い場合に、本発明による図２に示した第３位相同期ループのパルス幅フィルタ信号の第２タイミング図である。 本発明による図６に示した第３位相同期ループの第１電荷ポンプ４４と第２電荷ポンプ４６の詳細な構成を示す図である。 本発明による図６に示した第３位相同期ループの第１電荷ポンプ４４と第２電荷ポンプ４６の詳細な構成を示す図である。 本発明による図６に示した第３位相同期ループの演算増幅器の詳細な構成を示す図である。 本発明による位相同期ループの第４実施形態のブロック図である。 本発明による図１１の第４位相同期ループの第３電荷ポンプと第４電荷ポンプの詳細な構成を示す図である。 本発明による図１１の第４位相同期ループの第３電荷ポンプと第４電荷ポンプの詳細な構成を示す図である。 本発明による第４実施形態の第１モード動作を示す図１１の位相同期ループ信号のタイミング図である。 本発明による第４実施形態の第１モード動作を示す図１１の位相同期ループ信号のタイミング図である。 本発明による第４実施形態の第１及び第２モードの動作を示す図１１の位相同期ループ信号の追加的なタイミング図である。 本発明による第４実施形態の第１及び第２モードの動作を示す図１１の位相同期ループ信号の追加的なタイミング図である。 従来の装置の応答と比較される本発明による図６の第３位相同期ループの段階応答を示す波形図である。 本発明によるメモリシステムのブロック図である。

以下、添付された図面を参照しながら本発明の適応ループ帯域を有する位相同期ループを説明する。

図２は、本発明による位相同期ループの第１実施形態の構成を示すブロック図である。位相同期ループ（ＰＬＬ）２１は位相周波数検出器（ＰＦＤ）２０、第１電荷ポンプ（ＣＰ）２２、演算増幅器２４、及び電圧制御発振器（ＶＣＯ）２６を含む。

位相周波数検出器２０は、受信された基準クロック信号（ＲＣＬＫ）と帰還クロック信号（ＶＣＬＫ）の位相差を検出し、このクロック信号間の位相差に応答してアップ制御信号（ｕｐ）とダウン制御信号（ｄｎ）を発生させて第１電荷ポンプ１２に供給する。第１電荷ポンプ２２は、アップ制御信号（ｕｐ）とダウン制御信号（ｄｎ）に応答してループフィルタの第１キャパシタ（Ｃｐ）を充・放電させて、ループフィルタ制御電圧、または第１電荷ポンプ電圧（Ｖｐ）を発生させる。第１電荷ポンプ電圧（Ｖｐ）は、多重入力（ｍｕｌｔｉｐｌｅ−ｉｎｐｕｔ）演算増幅器２４（この場合は４入力演算増幅器）のポジティブ入力端子に供給される。そして、アップ制御信号（ｕｐ）が多重入力演算増幅器２４のポジティブ入力端子に入力され、ダウン制御信号（ｄｎ）がネガティブ入力端子に入力される。また、演算増幅器２４の負帰還ループは演算増幅器２４の出力とネガティブ入力との間に形成される。

演算増幅器２４の出力は、第２キャパシタ（Ｃｃ）に供給されて、第２キャパシタＣｃを介する結果的な電圧はＶＣＯ制御電圧（Ｖｃ）として電圧制御発振器２６に供給されて電圧制御発振器２６の出力周波数を決める。電圧制御発振器２６の出力信号は帰還クロック信号（ＶＣＬＫ）として位相周波数検出器２０に供給される。

本発明の実施形態では、第１電荷ポンプ２２と第１キャパシタ（Ｃｐ）との組合が帰還ループに対する極点を提供する。ループ安定（ｌｏｏｐ−ｓｔａｂｉｌｉｚｉｎｇ）零点は、ダウン制御信号（ｄｎ）とアップ制御信号（ｕｐ）を受信する演算増幅器２４によって提供される。電圧制御発振器２６の制御電圧（Ｖｃ）は、多重入力演算増幅器２４の出力によってのみ供給される。前記のような方法でループ安定零点は、従来技術と係わって前述の制約を有する抵抗を含まないで得ることができる。また、本発明の実施形態では、ループ安定零点を得るために第２電荷ポンプが要らないので回路規模が小くなる。

図３は、本発明による図２の位相同期ループにおける演算増幅器の詳細な構成を示す構成図である。

演算増幅器２４は、第１ＰＭＯＳトランジスタ（Ｐ１）、第２ＰＭＯＳトランジスタ（Ｐ２）、第１ＮＭＯＳトランジスタ（Ｎ１）、第２ＮＭＯＳトランジスタ（Ｎ２）、第３ＮＭＯＳトランジスタ（Ｎ３）、第４ＮＭＯＳトランジスタ（Ｎ４）、第５ＮＭＯＳトランジスタ（Ｎ５）、第６ＮＭＯＳトランジスタ（Ｎ６）、第７ＮＭＯＳトランジスタ（Ｎ７）、及びバイアス電圧発生回路２８で構成される。

第１ＰＭＯＳトランジスタ（Ｐ１）は、第１電圧源（Ｖｃｃ）にソースが接続されて第１ノード（ａ）にゲートとドレインが接続される。第２ＰＭＯＳトランジスタ（Ｐ２）は、第１電圧源（Ｖｃｃ）にソースが接続されて第１ノード（ａ）にゲートが接続されて第２ノード（ｂ）にドレインが接続される。第１ＮＭＯＳトランジスタＮ１及び第２ＮＭＯＳトランジスタＮ２は、第１ノード（ａ）と第３ノードｃとの間に直列で接続されて、第１及び第２ＮＭＯＳトランジスタの一つ、例えばトランジスタ（Ｎ１）のゲートは、アップ制御信号（ｕｐ）に接続されて第１及び第２ＮＭＯＳトランジスタの他の一つ、例えばトランジスタ（Ｎ２）のゲートは第１電荷ポンプ信号（Ｖｐ）に接続される。直列接続された第１及び第２ＮＭＯＳトランジスタ（Ｎ１、Ｎ２）が互いに入れ替わって接続されても構わない。第３ＮＭＯＳトランジスタ（Ｎ３）は、第１ノード（ａ）にドレインが接続されて、ゲートに第１電荷ポンプ信号（Ｖｐ）が接続されて、第３ノード（ｃ）にソースが接続される。第４ＮＭＯＳトランジスタ（Ｎ４）及び第５ＮＭＯＳトランジスタ（Ｎ５）は、第２ノード（ｂ）と第３ノード（ｃ）との間に直列で接続されて、第４ＮＭＯＳトランジスタ（Ｎ４）及び第５ＮＭＯＳトランジスタ（Ｎ５）の中でいずれか一つのトランジスタのゲートにダウン制御信号（ｄｎ）が接続されて残りトランジスタのゲートに第２ノード（ｂ）が接続される。そして、直列接続された第４及び第５ＮＭＯＳトランジスタ（Ｎ４、Ｎ５）は互いに入れ替わって接続されても構わない。第６ＮＭＯＳトランジスタ（Ｎ６）は、第２ノード（ｂ）にドレインとゲートが接続されて第３ノードにソースが接続される。第７ＮＭＯＳトランジスタ（Ｎ７）は、第３ノード（ｃ）にドレインが接続されて基準接地電圧にソースが接続されてバイアス電圧（Ｖｂ）を受信するゲートを有する。バイアス電圧（Ｖｂ）は、バイアス電圧発生回路２８から生成されて第１電荷ポンプ信号（Ｖｐ）を受信し第１電荷ポンプ信号（Ｖｐ）の電圧レベルに応答してバイアス電圧（Ｖｂ）を発生する。

このような方法で、演算増幅器２４は、電圧制御発振器に制御電圧（Ｖｃ）を供給する単一出力である第２ノード（ｂ）を有する。また、演算増幅器２４は、ポジティブ入力端子に受信するアップ制御信号（ｕｐ）及び第１電荷ポンプ信号（Ｖｐ）、ネガティブ入力端子に受信するダウン制御信号（ｄｎ）及び演算増幅器２４の出力信号である制御電圧（Ｖｃ）の４種の入力を含む。

以下に説明される本発明の他の実施形態で演算増幅器２４は位相同期ループの応用によって増加または減少されたポジティブ及びネガティブ入力端子を有することができる。

アップ制御信号（ｕｐ）が活性化されれば第２ノード（ｂ）の出力電圧が第１ノード（ａ）の出力電圧よりも大きくなる。これはアップ制御信号（ｕｐ）がイネーブルされるうちに、第１ＮＭＯＳトランジスタ（Ｎ１）がアクティブアップ制御信号（ｕｐ）によって活性化となり、この時間の間にダウン制御信号（ｄｎ）が非活性化されて第４ＮＭＯＳトランジスタ（Ｎ４）が非活性化されて、第１ノード（ａ）と第３ノード（ｃ）との間のチャンネル幅が第２ノード（ｂ）と第３ノード（ｃ）との間のチャンネル幅よりも大きくなるからである。このような条件で、オフセット電圧（Ｖｐ−Ｖｃ）は陰の値を有する。

反対の場合、ダウン制御信号（ｄｎ）がイネーブルされて、アップ制御信号（ｕｐ）がディスイネーブルされると、第２ノード（ｂ）の出力電圧が第１ノード（ａ）の出力電圧よりも小くなる。これは、ダウン制御信号（ｄｎ）がイネーブルされるうちに、第１ＮＭＯＳトランジスタ（Ｎ１）が非活性化されたアップ制御信号（ｕｐ）によって非活性化されて、この時間の間、ダウン制御信号（ｄｎ）が活性化され第４ＮＭＯＳトランジスタ（Ｎ４）は活性化となり、第１ノード（ａ）と第３ノード（ｃ）との間のチャンネル幅が第２ノード（ｂ）と第３ノード（ｃ）との間のチャンネル幅よりも小くなるからである。このような条件で、オフセット電圧（Ｖｐ−Ｖｃ）は陽の値を有する。

オフセット電圧（Ｖｐ−Ｖｃ）、Ｖｏｓは、Ｖｏｓ＝（Ｉｏｐ／Ｇｍ）×（△ｗ／Ｗ）のように示され、ここで、Ｉｏｐは第７ＮＭＯＳトランジスタ（Ｎ７）を介して流れる電流、Ｇｍは増幅器のコンダクタンス、Ｗは第３ＮＭＯＳトランジスタ（Ｎ３）と第６ＮＭＯＳトランジスタ（Ｎ６）のチャンネル幅、△ｗは第２ＮＭＯＳトランジスタ（Ｎ２）と第５ＮＭＯＳトランジスタ（Ｎ５）のチャンネル幅をそれぞれ示す。

本発明の第１実施形態では、ＶＣＯ制御電圧（Ｖｃ）が増幅器２４の出力によってのみ供給されるので本発明の目的のためにこれ以上の追加的な電荷ポンプが必要ではないというメリットがある。

図４Ａは、基準クロック信号（ＲＣＬＫ）が帰還クロック信号（ＶＣＬＫ）よりも早い場合の図２に示した位相同期ループの信号の第１タイミング図である。

基準クロック信号（ＲＣＬＫ）の上昇エッジでアップ制御信号（ｕｐ）が位相周波数検出器２０によって活性化される。アップ制御信号（ｕｐ）が活性化されることによって第１電荷ポンプ２２は、第１キャパシタ（Ｃｐ）を充電するための第１電荷ポンプ信号（Ｖｐ）を発生し、これによって第１電荷ポンプ信号（Ｖｐ）が第１の割合で増加して、ＶＣＯ制御電圧（Ｖｃ）が第２の割合で増加する。演算増幅器２４のネガティブオフセット電圧によって第２の割合は第１の割合よりもさらに早い。

これと同じく、帰還クロック信号（ＶＣＬＫ）の上昇エッジでダウン制御信号（ｄｎ）が位相周波数検出器２０によって活性化される。ダウン制御信号（ｄｎ）が活性化されることによって第１電荷ポンプ２２は、第１キャパシタ（Ｃｐ）の電荷を維持するための第１電荷ポンプ信号（Ｖｐ）を発生し、これによって第１電荷ポンプ信号（Ｖｐ）は同じく維持されて、ＶＣＯ制御電圧（Ｖｃ）は演算増幅器２４のネガティブオフセット電圧（Ｖｐ−Ｖｃ）とほとんど等しいまで減少する。アップ制御信号（ｕｐ）とダウン制御信号（ｄｎ）の重複時間（ｏｖｅｒｌａｐ ｔｉｍｅ）は位相周波数検出器の内部遅延時間に寄る。そして、重複時間は固定されて入力条件によって変化しない。

前記のような動作過程は、帰還クロック信号（ＶＣＬＫ）が基準クロック信号（ＲＣＬＫ）と等しく調整され、固定されるまで繰り返される。

図４Ｂは、基準クロック信号（ＲＣＬＫ）が帰還クロック信号（ＶＣＬＫ）よりも遅い場合の図２に示した位相同期ループの信号を示す第２タイミング図である。

帰還クロック信号（ＶＣＬＫ）の上昇エッジで、ダウン制御信号（ｄｎ）が位相周波数検出器２０によって活性化される。ダウン制御信号（ｄｎ）が活性化されるによって第１電荷ポンプ２２は、第１キャパシタ（Ｃｐ）を放電するための第１電荷ポンプ信号（Ｖｐ）を発生し、これによって第１電荷ポンプ信号（Ｖｐ）が第１の割合で減少してＶＣＯ制御電圧（Ｖｃ）が第２の割合で減少する。演算増幅器２４のポジティブオフセット電圧によって第２の割合は、第１の割合よりもさらに早い。これと同様に、基準クロック信号（ＲＣＬＫ）の上昇エッジで、アップ制御信号（ｕｐ）が位相周波数検出器２０によって活性化される。アップ制御信号（ｕｐ）が活性化されるによって第１電荷ポンプ２２は第１キャパシタ（Ｃｐ）の電荷を維持するための第１電荷ポンプ信号（Ｖｐ）を発生し、これによって第１電荷ポンプ信号（Ｖｐ）は等しく維持されて、ＶＣＯ制御電圧（Ｖｃ）は演算増幅器２４のポジティブオフセット電圧（Ｖｐ−Ｖｃ）とほとんど等しいまで増加する。前記のような動作過程は、帰還クロック信号（ＶＣＬＫ）が基準クロック信号（ＲＣＬＫ）のように調整されて固定されるまで繰り返される。

以上のような方法で、アップ制御信号（ｕｐ）とダウン制御信号（ｄｎ）を演算増幅器に直接適用することは、第１ノード（ａ）と第３ノード（ｃ）との間と第２ノード（ｂ）と第３ノード（ｃ）との間の有效チャンネル幅の差に影響を与える。アップ制御信号（ｕｐ）が活性化された場合は、第１ＮＭＯＳトランジスタ（Ｎ１）が動作することによって第３ＮＭＯＳトランジスタ（Ｎ３）の有効チャンネル幅が増加する。したがって、ネガティブオフセット電圧が演算増幅器に供給される。ダウン制御信号（ｄｎ）の活性化された場合は、第４ＮＭＯＳトランジスタ（Ｎ４）が動作することによって第６ＮＭＯＳトランジスタ（Ｎ６）の有効チャンネル幅が増加する。したがって、ポジティブオフセット電圧が演算増幅器に供給される。

図５は、本発明による位相同期ループの第２実施形態の構成を示すブロック図である。

図５で、ＶＣＯ制御電圧（Ｖｃ）は、第２演算増幅器３０のポジティブ入力端子に印加される。第２演算増幅器３０の出力端子は、第３電圧（Ｖｚ）を生成して負帰還ループを形成するために第２演算増幅器３０のネガティブ入力端子として帰還されて供給される。第３電圧（Ｖｚ）は、電圧制御発振器２６の入力に電圧制御発振器の制御電圧として供給されて、ＶＣＯ制御電圧（Ｖｃ）に比べて減少されたチターを有し位相同期ループがさらに安定的に動作するようにする。また、第２演算増幅器３０は電圧制御発振器に十分な電流が供給されるようにＶＣＯ制御電圧（Ｖｃ）に対して電流バッファの役目をする。

図６は、本発明による位相同期ループの第３実施形態の構成を示すブロック図である。

図６で、位相同期ループ４１は、位相周波数検出器４０、第１電荷ポンプ４４、演算増幅器５０、及び電圧制御発振器５２を含む。本発明の第１実施形態の図２と第２実施形態の図５と同じく、位相周波数検出器４０は受信された基準クロック信号（ＲＣＬＫ）と帰還される帰還クロック信号（ＶＣＬＫ）の位相差を検出して、このクロック信号間の位相差に応答してアップ制御信号（ｕｐ）とダウン制御信号（ｄｎ）を発生させて第１電荷ポンプ４４に供給する。第１電荷ポンプ４４は、ループフィルタの第１キャパシタ（Ｃｐ）を充・放電するためにアップ制御信号（ｕｐ）とダウン制御信号（ｄｎ）に応答して第１キャパシタ（Ｃｐ）に供給される第１電流（Ｉ１）を発生させる。第１電荷ポンプ電圧（Ｖｐ）は、多重入力（ｍｕｌｔｉｐｌｅ−ｉｎｐｕｔ）増幅器５０（この場合には５入力演算増幅器）のポジティブ入力端子に供給される。そして、アップ制御信号（ｕｐ）は、多重入力増幅器５０のポジティブ入力端子に直接供給されて、ダウン制御信号（ｄｎ）は多重入力増幅器５０のネガティブ入力端子に直接供給される。また、本発明の第１実施形態及び第２実施形態と同じく演算増幅器の負帰還ループは、ノード（Ｖｃ）で演算増幅器５０の出力と演算増幅器５０のネガティブ入力端子との間に形成される。

図６の第３実施形態では、パルス幅のフィルタ４２と第２電荷ポンプ４６がさらに加えられた。

パルス幅フィルタ４２は、アップ制御信号（ｕｐ）とダウン制御信号（ｄｎ）を受信して、これに応答して補助アップ制御信号（ａｕｐ）と補助ダウン制御信号（ａｄｎ）を発生させる。補助アップ制御信号（ａｕｐ）と補助ダウン制御信号（ａｄｎ）は、第２電荷ポンプ４６に供給されて、第２電荷ポンプ４６はこの信号に応答して第２電流（Ｉ２）を発生させて、第２電流（Ｉ２）は第１電荷ポンプ４４から発生させた第１電流（Ｉ１）と同じくループフィルタの第１キャパシタ（Ｃｐ）を充・放電させるために第１キャパシタ（Ｃｐ）に供給される。したがって、第１合成電流（Ｉａ）が第１キャパシタ（Ｃｐ）に供給されて、第１合成電流（Ｉａ）は、第１及び第２電荷ポンプの出力電流の合計と等しい。すなわち、Ｉａ＝Ｉ１＋Ｉ２である。

補助アップ制御信号（ａｕｐ）と補助ダウン制御信号（ａｄｎ）は、制御信号発生器４８に供給されて、これに応答して制御信号（ｃｏｎ）を発生させる。図６で制御信号発生器４８はＯＲゲートで構成される。制御信号（ｃｏｎ）は、多重入力演算増幅器５０のポジティブとネガティブ入力端子に交代で供給される。入力信号の位相誤差が大きい場合に第２電流（Ｉ２）の大きい増加によって第１合成電流（Ｉａ）は増加するようになる。また第２電流（Ｉ２）のレベル増加によって位相同期ループのループ帯域も増加する。このような場合に、安定的な動作のために位相同期ループの零点の位置も増加させねばならないし、これは演算増幅器のオフセット量が減少させるべきであることを意味する。このような条件で、制御信号（ｃｏｎ）を演算増幅器５０のポジティブ入力端子とネガティブ入力端子に供給することで、第３ＮＭＯＳトランジスタ（Ｎ３）及び第６ＮＭＯＳトランジスタ（Ｎ６）の有効チャンネル幅を増加させ、これによって演算増幅器のオフセット量が減る。

図７は、図６に示した位相同期ループの第３実施形態でパルス幅フィルタ４２の詳細な構成を示すものである。

図７で例示したパルス幅フィルタ４２は、アップ制御信号（ｕｐ）を入力させて補助アップ制御信号（ａｕｐ）を発生させる。ダウン制御信号（ｄｎ）を入力させて補助ダウン制御信号（ａｄｎ）を発生させるために、これと類似な回路が使われる。

図７で、第３ＰＭＯＳトランジスタ（Ｐ３）と第８ＮＭＯＳトランジスタ（Ｎ８）及び第９ＮＭＯＳトランジスタ（Ｎ９）は、電圧源（Ｖｃｃ）と基準接地電圧間に直列で接続される。遅延回路（ＤＬ）はアップ制御信号（ｕｐ）を入力受けてこれを遅延させ、遅延されたアップ信号（ｄｕｐ）を出力して第９ＮＭＯＳトランジスタ（Ｐ９）のゲートに供給する複数のインバータ（Ｉ１、Ｉ２、Ｉ３、及びＩ４）を含む。アップ制御信号（ｕｐ）は、第３ＰＭＯＳトランジスタＰ３と第８ＮＭＯＳトランジスタＮ８のゲートに供給される。第３ＰＭＯＳトランジスタＰ３と第８ＮＭＯＳトランジスタＮ８との間にあるノード（ｄ）の信号は、第５インバータ（Ｉ５）に供給され、第５インバータ（Ｉ５）は補助アップ制御信号（ａｕｐ）を出力する。補助アップ制御信号（ａｕｐ）は、第６インバータ（Ｉ６）に供給され、第６インバータ（Ｉ６）は反転された補助アップ制御信号（ａｕｐｂ）を出力する。

図６及び図７に示したパルス幅フィルタは、位相同期ループを加速的にロッキング（ｌｏｃｋｉｎｇ）する。アップ制御信号（ｕｐ）が、少なくとも所定のパルス幅を有し活性化された際、第８ＮＭＯＳトランジスタ（Ｎ８）と第９ＮＭＯＳトランジスタ（Ｎ９）が同時に活性化される。したがって補助アップ制御信号（ａｕｐ）は短いパルス遅延を有し、この短いパルスの遅延は、遅延回路（ＤＬ）の所定の遅延長さとアップ制御信号（ｕｐ）の遅延との間のパルス長さの差である。遅延回路の遅延長さは、遅延回路（ＤＬ）に含まれたインバータの個数に寄る。補助ダウン制御信号（ａｄｎ）の発生過程もこれと等しい。

図８Ａは、基準クロック信号が帰還クロック信号よりも早い場合に図６に示した位相同期ループの第３実施形態におけるパルス幅フィルタ４２の信号を示す第１タイミング図である。

図８で、アップ制御信号（ｕｐ）の上昇エッジで遅延されたアップ信号（ｄｕｐ）が所定の遅延を通した後、活性化される。遅延されたアップ制御信号（ｄｕｐ）が活性化された時点でアップ制御信号（ｕｐ）は、相変らず活性化状態にあるのでノード（ｄ）で信号は「ハイ」レベルから「ロー」レベルに遷移し、これに相応して補助アップ制御信号（ａｕｐ）が「ハイ」レベルで活性化される。補助アップ制御信号（ａｕｐ）は、アップ制御信号（ｕｐ）が「ロー」レベルで遷移し非活性化されるまで活性化を維持する。

図８Ｂは、基準クロック信号が帰還クロック信号よりも遅い場合に図６に示した位相同期ループの第３実施形態でパルス幅フィルタの信号を示す第２タイミング図である。

図８で、アップ制御信号（ｕｐ）は、相対的に短いパルスを有し遅延回路（ＤＬ）の遅延時間の間に充分な活性化状態を維持しない。したがって、ノード（ｄ）で信号は、「ロー」レベルに遷移しないで、補助アップ制御信号（ａｕｐ）も活性化されない。この場合、ダウン制御信号（ｄｎ）が活性化されたと仮定すると、図８Ａの補助アップ制御信号（ａｕｐ）と類似の方法で、これに相応する補助ダウン制御信号（ａｄｎ）も短いパルス遅延時間の間に活性化される。

図９Ａ、９Ｂは、図６に示した位相同期ループの第３実施形態で、それぞれ第１電荷ポンプ４４と第２電荷ポンプ４６の詳細な構成を示すものである。

図９Ａに示した第１電荷ポンプ４４は、第１電流源（Ｉｐ）、第４ＰＭＯＳトランジスタ（Ｐ４）、第１０ＮＭＯＳトランジスタ（Ｎ１０）、及び第２電流源（Ｉｐ）を備えて、第２電流源（Ｉｐ）が電圧源（Ｖｃｃ）と接地電圧との間に直列で接続される。また、反転されたアップ制御信号（ｕｐｂ）が第４ＰＭＯＳトランジスタ（Ｐ４）のゲートに供給されて、ダウン制御信号（ｄｎ）は第１０ＮＭＯＳトランジスタ（Ｎ１０）のゲートに供給される。

第４ＰＭＯＳトランジスタ（Ｐ４）と第１０ＮＭＯＳトランジスタ（Ｎ１０）との間にあるノードの信号は、第１電流（Ｉ１）として供給される。図９Ａに示した電荷ポンプ４４は、図６の第１電荷ポンプ４４と図２及び図５の電荷ポンプに全て適用される。また、後述する図１１の電荷ポンプ６４にも適用できる。

図９Ｂに示した第２電荷ポンプ４６は、第３電流源（（ｎ−１）Ｉｐ）、第５ＰＭＯＳトランジスタ（Ｐ５）、第１１ＮＭＯＳトランジスタ（Ｎ１１）、及び第４電流源（（ｎ−１）Ｉｐ）で構成されて、第４電流源（（ｎ−１）Ｉｐ）が電圧源（Ｖｃｃ）と接地電圧との間に直列に接続される。また、反転された補助アップ制御信号（ａｕｐｂ）が第５ＰＭＯＳトランジスタ（Ｐ５）のゲートに供給されて、補助ダウン制御信号（ａｄｎ）は第１１ＮＭＯＳトランジスタ（Ｎ１１）のゲートに供給される。第３及び第４電流源（（ｎ−１）Ｉｐ）は、第１及び第２電流源（Ｉｐ）よりも大きい値を有することが好ましい。したがって、ｎ値は２より大きい。第５ＰＭＯＳトランジスタ（Ｐ５）と第１１ＮＭＯＳトランジスタ（Ｎ１１）との間にあるノードの信号は、第１電流（Ｉ２）として供給される。図９Ｂに示した電荷ポンプ４６は、図６の電荷ポンプ４６と後述する図１１の第２電荷ポンプ６８に適用できる。

図１０は、図６に示した位相同期ループの第３実施形態で、演算増幅器５０の詳細な構成を示すのである。

図１０の演算増幅器５０は、第１ＰＭＯＳトランジスタ（Ｐ１）、第２ＰＭＯＳトランジスタ（Ｐ２）、第１ないし第８ＮＭＯＳトランジスタ（Ｎ１ないしＮ８）、及びバイアス電圧発生回路２８を含むので、図３に示した演算増幅器２４と構成と動作が似ている。しかし、第１ノード（ａ）と第３ノード（ｃ）との間に直列で接続された第１２ＮＭＯＳトランジスタ（Ｎ１２）と第１３ＮＭＯＳトランジスタ（Ｎ１３）をさらに含み、第２ノード（ｂ）と第３ノード（ｃ）との間に直列で接続された第１４ＮＭＯＳトランジスタ（Ｎ１４）と第１５ＮＭＯＳトランジスタ（Ｎ１５）をさらに含む。制御信号（ｃｏｎ）は、演算増幅器５０のネガティブ入力端子にあたる第１４ＮＭＯＳトランジスタ（Ｎ１４）のゲートに供給される。電荷ポンプ電圧（Ｖｐ）、またはキャパシタ（Ｃｐ）電圧は、第１３ＮＭＯＳトランジスタ（Ｎ１３）、第２ＮＭＯＳトランジスタ（Ｎ２）、及び第３ＮＭＯＳトランジスタ（Ｎ３）のゲートに供給される。出力電圧（Ｖｃ）は、第１５ＮＭＯＳトランジスタ（Ｎ１５）、第５ＮＭＯＳトランジスタ（Ｎ５）、及び第６ＮＭＯＳトランジスタ（Ｎ６）のゲートに供給される。

前述した図６ないし図１０の位相同期ループ４１の第３実施形態は、第１モード及び第２モードで動作が可能である。位相同期ループ４１が１モードで動作すると、入力クロック信号（ＰＣＬＫ）と帰還クロック信号（ＶＣＬＫ）は実質的にロック（ｌｏｃｋｅｄ）されるので、相対的に小さな周波数の差と相対的に小さな位相差を有する。したがって、アップ制御信号（ｕｐ）とダウン制御信号（ｄｎ）は相対的に短いパルス幅を有する。アップ制御信号（ｕｐ）とダウン制御信号（ｄｎ）が短いパルス幅を有すると、補助アップ制御信号（ａｕｐ）と補助ダウン制御信号（ａｄｎ）は活性化されない。したがって、第２電荷ポンプ４６と制御信号発生器４８は動作しない。

しかし、位相同期ループ４１が第２モードで動作すると、入力クロック信号（ＰＣＬＫ）と帰還クロック信号（ＶＣＬＫ）は相対的に大きい周波数の差及び／または相対的に小さな位相差を有する。したがって、アップ制御信号（ｕｐ）とダウン制御信号（ｄｎ）は、相対的に大きいパルス幅を有する。アップ制御信号（ｕｐ）とダウン制御信号（ｄｎ）が大きいパルス幅を有すると、これに応答して補助アップ制御信号（ａｕｐ）と補助ダウン制御信号（ａｄｎ）は活性化される。したがって、第２電荷ポンプ４６と制御信号発生器４８は動作する。結局、第２モードの動作では、第１電荷ポンプ４４と第２電荷ポンプ４６は全て活性化される。第２モードの動作で、第２電流（Ｉ２）は第２電荷ポンプ４６によって発生され、第１電流（Ｉ１）の値より大きい（アップ信号（ｕｐ）が発生すると、陽の値を有し、ダウン信号（ｄｎ）が発生すると陰の値を有する）。第１結合電流（Ｉａ）はキャパシタ（Ｃｐ）に供給されて、キャパシタ（Ｃｐ）を速かに充電（アップ制御信号（ｕｐ）が発生した場合）、または放電（ダウン（ｄｎ）制御信号が発生した場合）するためにさらに大きい値を有するようになる。したがって、電圧（Ｖｐ）はさらに大きい割合で変わるようになって出力電圧（Ｖｃ）もさらに大きい割合で変わるようになる。第２モードで入力クロック（ＰＣＬＫ）と帰還クロック（ＶＣＬＫ）のロッキング（ｌｏｃｋｉｎｇ）に対する応答時間はさらに向上する。

図１１は、本発明による位相同期ループの第４実施形態のブロック図である。
図１１で、位相同期ループ６１は位相周波数検出器６０、第１電荷ポンプ６４、演算増幅器７２、及び電圧制御発振器７４を含む。本発明の第１実施形態の図２と第２実施形態の図５及び第３実施形態の図６でと同じく、位相検出器６０は受信された基準クロック信号（ＲＣＬＫ）と帰還される帰還クロック信号（ＶＣＬＫ）の位相差を検出して、このクロック信号間の位相差に対応してアップ制御信号（ｕｐ）とダウン制御信号（ｄｎ）を発生させて第１電荷ポンプ６４に供給する。第１電荷ポンプ６４は、ループフィルタの第１キャパシタ（Ｃｐ）を充・放電するためにアップ制御信号（ｕｐ）とダウン制御信号（ｄｎ）に応答して第１キャパシタ（Ｃｐ）に供給される第１電流（Ｉ１）を発生させる。第１電荷ポンプ電圧（Ｖｐ）、またはキャパシタ（Ｃｐ）電圧は、増幅器７２（２入力増幅器）のポジティブ入力端子に供給される。また、本発明の第１実施形態、第２実施形態及び第３実施形態と同じく増幅器の負帰還ループは、演算増幅器７２の出力と演算増幅器７２のネガティブ入力端子との間に形成される。

本発明の図６の第３実施形態と同じく図１１では、パルス幅フィルタ６２と第２電荷ポンプ６８がさらに加えられた。パルス幅フィルタ６２は、以前に記述した方法のようにアップ制御信号（ｕｐ）とダウン制御信号（ｄｎ）を受信し、これに応答して補助アップ制御信号（ａｕｐ）と補助ダウン制御信号（ａｄｎ）を発生する。補助アップ制御信号（ａｕｐ）と補助ダウン制御信号（ａｄｎ）は、第２電荷ポンプ６８に供給されて、第２電荷ポンプ６８はこの信号に応答して第２電流（Ｉ２）を発生させ、第２電流（Ｉ２）は第１電荷ポンプ６４で発生させた第１電流（Ｉ１）と結合されて第１結合電流（Ｉａ）を形成し、第１結合電流（Ｉａ）はループフィルタの第１キャパシタ（Ｃｐ）を充・放電させるために第１キャパシタ（Ｃｐ）に供給される。したがって、キャパシタ（Ｃｐ）に供給される第１結合電流は、第１電荷ポンプの出力電流と第２電荷ポンプの出力電流とを合わせたもの、すなわち、Ｉａ＝Ｉ１＋Ｉ２である。

アップ制御信号（ｕｐ）とダウン制御信号（ｄｎ）は、第３電荷ポンプ６６に供給されて、第３電荷ポンプ６６は出力電流（Ｉ３）を発生させる。また、アップ制御信号（ｕｐ）、ダウン制御信号（ｄｎ）、補助アップ制御信号（ａｕｐ）、及び補助ダウン制御信号（ａｄｎ）は、第４電荷ポンプ７０に供給されて、第４電荷ポンプ７０は第４出力電流（Ｉ４）を発生させる。第３出力電流（Ｉ３）と第４出力電流（Ｉ４）は結合して第２結合電流（Ｉｂ）を形成し、第２結合電流（Ｉｂ）は演算増幅器７２の出力ノードを介して第２キャパシタ（Ｃｃ）に供給される。したがって、Ｉｂ＝Ｉ３＋Ｉ４である。

図１２Ａ、１２Ｂは、図１１に示した位相同期ループの第４実施形態で、それぞれ第３電荷ポンプ６６と第４電荷ポンプ７０の詳細な構成を示すのである。図１２Ａで、第３電荷ポンプ６６は電圧源（Ｖｃｃ）と接地電圧との間に第５電流源（Ｉｃ／ｎ）、第６ＰＭＯＳトランジスタ（Ｐ６）、第１６ＮＭＯＳトランジスタ（Ｎ１６）、及び第６電流源（Ｉｃ／ｎ）が直列で接続される。反転されたアップ制御信号（ｕｐｂ）は、第６ＰＭＯＳトランジスタ（Ｐ６の）ゲートに供給されて、ダウン制御信号（ｄｎ）は、第１６ＮＭＯＳトランジスタ（Ｎ１６）のゲートに供給される。第６ＰＭＯＳトランジスタ（Ｐ６）と第１６ＮＭＯＳトランジスタ（Ｎ１６）との間にあるノードの信号は、第３電流（Ｉ３）に供給される。電流値（Ｉｃ）は補助アップ制御信号（ａｕｐ）と補助ダウン制御信号（ａｄｎ）がそれぞれ非活性化された際、第３電荷ポンプ６６と第４電荷ポンプ７０の出力電流との合計である。このような場合については、後の図１３Ａ−１及び１３Ａ−２で記述し、ここではＩｂ＝Ｉｃである。電流値（Ｉｃ／ｎ）は、補助アップ制御信号（ａｕｐ）と補助ダウン制御信号（ａｄｎ）からいずれか一つが活性化された際、第３電荷ポンプ６６と第４電荷ポンプ７０の出力電流の合計である。このような場合については、後の図１３Ｂ−１及び１３Ｂ−２で記述して、ここでは第３電荷ポンプ６６は活性化され、第４電荷ポンプ７０は非活性化されるからＩｂ＝Ｉｃ／ｎである。

図１２Ｂの第４電荷ポンプ７０は、電圧源（Ｖｃｃ）と接地電圧との間に第７電流源（Ｉｃ（ｎ−１）／ｎ）、第７ＰＭＯＳトランジスタ（Ｐ７）、第８ＰＭＯＳトランジスタ（Ｐ８）、第１７ＮＭＯＳトランジスタ（Ｎ１７）、第１８ＮＭＯＳトランジスタ（Ｎ１８）及び第８電流源（Ｉｃ（ｎ−１）／ｎ）が直列で接続される。反転されたアップ制御信号（ｕｐｂ）は、第７ＰＭＯＳトランジスタ（Ｐ７）のゲートに供給されて、補助アップ制御信号（ａｕｐ）は第８ＰＭＯＳトランジスタ（Ｐ８）のゲートに供給される。反転された補助ダウン制御信号（ａｄｎｂ）は、第１７ＮＭＯＳトランジスタ（Ｎ１７）のゲートに供給されてダウン制御信号（ｄｎ）は第１８ＮＭＯＳトランジスタ（Ｎ１８）のゲートに接続される。第７及び第８電流源（Ｉｃ（ｎ−１）／ｎ）は、第５及び第６電流源（Ｉｃ／ｎ）より大きい値を有することが好ましい。したがって、ｎ値は２よりも大きい。第８ＰＭＯＳトランジスタ（Ｐ８）と第１７ＮＭＯＳトランジスタ（Ｎ１７）との間にあるノードの信号は第４電流Ｉ４に供給される。

図１３Ａ−１、１３Ａ−２は、図１１に示した位相同期ループの第４実施形態で、位相同期ループの第１動作モードを示すタイミング図である。図１３Ｂ−１、１３Ｂ−２は、図１１に示した位相同期ループの第４実施形態で、位相同期ループの第１及び第２動作モードを示すタイミング図である。

図１３Ａ−１と係わる第１モード動作で、基準クロック信号（ＲＣＬＫ）は、帰還クロック信号（ＶＣＬＫ）より少し早い。この場合にアップ制御信号（ｕｐ）は、相対的に短いパルス幅を有し、パルス幅フィルタ６２の遅延回路（ＤＬ）の遅延時間だけ活性化を維持することができない。したがって、補助アップ制御信号（ａｕｐ）は活性化ができない。この場合、第２電荷ポンプ６８は非活性化され、第１結合信号（Ｉａ）は陽の値を有し、第１電荷ポンプ６４によって唯一に発生する。したがって、第１結合電流（Ｉａ）のレベルは第１電流源（Ｉｐ）と等しい。また、この場合、第３電荷ポンプ６６と第４電荷ポンプ７０は全て活性化され、第３電荷ポンプ６６から出力された第３出力電流（Ｉ３）と第４電荷ポンプ７０から出力された第４出力電流（Ｉ４）との結合で生成された第２結合信号（Ｉｂ）は陽の値を有する。第２結合電流（Ｉｂ）のレベルはＩｃと同じである。

図１３Ａ−２と係わる第１モード動作で、基準クロック信号（ＲＣＬＫ）は帰還クロック信号（ＶＣＬＫ）よりは少し遅い。この場合、ダウン制御信号（ｄｎ）は相対的に短いパルス幅を有し、パルス幅フィルタ６２の遅延回路（ＤＬ）の遅延時間の間は活性化を維持することができない。したがって、補助ダウン信号（ａｄｎ）は活性化ができない。この場合、第２電荷ポンプ６８は非活性化状態になって第１結合信号（Ｉａ）は陰の値を有し、第１電荷ポンプ６４により唯一に発生される。したがって、第１結合電流（Ｉａ）のレベルは−Ｉｐである。また、この場合、第３電荷ポンプ６６と第４電荷ポンプ７０は全て活性化され、第３電荷ポンプ６６から出力された陰の第３出力電流（Ｉ３）と第４電荷ポンプ７０から出力された陰の第４出力電流（Ｉ４）の結合で生成された第２結合信号（Ｉｂ）は陰の値を有する。第２結合電流（Ｉｂ）のレベルは−Ｉｃである。

図１３Ｂ−１と係わる第２モード動作で、基準クロック信号（ＲＣＬＫ）は帰還クロック信号（ＶＣＬＫ）より相対的にかなりさきに進む。この場合、アップ信号（ｕｐ）は相対的に長いパルス幅を有し、パルス幅フィルタ６２の遅延回路（ＤＬ）の遅延時間の間に活性化状態を維持する。したがって、補助アップ制御信号（ａｕｐ）は活性化状態になる。第１時間間隔（Ｔ１）の間に位相同期ループ６１は補助アップ制御信号（ａｕｐ）がまだ活性化されてないので第１モードで動作する。第１時間間隔（Ｔ１）後の第２時間間隔（Ｔ２）の間に位相同期ループ６１は、補助アップ制御信号（ａｕｐ）の上昇エッジによって始まった第２モードで動作する。

図１３Ｂ−１で第１時間間隔（Ｔ１）の間に第１結合電流（Ｉａ）は陽の値を有し、第１電荷ポンプ６４が単独で生成され、第２電荷ポンプ６８は初めに非活性化される。そして、この期間の間に第１結合電流（Ｉａ）のレベルはＩｐである。また第１時間間隔（Ｔ１）の間に第２結合電流（Ｉｂ）は陽の値を有し、活性化されている第３電荷ポンプ６６及び第４電荷ポンプ７０のそれぞれの出力電流であるＩ３、Ｉ４の合成によって生成される。したがって、この時間の間に第２合成電流（Ｉｂ）はＩｃである。

図１３Ｂ−１で第２時間間隔（Ｔ２）の間に第１合成電流（Ｉａ）は第２電荷ポンプ６８が活性化されるので第１電荷ポンプ６４と第２電荷ポンプ６８の合計によって生成されて陽の値を有する。第１合成電流（Ｉａ）は第１電荷ポンプ６４の出力（Ｉ１）であるＩｐと第２電荷ポンプ６８の出力Ｉ２である（ｎ−１）Ｉｐとの合計と等しく、（ｎ）Ｉｐとなる。また第２時間間隔（Ｔ２）の間に第２合成電流（Ｉｂ）は第３電荷ポンプ６６が活性化されていて、第４電荷ポンプ７０は非活性されているので、第３電荷ポンプ６６の単独出力（Ｉ３）によって生成される。したがって、この時間の間、第２合成電流（Ｉｂ
）はＩｃ／ｎになる。

図１３Ｂ−２と係わる第２モード動作で、基準クロック信号（ＲＣＬＫ）は帰還クロック信号（ＶＣＬＫ）より相対的にかなり遅い。この場合、ダウン制御信号（ｄｎ）は相対的に大きいパルス幅を有し、パルス幅フィルタ６２の遅延回路（ＤＬ）の遅延時間の間に活性化を維持する。したがって、補助ダウン制御信号（ａｄｎ）は活性化される。第１時間間隔（Ｔ１）の間に、位相同期ループ６１は前で記述したように補助ダウン制御信号（ａｄｎ）がまだ活性化されていないので第１モードで動作する。第１時間間隔（Ｔ１）から第２時間間隔（Ｔ２）の間、位相同期ループ６１は補助ダウン制御信号（ａｄｎ）の上昇エッジによって始まった第２モードで動作する。

図１３Ｂ−２で、第１時間間隔（Ｔ１）の間、第１結合電流（Ｉａ）は陰の値を有し、第１電荷ポンプ６４が単独で生成させ、第２電荷ポンプ６８は初めに非活性化される。そして、この期間の間に第１結合電流（Ｉａ）のレベルは−Ｉｐである。また第１時間間隔（Ｔ１）の間に、第２結合電流（Ｉｂ）は陰の値を有し、活性化される第３電荷ポンプ６６及び第４電荷ポンプ７０のそれぞれの出力電流であるＩ３、Ｉ４の合成によって生成される。したがって、この時間の間に第２合成電流（Ｉｂ）は−Ｉｃである。

図１３Ｂ−２で、第２時間間隔（Ｔ２）の間に、第１合成電流（Ｉａ）は第２電荷ポンプ６８が活性化されるので第１電荷ポンプ６４と第２電荷ポンプ６８の合計によって生成され、陰の値を有する。第１合成電流（Ｉａ）は第１電荷ポンプ６４の出力（Ｉ１）である−Ｉｐと第２電荷ポンプ６８の出力（Ｉ２）である−（ｎ−１）Ｉｐの合計と等しく、−（ｎ）Ｉｐとなる。また、第２時間間隔（Ｔ２）の間に、第２合成電流（Ｉｂ）は第３電荷ポンプ６６が活性化されていて第４電荷ポンプ７０は非活性化されているので、第３電荷ポンプ６６の単独出力Ｉ３によって生成される。したがって、この時間の間、第２合成電流（Ｉｂ）は−Ｉｃ／ｎとなる。

前記のような方法で、本発明の第４実施形態で、第１モードの動作の間に入力クロック信号（ＲＣＬＫ）と帰還クロック信号（ＶＣＬＫ）は位相と周波数が相対的に類似し、実質的にロック（ｌｏｃｋｅｄ）される。そして、第２電荷ポンプ６８は非活性化され、第１電荷ポンプ６４、第３電荷ポンプ６６、及び第４電荷ポンプ７０は活性化される。したがって、第１合成電流（Ｉａ）は相対的に小さく、第２合成電流は相対的に大きい。

これとは対照的に、入力クロック信号（ＲＣＬＫ）と帰還クロック信号（ＶＣＬＫ）の位相と周波数が似てない場合、位相同期ループが第２モード動作に進入する間に補助アップ／ダウン信号が活性化される。そして、第２モードで動作する間に第１電荷ポンプ６４、第２電荷ポンプ６８、及び第３電荷ポンプ６６は活性状態になって、第４電荷ポンプ７０は非活性化される。したがって、第２モードでは第１合成電流（Ｉａ）は相対的に大きくて、第２合成電流（Ｉｂ）は相対的に小さい。

前記のような方法で、演算増幅器７２のオフセット電圧は、第２合成電流（Ｉｂ）によって制御される。これは前述した図６の実施形態で、制御信号（ｃｏｎ）が演算増幅器に適用されることと等しい効果を得る。

図１４は、図６に示した位相同期ループの第３実施形態で、本発明と従来技術の段階応答を比べた波形図である。
図１４を参照すると、本発明９１が従来技術９３よりさらに早い割合でロッキング（ｌｏｃｋｉｎｇ）になることが分かる。またロッキング（ｌｏｃｋｉｎｇ）になった以後に本発明９１が従来技術９３よりさらに早く正常状態に到逹することが分かる。

本発明の実施形態は、メモリ装置とメモリシステムを含めて、あらゆる種類の集積回路に適用できる。メモリ装置の実施形態で、メモリ装置はアドレス指定が可能な複数のメモリセルを含み、各メモリセルはデータ保存要素を含む。デコーダは外部ソースからアドレスを受信して、アドレス指定が可能なメモリセルの中から、少なくとも一つに近付くためのロー信号とコラム信号を発生する。本発明の実施形態によって構成された位相同期ループは、チップの外部のソースから伝送される信号を受信するためにメモリ装置に適用される。

図１５は、本発明によるメモリシステムのブロック図である。
図１５で、メモリシステムは、命令信号（ＣＯＭ）とアドレス信号（ＢＡ（バンクアドレス）、ＡＤＤ）を発生するメモリ制御器１００及びメモリモジュール３００を含む。メモリモジュール３００は、複数のメモリ装置（３００−１ないし３００−ｎ）を含み、命令信号（ＣＯＭ）とアドレス信号（ＢＡ、ＡＤＤ）を受信し、これに応答してメモリ装置（３００−１ないし３００−ｎ）に保存したり、またはメモリ装置から抽出するためにデータを送信、または受信する。本発明の実施形態による位相同期ループはチップ外部のソースからデータを受信するためにメモリ装置に提供される。

上述では、本発明の好ましい実施の形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しなし範囲で、本発明を多様に修正及び変更させることができる。

１０、２０、４０、６０：周波数検出器（PFD）
１１，２１、４１、６１：位相同期ループ（PLL）
１２、２２、４４、６４：第１電荷ポンプ（CP）
１４、４６、６８：第２電荷ポンプ（CP）
１６、２４、５０、７２：演算増幅器
１８、２６、５２、７４：電圧制御発振器（VCO）
２８：バイアス電圧発生回路
３０：第２演算増幅器
４２、６２：パルス幅フィルタ（PWF）
４８：制御信号発生器
６６：第３電荷ポンプ（CP）
７０：第４電荷ポンプ（CP）
１００：メモリ制御器
３００：メモリモジュール
３００−１ないし３００−ｎ：メモリ装置

Claims (15)

1. 基準クロック信号と帰還クロック信号を受信し、前記基準クロック信号と前記帰還クロック信号との間の位相差を比較して、前記比較に応答して第１及び第２制御信号を発生する位相検出器と、
   前記第１及び第２制御信号を受信し、前記第１及び第２制御信号に応答して第１電荷ポンプ信号を発生する第１電荷ポンプと、
   前記第１及び第２制御信号を受信し、前記第１制御信号が第１所定時間よりも長い時間の間に活性化されれば第１補助制御信号を発生し、前記第２制御信号が第２所定時間よりも長い時間の間に活性化されれば第２補助制御信号を発生するパルス幅フィルタと、
   前記第１及び第２補助制御信号を受信し、補助電荷ポンプ信号を発生する第２電荷ポンプと、
   前記第１電荷ポンプ信号と前記補助電荷ポンプ信号との組合を受信する第１入力、前記第１及び第２制御信号をそれぞれ受信する第２及び第３入力、制御電圧を受信する第４入力、及び前記第１、第２、第３、及び第４入力に供給される信号に応答して前記制御電圧を発生する出力を備える演算増幅器を備えるループフィルタと、
   前記制御電圧を受信し、前記帰還クロック信号を発生する電圧制御発振器と、
   を備えることを特徴とする位相同期ループ。
2. 前記第１及び第２補助制御信号を受信し、もし前記第１及び第２補助制御信号が活性化されたら第３制御信号を発生する制御信号発生器をさらに備え、前記演算増幅器は前記第３制御信号を受信する第５入力を備えて、前記第３制御信号に応答して前記制御電圧をさらに発生することを特徴とする請求項１に記載の位相同期ループ。
3. 前記制御信号発生器は、
   前記第１補助制御信号を受信する第１入力、前記第２補助制御信号を受信する第２入力、及び前記第３制御信号を発生する出力を有するＯＲゲートを備えることを特徴とする請求項２に記載の位相同期ループ。
4. 前記第１制御信号はアップ制御信号であり、前記第２制御信号はダウン制御信号であることを特徴とする請求項１に記載の位相同期ループ。
5. 前記第１制御信号は前記基準クロック信号の上昇エッジに応答して活性化され、前記第２制御信号は前記帰還クロック信号の上昇エッジに応答して活性化されることを特徴とする請求項４に記載の位相同期ループ。
6. 前記位相同期ループは第１モード動作で動作する際、前記基準クロック信号と前記帰還クロック信号は相対的に周波数の差が小さく、前記位相同期ループは第２モード動作で動作する際、前記基準クロック信号と前記帰還クロック信号は相対的に周波数の差が大きく、前記位相同期ループが前記第１モード動作で動作する際、前記第１電荷ポンプは活性化され前記第２電荷ポンプは非活性化されて、前記位相同期ループが前記第２モード動作で動作する際、前記第１電荷ポンプは活性化され、前記第２電荷ポンプは活性化されることを特徴とする請求項１に記載の位相同期ループ。
7. 基準クロック信号と帰還クロック信号を受信し、前記基準クロック信号と前記帰還クロック信号との間の位相を比較して、前記比較に応答して第１及び第２制御信号を発生する位相検出器と、
   前記第１及び第２制御信号を受信し、前記第１及び第２制御信号に応答して第１電荷ポンプ信号を発生する第１電荷ポンプと、
   前記第１及び第２制御信号を受信し、前記第１制御信号が第１所定時間よりも長い時間の間にアクティブされる際、第１補助制御信号を発生し、前記第２制御信号が第２所定時間よりも長い時間の間にアクティブされる際、第２補助制御信号を発生するパルス幅フィルタと、
   前記第１及び第２補助制御信号を受信し、第２電荷ポンプ信号を発生する第２電荷ポンプと、
   前記第１及び第２制御信号を受信し、第３電荷ポンプ信号を発生する第３電荷ポンプと、
   前記第１及び第２制御信号及び前記第１及び第２補助制御信号を受信し、第４電荷ポンプ信号を発生する第４電荷ポンプと、
   前記第１電荷ポンプ信号と前記第２電荷ポンプ信号との組合を受信する第１入力、前記第３電荷ポンプ信号、前記第４電荷ポンプ信号及び制御電圧信号の組合を受信する第２入力、前記第１及び第２入力に供給される信号に応答して前記制御電圧信号を発生する出力を有する演算増幅器を備えるループフィルタと、
   前記制御電圧信号を受信し、前記帰還クロック信号を発生する電圧制御発振器と、
   を備えることを特徴とする位相同期ループ。
8. 前記位相同期ループは、
   第１モード動作で動作する際、前記基準クロック信号と前記帰還クロック信号は相対的に周波数の差が小さく、前記位相同期ループは第２モード動作で動作する際、前記基準クロック信号と前記帰還クロック信号は相対的に周波数の差が大きく、前記位相同期ループが前記第１モード動作で動作する際、前記第１電荷ポンプ、前記第３電荷ポンプ、及び前記第４電荷ポンプは活性化され、前記第２電荷ポンプは非活性化され、前記位相同期ループが前記第２モード動作で動作する際、前記第１電荷ポンプ、前記第２電荷ポンプ、及び前記第３電荷ポンプは活性化され、前記第４電荷ポンプは非活性化されることを特徴とする請求項７に記載の位相同期ループ。
9. 前記第１電荷ポンプは、
   第１電圧源と第１ノードとの間に直列で接続された第１電流源及び第１電荷ポンプトランジスタ、前記第１ノードと接地基準電圧との間に直列で接続された第２電荷ポンプトランジスタ及び第２電流源を備え、
   前記第１電荷ポンプトランジスタは前記第１制御信号に応答して活性化され、前記第２電荷ポンプトランジスタは前記第２制御信号に応答して活性化され、前記第１電荷ポンプは前記第１ノードに前記第１電荷ポンプ信号を供給することを特徴とする請求項７に記載の位相同期ループ。
10. 前記第２電荷ポンプは、
    第１電圧源と第２ノードとの間に直列で接続された第３電流源及び第３電荷ポンプトランジスタ、及び前記第２ノードと接地基準電圧との間に直列で接続された第４電荷ポンプトランジスタと第４電流源を備え、
    前記第３電荷ポンプトランジスタは前記第１補助制御信号に応答して活性化され、前記第４電荷ポンプトランジスタは前記第２補助制御信号に応答して活性化され、前記第２電荷ポンプは前記第２ノードに前記第２電荷ポンプ信号を供給することを特徴とする請求項７に記載の位相同期ループ。
11. 前記第３電荷ポンプは、
    第１電圧源と第３ノードとの間に直列接続された第５電流源及び第５電荷ポンプトランジスタ、
    前記第３ノードと接地基準電圧との間に直列接続された第６電流源及び第６電荷ポンプトランジスタを備え、前記第５電荷ポンプトランジスタは前記第１制御信号に応答して活性化され、前記第６電荷ポンプトランジスタは前記第２制御信号に応答して活性化され、前記第３電荷ポンプは前記第３ノードに前記第３電荷ポンプ信号を供給することを特徴とする請求項７に記載の位相同期ループ。
12. 前記第４電荷ポンプは、
    第１電圧源と第４ノードとの間に直列接続された第７電流源及び第７及び第８電荷ポンプトランジスタ、前記第４ノードと接地基準電圧との間に直列接続された第９及び第１０電荷ポンプトランジスタ及び第８電流源を備え、前記第７電荷ポンプトランジスタは前記第１制御信号に応答して活性化され、前記第８電荷ポンプトランジスタは前記第１補助制御信号に応答して活性化され、前記第９電荷ポンプトランジスタは前記第２補助制御信号に応答して活性化され、前記第１０電荷ポンプトランジスタは前記第２制御信号に応答して活性化され、前記第４電荷ポンプは前記第４ノードに前記第４電荷ポンプ信号を供給することを特徴とする請求項７に記載の位相同期ループ。
13. それぞれがデータ保存要素を備える複数のアドレス可能なメモリセルと、
    外部ソースからアドレスを受信して前記アドレス可能な少なくとも一つのメモリセルにアクセスするためのロー信号及びコラム信号を発生するデコーダと、
    基準クロック信号と帰還クロック信号を受信して前記基準クロック信号と前記帰還クロック信号の位相差を比較して、前記比較に応答して第１及び第２制御信号を発生する位相検出器と、
    前記第１及び第２制御信号を受信して第１電荷ポンプ信号を発生する第１電荷ポンプと、
    前記第１及び第２制御信号を受信して、前記第１制御信号が第１所定時間よりも長い時間の間に活性化される際、第１補助制御信号を発生し、前記第２制御信号が第２所定時間よりも長い時間の間に活性化される際、第２補助制御信号を発生するパルス幅フィルタと、
    前記第１及び第２補助制御信号を受信して第２電荷ポンプ信号を発生する第２電荷ポンプと、
    前記第１及び第２制御信号を受信して第３電荷ポンプ信号を発生する第３電荷ポンプと、
    前記第１及び第２制御信号及び前記第１及び第２補助制御信号を受信して、第４電荷ポンプ信号を発生する第４電荷ポンプと、
    前記第１電荷ポンプ信号と前記第２電荷ポンプ信号の組合を受信する第１入力、前記第３電荷ポンプ信号、前記第４電荷ポンプ信号及び制御電圧信号の組合を受信する第２入力、前記第１及び第２入力に供給される信号に応答して前記制御電圧信号を発生する出力を有する演算増幅器を備えるループフィルタと、
    前記制御電圧信号を受信して、前記帰還クロック信号を発生する電圧制御発振器を備える位相同期ループと、
    を備えることを特徴とするメモリ装置。
14. 命令及びアドレス信号を発生するメモリ制御器と、
    複数のメモリ装置を備えて、前記命令及びアドレス信号を受信して、前記メモリ装置にデータを保存し、または、前記メモリ装置からデータを読出すメモリモジュールとを備えて、
    各メモリ装置は、
    それぞれがデータ保存要素を備える複数のアドレス可能なメモリセルと、
    前記アドレス信号を受信して前記アドレス可能なメモリセルの少なくとも一つをアクセスするためにロー信号及びコラム信号を発生するデコーダと、
    基準クロック信号と帰還クロック信号を受信して、前記基準クロック信号と前記帰還クロック信号との間の位相を比較して、前記比較に応答して第１及び第２制御信号を発生する位相検出器と、
    前記第１及び第２制御信号を受信して、前記第１及び第２制御信号に応答して第１電荷ポンプ信号を発生する第１電荷ポンプと、
    前記第１及び第２制御信号を受信して、前記第１制御信号が第１所定時間よりも長い時間の間にアクティブされる際、第１補助制御信号を発生し、前記第２制御信号が第２所定時間よりも長い時間の間にアクティブされる際、第２補助制御信号を発生するパルス幅フィルタと、
    前記第１及び第２補助制御信号を受信して、第２電荷ポンプ信号を発生する第２電荷ポンプと、
    前記第１及び第２制御信号を受信して第３電荷ポンプ信号を発生する第３電荷ポンプと、
    前記第１及び第２制御信号及び前記第１及び第２補助制御信号を受信して、第４電荷ポンプ信号を発生する第４電荷ポンプと、
    前記第１電荷ポンプ信号と前記第２電荷ポンプ信号の組合を受信する第１入力、前記第３電荷ポンプ信号、前記第４電荷ポンプ信号及び制御電圧信号の組合を受信する第２入力、前記第１及び第２入力に供給される信号に応答して前記制御電圧信号を発生する出力を有する演算増幅器を備えるループフィルタと、
    前記制御電圧信号を受信して、前記帰還クロック信号を発生する電圧制御発振器を備える位相同期ループと、
    を備えることを特徴とするメモリシステム。
15. 基準クロック信号と帰還クロック信号を位相検出器で受信して、前記基準クロック信号と前記帰還クロック信号との間の位相を比較して、前記比較に応答して第１及び第２制御信号を前記位相検出器から発生する段階と、
    前記第１及び第２制御信号を第１電荷ポンプで受信して、前記第１及び第２制御信号に応答して第１電荷ポンプ信号を発生する段階と、
    前記第１及び第２制御信号をパルス幅フィルタで受信して、前記第１制御信号が第１所定時間よりも長い時間の間にアクティブされる際、第１補助制御信号を前記パルス幅フィルタから発生し、前記第２制御信号が第２所定時間よりも長い時間の間にアクティブされる際、第２補助制御信号を前記パルス幅フィルタから発生する段階と、
    前記第１及び第２補助制御信号を第２電荷ポンプで受信して、第２電荷ポンプ信号を発生する段階と、
    前記第１及び第２制御信号を第３電荷ポンプで受信して第３電荷ポンプ信号を発生する段階と、
    前記第１及び第２制御信号及び前記第１及び第２補助制御信号を第４電荷ポンプで受信して、第４電荷ポンプ信号を発生する段階と、
    前記第１電荷ポンプ信号と前記第２電荷ポンプ信号との組合をループフィルタの第１入力で受信して、前記第３電荷ポンプ信号、前記第４電荷ポンプ信号及び制御電圧信号の組合を受信する前記ループフィルタの第２入力で受信して、前記第１及び第２入力に供給される信号に応答して前記制御電圧信号を前記ループフィルタから発生する段階と、
    前記制御電圧信号を電圧制御発振器で受信して、前記帰還クロック信号を発生する段階と、
    を備えることを特徴とする位相ロッキング方法。

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