JP2002049438A

JP2002049438A - 半導体装置

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Publication number: JP2002049438A
Application number: JP2000235125A
Authority: JP
Inventors: Kazuhisa Suzuki; 和久鈴木; Toshiro Takahashi; 敏郎高橋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-08-03
Filing date: 2000-08-03
Publication date: 2002-02-15

Abstract

(57)【要約】【課題】ＰＬＬ回路単体のジッターを低減することに
よってＬＳＩ内のクロックスキューを低減することがで
きる半導体装置を提供する。【解決手段】ＣＭＯＳゲートアレイによる論理ＬＳＩ
を構成するＰＬＬ回路を用いたクロック位相合わせ回路
であって、内部ループでフィードバックをかけて自己発
振可能なＰＬＬ回路１と、このＰＬＬ回路１の出力部の
クロック信号の位相とクロックツリー末端部のクロック
信号の位相とを合わせるＤＬＬ回路２と、このＤＬＬ回
路２から出力された内部クロック信号を分配するクロッ
クツリー３などから構成され、ＰＬＬ回路１を内部ルー
プで発振させることによってＰＬＬ回路１単体のジッタ
ーを低減してＬＳＩ内のクロックスキューを低減し、か
つＤＬＬ回路２を用いることによってＬＳＩ間のクロッ
クスキューを低減することができる構成となっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置のクロ
ックスキュー低減技術に関し、特にシステムの高速化に
伴い、システムのクロック信号とＬＳＩ内部のクロック
スキューが問題となるＬＳＩにおいて、このＬＳＩ内に
スキューの小さいクロック信号を供給する方法として好
適な半導体装置に適用して有効な技術に関する。

【０００２】

【従来の技術】近年、システムの高速化に伴い、システ
ムのクロック信号とＬＳＩ内部のクロックスキューが問
題となっている。そこで、現状のＬＳＩは、ＰＬＬ（Ｐ
ｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路を用いてシス
テムクロック信号とＬＳＩ内部のクロック信号の位相を
同期させ、またＰＬＬ回路を使用することにより、入力
クロック信号の周波数をＬＳＩ内部で逓倍することがで
きる。

【０００３】このＰＬＬ回路の特性として重要なことは
ジッター性能で、ＰＬＬ回路のジッターがクロックスキ
ューに大きく影響を与える。ＬＳＩの動作周波数を高く
するには、クロックスキュー（＝ＰＬＬ回路のジッタ
ー）を低減しなければならないが、ＰＬＬ回路の多くは
アナログ方式の回路を採用しているため、近年、ＬＳＩ
の電源の低電圧化が進むにつれてノイズなどの影響によ
りジッターの小さいＰＬＬ回路を設計するのが難しくな
っている。

【０００４】たとえば、ＣＭＯＳゲートアレイでは、入
力クロック信号の周波数を逓倍したり、チップ間のクロ
ックスキューを低減する目的でＰＬＬ回路を用いてい
る。このＰＬＬ回路は、クロックツリー末端部のクロッ
ク信号の位相と入力された参照クロック信号の位相とが
合うように位相調整を行うことにより、チップ間でのク
ロックツリー末端部のスキューがなくなるようにしてい
る。

【０００５】なお、このようなＰＬＬ回路に関する技術
としては、たとえば平成２年２月１０日、日本放送出版
協会発行の「電子回路ノウハウ発振回路の完全マスタ
ー」Ｐ３７に記載される技術などが挙げられる。

【０００６】

【発明が解決しようとする課題】ところで、前記のよう
なＰＬＬ回路の技術について、本発明者が検討した結
果、以下のようなことが明らかとなった。以下におい
て、ＰＬＬ回路を用いたクロック位相合わせ回路を示す
図１２、この図１２の回路を含むＬＳＩの接続を示す図
１３を用いて、本発明の前提となるＬＳＩの一例を説明
する。

【０００７】図１２のように、ＰＬＬ回路を用いたクロ
ック位相合わせ回路は、ＰＬＬ回路１１、クロックツリ
ー１３、ディレイ回路１６などからなり、外部クロック
信号から内部クロック信号が生成されるような構成とな
っている。このＰＬＬ回路１１を用いたクロック位相合
わせ回路を含むＬＳＩは、図１３のように接続され、各
ＬＳＩ（１〜ｎ）に対して外部クロック信号が共通に入
力されている。

【０００８】前記ＰＬＬ回路を用いたクロック位相合わ
せ回路を含むＬＳＩでは、ＰＬＬ回路１１から出力され
たクロック信号は必要に応じて分周器１５で分周された
後にクロックツリー１３に供給され、クロックツリー１
３の末端部で各フリップフロップ回路１４にクロック信
号が供給される。フリップフロップ回路１４に供給され
たクロック信号と同相のクロック信号がＰＬＬ回路１１
にフィードバックされる。ＰＬＬ回路１１はＬＳＩ外部
から入力されたクロック信号とフィードバッククロック
信号の位相を比較して位相合わせを行う。

【０００９】この場合に、フィードバックループにＰＬ
Ｌ回路１１の参照クロック信号を入力する入力回路とデ
ィレイが等しいディレイ回路１６を挿入することによ
り、ＬＳＩ外部のクロック信号とフリップフロップ回路
１４に供給されるクロック信号の位相が等しくなり、Ｌ
ＳＩ間のクロック信号の位相も等しくなる。この時、フ
ィードバックループにノイズなどによるジッターが生じ
ると、ＰＬＬ回路１１はジッターを含んだクロック信号
に位相を合わせようとするため、ＰＬＬ回路１１単体の
ジッターが増大してしまい、その結果、ＬＳＩ内のクロ
ックスキューが増大してしまう。

【００１０】従って、前記のようなＰＬＬ回路において
は、ＰＬＬ回路単体のジッターが小さくても、クロック
ツリーにノイズが加わるなどしてクロックツリーの末端
部の位相がジッターを含んでいると、ＰＬＬ回路はその
ジッターを含んだ位相に合わせようとするためにＰＬＬ
回路の出力クロック信号のジッターが増加し、結果的に
チップ内のクロックスキューが増大してしまうことが考
えられる。

【００１１】そこで、本発明の目的は、ＰＬＬ回路を用
いたクロック位相合わせ回路を含むＬＳＩにおいて、Ｐ
ＬＬ回路単体のジッターを低減することによってＬＳＩ
内のクロックスキューを低減することができる半導体装
置を提供するものである。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１４】本発明において、ＰＬＬ回路はクロックツ
リーの末端部の位相に対して位相合わせを行うのではな
く、ＰＬＬ回路の内部でフィードバックをかけて自己発
振させることにより、ノイズなどの影響をなくし、ＰＬ
Ｌ回路単体のジッターを低減し、かつチップ間でＰＬＬ
回路の出力部のクロック信号の位相を合わせる。そのま
までは、チップによってクロックツリー末端部の位相が
異なってしまうので、ＰＬＬ回路の出力部のクロック信
号の位相とクロックツリー末端部のクロック信号の位相
を合わせるためにＤＬＬ（ＤｅｌａｙＬｏｃｋｅｄ
Ｌｏｏｐ）を用いることにより、ＬＳＩ間でのクロック
スキューをなくすようにしたものである。

【００１５】すなわち、本発明による半導体装置は、内
部ループでフィードバックをかけて自己発振可能なＰＬ
Ｌ回路と、このＰＬＬ回路の出力部のクロック信号の位
相とクロックツリー末端部のクロック信号の位相とを合
わせるＤＬＬ回路とを有するものである。これにより、
ＰＬＬ回路を内部ループで発振させることによりＰＬＬ
回路単体のジッターを低減してＬＳＩ内のクロックスキ
ューを低減し、かつＤＬＬ回路を用いることによりＬＳ
Ｉ間のクロックスキューを低減することができる。

【００１６】前記半導体装置の構成において、ＰＬＬ回
路は、このＰＬＬ回路から出力されたクロック信号を分
周する分周器と、ＰＬＬ回路の参照クロック信号を入力
する入力回路とディレイが等しいディレイ回路とを、Ｐ
ＬＬ回路のフードバックループに接続するようにしたも
のである。

【００１７】さらに、前記半導体装置を構成する第１の
ＤＬＬ回路は、ＰＬＬ回路からの出力クロック信号の位
相とクロックツリー末端部からのフィードバッククロッ
ク信号の位相とを比較する位相比較器と、この位相比較
器の出力信号をクロック信号に用いたシフトレジスタと
を組み合わせ、ディレイ回路のディレイ値をシフトレジ
スタの出力結果に応じて変えて、電源投入時のみ位相合
わせを行うようにしたものである。

【００１８】また、第２のＤＬＬ回路は、ＰＬＬ回路か
らの出力クロック信号の位相とクロックツリー末端部か
らのフィードバッククロック信号の位相とを比較する位
相比較器と、この位相比較器からのアップ信号／ダウン
信号に応じてインクリメント／デクリメントするアップ
ダウンカウンタとを組み合わせ、ディレイ回路のディレ
イ値をアップダウンカウンタの出力結果に応じて変え
て、動作時に位相が大きくずれた場合のみ位相合わせを
行うようにしたものである。

【００１９】さらに、第３のＤＬＬ回路は、ＰＬＬ回路
からの出力クロック信号の位相とクロックツリー末端部
からのフィードバッククロック信号の位相とを比較する
位相比較器と、この位相比較器からのアップ信号／ダウ
ン信号に応じてレベルを生成するチャージポンプとを組
み合わせ、ディレイ回路のディレイ値をチャージポンプ
のレベルに応じて変えて、アナログ的に位相合わせを行
うようにしたものである。

【００２０】よって、前記半導体装置によれば、ＰＬＬ
回路単体のジッターを低減することにより、ＬＳＩ内の
クロックスキューを低減することができる。この結果、
ＬＳＩ内のクロックスキューを低減することにより、Ｌ
ＳＩの動作周波数を向上させることができる。また、Ｌ
ＳＩ間のクロックスキューも低減できるので、システム
全体の動作周波数を向上させることができる。

【００２１】すなわち、ＬＳＩの最大動作周波数を向上
するには、フリップフロップ回路、通常ゲートのディレ
イを低減するとともに、クロックスキューを低減するこ
とが重要となる。前述のような本発明の前提となるＬＳ
Ｉのクロック位相合わせ方法では、フィードバック系に
ノイズなどによりジッターが生じると、ＰＬＬ回路がそ
のジッターを持った位相に合わせようとするためにＰＬ
Ｌ回路単体のジッターが増え、結果的にクロックスキュ
ーが増えてしまう。これに対して、本発明では、ＰＬＬ
回路を自己発振させるためにＰＬＬ回路単体のジッター
を小さくすることができ、クロックスキューも低減する
ことができる。その結果、ＬＳＩの最大動作周波数を向
上することができる。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００２３】（実施の形態１）図１は本発明の実施の形
態１の半導体装置において、ＰＬＬ回路を用いたクロッ
ク位相合わせ回路を示すブロック図、図２はＰＬＬ回路
を示すブロック図、図３はＤＬＬ回路を示すブロック
図、図４は位相比較器を示す回路図、図５はシフトレジ
スタとステップ制御ディレイ回路を示す回路図、図６は
ディレイ調整のシーケンスを示すタイミング図である。

【００２４】まず、図１により、本実施の形態の半導体
装置における、ＰＬＬ回路を用いたクロック位相合わせ
回路の一例の構成を説明する。本実施の形態のＰＬＬ回
路を用いたクロック位相合わせ回路は、たとえばＣＭＯ
Ｓゲートアレイによる論理ＬＳＩとされ、内部ループで
フィードバックをかけて自己発振可能なＰＬＬ回路１
と、このＰＬＬ回路１の出力部のクロック信号の位相と
クロックツリー末端部のクロック信号の位相とを合わせ
るＤＬＬ回路２と、このＤＬＬ回路２から出力された内
部クロック信号を分配するクロックツリー３などからな
り、外部クロック信号が入力され、この外部クロック信
号から内部クロック信号が生成され、ＬＳＩを構成する
各論理ブロック（図示せず）に接続される各フリップフ
ロップ回路（ＦＦ）４に供給されるような構成となって
いる。

【００２５】ＰＬＬ回路１は、たとえば図２に示すよう
に、ＬＳＩ外部入力の参照クロック信号とフィードバッ
ククロック信号の位相を比較する位相周波数比較器ＰＦ
Ｃと、この位相周波数比較器ＰＦＣの出力（アップ信号
ＵＰ、ダウン信号ＤＮ）を受けてレベルを生成するチャ
ージポンプＣＰと、このチャージポンプＣＰの出力から
発振器を制御するレベルを生成するループフィルタ容量
Ｃ１，Ｃ２を含む電圧−電流変換回路ＶＩ１〜ＶＩ３
と、位相周波数比較器ＰＦＣの出力を受けてレベルを生
成する時間−電流変換回路ＴＩと、電圧−電流変換回路
ＶＩ１〜ＶＩ３と時間−電流変換回路ＴＩの出力演算結
果を受けて発振する電流制御発振回路ＣＣＯと、この電
流制御発振回路ＣＣＯの出力クロック信号を分周する分
周器５と、フィードバックループに挿入される、参照ク
ロック信号を入力する入力回路とディレイが等しいディ
レイ回路６などから構成されている。図２では、ループ
フィルタが２段で構成されたＰＬＬ回路１を例に示した
が、ＰＬＬ回路１は必ずしも図２のタイプでなくても構
わない。

【００２６】ＤＬＬ回路２は、たとえば図３に示すよう
に、ＰＬＬ回路１からの出力クロック信号の位相とクロ
ックツリー３の末端部からのフィードバッククロック信
号の位相を比較する位相比較器ＰＤと、この位相比較器
ＰＤの出力信号（カウントアップ信号ＣＯＵＮＴＵ
Ｐ）をクロック信号に用いたシフトレジスタＳＲＥＧ
と、このシフトレジスタＳＲＥＧの出力結果に応じてス
テップ状にディレイ値を変えるステップ制御ディレイ回
路ＳＣＤなどから構成されている。このＤＬＬ回路２で
は、位相比較器ＰＤで位相比較をした結果、ＰＬＬ回路
１の出力クロック信号の位相の方が早い場合、カウント
アップ信号ＣＯＵＮＴＵＰが出力され、シフトレジス
タＳＲＥＧが１ビットシフトしてステップ制御ディレイ
回路ＳＣＤのディレイパスが切り替わり、ディレイ値が
大きくなる。ＰＬＬ回路１の出力クロック信号の位相の
方が早い間、同じ動作を繰り返し、出力クロック信号と
フィードバッククロック信号の位相がほぼ揃い、カウン
トアップ信号ＣＯＵＮＴＵＰが出力されなくなった所
でディレイ値が固定される。

【００２７】このＤＬＬ回路２の位相比較器ＰＤは、た
とえば図４に示すように、ＰＬＬ回路１の出力クロック
信号とクロックツリー３の末端部からのフィードバック
クロック信号がそれぞれ入力される、２系統の複数のイ
ンバータおよび複数のＮＡＮＤゲートからなる論理回路
から構成されている。この位相比較器ＰＤでは、ＰＬＬ
回路１の出力クロック信号に対してフィードバッククロ
ック信号の位相が遅れている場合にはカウントアップ信
号ＣＯＵＮＴＵＰとしてアップ信号ＵＰを、進んでい
る場合にはダウン信号ＤＮをそれぞれ出力する。

【００２８】ＤＬＬ回路２のシフトレジスタＳＲＥＧと
ステップ制御ディレイ回路ＳＣＤは、たとえば図５に示
すように、位相比較器ＰＤからのカウントアップ信号Ｃ
ＯＵＮＴＵＰやパワーオンリセット信号がそれぞれ入
力される、ｎ段のフリップフロップおよびインバータか
らなるシフトレジスタＳＲＥＧと、ＰＬＬ回路１の出力
クロック信号と各シフトレジスタＳＲＥＧの出力信号が
それぞれ入力される、ｎ段のＮＡＮＤゲートおよびイン
バータからなるステップ制御ディレイ回路ＳＣＤから構
成されている。このシフトレジスタＳＲＥＧでは、カウ
ントアップ信号ＣＯＵＮＴＵＰが入力される度に次段
のシフトレジスタＳＲＥＧに“Ｈ”信号が伝播してい
き、出力信号ＤＣ１〜ＤＣｎが“Ｈ”レベルになった所
でクロック信号が折り返されるようになるので、ディレ
イが増加する。このステップ制御ディレイ回路ＳＣＤ
は、図５に示した回路以外に負荷容量でディレイ値を調
整する方式でもよい。

【００２９】クロックツリー３は、ＤＬＬ回路２から出
力された内部クロック信号を分配して、複数の論理ブロ
ックのそれぞれに接続された各フリップフロップ回路４
に供給するクロック信号分配回路である。

【００３０】次に、本実施の形態の作用について、図６
により、ディレイ調整のシーケンスを説明する。

【００３１】たとえば、ＰＬＬ回路１の出力クロック信
号とフィードバッククロック信号の位相が揃っていない
間は、カウントアップ信号ＣＯＵＮＴＵＰが出力され
て、シフトレジスタＳＲＥＧに“Ｈ”信号が伝播してい
く。この際に、フィードバッククロック信号が遅らされ
る形で位相がずれていき、シフトレジスタＳＲＥＧの出
力信号ＤＣ３まで“Ｈ”レベルになった所でＰＬＬ回路
１の出力クロック信号とフィードバッククロック信号の
位相が揃い、ディレイはそこで固定される。

【００３２】すなわち、１段目のシフトレジスタＳＲＥ
Ｇの出力信号ＤＣ１でフィードバッククロック信号が遅
れる方向にディレイ調整され、さらに２段目、３段目の
シフトレジスタＳＲＥＧの出力信号ＤＣ２，ＤＣ３でフ
ィードバッククロック信号が遅れる方向にディレイ調整
されることで、ＰＬＬ回路１の出力クロック信号とフィ
ードバッククロック信号の位相が揃う。このように位相
が揃うと、次段以降のシフトレジスタＳＲＥＧの出力信
号ＤＣ４〜ＤＣｎは“Ｌ”レベルになる。

【００３３】このＰＬＬ回路１の出力クロック信号とフ
ィードバッククロック信号のディレイ調整においては、
常に位相調整を行うと、それ自体がジッターの原因とな
る可能性があるので、ＬＳＩの通常動作時に温度変化な
どにより位相が大きくずれない限り、ディレイ調整はＬ
ＳＩの起動時、電源投入時のみ行った方がよい。

【００３４】従って、本実施の形態によれば、ＰＬＬ回
路１から出力されたクロック信号を必要に応じてＰＬＬ
回路１の内部の分周器５で分周し、ＰＬＬ回路１の内部
でフィードバックループをかけ、この時、フィードバッ
クループにＰＬＬ回路１の参照クロック信号を入力する
入力回路とディレイが等しいディレイ回路６を挿入する
ことにより、ＬＳＩ外部のクロック信号とＰＬＬ回路１
の出力クロック信号の位相が等しくなる。また、ＰＬＬ
回路１の内部ループを介してフィードバックさせるの
で、フィードバッククロック信号は位相変動が少なく、
ＰＬＬ回路１のジッターも低く抑えることができる。

【００３５】さらに、ＬＳＩ間でフリップフロップ回路
４に供給されるクロック信号の位相が揃わない問題につ
いては、位相を揃えるためにＤＬＬ回路２を用いること
により、ＰＬＬ回路１から出力されたクロック信号とク
ロックツリー３の末端部でのクロック信号の位相を揃え
ることができる。これにより、ＬＳＩ間でフリップフロ
ップ回路４には同じ位相のクロック信号を供給すること
ができる。なお、クロックツリー３の末端部ではノイズ
などにより多少のジッターが生じるが、ＰＬＬ回路１単
体のジッターが小さいので、トータルでのジッターは前
述した前提技術のＬＳＩよりも低減することができる。

【００３６】（実施の形態２）図７は本発明の実施の形
態２の半導体装置におけるＰＬＬ回路を用いたクロック
位相合わせ回路において、ＤＬＬ回路を示すブロック図
である。

【００３７】本実施の形態のＰＬＬ回路を用いたクロッ
ク位相合わせ回路は、前記実施の形態１と同様に、たと
えばＣＭＯＳゲートアレイによる論理ＬＳＩとされ、内
部ループでフィードバックをかけて自己発振可能なＰＬ
Ｌ回路１と、このＰＬＬ回路１の出力部のクロック信号
の位相とクロックツリー末端部のクロック信号の位相と
を合わせるＤＬＬ回路２ａと、このＤＬＬ回路２ａから
出力された内部クロック信号を分配するクロックツリー
３などから構成され、前記実施の形態１との相違点は、
ＤＬＬ回路２ａの回路構成を変更して、ＬＳＩの動作時
に位相が大きくずれた場合のみ位相合わせを行うように
した点である。

【００３８】すなわち、前記実施の形態１では、ＤＬＬ
回路２による位相合わせは電源投入時のみ行う方式を示
し、その方が望ましいと述べたが、ＬＳＩの動作時に位
相が大きくずれた場合を考えて、ＬＳＩの通常動作時に
も位相が揃わなくなったら位相合わせを行う方式が本実
施の形態である。

【００３９】本実施の形態におけるＤＬＬ回路２ａは、
たとえば図７に示すように、ＰＬＬ回路１からの出力ク
ロック信号の位相とクロックツリー３の末端部からのフ
ィードバッククロック信号の位相を比較する位相比較器
ＰＤと、この位相比較器ＰＤからのアップ信号ＵＰ／ダ
ウン信号ＤＮに応じてインクリメント／デクリメントす
るアップダウンカウンタＵＤＣと、このアップダウンカ
ウンタＵＤＣの出力で設定されるレジスタＲＥＧと、こ
のレジスタＲＥＧの値をデコードするデコーダＤＥＣ
と、このデコーダＤＥＣの出力に応じてステップ状にデ
ィレイ値を変えるステップ制御ディレイ回路ＳＣＤなど
から構成されている。

【００４０】このＤＬＬ回路２ａにおいては、ＰＬＬ回
路１の出力クロック信号とフィードバッククロック信号
の位相比較を行って、フィードバッククロック信号の位
相が遅れていたらアップ信号ＵＰでアップダウンカウン
タＵＤＣをインクリメントし、進んでいたらダウン信号
ＤＮでデクリメントすることにより、レジスタＲＥＧを
設定し、このレジスタＲＥＧの値をデコーダＤＥＣでデ
コードしてステップ制御ディレイ回路ＳＣＤを制御す
る。アップダウンカウンタＵＤＣは、位相誤差が小さい
ときはインクリメント／デクリメントしないように設定
して、ＤＬＬ回路２ａ自体のジッターの発生源にならな
いようにする。

【００４１】従って、本実施の形態によれば、ＤＬＬ回
路２ａの回路構成を変更することにより、ＬＳＩの動作
時に位相が大きくずれた場合のみ位相合わせを行うこと
ができる。この場合に、前記実施の形態１と同様に、Ｌ
ＳＩ外部のクロック信号とＰＬＬ回路１の出力クロック
信号の位相が等しくなり、またＰＬＬ回路１のジッター
も低く抑えることができ、さらにＰＬＬ回路１から出力
されたクロック信号とクロックツリー３の末端部でのク
ロック信号の位相を揃えて、ＬＳＩ間でフリップフロッ
プ回路４には同じ位相のクロック信号を供給することが
できる。

【００４２】（実施の形態３）図８は本発明の実施の形
態３の半導体装置におけるＰＬＬ回路を用いたクロック
位相合わせ回路において、ＤＬＬ回路を示すブロック
図、図９はチャージポンプを示す回路図、図１０は電圧
−電流変換回路を示す回路図、図１１は電流制御ディレ
イ回路を示す回路図である。

【００４３】本実施の形態のＰＬＬ回路を用いたクロッ
ク位相合わせ回路は、前記実施の形態１および２と同様
に、たとえばＣＭＯＳゲートアレイによる論理ＬＳＩと
され、内部ループでフィードバックをかけて自己発振可
能なＰＬＬ回路１と、このＰＬＬ回路１の出力部のクロ
ック信号の位相とクロックツリー末端部のクロック信号
の位相とを合わせるＤＬＬ回路２ｂと、このＤＬＬ回路
２ｂから出力された内部クロック信号を分配するクロッ
クツリー３などから構成され、前記実施の形態１および
２との相違点は、ＤＬＬ回路２ｂの回路構成を変更し
て、アナログ的に位相合わせを行うようにした点であ
る。

【００４４】すなわち、前記実施の形態１および２のよ
うに、ステップ制御ディレイ回路ＳＣＤではＰＬＬ回路
１の出力クロック信号とフィードバッククロック信号の
位相差の最大値はディレイの刻み幅となってしまうの
で、原理的に位相を完全に揃えることができるアナログ
方式が本実施の形態である。

【００４５】本実施の形態におけるＤＬＬ回路２ｂは、
たとえば図８に示すように、ＰＬＬ回路１からの出力ク
ロック信号の位相とクロックツリー３の末端部からのフ
ィードバッククロック信号の位相を比較する位相比較器
ＰＤと、この位相比較器ＰＤからのアップ信号ＵＰ／ダ
ウン信号ＤＮに応じてレベルを生成するチャージポンプ
ＣＰと、このチャージポンプＣＰのレベルに応じて変換
するループフィルタ容量Ｃを含む電圧−電流変換回路Ｖ
Ｉと、この電圧−電流変換回路ＶＩからのレベル電圧Ｖ
Ｐ／ＶＮに応じてディレイ値を変える電流制御ディレイ
回路ＣＣＤなどから構成されている。

【００４６】このＤＬＬ回路２ｂにおいては、ＰＬＬ回
路１の出力クロック信号とフィードバッククロック信号
の位相差に応じてアップ信号ＵＰまたはダウン信号ＤＮ
が位相比較器ＰＤから出力され、アップ／ダウン信号を
受けてチャージポンプＣＰがレベルを生成する。このチ
ャージポンプＣＰのレベルに応じて電圧−電流変換回路
ＶＩが電流制御ディレイ回路ＣＣＤの制御信号を生成
し、その制御信号に応じて電流制御ディレイ回路ＣＣＤ
のディレイが変化する。前述したようにクロック信号系
の位相変動が大きい場合、常に位相比較を行うとＤＬＬ
回路２ｂ自体がジッターの発生源になってしまうので、
位相変動が比較的小さい場合に有効である。

【００４７】チャージポンプＣＰは、たとえば図９に示
すように、ＰＭＯＳトランジスタ、ＮＭＯＳトランジス
タ、インバータおよび容量からなり、アップ信号ＵＰが
入力されると、ＰＭＯＳトランジスタＭＰがＯＮして容
量Ｃに電荷をチャージして出力電圧ＶＣＰの電圧を高く
し、ダウン信号ＤＮが入力されると、ＮＭＯＳトランジ
スタＭＮがＯＮして容量Ｃから電荷がディスチャージし
て出力電圧ＶＣＰの電圧を低くする。

【００４８】電圧−電流変換回路ＶＩは、たとえば図１
０に示すように、ＰＭＯＳトランジスタおよびＮＭＯＳ
トランジスタからなり、チャージポンプＣＰの出力電圧
ＶＣＰに応じた電流ｉをカレントミラー回路でｎ倍に増
幅した後、電圧ＶＮ、ＶＰの電位を生成する。

【００４９】電流制御ディレイ回路ＣＣＤは、たとえば
図１１に示すように、ｎ段のＰＭＯＳトランジスタおよ
びＮＭＯＳトランジスタからなり、インバータチェーン
の電源側にＰＭＯＳトランジスタを、グランド側にＮＭ
ＯＳトランジスタを挿入して、それらのＰＭＯＳ／ＮＭ
ＯＳトランジスタのゲートをそれそれ電圧ＶＰ／ＶＮで
制御することにより、インバータチェーンのディレイを
制御する。

【００５０】従って、本実施の形態によれば、ＤＬＬ回
路２ｂの回路構成を変更することにより、アナログ的に
位相合わせを行うことができる。この場合に、前記実施
の形態１および２と同様に、ＬＳＩ外部のクロック信号
とＰＬＬ回路１の出力クロック信号の位相が等しくな
り、またＰＬＬ回路１のジッターも低く抑えることがで
き、さらにＰＬＬ回路１から出力されたクロック信号と
クロックツリー３の末端部でのクロック信号の位相を揃
えて、ＬＳＩ間でフリップフロップ回路４には同じ位相
のクロック信号を供給することができる。

【００５１】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００５２】たとえば、本発明のＬＳＩを構成するＰＬ
Ｌ回路、ＤＬＬ回路のブロック構成、さらにこれらの回
路を構成する回路構成については、前述した例に限定さ
れるものではなく、同様の機能を有するブロック構成お
よび回路構成に種々変更することが可能である。

【００５３】また、本発明は、ＰＬＬ回路を内蔵したＬ
ＳＩに効果的であるが、さらにＰＬＬ回路を内蔵したＬ
ＳＩを用いて構築したシステムなどについても応用する
ことができる。

【００５４】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５５】（１）内部ループでフィードバックをかけ
て自己発振可能なＰＬＬ回路と、このＰＬＬ回路の出力
部のクロック信号の位相とクロックツリー末端部のクロ
ック信号の位相とを合わせるＤＬＬ回路とを有すること
で、ＰＬＬ回路単体のジッターを低減することができる
ので、ＬＳＩ内のクロックスキューを低減することが可
能となる。

【００５６】（２）前記（１）により、ＬＳＩ内のクロ
ックスキューを低減することができるので、ＬＳＩの動
作周波数を向上させることが可能となる。

【００５７】（３）前記（１）により、ＬＳＩ間のクロ
ックスキューを低減することができるので、システム全
体の動作周波数を向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の半導体装置において、
ＰＬＬ回路を用いたクロック位相合わせ回路を示すブロ
ック図である。

【図２】本発明の実施の形態１の半導体装置において、
ＰＬＬ回路を示すブロック図である。

【図３】本発明の実施の形態１の半導体装置において、
ＤＬＬ回路を示すブロック図である。

【図４】本発明の実施の形態１の半導体装置において、
位相比較器を示す回路図である。

【図５】本発明の実施の形態１の半導体装置において、
シフトレジスタとステップ制御ディレイ回路を示す回路
図である。

【図６】本発明の実施の形態１の半導体装置において、
ディレイ調整のシーケンスを示すタイミング図である。

【図７】本発明の実施の形態２の半導体装置におけるＰ
ＬＬ回路を用いたクロック位相合わせ回路において、Ｄ
ＬＬ回路を示すブロック図である。

【図８】本発明の実施の形態３の半導体装置におけるＰ
ＬＬ回路を用いたクロック位相合わせ回路において、Ｄ
ＬＬ回路を示すブロック図である。

【図９】本発明の実施の形態３の半導体装置において、
チャージポンプを示す回路図である。

【図１０】本発明の実施の形態３の半導体装置におい
て、電圧−電流変換回路を示す回路図である。

【図１１】本発明の実施の形態３の半導体装置におい
て、電流制御ディレイ回路を示す回路図である。

【図１２】本発明の前提となる半導体装置におけるＰＬ
Ｌ回路を用いたクロック位相合わせ回路を示すブロック
図である。

【図１３】本発明の前提となる半導体装置の接続を示す
説明図である。

【符号の説明】

１，１１ＰＬＬ回路２，２ａ，２ｂＤＬＬ回路３，１３クロックツリー４，１４フリップフロップ回路５，１５分周器６，１６ディレイ回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０３Ｌ 7/08 Ｈ０３Ｌ 7/08 Ｊ５Ｋ０４７Ｈ０４Ｌ 7/033 Ｈ // Ｈ０３Ｋ 5/13 Ｈ０４Ｌ 7/02 ＢＨ０４Ｌ 25/40 Ｆターム(参考） 5B079 BC03 BC07 CC02 CC14 DD08 DD13 5F038 BG02 BG05 BG06 BH19 CA04 CD09 DF01 EZ20 5J001 AA05 BB00 BB05 BB10 BB12 BB14 BB20 BB22 BB23 BB24 DD01 DD09 5J106 AA04 CC21 CC52 CC58 DD19 DD32 DD39 KK00 KK17 KK25 5K029 AA02 DD04 DD15 LL08 LL19 5K047 AA06 AA08 GG09 GG45 MM27 MM36 MM46 MM55 MM58 MM63

Claims

【特許請求の範囲】

【請求項１】内部ループでフィードバックをかけて自
己発振可能なＰＬＬ回路と、前記ＰＬＬ回路の出力部のクロック信号の位相とクロッ
クツリー末端部のクロック信号の位相とを合わせるＤＬ
Ｌ回路とを有することを特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置であって、前記ＰＬＬ回路は、前記ＰＬＬ回路から出力されたクロ
ック信号を分周する分周器と、前記ＰＬＬ回路の参照ク
ロック信号を入力する入力回路とディレイが等しいディ
レイ回路とを有し、前記ＰＬＬ回路のフードバックループに前記分周器と前
記ディレイ回路とが接続されていることを特徴とする半
導体装置。
【請求項３】請求項１記載の半導体装置であって、前記ＤＬＬ回路は、前記ＰＬＬ回路からの出力クロック
信号の位相と前記クロックツリー末端部からのフィード
バッククロック信号の位相とを比較する位相比較器と、
前記位相比較器の出力信号をクロック信号に用いたシフ
トレジスタと、前記シフトレジスタの出力結果に応じて
ディレイ値を変えるディレイ回路とを有し、前記位相比較器と前記シフトレジスタとを組み合わせて
前記ディレイ回路のディレイ値を変え、電源投入時のみ
位相合わせを行うことを特徴とする半導体装置。
【請求項４】請求項１記載の半導体装置であって、前記ＤＬＬ回路は、前記ＰＬＬ回路からの出力クロック
信号の位相と前記クロックツリー末端部からのフィード
バッククロック信号の位相とを比較する位相比較器と、
前記位相比較器からのアップ信号／ダウン信号に応じて
インクリメント／デクリメントするアップダウンカウン
タと、前記アップダウンカウンタの出力結果に応じてデ
ィレイ値を変えるディレイ回路とを有し、前記位相比較器と前記アップダウンカウンタとを組み合
わせて前記ディレイ回路のディレイ値を変え、動作時に
位相が大きくずれた場合のみ位相合わせを行うことを特
徴とする半導体装置。
【請求項５】請求項１記載の半導体装置であって、前記ＤＬＬ回路は、前記ＰＬＬ回路からの出力クロック
信号の位相と前記クロックツリー末端部からのフィード
バッククロック信号の位相とを比較する位相比較器と、
前記位相比較器からのアップ信号／ダウン信号に応じて
レベルを生成するチャージポンプと、前記チャージポン
プのレベルに応じてディレイ値を変えるディレイ回路と
を有し、前記位相比較器と前記チャージポンプとを組み合わせて
前記ディレイ回路のディレイ値を変え、アナログ的に位
相合わせを行うことを特徴とする半導体装置。