JPH10190448A - 位相比較回路及び信号発生回路 - Google Patents
位相比較回路及び信号発生回路Info
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- JPH10190448A JPH10190448A JP8348353A JP34835396A JPH10190448A JP H10190448 A JPH10190448 A JP H10190448A JP 8348353 A JP8348353 A JP 8348353A JP 34835396 A JP34835396 A JP 34835396A JP H10190448 A JPH10190448 A JP H10190448A
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- circuit
- internal
- input
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 高周波で動作するＬＳＩチップに於いて、正
確に基準クロック信号と内部クロック信号との同期をと
り、入力回路による同期のずれを起こさない位相比較回
路及び信号発生回路を提供する。 【解決手段】 外部から入力される基準クロック信号と
参照電圧信号、および内部で生成される内部クロック信
号とが直接入力される位相比較器。位相比較器３は位相
差を電位差に変換する積分回路と、積分回路から出力さ
れた電位差を増幅する増幅器とで構成され、基準クロッ
ク信号と内部クロック信号との位相差を増幅した後出力
する。これにより従来避けられなかった入力回路１など
による遅延の影響を避けることができ、正確な内部クロ
ック信号を生成することができる。また位相差は、積分
ノードの微少な電位差に変換されてからセンスアンプで
増幅されるので、ロジックの速度（周波数）に依存しな
い位相比較器を得ることができる。
確に基準クロック信号と内部クロック信号との同期をと
り、入力回路による同期のずれを起こさない位相比較回
路及び信号発生回路を提供する。 【解決手段】 外部から入力される基準クロック信号と
参照電圧信号、および内部で生成される内部クロック信
号とが直接入力される位相比較器。位相比較器３は位相
差を電位差に変換する積分回路と、積分回路から出力さ
れた電位差を増幅する増幅器とで構成され、基準クロッ
ク信号と内部クロック信号との位相差を増幅した後出力
する。これにより従来避けられなかった入力回路１など
による遅延の影響を避けることができ、正確な内部クロ
ック信号を生成することができる。また位相差は、積分
ノードの微少な電位差に変換されてからセンスアンプで
増幅されるので、ロジックの速度（周波数）に依存しな
い位相比較器を得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は位相比較回路及び信
号発生回路に係り、特に高周波数でなおかつ小振幅の信
号を用いる半導体集積回路に好適なものである。
号発生回路に係り、特に高周波数でなおかつ小振幅の信
号を用いる半導体集積回路に好適なものである。
【０００２】
【従来の技術】近年、マイクロプロセッサや半導体メモ
リ等の半導体集積回路（ＬＳＩ）は高い周波数で動作す
ることが要求され、それに伴い各ＬＳＩチップ間の同期
をとるためのシステムクロック、或は各ＬＳＩチップ内
の回路の同期をとるための内部クロックの周波数が高ま
ってきている。
リ等の半導体集積回路（ＬＳＩ）は高い周波数で動作す
ることが要求され、それに伴い各ＬＳＩチップ間の同期
をとるためのシステムクロック、或は各ＬＳＩチップ内
の回路の同期をとるための内部クロックの周波数が高ま
ってきている。
【０００３】ＬＳＩチップ外部から供給されたシステム
クロック等の外部クロックとＬＳＩ内部回路との同期を
とるためには位相同期回路（ＰＬＬ：Ｐｈａｓｅ Ｌｏ
ｃｋｅｄ Ｌｏｏｐ）が用いられている。ＰＬＬは、２
つの周波数の位相差に応じて発振器の周波数を制御する
回路である。図３のブロック図を用いてＰＬＬの動作の
仕組みを簡単に説明する。
クロック等の外部クロックとＬＳＩ内部回路との同期を
とるためには位相同期回路（ＰＬＬ：Ｐｈａｓｅ Ｌｏ
ｃｋｅｄ Ｌｏｏｐ）が用いられている。ＰＬＬは、２
つの周波数の位相差に応じて発振器の周波数を制御する
回路である。図３のブロック図を用いてＰＬＬの動作の
仕組みを簡単に説明する。
【０００４】ＰＬＬでは、外部のクロックを入力するた
めの入力回路１と、２つの位相を比較する位相比較器１
１と、位相比較器１１から出力された位相差比較電圧信
号をフィルタリングして制御電圧信号を生成するループ
フィルタ８と、ループフィルタ８で生成された制御電圧
信号に基づいて周波数が制御される。電圧制御発振器９
（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏ
ｓｃｉｌｌａｔｏｒ）により発生された内部クロックｉ
ｃｌｋは位相比較器１１にＰＬＬ１として入力される。
めの入力回路１と、２つの位相を比較する位相比較器１
１と、位相比較器１１から出力された位相差比較電圧信
号をフィルタリングして制御電圧信号を生成するループ
フィルタ８と、ループフィルタ８で生成された制御電圧
信号に基づいて周波数が制御される。電圧制御発振器９
（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏ
ｓｃｉｌｌａｔｏｒ）により発生された内部クロックｉ
ｃｌｋは位相比較器１１にＰＬＬ１として入力される。
【０００５】ここで、外部クロック入力端子５から入力
された基準クロック信号ｃｌｋｉｎは、まず入力回路１
で、増幅等され、ＰＬＬ内で利用できる信号にされる。
その信号と、ＶＣＯ９で発生したクロックの位相が比較
され、比較結果がループフィルタ８を介してＶＣＯ９に
帰還される。ここで、ｃｌｋｉｎとＰＬＬ１との位相が
比較されて、もし、ｃｌｋｉｎに対してＰＬＬ１の位相
が遅れた場合には、ループフィルタ８で生成されれる制
御電圧信号値が増加してＶＣＯ９から出力する周波数を
高くする。
された基準クロック信号ｃｌｋｉｎは、まず入力回路１
で、増幅等され、ＰＬＬ内で利用できる信号にされる。
その信号と、ＶＣＯ９で発生したクロックの位相が比較
され、比較結果がループフィルタ８を介してＶＣＯ９に
帰還される。ここで、ｃｌｋｉｎとＰＬＬ１との位相が
比較されて、もし、ｃｌｋｉｎに対してＰＬＬ１の位相
が遅れた場合には、ループフィルタ８で生成されれる制
御電圧信号値が増加してＶＣＯ９から出力する周波数を
高くする。
【０００６】逆にｃｌｋｉｎに対してＰＬＬ１の位相が
進んだ場合には、同様にしてＶＣＯ９から出力する周波
数を下げて、ｃｌｋｉｎとＰＬＬ１の位相がずれないよ
うに制御される。さらに、ディレイ同期回路（ＤＬＬ：
Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）を用いてｃｌｋ
ｉｎに対して１サイクル遅れた次のクロックの立ち上が
りに同期させることも行われている。ＤＬＬはＰＬＬと
似たような動作を行うが、ちょうど、１サイクルだけ遅
らせる働きを作り出すために、ディレイラインが設けら
れている。つまり、１サイクル分の遅れを作り出すため
のものであり、利用できる周波数範囲が限定される。
進んだ場合には、同様にしてＶＣＯ９から出力する周波
数を下げて、ｃｌｋｉｎとＰＬＬ１の位相がずれないよ
うに制御される。さらに、ディレイ同期回路（ＤＬＬ：
Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）を用いてｃｌｋ
ｉｎに対して１サイクル遅れた次のクロックの立ち上が
りに同期させることも行われている。ＤＬＬはＰＬＬと
似たような動作を行うが、ちょうど、１サイクルだけ遅
らせる働きを作り出すために、ディレイラインが設けら
れている。つまり、１サイクル分の遅れを作り出すため
のものであり、利用できる周波数範囲が限定される。
【０００７】
【発明が解決しようとする課題】このように、ＬＳＩチ
ップでは、外部クロックと内部クロックの位相差をＰＬ
ＬやＤＬＬを用いて補正して正確な信号の伝送が行われ
るよう工夫されている。ところが、近年、ＬＳＩの動作
周波数が非常に高速化しているため、信号振幅が小さく
なってきている。従って内部回路で外部信号を利用する
際に入力回路１で増幅などを行う必要があり、これら入
力回路１での処理遅延が発生する。更に入力端子から入
力回路までの配線等でさえ信号が通過する際に遅延が生
じる。
ップでは、外部クロックと内部クロックの位相差をＰＬ
ＬやＤＬＬを用いて補正して正確な信号の伝送が行われ
るよう工夫されている。ところが、近年、ＬＳＩの動作
周波数が非常に高速化しているため、信号振幅が小さく
なってきている。従って内部回路で外部信号を利用する
際に入力回路１で増幅などを行う必要があり、これら入
力回路１での処理遅延が発生する。更に入力端子から入
力回路までの配線等でさえ信号が通過する際に遅延が生
じる。
【０００８】さらに、ＬＳＩチップの動作スピードはチ
ップをとりまく環境に影響され、例えば温度や、電圧値
によって、発振器の発振周波数が変化したり、入力回路
の動作そのもので遅延が生じてしまう。本発明は、高周
波で動作するＬＳＩチップに於いて、正確に外部クロッ
クと内部クロックとの同期をとり、環境変化による同期
のずれを起こさない位相比較回路及びこれを用いた信号
発生回路を提供することを目的とする。
ップをとりまく環境に影響され、例えば温度や、電圧値
によって、発振器の発振周波数が変化したり、入力回路
の動作そのもので遅延が生じてしまう。本発明は、高周
波で動作するＬＳＩチップに於いて、正確に外部クロッ
クと内部クロックとの同期をとり、環境変化による同期
のずれを起こさない位相比較回路及びこれを用いた信号
発生回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
の本発明の信号発生回路は、基準信号を入力する外部信
号入力端子と、入力した外部信号を増幅して第一の内部
信号として出力する入力回路と、入力回路から出力され
た第一の内部信号に対して遅延を与え第二の内部信号と
して出力する遅延回路と、入力回路の入力段と遅延回路
の出力段とに接続され、基準信号と、遅延回路から出力
された第二の内部信号との位相差を求め、位相差の信号
を第三の内部信号として出力する位相比較器と、第三の
内部信号を用いて遅延回路の制御を行う制御回路とを有
することを特徴とするものである。
の本発明の信号発生回路は、基準信号を入力する外部信
号入力端子と、入力した外部信号を増幅して第一の内部
信号として出力する入力回路と、入力回路から出力され
た第一の内部信号に対して遅延を与え第二の内部信号と
して出力する遅延回路と、入力回路の入力段と遅延回路
の出力段とに接続され、基準信号と、遅延回路から出力
された第二の内部信号との位相差を求め、位相差の信号
を第三の内部信号として出力する位相比較器と、第三の
内部信号を用いて遅延回路の制御を行う制御回路とを有
することを特徴とするものである。
【００１０】本発明の他の特徴とする点は、更に参照電
圧信号を入力する参照電圧入力端子と、位相比較器の内
部に設けられた積分回路および増幅回路とを有し、積分
回路で参照電圧信号を参照電圧として基準信号と、第二
の内部信号との位相差を電位差に変換し、次いで増幅回
路で電位差を増幅して後第三の内部信号として出力する
ことを特徴とするものである。
圧信号を入力する参照電圧入力端子と、位相比較器の内
部に設けられた積分回路および増幅回路とを有し、積分
回路で参照電圧信号を参照電圧として基準信号と、第二
の内部信号との位相差を電位差に変換し、次いで増幅回
路で電位差を増幅して後第三の内部信号として出力する
ことを特徴とするものである。
【００１１】更に本発明の他の特徴とする点は、遅延回
路がプログラマブル遅延回路で、制御回路が、位相比較
器から出力された第三の内部信号を用いて遅延回路の遅
延量を制御することを特徴とするものである。本発明の
他の特徴とする点は、遅延回路から出力される第二の内
部信号をクロックとして動作する内部回路を更に有し、
その内部回路は半導体記憶回路であることを特徴とする
ものである。
路がプログラマブル遅延回路で、制御回路が、位相比較
器から出力された第三の内部信号を用いて遅延回路の遅
延量を制御することを特徴とするものである。本発明の
他の特徴とする点は、遅延回路から出力される第二の内
部信号をクロックとして動作する内部回路を更に有し、
その内部回路は半導体記憶回路であることを特徴とする
ものである。
【００１２】本発明の信号発生回路は上記のように成る
ので、入力回路を経由せずに、たとえば外部クロックと
内部クロックとの位相差を比較でき、入力回路による遅
延の影響を無くすことができる。更に、高い周波数で振
幅の小さい信号についても位相比較を正確に行うことが
できる。
ので、入力回路を経由せずに、たとえば外部クロックと
内部クロックとの位相差を比較でき、入力回路による遅
延の影響を無くすことができる。更に、高い周波数で振
幅の小さい信号についても位相比較を正確に行うことが
できる。
【００１３】
【発明の実施の形態】図１は、本発明の位相比較回路を
用いた信号発生回路の一例を示すブロック図である。本
発明の位相比較回路を用いた本実施形態の信号発生回路
は、基準クロック信号ｃｌｋｉｎが入力する外部クロッ
ク入力端子５と、参照電圧信号Ｒｅｆｉｎが入力する参
照電圧入力端子６と、入力回路１、遅延回路２、位相比
較器３、制御回路４および実際の内部回路７等から構成
されている。本実施の形態の位相比較回路は、基準クロ
ック信号ｃｌｋｉｎと、内部回路で用いる内部クロック
ｉｃｌｋとの同期をとるためのものであり、遅延回路２
によって適当な遅延が与えられる。
用いた信号発生回路の一例を示すブロック図である。本
発明の位相比較回路を用いた本実施形態の信号発生回路
は、基準クロック信号ｃｌｋｉｎが入力する外部クロッ
ク入力端子５と、参照電圧信号Ｒｅｆｉｎが入力する参
照電圧入力端子６と、入力回路１、遅延回路２、位相比
較器３、制御回路４および実際の内部回路７等から構成
されている。本実施の形態の位相比較回路は、基準クロ
ック信号ｃｌｋｉｎと、内部回路で用いる内部クロック
ｉｃｌｋとの同期をとるためのものであり、遅延回路２
によって適当な遅延が与えられる。
【００１４】外部クロック入力端子５から入力された基
準クロック信号であるｃｌｋｉｎはまず入力回路１で増
幅される。近年のＬＳＩチップでは、高い周波数で信号
を伝送するために信号の振幅を小さく抑えてあり、デジ
タル回路で扱うことのできる電圧を得るために増幅を行
う。この入力回路１で増幅を行った際に若干の遅延が発
生する。従来の位相比較回路ではこの入力回路１で発生
した遅延の影響を受けたまま位相比較を行っていた。
準クロック信号であるｃｌｋｉｎはまず入力回路１で増
幅される。近年のＬＳＩチップでは、高い周波数で信号
を伝送するために信号の振幅を小さく抑えてあり、デジ
タル回路で扱うことのできる電圧を得るために増幅を行
う。この入力回路１で増幅を行った際に若干の遅延が発
生する。従来の位相比較回路ではこの入力回路１で発生
した遅延の影響を受けたまま位相比較を行っていた。
【００１５】入力回路１で増幅されて若干の遅延を含ん
で出力された信号は、次に遅延回路２によって適当な遅
延量を与えられる。この遅延回路２は種々ものが考えら
れるが、ここではプログラマブル遅延回路２を用いてい
る。プロフラマブル遅延回路２は外部より制御信号を与
えることで任意の遅延幅を与えることができるもので、
例えば後段の内部回路７を構成する回路等のクロックに
合わせ込むことができる。プログラマブル遅延回路２で
遅延量を制御する信号は制御回路４より与えられる。こ
の制御用の信号は、基準クロック信号ｃｌｋｉｎと参照
電圧信号Ｒｅｆｉｎ、および内部クロックｉｃｌｋから
生成される信号である。適当な遅延量を与えられた信号
は内部クロックｉｃｌｋとして内部回路７で用いられる
だけでなく、後述する位相比較器３にも供給される。
で出力された信号は、次に遅延回路２によって適当な遅
延量を与えられる。この遅延回路２は種々ものが考えら
れるが、ここではプログラマブル遅延回路２を用いてい
る。プロフラマブル遅延回路２は外部より制御信号を与
えることで任意の遅延幅を与えることができるもので、
例えば後段の内部回路７を構成する回路等のクロックに
合わせ込むことができる。プログラマブル遅延回路２で
遅延量を制御する信号は制御回路４より与えられる。こ
の制御用の信号は、基準クロック信号ｃｌｋｉｎと参照
電圧信号Ｒｅｆｉｎ、および内部クロックｉｃｌｋから
生成される信号である。適当な遅延量を与えられた信号
は内部クロックｉｃｌｋとして内部回路７で用いられる
だけでなく、後述する位相比較器３にも供給される。
【００１６】外部クロック入力端子５から入力されたｃ
ｌｋｉｎは上記入力回路１に入力されると同時に、直接
位相比較器３にも入力される。また、上記の通りプログ
ラマブル遅延回路２で適当な遅延を与えられた内部クロ
ックも位相比較器３に入力される。一方、参照電圧入力
端子６より参照電圧信号として入力されたＲｅｆｉｎの
一部は直接位相比較器３に入力される。位相比較器３に
入力した基準クロックｃｌｋｉｎ、内部クロックｉｃｌ
ｋ、参照電圧信号Ｒｅｆｉｎは図２に示す回路で処理さ
れて出力される。図２の回路は積分回路５１、センスア
ンプ５２、ラッチ回路５３から構成されている。以下、
回路図を用いて動作説明する。
ｌｋｉｎは上記入力回路１に入力されると同時に、直接
位相比較器３にも入力される。また、上記の通りプログ
ラマブル遅延回路２で適当な遅延を与えられた内部クロ
ックも位相比較器３に入力される。一方、参照電圧入力
端子６より参照電圧信号として入力されたＲｅｆｉｎの
一部は直接位相比較器３に入力される。位相比較器３に
入力した基準クロックｃｌｋｉｎ、内部クロックｉｃｌ
ｋ、参照電圧信号Ｒｅｆｉｎは図２に示す回路で処理さ
れて出力される。図２の回路は積分回路５１、センスア
ンプ５２、ラッチ回路５３から構成されている。以下、
回路図を用いて動作説明する。
【００１７】基準クロック信号ｃｌｋｉｎが入力される
トランジスタＮ１５７と、参照電圧信号Ｒｅｆｉｎが入
力されるトランジスタＮ２３４は、共通に接続されたＰ
ＭＯＳトランジスタＰ２４６、Ｐ２４７、Ｐ２４８の動
作に応じてチャージ、ディスチャージを行う。図２では
入力用のトランジスタとして共にＮＭＯＳトランジスタ
を用いているがこれは特に限定されるものではなく、信
号のレベルに応じてＰ型、Ｎ型を使い分ければ良い。
トランジスタＮ１５７と、参照電圧信号Ｒｅｆｉｎが入
力されるトランジスタＮ２３４は、共通に接続されたＰ
ＭＯＳトランジスタＰ２４６、Ｐ２４７、Ｐ２４８の動
作に応じてチャージ、ディスチャージを行う。図２では
入力用のトランジスタとして共にＮＭＯＳトランジスタ
を用いているがこれは特に限定されるものではなく、信
号のレベルに応じてＰ型、Ｎ型を使い分ければ良い。
【００１８】まず、積分ノードｓｔ０ｃ、ｓｔ０ｒは、
ｉｃｌｋがＬの間ＰＭＯＳトランジスタＰ２４６、Ｐ２
４７、Ｐ２４８によってＶｄｄにプリチャージされる。
次に、ｉｃｌｋがＬからＨに変化すると、これらプリチ
ャージのＰＭＯＳトランジスタＰ２４６、Ｐ２４７、Ｐ
２４８はすべてＯＦＦになり、逆にＮ２３７、Ｎ２３８
がＯＮとなる。ただし、ＮＭＯＳトランジスタＮ２３
５、Ｎ２３６は、ｉｃｌｋをインバータｉｖ２４４で反
転した信号で駆動されるので、ｉｃｌｋがＬからＨに変
化するとｃ３ｂはＨからＬへ変化してＯＦＦとなる。
ｉｃｌｋがＬの間ＰＭＯＳトランジスタＰ２４６、Ｐ２
４７、Ｐ２４８によってＶｄｄにプリチャージされる。
次に、ｉｃｌｋがＬからＨに変化すると、これらプリチ
ャージのＰＭＯＳトランジスタＰ２４６、Ｐ２４７、Ｐ
２４８はすべてＯＦＦになり、逆にＮ２３７、Ｎ２３８
がＯＮとなる。ただし、ＮＭＯＳトランジスタＮ２３
５、Ｎ２３６は、ｉｃｌｋをインバータｉｖ２４４で反
転した信号で駆動されるので、ｉｃｌｋがＬからＨに変
化するとｃ３ｂはＨからＬへ変化してＯＦＦとなる。
【００１９】いま、インバータｉｖ２４４を比較的立ち
下がりが遅いものに設定しておくと、ｉｃｌｋ、ｃ３ｂ
は、共にＨの状態が非常に短い期間だけ存在するように
なる。その期間、ＮＭＯＳトランジスタＮ１５７、Ｎ２
３４によって、積分ノードｓｔ０ｃ、ｓｔ０ｒがそれぞ
れの入力電圧に応じて放電される。積分動作が終了する
と次にセンスアンプで、積分ノードｓｔ０ｃ、ｓｔ０ｒ
上の微少な電位差を、ロジックレベルまで増幅を行う。
この回路のセンスアンプは、２組のインバータ回路から
構成され、それぞれ、入力をノードｓｔ０ｃ、ノードｓ
ｔ０ｒ、出力をノードｓｔ２ｒ、ノードｓｔ２ｃとして
いる。このインバータ回路の出力は入力電圧がＶｄｄに
近いときはＬに向かって駆動し、逆にＬに近いときはＶ
ｄｄに向かって駆動される。従って、もし、ノードｓｔ
０ｒの電圧がノードｓｔ０ｃと比較して少しでもＶｄｄ
に近い場合、ノードｓｔ０ｒを入力とするインバータ回
路の出力はノードｓｔ２ｃをより強くＬに向かって駆動
する。
下がりが遅いものに設定しておくと、ｉｃｌｋ、ｃ３ｂ
は、共にＨの状態が非常に短い期間だけ存在するように
なる。その期間、ＮＭＯＳトランジスタＮ１５７、Ｎ２
３４によって、積分ノードｓｔ０ｃ、ｓｔ０ｒがそれぞ
れの入力電圧に応じて放電される。積分動作が終了する
と次にセンスアンプで、積分ノードｓｔ０ｃ、ｓｔ０ｒ
上の微少な電位差を、ロジックレベルまで増幅を行う。
この回路のセンスアンプは、２組のインバータ回路から
構成され、それぞれ、入力をノードｓｔ０ｃ、ノードｓ
ｔ０ｒ、出力をノードｓｔ２ｒ、ノードｓｔ２ｃとして
いる。このインバータ回路の出力は入力電圧がＶｄｄに
近いときはＬに向かって駆動し、逆にＬに近いときはＶ
ｄｄに向かって駆動される。従って、もし、ノードｓｔ
０ｒの電圧がノードｓｔ０ｃと比較して少しでもＶｄｄ
に近い場合、ノードｓｔ０ｒを入力とするインバータ回
路の出力はノードｓｔ２ｃをより強くＬに向かって駆動
する。
【００２０】なお、ＮＡＮＤゲートｎｄ２２５５は、セ
ンスアンプの駆動期間をｉｃｌｋがＨの期間のみに制御
するものである。一方、データのラッチは、後段に設け
られたＮＡＮＤのフリップフロップで行われるため、Ｌ
入力に対しては信号遅延により中間値データをラッチす
ることがある。そこで、この回路ではそれを防止するた
めに二段のインバータｉｖ２６２、ｉｖ２６５およびｉ
ｖ２６３、ｉｖ２６４を設けている。初段のｉｖ２６
２、ｉｖ２６３は、論理しきい値を非常に低く設定し、
２段目のｉｖ２６４、ｉｖ２６５の設定を高くすること
で、中間値付近でラッチの入力にＬが入力されることを
防いでいる。これにより、ＨからＬ或いはＬからＨに信
号が変化したときに、十分にＬ或いはＨの値が確立して
からラッチの出力が変化するようになる。
ンスアンプの駆動期間をｉｃｌｋがＨの期間のみに制御
するものである。一方、データのラッチは、後段に設け
られたＮＡＮＤのフリップフロップで行われるため、Ｌ
入力に対しては信号遅延により中間値データをラッチす
ることがある。そこで、この回路ではそれを防止するた
めに二段のインバータｉｖ２６２、ｉｖ２６５およびｉ
ｖ２６３、ｉｖ２６４を設けている。初段のｉｖ２６
２、ｉｖ２６３は、論理しきい値を非常に低く設定し、
２段目のｉｖ２６４、ｉｖ２６５の設定を高くすること
で、中間値付近でラッチの入力にＬが入力されることを
防いでいる。これにより、ＨからＬ或いはＬからＨに信
号が変化したときに、十分にＬ或いはＨの値が確立して
からラッチの出力が変化するようになる。
【００２１】このように、外部クロック入力端子５から
入力されたｃｌｋｉｎは入力回路１に入力されると同時
に、位相比較器３にも入力され、直接位相比較が行われ
ることにより、入力回路１による遅延の影響を回避して
内部クロック信号を発生させている。図２の回路では、
外部からのクロックｃｌｋｉｎ及び参照電圧信号Ｒｅｆ
ｉｎは振幅が、内部クロックｉｃｌｋよりも相対的に低
い。内部クロックｉｃｌｋは一般的なロジックレベルの
信号であるのに対して、外部からのクロックｃｌｋｉｎ
及び参照電圧信号ＲｅｆｉｎはＴＴＬレベルである。し
たがって、この２つのクロックを比較するときは通常ク
ロックｃｌｋｉｎ及び参照電圧信号Ｒｅｆｉｎをロジッ
クレベルの信号まで増幅して位相比較を行っていた。し
かし、この増幅で遅延が生じ正しい位相比較が行えな
い。しかし、本発明では、外部からのクロックｃｌｋｉ
ｎ及び参照電圧信号Ｒｅｆｉｎを差動入力回路（積分回
路）のゲート入力とし、差動入力回路（積分回路）の各
トランジスタの動作を差動入力回路の各トランジスタと
直列に接続されたスイッチングトランジスタのゲートに
内部クロックｉｃｌｋに供給する事で、信号振幅に関係
なく両クロックの位相が比較できる。
入力されたｃｌｋｉｎは入力回路１に入力されると同時
に、位相比較器３にも入力され、直接位相比較が行われ
ることにより、入力回路１による遅延の影響を回避して
内部クロック信号を発生させている。図２の回路では、
外部からのクロックｃｌｋｉｎ及び参照電圧信号Ｒｅｆ
ｉｎは振幅が、内部クロックｉｃｌｋよりも相対的に低
い。内部クロックｉｃｌｋは一般的なロジックレベルの
信号であるのに対して、外部からのクロックｃｌｋｉｎ
及び参照電圧信号ＲｅｆｉｎはＴＴＬレベルである。し
たがって、この２つのクロックを比較するときは通常ク
ロックｃｌｋｉｎ及び参照電圧信号Ｒｅｆｉｎをロジッ
クレベルの信号まで増幅して位相比較を行っていた。し
かし、この増幅で遅延が生じ正しい位相比較が行えな
い。しかし、本発明では、外部からのクロックｃｌｋｉ
ｎ及び参照電圧信号Ｒｅｆｉｎを差動入力回路（積分回
路）のゲート入力とし、差動入力回路（積分回路）の各
トランジスタの動作を差動入力回路の各トランジスタと
直列に接続されたスイッチングトランジスタのゲートに
内部クロックｉｃｌｋに供給する事で、信号振幅に関係
なく両クロックの位相が比較できる。
【００２２】この信号発生回路より増幅して出力された
位相差の信号は、後段の内部回路などでクロックとして
用いられる。内部回路とは例えば半導体記憶回路のＤＲ
ＡＭ等である。この内部回路ではｃｌｋｉｎと同期がと
れて、なおかつ十分に振幅を持っているので、内部回路
は正確な内部クロックを使用することができる。
位相差の信号は、後段の内部回路などでクロックとして
用いられる。内部回路とは例えば半導体記憶回路のＤＲ
ＡＭ等である。この内部回路ではｃｌｋｉｎと同期がと
れて、なおかつ十分に振幅を持っているので、内部回路
は正確な内部クロックを使用することができる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
外部より入力される基準クロック信号を直接位相比較に
用いることにより、従来避けられなかった入力回路など
による遅延の影響を避けることができ、正確な内部クロ
ックを生成することができる。また、位相差は、積分ノ
ードの微少な電位差に変換されてからセンスアンプで増
幅されるので、従来ロジック回路を使用した位相比較器
あるいは位相検波器のようにゲート遅延より小さい位相
差が検出できなくなるということが無くなり、ロジック
の速度（周波数）に依存しない位相比較器を得ることが
できる。
外部より入力される基準クロック信号を直接位相比較に
用いることにより、従来避けられなかった入力回路など
による遅延の影響を避けることができ、正確な内部クロ
ックを生成することができる。また、位相差は、積分ノ
ードの微少な電位差に変換されてからセンスアンプで増
幅されるので、従来ロジック回路を使用した位相比較器
あるいは位相検波器のようにゲート遅延より小さい位相
差が検出できなくなるということが無くなり、ロジック
の速度（周波数）に依存しない位相比較器を得ることが
できる。
【図１】本発明の一実施形態である信号発生回路の概略
図である。
図である。
【図２】図１の位相比較器の回路図である。
【図３】従来の信号発生回路の概略図である。
１ 入力回路 ２ 遅延回路 ３ 位相比較器 ４ 制御回路 ５ 外部クロック信号入力端子 ６ 参照電圧入力端子 ７ 内部回路 ８ ループフィルタ ９ ＶＣＯ ５１ 積分回路 ５２ センスアンプ ５３ ラッチ回路
Claims (6)
- 【請求項１】 基準信号を入力する外部信号入力端子
と、前記入力した外部信号を増幅して第一の内部信号と
して出力する入力回路と、該入力回路から出力された第
一の内部信号に対して遅延を与え第二の内部信号として
出力する遅延回路と、前記入力回路の入力端子と前記遅
延回路の出力端子とに接続され、前記基準信号と、前記
遅延回路から出力された前記第二の内部信号との位相差
を求め、位相差の信号を第三の内部信号として出力する
位相比較器と、該第三の内部信号を用いて前記遅延回路
の制御を行う制御回路とを有することを特徴とする信号
発生回路。 - 【請求項２】 請求項１に記載の信号発生回路におい
て、更に参照電圧信号を入力する参照電圧入力端子と、
前記位相比較器の内部に設けられた、積分回路および増
幅回路とを有し、前記積分回路で前記参照電圧信号を参
照電圧として前記基準信号と、前記第二の内部信号との
位相差を電位差に変換し、次いで前記増幅回路で前記電
位差を増幅して前記第三の内部信号として出力すること
を特徴とする信号発生回路。 - 【請求項３】 前記遅延回路がプログラマブル遅延回路
で、前記制御回路が、前記位相比較器から出力された前
記第三の内部信号を用いて前記遅延回路の遅延量を制御
することを特徴とする請求項１または請求項２に記載の
信号発生回路。 - 【請求項４】 前記遅延回路から出力される第二の内部
信号をクロックとして動作する内部回路を更に有したこ
とを特徴とする請求項１から請求項３の何れか１項に記
載の信号発生回路。 - 【請求項５】 前記内部回路は半導体記憶回路であり、
前記遅延回路から出力される第二の内部信号をクロック
として動作することを特徴とする請求項４に記載の信号
発生回路。 - 【請求項６】 外部クロック信号がゲートに入力される
第１のトランジスタと、参照信号がゲートに入力される
第２のトランジスタとを備え、前記外部クロック信号と
前記参照信号の差電圧を位相差信号として出力する差動
入力手段と、 前記外部クロック信号と比較する内部クロック信号が入
力される内部クロック信号入力端子と、 ゲートが前記内部クロック信号入力端子に接続され前記
第１のトランジスタに直列に接続された第１のスイッチ
ングトランジスタと、 ゲートが前記内部クロック信号入力端子に接続され前記
第２のトランジスタに直列に接続された第２のスイッチ
ングトランジスタと、を備えた事を特徴とする位相比較
回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8348353A JPH10190448A (ja) | 1996-12-26 | 1996-12-26 | 位相比較回路及び信号発生回路 |
| US08/996,767 US5990714A (en) | 1996-12-26 | 1997-12-23 | Clock signal generating circuit using variable delay circuit |
| TW086119690A TW385403B (en) | 1996-12-26 | 1997-12-24 | Clock signal generating circuit using variable delay circuit |
| US09/431,050 US6265903B1 (en) | 1996-12-26 | 1999-11-01 | Clock signal generating circuit using variable delay circuit |
| US09/843,795 US6346843B2 (en) | 1996-12-26 | 2001-04-30 | Clock signal generating circuit using variable delay circuit |
| US10/036,461 US6577181B2 (en) | 1996-12-26 | 2002-01-07 | Clock signal generating circuit using variable delay circuit |
| US10/036,463 US6448832B1 (en) | 1996-12-26 | 2002-01-07 | Variable delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8348353A JPH10190448A (ja) | 1996-12-26 | 1996-12-26 | 位相比較回路及び信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10190448A true JPH10190448A (ja) | 1998-07-21 |
Family
ID=18396460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8348353A Pending JPH10190448A (ja) | 1996-12-26 | 1996-12-26 | 位相比較回路及び信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10190448A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417715B2 (en) | 2000-06-09 | 2002-07-09 | Mitsubishi Denki Kabushiki Kaisha | Clock generation circuit generating internal clock of small variation in phase difference from external clock, and semiconductor memory device including such clock generation circuit |
| KR100400145B1 (ko) * | 2000-08-28 | 2003-10-01 | 마쯔시다덴기산교 가부시키가이샤 | 클럭 생성 회로를 내장하는 반도체 장치 |
| JP2017147694A (ja) * | 2016-02-19 | 2017-08-24 | 株式会社東芝 | 基準電流生成回路、ａｄ変換器、及び無線通信装置 |
-
1996
- 1996-12-26 JP JP8348353A patent/JPH10190448A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417715B2 (en) | 2000-06-09 | 2002-07-09 | Mitsubishi Denki Kabushiki Kaisha | Clock generation circuit generating internal clock of small variation in phase difference from external clock, and semiconductor memory device including such clock generation circuit |
| KR100400145B1 (ko) * | 2000-08-28 | 2003-10-01 | 마쯔시다덴기산교 가부시키가이샤 | 클럭 생성 회로를 내장하는 반도체 장치 |
| JP2017147694A (ja) * | 2016-02-19 | 2017-08-24 | 株式会社東芝 | 基準電流生成回路、ａｄ変換器、及び無線通信装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050916 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051111 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060411 |