JPH10215153A

JPH10215153A - クロック逓倍回路及び半導体集積回路

Info

Publication number: JPH10215153A
Application number: JP1692197A
Authority: JP
Inventors: Katsushi Hirano; 勝士平野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-01-30
Filing date: 1997-01-30
Publication date: 1998-08-11

Abstract

(57)【要約】【課題】ディレイライン回路から取り出される複数の
クロック信号の立ち上りと立ち下がりの遅延時間の差に
起因するジッタの影響を回避できるクロック逓倍回路を
提供する。【解決手段】入力クロックから遅延時間差のある複数
のクロック信号を生成するディレイライン回路と、前記
ディレイライン回路から出力される複数のクロック信号
の中の２本のクロック信号の立ち上り波形または立ち下
がり波形のいずれか一方に基づいてパルス波形を生成す
る複数のパルス生成手段と、前記各パルス生成手段から
出力される複数のパルス波形を合成して１本のクロック
波形を生成するパルス合成手段とを備えたことにある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速ＭＰＵ等に用
いられるクロック逓倍回路に関する。

【０００２】

【従来の技術】クロック逓倍回路とは、入力されるクロ
ックよりも高周波数の逓倍クロックを生成する回路のこ
とであるが、近年、高速化するＬＳＩでは各種のクロッ
ク逓倍回路が用いられている。

【０００３】従来、この種のクロック逓倍回路がどのよ
うに使われているかというと、例えば、マイクロブロセ
ッサ等では、ＲＩＳＣ等に観られるコンピュータアーキ
テクチャ技術や、設計技術、プロセス技術の向上で、Ｌ
ＳＩチップ内部では数百ＭＨｚの高速なクロックで動作
することが可能になってきた。

【０００４】しかし、マイクロプロセッサの周辺チップ
であるメモリや各種Ｉ／Ｏ装置の動作周波数は、マイク
ロプロセッサ内部の動作周波数に比べて数分の１であ
り、また、ボード上で高速クロックを実現するには、技
術的問題や製造コストの問題があり、マイクロプロセッ
サ内部のクロック周波数と外部のクロック周波数とは、
数倍の差が生じている。

【０００５】通常、内部クロックと外部クロックは、同
期がとれている必要があるので、低周波の外部クロック
を基にして、クロック逓倍回路でｎ逓倍の高周波の内部
クロックを生成し、それをチップ内部のクロックとして
使うようにしている。

【０００６】クロック逓倍回路としては、ＰＬＬ（Ｐｈ
ａｓｅＬｏｃｋｅｄＬｏｏｐ）やＤＬＬ（Ｄｅｌａ
ｙＬｉｎｅＬｏｏｐ）を利用した回路がある。ＰＬ
Ｌの一般的な特徴として、クロック逓倍機能を実現する
のは容易だが、発振回路等のアナログ回路を含むために
設計が非常に難しい。

【０００７】一方、ＤＬＬは発振回路を持たないのでＰ
ＬＬに比べて一般的に設計が容易であることが知られて
いる。

【０００８】図１２は、従来のクロック逓倍回路が接続
されたＤＬＬの構成を示すブロック図である。

【０００９】ＤＬＬを利用してクロック逓倍機能を実現
するクロック逓倍回路１００は、ＤＬＬ内のディレイラ
イン回路１０１から均等な遅延時間差がある複数の信号
Ｄ０，Ｄ１，Ｄ２，Ｄ３…を取り出して複数のパルス波
形を生成するパルス生成回路１０２と、そのパルス波形
を合成して入力クロックのｎ逓倍になる内部クロックを
生成するパルス合成回路１０３とで構成されている。

【００１０】また、前記ＤＬＬは、ディレイライン回路
１０１の最終段の出力信号Ｄｏｕｔと外部クロックとの
位相差を検出する位相比較器１１１を備え、その出力側
が、チャージポンプ１１２、ローパスフィルタ１１３、
及びレベル変換器１１４を介して前記ディレイライン回
路１０１に接続されている。

【００１１】チャージポンプ１１２、ローパスフィルタ
１１３及びレベル変換器１１４は、前記位相比較器１１
１の位相差出力ｕｐ，ｄｏｗｎに応じて、ディレイライ
ン回路１０１へ与える電圧Ｐ，Ｎを変化させるループフ
ィルタとして機能し、ディレイライン回路１０１は、該
ループフィルタの出力電圧Ｐ，Ｎに応じて外部クロック
に対する遅延を変化させる構成となっている。

【００１２】このようなＤＬＬによれば、位相比較器１
１１は、ディレイライン回路１０１の出力信号Ｄｏｕｔ
と次の外部クロックとの立上がりエッジの位相差を検出
し、この位相差に応じてループフィルタの出力電圧Ｐ，
Ｎは増減する。このループフィルタの出力電圧Ｐ，Ｎに
よってディレイライン回路１０１は、位相差を相殺する
方向に遅延時間を変化させる。

【００１３】このような動作を繰り返し、ディレイライ
ン回路１０１の出力信号Ｄｏｕｔが外部クロックよりも
丁度１サイクル分遅れて、次の外部クロックとの位相差
が位相比較器１０１によって検出されなくなれば（ロッ
ク状態）、ループフィルタはその時の出力電圧Ｐ，Ｎを
保持し、クロック逓倍回路１００は、外部クロックに対
して位相が同期した内部クロックを発生し続けることに
なる。

【００１４】ここで、クロック逓倍回路１００の回路図
を図１３に、また、その回路のタイミングチャートを図
１４に示す。

【００１５】図１３において、ディレイライン回路１０
１に入力された外部クロックから均等な遅延時間差があ
る信号Ｄ１，Ｄ２，Ｄ３を取り出す。外部クロックと信
号Ｄ１，Ｄ２，Ｄ３のタイミングは図１４に示すように
なり、この４本の信号の周波数は同じで、外部クロック
と信号Ｄ１の間の遅延時間、信号Ｄ１と信号Ｄ２の間の
遅延時間、信号Ｄ２と信号Ｄ３の間の遅延時間、及び信
号Ｄ３と外部クロックの間の遅延時間は全て均等になっ
ている。

【００１６】外部クロックと信号Ｄ１の信号をＥｘｃｌ
ｕｓｉｖｅ−ＮＯＲ回路（一致回路）１２１に入力し、
論理が一致していない部分、つまり遅延時間の差の部分
でパルスＥ１を生成する。また、信号Ｄ２とＤ３は、Ｅ
ｘｃｌｕｓｉｖｅ−ＮＯＲ回路１２２に入力して、同様
にしてパルスＥ２を生成する。そして、パルスＥ１とパ
ルスＥ２をＮＡＮＤ回路１０３で合成することにより、
４逓倍の内部クロックを生成することができる。

【００１７】

【発明が解決しようとする課題】しかしながら、上記図
１３に示した従来のクロック逓倍回路では、次のような
問題点があった。

【００１８】この図１３に示すクロック逓倍回路では、
外部クロックと信号Ｄ１〜Ｄ３の波形の立ち上り／立ち
下がりの両方を使って、遅延時間の差の部分のパルスを
生成しているが、通常、ＣＭＯＳやＴＴＬ等で構成され
た回路では、図１５に示すように、出力波形の立ち上り
ｔ１と立ち下がりｔ２の遅延時間には差があるため、立
ち上がり波形を使って生成したパルスＥ１，Ｅ２と、立
ち下がり波形を使って生成したパルスＥ１，Ｅ２とで
は、パルス幅に差が生じてしまう。

【００１９】その結果、最終的に生成する４逓倍クロッ
クでは、図１５に示すようにｔ１とｔ２の部分で周期が
異なり、ｔ１とｔ２の差がジッタとして現れてくるとい
う問題がある。

【００２０】たとえ、ｔ１とｔ２の遅延時間を同じにす
るために、詳細な回路シミュレーション等を行ない、ま
た回路設計で工夫したとしても、プロセス的要因で遅延
時間に差が生ずることがあり、問題の解決にはならな
い。低周波数のクロックでは、波形の立ち上りと立ち下
がりの時間差で生ずるジッタは余り問題にならないが、
数百ＭＨｚというようにクロックの周波数が高くなるに
伴ない、波形の立ち上りと立ち下がりの時間差が周期の
中で占める割合が大きくなり、ジッタの問題が顕著にな
る。

【００２１】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、ディレイライ
ン回路から取り出された複数の信号波形の立上がりと立
ち下がりの遅延時間の差に起因するジッタの影響を回避
できるクロック逓倍回路を提供することである。またそ
の他の目的は、ＤＬＬを利用して外部クロックから内部
クロックを生成するクロック逓倍回路を備え、この内部
クロックを生成する際に、ＤＬＬのディレイライン回路
から取り出された複数の信号波形の立上がりと立ち下が
りの遅延時間の差に起因するジッタの影響を回避できる
半導体集積回路を提供することである。

【００２２】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明であるクロック逓倍回路の特徴は、入力
クロックから遅延時間差のある複数のクロック信号を生
成するディレイライン回路と、前記ディレイライン回路
から出力される複数のクロック信号の中の２本のクロッ
ク信号の立ち上り波形または立ち下がり波形のいずれか
一方に基づいてパルス波形を生成する複数のパルス生成
手段と、前記各パルス生成手段から出力される複数のパ
ルス波形を合成して１本のクロック波形を生成するパル
ス合成手段とを備えたことにある。

【００２３】この第１の発明によれば、各パルス生成手
段は、ディレイライン回路から出力される２本のクロッ
ク信号の立ち上り波形または立ち下がり波形のいずれか
一方を使いパルス波形を生成するので、その生成された
各パルス波形のパルス幅には差が生じない。従って、従
来技術で説明したジッタの問題は起こらず、パルス合成
手段で最終的に生成されるクロック波形の周期は同じに
なる。

【００２４】第２の発明であるクロック逓倍回路の特徴
は、上記第１の発明において、前記各パルス生成手段を
Ｒ・Ｓフリップフロップ回路で構成したことにある。

【００２５】この第２の発明によれば、簡単な構成で上
記第１の発明の作用を実現できる。

【００２６】第３の発明であるクロック逓倍回路の特徴
は、上記第２の発明において、前記Ｒ・Ｓフリップフロ
ップは、２個のＮＡＮＤ回路を組み合せて各々の入力と
出力をたすき掛け接続し、その各ＮＡＮＤ回路の入力側
にそれぞれインバータを接続した構成にしたことにあ
る。

【００２７】この第３の発明によれば、ディレイライン
回路から出力される２本のクロック信号の立ち上り波形
のみを使ってパルス波形を生成する場合において、簡単
な構成でパルス波形が生成される。

【００２８】第４の発明であるクロック逓倍回路の特徴
は、上記第２の発明において、前記Ｒ・Ｓフリップフロ
ップは、２個のＮＯＲ回路を組み合せて各々の入力と出
力をたすき掛け接続し、その各ＮＯＲ回路の出力側にそ
れぞれインバータを接続した構成にしたことにある。

【００２９】この第４の発明によれば、ディレイライン
回路から出力される２本のクロック信号の立ち上り波形
のみを使ってパルス波形を生成する場合において、簡単
な構成でパルス波形が生成される。

【００３０】第５の発明であるクロック逓倍回路の特徴
は、上記第２の発明において、前記Ｒ・Ｓフリップフロ
ップは、２個のＮＡＮＤ回路を組み合せて各々の入力と
出力をたすき掛け接続して構成にしたことにある。

【００３１】この第５の発明によれば、ディレイライン
回路から出力される２本のクロック信号の立ち下がり波
形のみを使ってパルス波形を生成する場合において、簡
単な構成でパルス波形が生成される。

【００３２】第６の発明であるクロック逓倍回路の特徴
は、上記第２の発明において、前記Ｒ・Ｓフリップフロ
ップは、２個のＮＯＲ回路を組み合せて各々の入力と出
力をたすき掛け接続し、この各ＮＯＲ回路の入力側と出
力側にそれぞれインバータを接続した構成にしたことに
ある。

【００３３】この第６の発明によれば、ディレイライン
回路から出力される２本のクロック信号の立ち下がり波
形のみを使ってパルス波形を生成する場合において、簡
単な構成でパルス波形が生成される。

【００３４】第７の発明である半導体集積回路の特徴
は、外部クロックから遅延時間差のある複数のクロック
信号を生成するディレイライン回路を有し、前記複数の
クロック信号に基づいて前記外部クロックのｎ逓倍
（ｎ：正の整数）になる内部クロックを生成するクロッ
ク逓倍回路を備えた半導体集積回路において、前記クロ
ック逓倍回路は、前記ディレイライン回路から出力され
る複数のクロック信号の中の２本のクロック信号の立ち
上り波形または立ち下がり波形のいずれか一方に基づい
てパルス波形を生成するｎ個のＲ・Ｓフリップフロップ
回路と、前記各Ｒ・Ｓフリップフロップ回路から出力さ
れるパルス波形を合成して前記内部クロックを生成する
パルス合成回路とを備えたことにある。

【００３５】この第７の発明によれば、半導体集積回路
において外部クロックのｎ逓倍になる内部クロックを生
成する場合につき、各Ｒ・Ｓフリップフロップ回路で生
成された各々のパルス波形のパルス幅には差が生じな
い。従って、従来技術で説明したジッタの問題は起こら
ず、パルス合成手段で最終的に生成されるクロック波形
の周期は同じになる。

【００３６】第８の発明である半導体集積回路の特徴
は、外部クロックから遅延時間差のある複数のクロック
信号を生成するディレイライン回路を有し、該ディレイ
ライン回路の出力と前記外部クロックとの位相比較を行
い、その位相差出力に応じて前記ディレイライン回路の
遅延時間を変化させるＤＬＬと、前記ディレイライン回
路からの複数のクロック信号に基づいて前記外部クロッ
クのｎ逓倍（ｎ：正の整数）になる内部クロックを生成
するクロック逓倍回路とを備えた半導体集積回路におい
て、前記クロック逓倍回路は、前記ディレイライン回路
から出力される複数のクロック信号の中の２本のクロッ
ク信号の立ち上り波形または立ち下がり波形のいずれか
一方に基づいてパルス波形を生成するｎ個のＲ・Ｓフリ
ップフロップ回路と、前記各Ｒ・Ｓフリップフロップ回
路から出力されるパルス波形を合成して前記内部クロッ
クを生成するパルス合成回路とを備えたことにある。

【００３７】この第８の発明によれば、半導体集積回路
において、ＤＬＬのディレイライン回路を利用して、外
部クロックのｎ逓倍になる内部クロックを生成する場合
につき、ＤＬＬのディレイライン回路から取り出された
複数の信号波形の立上がりと立ち下がりの遅延時間の差
に起因するジッタの影響を回避できる。

【００３８】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の第１実施形態に係
るクロック逓倍回路の構成を示す回路図である。

【００３９】本実施形態のクロック逓倍回路は、ＤＬＬ
を利用したクロック逓倍回路１００（図１２）として、
図１３の従来回路に代えて用いられるものであり、外部
クロックから２逓倍クロックを生成する例を示してい
る。

【００４０】このクロック逓倍回路は、外部クロックか
ら遅延時間差のある複数のクロック信号Ｄ１，Ｄ２，Ｄ
３を生成するディレイライン回路１０を有し、そのディ
レイライン回路１０の出力側にはパルス生成回路２０が
接続されている。ここで、ディレイライン回路１０は、
前述の図１２に示したＤＬＬのディレイライン回路１０
１に相当するもので、例えば図２に示すような構成とな
っている。

【００４１】すなわち、ディレイライン回路１０は、図
２に示すように、Ｐ−ＭＯＳトランジスタ１１，１２と
Ｎ−ＭＯＳトランジスタ１３，１４が電源と接地間に直
列接続された単位回路を、８段縦続接続して構成されて
いる。この各単位回路は、Ｐ−ＭＯＳトランジスタ１２
とＮ−ＭＯＳトランジスタ１３のゲート同士を共通接続
して入力ノードとし、そのドレイン同士を共通接続して
出力ノードを形成している。Ｐ−ＭＯＳトランジスタ１
１のゲートには前記ＤＬＬのループフィルタの出力電圧
Ｐが、またＮ−ＭＯＳトランジスタ１４のゲートには出
力電圧Ｎがそれぞれ共通して印加され、初段の単位回路
から入力される外部クロックに対する遅延時間を制御す
る構成となっている。

【００４２】そして、２段目、４段目、６段目の各単位
回路の出力ノードから前記クロック信号Ｄ１，Ｄ２，Ｄ
３がそれぞれ出力され、最終段の単位回路からは、図１
２の位相比較器１１１へ帰還される信号Ｄｏｕｔが出力
されるようになっている。

【００４３】パルス生成回路２０は、２つのＲ・Ｓフリ
ップフロップ回路２１，２２で構成されている。そのう
ち、Ｒ・Ｓフリップフロップ回路２１は、外部クロック
をＳ端子に入力し、さらにディレイライン回路１０から
の信号Ｄ１をＲ端子に入力してパルス波形Ｅ１を生成す
る。また、Ｒ・Ｓフリップフロップ回路２２は、ディレ
イライン回路１０からの信号Ｄ２，Ｄ３をそれぞれＳ，
Ｒ端子に入力してパルス波形Ｅ２を生成する。

【００４４】そして、パルス生成回路２０の出力側に
は、パルス波形Ｅ１，Ｅ２を合成して１本のクロック波
形を生成するＮＡＮＤ回路３０（パルス合成回路）が接
続されている。

【００４５】図３（ａ），（ｂ），（ｃ）は、上記Ｒ・
Ｓフリップフロップ２１，２２の具体例を示す図であ
り、同図（ａ）はＮＡＮＤ回路を使用した回路例、同図
（ｂ）はＮＯＲ回路を使用した回路例、及び同図（ｃ）
は真理値表である。

【００４６】このＲ・Ｓフリップフロップ２１，２２の
回路構成は、図３（ａ）に示す例では、２個のＮＡＮＤ
回路４１，４２を組み合せて各々の入力と出力をたすき
掛け接続し、さらに、セット信号Ｓとリセット信号Ｒの
論理がそれぞれ“１”のときに、セット、リセットされ
るようにするため、ＮＡＮＤ回路４１，４２の入力側に
それぞれインバータ４３，４４が挿入されている。そし
て、ＮＡＮＤ回路４１，４２の出力端がそれぞれ正転出
力端子Ｑと反転出力端子Ｑバーに接続されている。

【００４７】また、図３（ｂ）に示す例では、２個のＮ
ＯＲ回路５１，５２を組み合せて各々の入力と出力をた
すき掛け接続し、ＮＯＲゲート回路５１，５２の出力側
にそれぞれインバータ５３，５４が挿入されている。

【００４８】このように図３（ａ）または図３（ｂ）の
ように構成されるＲ・Ｓフリップフロップ２１，２２の
動作の真理値表を図３（ｃ）に示す。

【００４９】基本的な動作は、セット信号Ｓが“１”、
リセット信号Ｒが“０”のときはＱ出力が“１”にな
り、セット信号Ｓが“０”、リセット信号Ｒが“１”の
ときはＱ出力が“０”になる。また、セット信号Ｓとリ
セット信号Ｒがともに“１”のときはＱ出力とＱバー出
力は共に“１”になり、セット信号Ｓとリセット信号Ｒ
が共に“０”のときは前の状態を保持しＱ出力は変化し
ない。そして、Ｒ・Ｓフリップフロップ２１，２２の反
転出力端子Ｑバーから、それぞれ前記パルス波形Ｅ１，
Ｅ２が出力されるようになっている。

【００５０】次に、本実施形態の動作を図４のタイミン
グチャートを参照しつつ説明する。

【００５１】ディレイライン回路１０に入力された外部
クロックから、均等な遅延時間差がある信号Ｄ１，Ｄ
２，Ｄ３の信号が取り出される。外部クロックと信号Ｄ
１，Ｄ２，Ｄ３のタイミングは図４に示す通りである。
すなわち、この４本の信号は周波数は同じで、外部クロ
ックと信号Ｄ１の間の遅延時間、信号Ｄ１と信号Ｄ２の
間の遅延時間、信号Ｄ２と信号Ｄ３の間の遅延時間、信
号Ｄ３と外部クロックの間の遅延時間は全て均等になっ
ている。

【００５２】外部クロックと信号Ｄ１がＲ・Ｓフリップ
フロップ２１に入力され、外部クロックの立ち上がりか
ら信号Ｄ１の立ち上がりまでの遅延時間の差Ｔ１で、そ
の期間を“Ｌ”レベルとしたパルス波形Ｅ１が生成され
る。また、信号Ｄ２と信号Ｄ３はＲ・Ｓフリップフロッ
プ２２に入力されて、同じようにパルス波形Ｅ２が生成
される。そして、パルスＥ１とＥ２の信号がＮＡＮＤ回
路３０で合成されて、２逓倍のクロックを得る。

【００５３】本実施形態のクロック逓倍回路では、外部
クロック及び信号Ｄ１，Ｄ２，Ｄ３の波形の立ち上りだ
けを使って、遅延時間の差Ｔ１の部分のパルス波形Ｅ
１，Ｅ２を生成しているので、パルス波形Ｅ１，Ｅ２の
パルス幅には差が生じない。そのため、従来技術の問題
点であった、パルス波形Ｅ１，Ｅ２のパルス幅の差に起
因するジッタの影響は本回路では回避することができ、
最終的に生成する２逓倍クロックの周期も同じになる。

【００５４】なお、上記Ｒ・Ｓフリップフロップ２１，
２２には禁止されている動作がある。それは、セット信
号Ｓとリセット信号Ｒが共に“１”の状態から、セット
信号Ｓとリセット信号Ｒが共に“０”の状態になる状態
遷移で、この時、前の状態が保持できずにＱ出力とＱバ
ー出力は不定になる。しかし、本実施形態のクロック逓
倍回路では、図４の外部クロック及び信号Ｄ１，Ｄ２，
Ｄ３のタイミング波形を見ても分かるように、セット信
号Ｓとリセット信号Ｒが共に“１”の状態から、セット
信号Ｓとリセット信号Ｒが共に“０”の状態になる状態
遷移はないので、問題はない。

【００５５】また、図３（ａ），（ｂ）に示したＲ・Ｓ
フリップフロップの回路以外でも、図３（ｃ）に示す真
理値表の動作を行なう回路であれば、どのような回路構
成でもよい。

【００５６】さらには、上記実施形態では、パルス合成
回路としてＮＡＮＤ回路３０を用いたが、例えば図５
（ａ），（ｂ），（ｃ）にそれぞれ示すように、Ｅｘｃ
ｌｕｓｉｖｅ−ＯＲ回路６１や、ＡＮＤ回路６２、Ｅｘ
ｃｌｕｓｉｖｅ−ＮＯＲ回路６３を用いても同様の作用
効果を得ることができる。但し、図５（ｂ），（ｃ）に
示すＡＮＤ回路６２及びＥｘｃｌｕｓｉｖｅ−ＮＯＲ回
路６３を用いた場合には、図６に示すように、生成され
た２逓倍クロックが図４に示すものに対して逆相にな
る。

【００５７】次に、本発明の第２実施形態を説明する。

【００５８】上記第１実施形態では外部クロック及び信
号Ｄ１，Ｄ２，Ｄ３の立ち上がり波形だけを使ってパル
スを生成したが、これに対して、本実施形態は立ち下が
り波形だけを使用する例を説明するものである。

【００５９】図７は、本発明の第２実施形態に係るクロ
ック逓倍回路の構成を示す回路図である。

【００６０】本実施形態の構成が上記第１実施形態と異
なる点は、外部クロックの立ち下がり波形だけを使用し
てパルスを生成することから、パルス生成回路の構成の
みを変更した点にある。

【００６１】すなわち、本実施形態のパルス生成回路７
０は、図１に示したＲ・Ｓフリップフロップ回路とは別
構成のＲ・Ｓフリップフロップ回路７１，７２で構成さ
れている。

【００６２】具体的には、図８（ａ）に示すように、２
個のＮＡＮＤ回路８１，８２を組み合せて各々の入力と
出力をたすき掛け接続し、そして、ＮＡＮＤ回路８１，
８２の出力端がそれぞれ正転出力端子Ｑと反転出力端子
Ｑバーに接続されている。また、図８（ｂ）に示すよう
に、２個のＮＯＲ回路８３，８４を組み合せてそれぞれ
の入力と出力をたすき掛け接続し、このＮＯＲ回路８
３，８４の入力側にそれぞれインバータ８５，８６を挿
入すると共に、出力側にインバータ８７，８８を挿入す
る回路構成でもよい。

【００６３】このように図８（ａ）または図８（ｂ）の
ように構成されるＲ・Ｓフリップフロップ７１，７２の
動作の真理値表を図８（ｃ）に示す。

【００６４】基本的な動作は、セット信号Ｓの反転であ
る反転セット信号Ｓバーが“１”、リセット信号Ｒの反
転である反転リセット信号Ｒバーが“０”のときはＱ出
力が“０”になる。反転セット信号Ｓバーが“０”、反
転リセット信号Ｒバーが“１”のときはＱ出力が“１”
になる。また、反転セット信号Ｓバーと反転リセット信
号Ｒバーがともに“０”のときはＱ出力とＱバー出力は
共に“１”になり、反転セット信号Ｓバーと反転リセッ
ト信号Ｒバーが共に“１”のときは前の状態を保持しＱ
出力は変化しない。そして、Ｒ・Ｓフリップフロップ８
１，８２の反転出力端子Ｑバーから、それぞれパルス波
形Ｅ１，Ｅ２が出力されるようになっている。

【００６５】次に、本実施形態の動作を図９のタイミン
グチャートを参照しつつ説明する。

【００６６】外部クロックと信号Ｄ１の信号をＲ・Ｓフ
リップフロップ７１に入力して、外部クロックの立ち下
がりから信号Ｄ１の立ち下がりまでの遅延時間の差Ｔ１
で、その期間が“Ｌ”レベルのパルスＥ１を生成し、ま
た、信号Ｄ２と信号Ｄ３はＲ・Ｓフリップフロップ７２
に入力して、同じようにパルスＥ２を生成する。そし
て、パルスＥ１とＥ２の信号をＮＡＮＤ回路３０で合成
することにより、２逓倍のクロックを生成する。

【００６７】本実施形態のクロック逓倍回路では、外部
クロック及び信号Ｄ１，Ｄ２，Ｄ３の波形の立ち下がり
だけを使って、遅延時間の差Ｔ１の部分のパルス波形Ｅ
１，Ｅ２を生成しているので、上記第１実施形態と同様
の効果を得ることができる。

【００６８】次に、本発明の第３実施形態を説明する。

【００６９】図１０は、本発明の第３実施形態に係るク
ロック逓倍回路の構成を示す回路図である。

【００７０】本実施形態は、外部クロックとディレイラ
イン回路の出力の立ち上がり波形だけを使って４逓倍ク
ロックを生成するものであり、その構成は、上記第１実
施形態において、ディレイライン回路１０、パルス生成
回路２０及びパルス合成回路３０を４逓倍クロック生成
用に変更したものになる。

【００７１】すなわち、本実施形態のディレイライン回
路１０Ａは、外部クロックから均等な遅延時間差がある
信号Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７を出力
する構成であり、これは、図２に示した単位回路の段数
を増やすことで実現される。

【００７２】また、パルス生成回路９０は、図３（ａ）
または（ｂ）に示したものと同一構成の４つのＲ・Ｓフ
リップフロップ回路９１，９２，９３，９４で構成さ
れ、そのうち、Ｒ・Ｓフリップフロップ回路９１は、外
部クロックをＳ端子に入力し、さらにディレイライン回
路１０Ａからの信号Ｄ１をＲ端子に入力する。また、Ｒ
・Ｓフリップフロップ回路９２は、ディレイライン回路
１０Ａからの信号Ｄ２，Ｄ３をそれぞれＳ，Ｒ端子に入
力する。同様にして、Ｒ・Ｓフリップフロップ回路９３
は信号Ｄ４，Ｄ５を、Ｒ・Ｓフリップフロップ回路９４
は信号Ｄ６，Ｄ７をそれぞれ入力する。そして、Ｒ・Ｓ
フリップフロップ回路９１〜９４の各出力端子Ｑバーか
らそれぞれ出力されたパルス波形Ｅ１〜Ｅ４が、パルス
合成回路を構成する４入力ＮＡＮＤ回路３０Ａの入力端
に供給されるようになっている。

【００７３】次に、本実施形態の動作を説明する。

【００７４】ディレイライン回路１０Ａに入力された外
部クロックから、均等な遅延時間差がある信号Ｄ１〜Ｄ
７の信号が取り出される。外部クロックと信号Ｄ１〜Ｄ
７のタイミングは図１１のタイミングチャートに示す通
りである。

【００７５】その後、外部クロックと信号Ｄ１の信号が
Ｒ・Ｓフリップフロップ９１に入力され、外部クロック
の立ち上がりから信号Ｄ１の立ち上がりまでの遅延時間
の差Ｔ１１で、その期間を“Ｌ”レベルとするパルスＥ
１が生成され、また、信号Ｄ２と信号Ｄ３はＲ・Ｓフリ
ップフロップ９２に入力して、同じようにパルスＥ２が
生成される。同様にして、信号Ｄ４，Ｄ５はＲ・Ｓフリ
ップフロップ回路９３に入力されてパルス波形Ｅ３が生
成され、信号Ｄ６，Ｄ７はＲ・Ｓフリップフロップ回路
９４に入力されてパルス波形Ｅ４が生成される。

【００７６】そして、ＮＡＮＤ回路３０Ａは、前記パル
ス波形Ｅ１〜Ｅ４を合成して４逓倍クロックを出力す
る。

【００７７】本実施形態のクロック逓倍回路では、外部
クロック及び信号Ｄ１〜Ｄ７の波形の立ち上りだけを使
って、遅延時間の差Ｔ１１の部分のパルス波形Ｅ１〜Ｅ
４を生成しているので、パルス波形Ｅ１〜Ｅ４のパルス
幅に差は生じない。そのため、上記第１実施形態と同様
に、パルス波形のパルス幅の差に起因するジッタの影響
は本回路では回避することができ、最終的に生成する４
逓倍クロックの周期も同じになる。

【００７８】なお、上述した４逓倍クロックを生成する
手法は、外部クロックの立上がり波形を使用するだけで
なく、立下がり波形を使用しても可能であることは上記
第２実施形態と同様である。さらに、ＮＡＮＤ回路３０
Ａの別構成は図５に示したものと同じである。

【００７９】また、上記第１〜第３実施形態ではＤＬＬ
を利用した形態を採ったが、本発明はＤＬＬを利用しな
い単体の形態であっても構わない。すなわち、図２に示
すディレイライン回路のＰ−ＭＯＳトランジスタ１１及
びＮ−ＭＯＳトランジスタ１４のゲートに与えられる制
御電圧Ｐ，Ｎを固定にした形態であってもよい。

【００８０】

【発明の効果】以上詳細に説明したように、第１の発明
であるクロック逓倍回路によれば、各パルス生成手段
は、ディレイライン回路から出力される２本のクロック
信号の立ち上り波形または立ち下がり波形のいずれか一
方を使ってパルス波形を生成するので、従来技術で説明
した、パルス波形の立上がりと立ち下がりの遅延時間の
差に起因するジッタの影響を回避することができ、高精
度なクロック波形を生成することが可能になる。

【００８１】第２の発明であるクロック逓倍回路によれ
ば、各パルス生成手段をＲ・Ｓフリップフロップ回路で
構成したので、簡単な構成で上記第１の発明と同等の効
果を享受することができる。

【００８２】第３の発明であるクロック逓倍回路によれ
ば、上記第２の発明において、Ｒ・Ｓフリップフロップ
を２個のＮＡＮＤ回路を組み合せて構成にしたので、デ
ィレイライン回路から出力される２本のクロック信号の
立ち上り波形のみを使ってパルス波形を生成する場合に
おいて、簡単な構成でパルス波形を生成することができ
る。

【００８３】第４の発明であるクロック逓倍回路によれ
ば、上記第２の発明において、Ｒ・Ｓフリップフロップ
を２個のＮＯＲ回路を組み合せて構成にしたので、ディ
レイライン回路から出力される２本のクロック信号の立
ち上り波形のみを使ってパルス波形を生成する場合にお
いて、簡単な構成でパルス波形を生成することができ
る。

【００８４】第５の発明であるクロック逓倍回路によれ
ば、上記第２の発明において、Ｒ・Ｓフリップフロップ
を２個のＮＡＮＤ回路を組み合せて構成にしたので、デ
ィレイライン回路から出力される２本のクロック信号の
立ち下がり波形のみを使ってパルス波形を生成する場合
において、簡単な構成でパルス波形を生成することがで
きる。

【００８５】第６の発明であるクロック逓倍回路によれ
ば、上記第２の発明において、前記Ｒ・Ｓフリップフロ
ップを２個のＮＯＲ回路を組み合せて構成にしたので、
ディレイライン回路から出力される２本のクロック信号
の立ち下がり波形のみを使ってパルス波形を生成する場
合において、簡単な構成でパルス波形を生成することが
できる。

【００８６】第７の発明である半導体集積回路によれ
ば、外部クロックのｎ逓倍になる内部クロックを生成す
る場合につき、ディレイライン回路から取り出される複
数のクロック信号の立ち上りと立ち下がりの遅延時間の
差に起因するジッタの影響を回避することができ、高精
度な内部クロックを生成することが可能になる。

【００８７】第８の発明である半導体集積回路によれ
ば、ＤＬＬのディレイライン回路を利用して、外部クロ
ックのｎ逓倍になる内部クロックを生成する場合につ
き、ディレイライン回路から取り出される複数のクロッ
ク信号の立ち上りと立ち下がりの遅延時間の差に起因す
るジッタの影響を回避することができ、高精度な内部ク
ロックを生成することが可能になる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るクロック逓倍回路
の構成を示す回路図である。

【図２】図１に示したディレイライン回路の構成を示す
回路図である。

【図３】図１に示したＲ・Ｓフリップフロップの具体例
を示す図である。

【図４】第１実施形態の動作を示すタイミングチャート
である。

【図５】パルス合成回路の他の構成例を示す図である。

【図６】図５に示したパルス合成回路を用いる場合のタ
イミングチャートである。

【図７】本発明の第２実施形態に係るクロック逓倍回路
の構成を示す回路図である。

【図８】図７に示したＲ・Ｓフリップフロップの具体例
を示す図である。

【図９】第２実施形態の動作を示すタイミングチャート
である。

【図１０】本発明の第３実施形態に係るクロック逓倍回
路の構成を示す回路図である。

【図１１】第３実施形態の動作を示すタイミングチャー
トである。

【図１２】従来のクロック逓倍回路が接続されたＤＬＬ
の構成を示すブロック図である。

【図１３】従来のクロック逓倍回路の構成を示す回路図
である。

【図１４】図１３に示したクロック逓倍回路の動作を示
すタイミングチャートである。

【図１５】従来のクロック逓倍回路の課題を説明するた
めのタイミングチャートである。

【符号の説明】

１０，１０Ａディレイライン回路２０，９０パルス生成回路２１，２２，９１〜９４Ｒ・Ｓフリップフロップ回路３０，３０Ａ，６１，６２，６３パルス合成回路Ｅ１，Ｅ２，Ｅ３，Ｅ４，パルス波形

Claims

【特許請求の範囲】

【請求項１】入力クロックから遅延時間差のある複数
のクロック信号を生成するディレイライン回路と、前記ディレイライン回路から出力される複数のクロック
信号の中の２本のクロック信号の立ち上り波形または立
ち下がり波形のいずれか一方に基づいてパルス波形を生
成する複数のパルス生成手段と、前記各パルス生成手段から出力される複数のパルス波形
を合成して１本のクロック波形を生成するパルス合成手
段とを備えたことを特徴とするクロック逓倍回路。
【請求項２】前記各パルス生成手段は、Ｒ・Ｓフリッ
プフロップ回路で構成したことを特徴とする請求項１記
載のクロック逓倍回路。
【請求項３】前記Ｒ・Ｓフリップフロップは、２個のＮＡＮＤ回路を組み合せて各々の入力と出力をた
すき掛け接続し、その各ＮＡＮＤ回路の入力側にそれぞ
れインバータを接続した構成であることを特徴とする請
求項２記載のクロック逓倍回路。
【請求項４】前記Ｒ・Ｓフリップフロップは、２個のＮＯＲ回路を組み合せて各々の入力と出力をたす
き掛け接続し、その各ＮＯＲ回路の出力側にそれぞれイ
ンバータを接続した構成であることを特徴とする請求項
２記載のクロック逓倍回路。
【請求項５】前記Ｒ・Ｓフリップフロップは、２個のＮＡＮＤ回路を組み合せて各々の入力と出力をた
すき掛け接続して構成したことを特徴とする請求項２記
載のクロック逓倍回路。
【請求項６】前記Ｒ・Ｓフリップフロップは、２個のＮＯＲ回路を組み合せて各々の入力と出力をたす
き掛け接続し、この各ＮＯＲ回路の入力側と出力側にそ
れぞれインバータを接続した構成であることを特徴とす
る請求項２記載のクロック逓倍回路。
【請求項７】外部クロックから遅延時間差のある複数
のクロック信号を生成するディレイライン回路を有し、
前記複数のクロック信号に基づいて前記外部クロックの
ｎ逓倍（ｎ：正の整数）になる内部クロックを生成する
クロック逓倍回路を備えた半導体集積回路において、前記クロック逓倍回路は、前記ディレイライン回路から出力される複数のクロック
信号の中の２本のクロック信号の立ち上り波形または立
ち下がり波形のいずれか一方に基づいてパルス波形を生
成するｎ個のＲ・Ｓフリップフロップ回路と、前記各Ｒ・Ｓフリップフロップ回路から出力されるパル
ス波形を合成して前記内部クロックを生成するパルス合
成回路とを備えたことを特徴とする半導体集積回路。
【請求項８】外部クロックから遅延時間差のある複数
のクロック信号を生成するディレイライン回路を有し、
該ディレイライン回路の出力と前記外部クロックとの位
相比較を行い、その位相差出力に応じて前記ディレイラ
イン回路の遅延時間を変化させるＤＬＬと、前記ディレ
イライン回路からの複数のクロック信号に基づいて前記
外部クロックのｎ逓倍（ｎ：正の整数）になる内部クロ
ックを生成するクロック逓倍回路とを備えた半導体集積
回路において、前記クロック逓倍回路は、前記ディレイライン回路から出力される複数のクロック
信号の中の２本のクロック信号の立ち上り波形または立
ち下がり波形のいずれか一方に基づいてパルス波形を生
成するｎ個のＲ・Ｓフリップフロップ回路と、前記各Ｒ・Ｓフリップフロップ回路から出力されるパル
ス波形を合成して前記内部クロックを生成するパルス合
成回路とを備えたことを特徴とする半導体集積回路。