JPH05327435A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05327435A JPH05327435A JP4127190A JP12719092A JPH05327435A JP H05327435 A JPH05327435 A JP H05327435A JP 4127190 A JP4127190 A JP 4127190A JP 12719092 A JP12719092 A JP 12719092A JP H05327435 A JPH05327435 A JP H05327435A
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- Japan
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- clock
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- flip
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Abstract
(57)【要約】 （修正有）
【目的】 半導体集積回路装置内部のマスタースレーブ
方式のＤフリップフロップに入力される、マスタークロ
ックの論理値“１”の期間とスレーブクロックの論理値
“１”の期間、および、マスタークロックの論理値
“０”の期間と、スレーブクロックの論理値“０”の期
間を等しくしかつ論理値“１”の重なり期間をなくし、
クロック信号の配線遅延によるＤフリップフロップの誤
動作を防ぐ。 【構成】 外部からの信号入力であるクロック端子１
２、論理回路１４〜２５によりなるクロック発生ブロッ
ク１３、Ｄフリップフロップ２６より構成され、論理回
路１４〜１７は外部クロックと同相および逆相の信号を
生成する論理回路であり、論理回路１８〜２３はＲＳフ
リップフロップである。クロック端子１２はクロック発
生ブロック１３のクロック入力に接続し、クロック発生
ブロック１３からの出力はマスタフレーブ方式のＤフリ
ップフロップ２６に接続される。
方式のＤフリップフロップに入力される、マスタークロ
ックの論理値“１”の期間とスレーブクロックの論理値
“１”の期間、および、マスタークロックの論理値
“０”の期間と、スレーブクロックの論理値“０”の期
間を等しくしかつ論理値“１”の重なり期間をなくし、
クロック信号の配線遅延によるＤフリップフロップの誤
動作を防ぐ。 【構成】 外部からの信号入力であるクロック端子１
２、論理回路１４〜２５によりなるクロック発生ブロッ
ク１３、Ｄフリップフロップ２６より構成され、論理回
路１４〜１７は外部クロックと同相および逆相の信号を
生成する論理回路であり、論理回路１８〜２３はＲＳフ
リップフロップである。クロック端子１２はクロック発
生ブロック１３のクロック入力に接続し、クロック発生
ブロック１３からの出力はマスタフレーブ方式のＤフリ
ップフロップ２６に接続される。
Description
【０００１】
【産業上の利用分野】本発明は、テレビジョン信号及び
ビデオ信号等の映像信号をデジタル処理するための、多
数のＤフリップフロップを有する半導体集積回路装置に
関する。
ビデオ信号等の映像信号をデジタル処理するための、多
数のＤフリップフロップを有する半導体集積回路装置に
関する。
【０００２】
【従来の技術】以下、従来の半導体集積回路装置につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【０００３】図５に示す半導体集積回路装置は、マスタ
ースレーブ方式のＤフリップフロップと、Ｄフリップフ
ロップの入力となるクロック発生回路を示す。
ースレーブ方式のＤフリップフロップと、Ｄフリップフ
ロップの入力となるクロック発生回路を示す。
【０００４】図５の半導体集積回路装置は、外部から供
給されるクロック信号を入力するクロック入力端子１、
外部から供給された入力信号に対して逆相の信号を発生
するための論理回路２および外部から供給された入力信
号に対して同相の出力を発生する論理回路３、クロック
回路部４、マスタークロック端子５、スレーブクロック
端子６、Ｄフリップフロップ７、回路ブロック８，９、
前段のＤフリップフロップ７の出力端子１０、後段のＤ
フリップフロップの入力端子１１から構成されている。
そして従来、テレビジョン信号及びビデオ信号等の映像
信号をデジタル処理するために、多数のＤフリップフロ
ップを使用している。そのため、回路ブロック８，９の
ように、クロック回路部４とＤフリップフロップ７を一
つの回路ブロックとして構成している。以下、その動作
について説明する。
給されるクロック信号を入力するクロック入力端子１、
外部から供給された入力信号に対して逆相の信号を発生
するための論理回路２および外部から供給された入力信
号に対して同相の出力を発生する論理回路３、クロック
回路部４、マスタークロック端子５、スレーブクロック
端子６、Ｄフリップフロップ７、回路ブロック８，９、
前段のＤフリップフロップ７の出力端子１０、後段のＤ
フリップフロップの入力端子１１から構成されている。
そして従来、テレビジョン信号及びビデオ信号等の映像
信号をデジタル処理するために、多数のＤフリップフロ
ップを使用している。そのため、回路ブロック８，９の
ように、クロック回路部４とＤフリップフロップ７を一
つの回路ブロックとして構成している。以下、その動作
について説明する。
【０００５】外部からのクロック信号はクロック入力端
子１に入力され、クロック回路部４の入力信号に対して
逆相の信号を発生するための論理回路２，外部から供給
された入力信号に対して同相の出力を発生する論理回路
３に順次入力される。論理回路２の出力は、Ｄフリップ
フロップ７のマスタークロック端子５に入力される。論
理回路３の出力は、前段のＤフリップフロップ７のスレ
ーブクロック端子６に入力される。Ｄフリップフロップ
７からの出力信号は出力端子１０を経て後段のＤフリッ
プフロップ７の入力端子１１に入力される。
子１に入力され、クロック回路部４の入力信号に対して
逆相の信号を発生するための論理回路２，外部から供給
された入力信号に対して同相の出力を発生する論理回路
３に順次入力される。論理回路２の出力は、Ｄフリップ
フロップ７のマスタークロック端子５に入力される。論
理回路３の出力は、前段のＤフリップフロップ７のスレ
ーブクロック端子６に入力される。Ｄフリップフロップ
７からの出力信号は出力端子１０を経て後段のＤフリッ
プフロップ７の入力端子１１に入力される。
【０００６】
【発明が解決しようとする課題】近年、半導体集積回路
装置の製造技術の発達により、半導体集積回路装置は高
集積化・大チップ化している。このため、半導体集積回
路装置の設計は自動化が進められている。
装置の製造技術の発達により、半導体集積回路装置は高
集積化・大チップ化している。このため、半導体集積回
路装置の設計は自動化が進められている。
【０００７】他方で、大チップ化と、自動配線ソフトウ
ェアによるレイアウト設計のため、チップ外部から各Ｄ
フリップフロップのクロック端子までの配線の長さのば
らつきが大きくなっている。このため、入力されたクロ
ック信号が、各Ｄフリップフロップのクロック端子に伝
わるまでの伝搬時間のばらつき（差：クロックスキュ
ー）が大きくなっている。
ェアによるレイアウト設計のため、チップ外部から各Ｄ
フリップフロップのクロック端子までの配線の長さのば
らつきが大きくなっている。このため、入力されたクロ
ック信号が、各Ｄフリップフロップのクロック端子に伝
わるまでの伝搬時間のばらつき（差：クロックスキュ
ー）が大きくなっている。
【０００８】上記図５に示す従来の半導体集積回路装置
で、クロック信号の伝搬時間の差によって発生する課題
を説明する。
で、クロック信号の伝搬時間の差によって発生する課題
を説明する。
【０００９】外部からの入力端子１から回路ブロック８
および回路ブロック９のクロック入力までの伝搬遅延時
間をそれぞれTpdC1、TpdC2とする。また、前段の回路ブ
ロック８の出力信号がＤフリップフロップ７の出力端子
１０を経て、後段の回路ブロック９のＤフリップフロッ
プ７の入力端子１１に伝わるまで伝搬遅延時間をTpdDと
する。
および回路ブロック９のクロック入力までの伝搬遅延時
間をそれぞれTpdC1、TpdC2とする。また、前段の回路ブ
ロック８の出力信号がＤフリップフロップ７の出力端子
１０を経て、後段の回路ブロック９のＤフリップフロッ
プ７の入力端子１１に伝わるまで伝搬遅延時間をTpdDと
する。
【００１０】回路ブロック８，回路ブロック９の内部に
おいて、それぞれクロック回路部２からＤフリップフロ
ップ７のマスタークロック端子５，スレーブクロック端
子６の入力までの遅延値が同じであるならば、回路ブロ
ック８と回路ブロック９におけるクロック信号の伝搬遅
延時間の差は TpdC＝TpdC1−TpdC2 となる。
おいて、それぞれクロック回路部２からＤフリップフロ
ップ７のマスタークロック端子５，スレーブクロック端
子６の入力までの遅延値が同じであるならば、回路ブロ
ック８と回路ブロック９におけるクロック信号の伝搬遅
延時間の差は TpdC＝TpdC1−TpdC2 となる。
【００１１】クロック配線が長くなり、クロック信号の
配線遅延が、データ信号の配線を含めた遅延より大きい
とき、すなわち TpdC＞TpdD となった時、誤動作が発生する。これをミスラッチとよ
ぶ。
配線遅延が、データ信号の配線を含めた遅延より大きい
とき、すなわち TpdC＞TpdD となった時、誤動作が発生する。これをミスラッチとよ
ぶ。
【００１２】半導体集積回路装置の規模が小さく、かつ
内部で使用されるＤフリップフロップの数が１００程度
と比較的少数のときは、クロックスキューと、データの
遅延時間を検討しながら、半導体集積回路装置の設計が
おこなえたが、回路規模が大きく、かつＤフリップフロ
ップの数が５０００を超えるほど多数の場合は、すべて
のＤフリップフロップのクロックスキューとデータの遅
延時間を検討しながら、半導体集積回路装置を設計する
ことは、現実的には困難である。
内部で使用されるＤフリップフロップの数が１００程度
と比較的少数のときは、クロックスキューと、データの
遅延時間を検討しながら、半導体集積回路装置の設計が
おこなえたが、回路規模が大きく、かつＤフリップフロ
ップの数が５０００を超えるほど多数の場合は、すべて
のＤフリップフロップのクロックスキューとデータの遅
延時間を検討しながら、半導体集積回路装置を設計する
ことは、現実的には困難である。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に本発明に係る半導体集積回路装置は、以下のような構
成を有している。すなわち、少なくとも第１の論理回
路，第２の論理回路および第３の論理回路の三つの論理
回路を備え、前記第１の論理回路は少なくとも一つの入
力と、その入力に対して遅延した同相信号および逆相信
号を出力とする論理回路であり、前記第２の論理回路と
第３の論理回路により、前記第１の論理回路の前記２種
類の出力信号を入力としてＲＳフリップフロップを構成
し、前記第１の論理回路において同相信号を出力する論
理回路の入力しきい値電圧と、逆相信号を出力する論理
回路の入力しきい値電圧を変化させ、前記同相・逆相出
力組のそれぞれの入力信号に対する出力の遅延値を等し
くすることにより、前記第２の論理回路の出力信号の論
理値“１”の期間と前記第３の論理回路の出力信号の論
理値“１”の期間、および前記第２の論理回路の出力信
号の論理値“０”の期間と、第３の論理回路の出力信号
の論理値“０”の期間を等しくしたことを特徴とする。
また前記第２の論理回路と前記第３の論理回路に含まれ
るそれぞれの遅延回路により、前記第２の論理回路の出
力信号の論理値“１”の期間と、前記第３の論理回路の
出力信号の論理値“１”の期間が重なることがないこと
を特徴とする。
に本発明に係る半導体集積回路装置は、以下のような構
成を有している。すなわち、少なくとも第１の論理回
路，第２の論理回路および第３の論理回路の三つの論理
回路を備え、前記第１の論理回路は少なくとも一つの入
力と、その入力に対して遅延した同相信号および逆相信
号を出力とする論理回路であり、前記第２の論理回路と
第３の論理回路により、前記第１の論理回路の前記２種
類の出力信号を入力としてＲＳフリップフロップを構成
し、前記第１の論理回路において同相信号を出力する論
理回路の入力しきい値電圧と、逆相信号を出力する論理
回路の入力しきい値電圧を変化させ、前記同相・逆相出
力組のそれぞれの入力信号に対する出力の遅延値を等し
くすることにより、前記第２の論理回路の出力信号の論
理値“１”の期間と前記第３の論理回路の出力信号の論
理値“１”の期間、および前記第２の論理回路の出力信
号の論理値“０”の期間と、第３の論理回路の出力信号
の論理値“０”の期間を等しくしたことを特徴とする。
また前記第２の論理回路と前記第３の論理回路に含まれ
るそれぞれの遅延回路により、前記第２の論理回路の出
力信号の論理値“１”の期間と、前記第３の論理回路の
出力信号の論理値“１”の期間が重なることがないこと
を特徴とする。
【００１４】
【作用】本発明に係るクロック発生回路を用いれば、半
導体集積回路装置内部のマスタースレーブ方式のＤフリ
ップフロップに入力される、マスタークロックの論理値
“１”の期間とスレーブクロックの論理値“１”の期
間、および、マスタークロックの論理値“０”の期間
と、スレーブクロックの論理値“０”の期間を等しくし
かつ論理値“１”の重なり期間のない、マスタークロッ
ク，スレーブクロックを生成できる。
導体集積回路装置内部のマスタースレーブ方式のＤフリ
ップフロップに入力される、マスタークロックの論理値
“１”の期間とスレーブクロックの論理値“１”の期
間、および、マスタークロックの論理値“０”の期間
と、スレーブクロックの論理値“０”の期間を等しくし
かつ論理値“１”の重なり期間のない、マスタークロッ
ク，スレーブクロックを生成できる。
【００１５】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１６】図１に示す半導体集積回路装置は、外部か
らのクロックが入力されるクロック端子１２、クロック
発生ブロック１３、論理回路１４〜２５およびＤフリッ
プフロップ２６で構成されている。
らのクロックが入力されるクロック端子１２、クロック
発生ブロック１３、論理回路１４〜２５およびＤフリッ
プフロップ２６で構成されている。
【００１７】外部からのクロックが入力されるクロック
端子１２はクロック発生ブロック１３のクロック入力端
子に接続される。クロック発生ブロック１３は、論理回
路１４〜２５により構成される。
端子１２はクロック発生ブロック１３のクロック入力端
子に接続される。クロック発生ブロック１３は、論理回
路１４〜２５により構成される。
【００１８】論理回路１４〜１７は、外部クロックと同
相及び逆相の信号をつくるための論理回路である。
相及び逆相の信号をつくるための論理回路である。
【００１９】論理回路１４は、クロック端子１２とクロ
ック発生ブロック１３の間の配線によってなまったクロ
ック信号の波形整形を行っている。
ック発生ブロック１３の間の配線によってなまったクロ
ック信号の波形整形を行っている。
【００２０】論理回路１５および１６により、外部から
入力されたクロック信号と同相かつ遅延をもった信号を
生成する。
入力されたクロック信号と同相かつ遅延をもった信号を
生成する。
【００２１】論理回路１４，１５，１７により、外部か
ら入力されたクロック信号と逆相かつ遅延をもった信号
を生成する。
ら入力されたクロック信号と逆相かつ遅延をもった信号
を生成する。
【００２２】図２，図３に論理回路１４〜１７の出力信
号の波形の関係を示す。図２は出力信号の立ち上がり
時、図３は立ち下がり時を示す。
号の波形の関係を示す。図２は出力信号の立ち上がり
時、図３は立ち下がり時を示す。
【００２３】図２において、論理回路１４の出力電圧の
変化をａ１からａ４、このときの論理回路１５の出力電
圧の変化をｂ１からｂ３、同様に論理回路１６の出力電
圧の変化をｃ１からｃ３、論理回路１７の出力電圧の変
化をｄ１からｄ３とする。
変化をａ１からａ４、このときの論理回路１５の出力電
圧の変化をｂ１からｂ３、同様に論理回路１６の出力電
圧の変化をｃ１からｃ３、論理回路１７の出力電圧の変
化をｄ１からｄ３とする。
【００２４】また、論理回路１５，１６，１７の入力し
きい値電圧（論理値が変化を開始する電圧）がそれぞ
れ、Voa2、Vob2、Voa3であったとする。
きい値電圧（論理値が変化を開始する電圧）がそれぞ
れ、Voa2、Vob2、Voa3であったとする。
【００２５】いま、論理回路１４の出力電圧がａ１から
ａ２・ａ３を経てａ４に変化するときａ２の点を起点と
して論理回路１５の出力電圧は、ｂ１・ｂ２・ｂ３と変
化する。またａ３の点を起点として、論理回路１７の出
力電圧は、ｄ１・ｄ２・ｄ３と変化する。
ａ２・ａ３を経てａ４に変化するときａ２の点を起点と
して論理回路１５の出力電圧は、ｂ１・ｂ２・ｂ３と変
化する。またａ３の点を起点として、論理回路１７の出
力電圧は、ｄ１・ｄ２・ｄ３と変化する。
【００２６】論理回路１６の出力電圧は、論理回路１５
の出力電圧がｂ２点に達したときを起点としてｃ１・ｃ
２・ｃ３と変化する。
の出力電圧がｂ２点に達したときを起点としてｃ１・ｃ
２・ｃ３と変化する。
【００２７】このとき、論理回路１４の出力電圧が変化
してａ３に達する時刻と、論理回路１５の出力電圧が変
化してｂ２に達する時刻を一致させることにより、論理
回路１６と論理回路１７の出力電圧は同時に変化する。
してａ３に達する時刻と、論理回路１５の出力電圧が変
化してｂ２に達する時刻を一致させることにより、論理
回路１６と論理回路１７の出力電圧は同時に変化する。
【００２８】同様に、図３において、論理回路１４の出
力電圧の変化をｅ１からｅ４、このときの論理回路１５
の出力電圧の変化をｆ１からｆ３、同様に論理回路１６
の出力電圧の変化をｇ１からｇ３、論理回路１７の出力
電圧の変化をｈ１からｈ３とし、論理回路１５，１６，
１７の入力しきい値電圧（論理値が変化を開始する電
圧）をそれぞれは、Voe2、Vof2、Voe3であるとする。
力電圧の変化をｅ１からｅ４、このときの論理回路１５
の出力電圧の変化をｆ１からｆ３、同様に論理回路１６
の出力電圧の変化をｇ１からｇ３、論理回路１７の出力
電圧の変化をｈ１からｈ３とし、論理回路１５，１６，
１７の入力しきい値電圧（論理値が変化を開始する電
圧）をそれぞれは、Voe2、Vof2、Voe3であるとする。
【００２９】このとき、論理回路１４の出力電圧がｅ１
からｅ２・ｅ３を経てｅ４に変化するときｅ２の点を起
点として論理回路１５の出力電圧は、ｆ１・ｆ２・ｆ３
と変化する。またｅ３の点を起点として、論理回路１７
の出力電圧は、ｈ１・ｈ２・ｈ３と変化する。
からｅ２・ｅ３を経てｅ４に変化するときｅ２の点を起
点として論理回路１５の出力電圧は、ｆ１・ｆ２・ｆ３
と変化する。またｅ３の点を起点として、論理回路１７
の出力電圧は、ｈ１・ｈ２・ｈ３と変化する。
【００３０】論理回路１６の出力電圧は、論理回路１５
の出力電圧がｆ２点に達したときを起点としてｇ１・ｇ
２・ｇ３と変化する。
の出力電圧がｆ２点に達したときを起点としてｇ１・ｇ
２・ｇ３と変化する。
【００３１】図３においても、前記図２と同様に、論理
回路１４の出力電圧が変化してｅ３に達する時刻と、論
理回路１５の出力電圧が変化してｆ２に達する時刻を一
致させることにより、論理回路１６と論理回路１７の出
力電圧は同時に変化する。
回路１４の出力電圧が変化してｅ３に達する時刻と、論
理回路１５の出力電圧が変化してｆ２に達する時刻を一
致させることにより、論理回路１６と論理回路１７の出
力電圧は同時に変化する。
【００３２】以上説明した論理回路１６および論理回路
１７の出力信号は、それぞれ論理回路１８，１９に入力
される。
１７の出力信号は、それぞれ論理回路１８，１９に入力
される。
【００３３】論理回路１８〜２３はＲＳフリップフロッ
プを構成している。以下、その動作を図４に示す。
プを構成している。以下、その動作を図４に示す。
【００３４】論理回路１６の出力が論理値“１”から
“０”に変化すると、それに従って論理回路１７，２
０，２１の出力が変化する。このとき論理回路１７の出
力は常に論理回路１６の出力の反転であるので、論理回
路１９の出力は、論理回路１６の出力の変化によって変
化するのではなく、論理回路２１の出力が論理値“０”
から“１”に変化した後に論理値“１”から“０”に変
化する。論理回路１９の出力が変化することにより、論
理回路２２，２３の出力も変化する。このため、論理回
路２１と論理回路２３では出力の変化に時間差が生じ
る。
“０”に変化すると、それに従って論理回路１７，２
０，２１の出力が変化する。このとき論理回路１７の出
力は常に論理回路１６の出力の反転であるので、論理回
路１９の出力は、論理回路１６の出力の変化によって変
化するのではなく、論理回路２１の出力が論理値“０”
から“１”に変化した後に論理値“１”から“０”に変
化する。論理回路１９の出力が変化することにより、論
理回路２２，２３の出力も変化する。このため、論理回
路２１と論理回路２３では出力の変化に時間差が生じ
る。
【００３５】同様に論理回路１６の出力が論理値“０”
から“１”、論理回路１７の出力が論理値“１”から
“０”に変化したとき、出力の変化は、論理回路１９か
らはじまり、論理回路２２，２３，１６，２０，２１の
順に伝搬する。このため、論理回路２３と論理回路２１
ではの出力の変化に時間差が生じる。
から“１”、論理回路１７の出力が論理値“１”から
“０”に変化したとき、出力の変化は、論理回路１９か
らはじまり、論理回路２２，２３，１６，２０，２１の
順に伝搬する。このため、論理回路２３と論理回路２１
ではの出力の変化に時間差が生じる。
【００３６】以上から、論理回路２１と論理回路２３で
は同時には、論理値“０”の状態、すなわちデッドバン
ドは発生しない。
は同時には、論理値“０”の状態、すなわちデッドバン
ドは発生しない。
【００３７】論理回路２１の出力を論理回路２４によ
り、また論理回路２３の出力を論理回路２５により反転
することにより、クロック発生ブロック１３から、Ｄフ
リップフロップ２６のマスター・スレーブのクロックを
発生することができる。
り、また論理回路２３の出力を論理回路２５により反転
することにより、クロック発生ブロック１３から、Ｄフ
リップフロップ２６のマスター・スレーブのクロックを
発生することができる。
【００３８】本実施例によれば、デッドバンドをもつマ
スター・スレーブのクロックを発生することができる。
なおデッドバンドの期間は、遅延回路として動作する論
理回路２０，２１，２２，２３の遅延値を変化させるこ
とにより容易に変化させることができる。たとえば、配
線遅延により、フリップフロップ間で、３nsのクロック
スキューがあったとしても、マスター・スレーブのクロ
ックで容易に３ns以上のデッドバンドを発生することに
より、レイアウトの変更なしで誤動作しない半導体チッ
プを作成できる。
スター・スレーブのクロックを発生することができる。
なおデッドバンドの期間は、遅延回路として動作する論
理回路２０，２１，２２，２３の遅延値を変化させるこ
とにより容易に変化させることができる。たとえば、配
線遅延により、フリップフロップ間で、３nsのクロック
スキューがあったとしても、マスター・スレーブのクロ
ックで容易に３ns以上のデッドバンドを発生することに
より、レイアウトの変更なしで誤動作しない半導体チッ
プを作成できる。
【００３９】また、外部から入力されるクロックの論理
値“１”と“０”のデューティー比と内部のマスター・
スレーブクロックのデューティー比は等しく、クロック
サイクルが短くなったときでも（高速動作時において
も）、誤動作の発生しにくい回路を供給可能である。
値“１”と“０”のデューティー比と内部のマスター・
スレーブクロックのデューティー比は等しく、クロック
サイクルが短くなったときでも（高速動作時において
も）、誤動作の発生しにくい回路を供給可能である。
【００４０】また、本発明は、ＣＭＯＳ，ＮＭＯＳ等の
いかなる半導体集積回路装置にも容易に使用できること
は明白である。
いかなる半導体集積回路装置にも容易に使用できること
は明白である。
【００４１】
【発明の効果】本発明に係るクロック発生回路を用いる
ことにより、半導体集積回路装置内部のマスタースレー
ブ方式のＤフリップフロップに入力される、マスターク
ロックの論理値“１”の期間とスレーブクロックの論理
値“１”の期間、およびマスタークロックの論理値
“０”の期間と、スレーブクロックの論理値“０”の期
間を等しくし、かつ論理値“１”の重なり期間のない、
マスタークロック，スレーブクロックを生成できる。し
たがってクロックサイクルが短くなったときでも（高速
動作時などにおいても）、誤動作（ミスラッチ）の発生
しにくい回路を供給できるという顕著な効果がある。
ことにより、半導体集積回路装置内部のマスタースレー
ブ方式のＤフリップフロップに入力される、マスターク
ロックの論理値“１”の期間とスレーブクロックの論理
値“１”の期間、およびマスタークロックの論理値
“０”の期間と、スレーブクロックの論理値“０”の期
間を等しくし、かつ論理値“１”の重なり期間のない、
マスタークロック，スレーブクロックを生成できる。し
たがってクロックサイクルが短くなったときでも（高速
動作時などにおいても）、誤動作（ミスラッチ）の発生
しにくい回路を供給できるという顕著な効果がある。
【図１】本発明に係る実施例における回路構成図
【図２】本発明に係る実施例における各論理回路の出力
波形図
波形図
【図３】本発明に係る実施例における各論理回路の出力
波形図
波形図
【図４】本発明に係る実施例における各論理回路の出力
波形図
波形図
【図５】従来の半導体集積回路装置におけるクロック発
生回路およびフリップフロップを示す図
生回路およびフリップフロップを示す図
１ クロック入力端子 ２ 論理回路 ３ 論理回路 ４ クロック回路部 ５ マスタークロック端子 ６ スレーブクロック端子 ７ Ｄフリップフロップ ８ 回路ブロック ９ 回路ブロック １０ Ｄフリップフロップの出力端子 １１ Ｄフリップフロップの入力端子 １２ クロック端子 １３ クロック発生ブロック １４〜２５ 論理回路 ２６ Ｄフリップフロップ
Claims (2)
- 【請求項１】少なくとも第１の論理回路，第２の論理回
路および第３の論理回路の三つの論理回路を備え、前記
第１の論理回路は少なくとも一つの入力と、その入力に
対して遅延した同相信号および逆相信号を出力とする論
理回路であり、前記第２の論理回路と第３の論理回路に
より、前記第１の論理回路の前記２種類の出力信号を入
力としてＲＳフリップフロップを構成し、前記第１の論
理回路において同相信号を出力する論理回路の入力しき
い値電圧と、逆相信号を出力する論理回路の入力しきい
値電圧を変化させ、前記同相・逆相出力組のそれぞれの
入力信号に対する出力の遅延値を等しくすることによ
り、前記第２の論理回路の出力信号の論理値“１”の期
間と前記第３の論理回路の出力信号の論理値“１”の期
間、および前記第２の論理回路の出力信号の論理値
“０”の期間と、第３の論理回路の出力信号の論理値
“０”の期間を等しくしたことを特徴とする半導体集積
回路装置。 - 【請求項２】第２の論理回路と第３の論理回路に含まれ
るそれぞれの遅延回路により、前記第２の論理回路の出
力信号の論理値“１”の期間と、前記第３の論理回路の
出力信号の論理値“１”の期間が重なることがないこと
を特徴とする請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4127190A JPH05327435A (ja) | 1992-05-20 | 1992-05-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4127190A JPH05327435A (ja) | 1992-05-20 | 1992-05-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327435A true JPH05327435A (ja) | 1993-12-10 |
Family
ID=14953919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4127190A Pending JPH05327435A (ja) | 1992-05-20 | 1992-05-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05327435A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719516A (en) * | 1995-12-20 | 1998-02-17 | Advanced Micro Devices, Inc. | Lock generator circuit for use with a dual edge register that provides a separate enable for each use of an input clock signal |
| US6242957B1 (en) * | 1998-05-21 | 2001-06-05 | Nec Corporation | Master-slave type flip-flop |
| WO2009022427A1 (ja) * | 2007-08-16 | 2009-02-19 | Advantest Corporation | 取得装置、試験装置および製造方法 |
-
1992
- 1992-05-20 JP JP4127190A patent/JPH05327435A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719516A (en) * | 1995-12-20 | 1998-02-17 | Advanced Micro Devices, Inc. | Lock generator circuit for use with a dual edge register that provides a separate enable for each use of an input clock signal |
| US6242957B1 (en) * | 1998-05-21 | 2001-06-05 | Nec Corporation | Master-slave type flip-flop |
| WO2009022427A1 (ja) * | 2007-08-16 | 2009-02-19 | Advantest Corporation | 取得装置、試験装置および製造方法 |
| JP5113846B2 (ja) * | 2007-08-16 | 2013-01-09 | 株式会社アドバンテスト | 取得装置、試験装置および製造方法 |
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